WO2009128280A1 - 表示装置および携帯端末 - Google Patents

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WO2009128280A1
WO2009128280A1 PCT/JP2009/050689 JP2009050689W WO2009128280A1 WO 2009128280 A1 WO2009128280 A1 WO 2009128280A1 JP 2009050689 W JP2009050689 W JP 2009050689W WO 2009128280 A1 WO2009128280 A1 WO 2009128280A1
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WO
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serial
display
data
flag
display device
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PCT/JP2009/050689
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松田 登
尚宏 山口
高橋 功
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シャープ株式会社
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Definitions

  • the present invention relates to a timing signal used for display operation of a display device.
  • Each pixel includes a memory circuit (hereinafter referred to as a pixel memory), and by storing image data in the pixel memory, a still image can be displayed with low power consumption without continuing to supply image data from the outside.
  • Display devices are known. To reduce power consumption, once image data is written, it is not necessary to charge / discharge data signal lines for supplying image data to the pixels with image data. In addition, once image data is written, it is not necessary to transmit the image data from the outside of the panel to the driver, and thus includes a reduction in power consumption associated with the transmission.
  • the pixel memory As the pixel memory, an SRAM type or a DRAM type has been developed. In this display device, since the pixel voltage is digital, crosstalk hardly occurs and the display quality is excellent.
  • FIG. 14 shows a configuration of a display device including such a pixel memory described in Patent Document 1.
  • This display device includes an X-address scanning line driver 18, a digital data driver 19, and an analog data driver 20, and can selectively use the digital data image display mode and the analog data image display mode.
  • the digital data image display mode will be described.
  • An X address signal line 4-n (n is a natural number) to which a pixel for writing image data is connected is selected, and a digital data signal is output from the corresponding first display control line 1-n.
  • the data is written into the digital memory element 100 constituted by the NAND circuit 11 and the clocked inverter element 13 through the first switch element 8 of the pixel.
  • the digital memory element 100 is made active through the display mode control line 15.
  • the input of the digital memory element 100 is connected to the second switch element 9 and the output is connected to the third switch element 10. Accordingly, either the second switch element 9 or the third switch element 10 is turned on according to the high / low of the digital data signal.
  • One of the second display control line 2-n and the third display control line 3 is supplied with a white display reference voltage, and the other is supplied with a black display reference voltage.
  • a white voltage or a black voltage determined by the switch element is applied to the liquid crystal cell 6. Until the first switch element 8 is turned on again and a new digital data signal is written, the liquid crystal cell 6 maintains the display state of the digital data signal stored in the digital memory element 100.
  • Japanese Patent Publication “JP 2003-177717 A Publication Date: June 27, 2003”
  • Japanese Patent Publication “Japanese Patent Laid-Open Publication No. 58-23091 Publication Date: February 10, 1983
  • Japanese Patent Publication “JP 2007-286237 A publication date: November 1, 2007)”
  • an interface for transmission of display data in a liquid crystal display device is shifting from a parallel transmission type digital RGB method (RGB interface) having a large number of signal lines to a high-speed serial transmission method having a small number of signal lines.
  • RGB interface digital RGB method
  • the serial transmission method is an important technology because it has the purpose of reducing the number of wirings, saving wiring installation space, and preventing disconnection of the wiring. Further, by performing differential transmission, high speed and low power consumption transmission can be achieved. In such serial transmission, display data and control commands are transmitted on the same bus.
  • MIPI Mobile Industry Processor Interface
  • CPU interface an interface between an application processor of a mobile device and a peripheral device
  • the operation of the peripheral device is controlled by using the application processor as a host side.
  • the normal display operation is started by command control, and when the start command is sent from the host side to the display driving device after the power is turned on, the screen is driven accordingly. Display starts.
  • FIG. 15 shows a conceptual diagram of a circuit connection configuration in a mobile phone provided with a CPU interface in such a liquid crystal display unit.
  • the mobile phone 101 includes a liquid crystal display unit 102, a liquid crystal driver 103, an antenna 104, an RF circuit 105, a baseband processor 106, and an application processor 107.
  • the liquid crystal display unit 102 has pixels arranged in a matrix. A data signal is written to each pixel via source bus lines SL1 to SLn. Data signals are supplied from the liquid crystal driver 103 to the source bus lines SL1 to SLn. Although not shown, a scanning signal for selecting each row of a plurality of pixels is sequentially supplied from the liquid crystal driver 103 to the gate bus lines in order to write a data signal to the pixels.
  • the liquid crystal driver 103 is a circuit for driving the display of the liquid crystal display unit 102 composed of one chip or a plurality of chips, and includes each circuit unit related to display operation such as a timing generator, a source driver, a gate driver, a power supply circuit, and a memory. Yes. Further, here, the liquid crystal driver 103 is controlled through the serial bus I / F BUS using the application processor 107 as a host, and the interface is also included therein.
  • the antenna 104 is an antenna for transmission / reception of the mobile phone 101.
  • the RF circuit 105 processes a high-frequency signal accompanying transmission / reception.
  • the baseband processor 106 processes the baseband signal demodulated by the RF circuit 105 and controls operations of a call signal processing circuit and a data communication processing circuit (not shown).
  • the application processor 107 controls the liquid crystal driver 103 and peripheral devices that perform processing such as moving images, music, and games (not shown).
  • FIG. 16 shows a configuration example of the liquid crystal driver 103.
  • a control command and display data are received from the serial interface bus I / F BUS by the serial interface 131, and the control command is written in the register 132. Further, based on the reception timing, the timing generator 135 generates a timing signal by an oscillator provided therein. Based on the timing signal, display data is sequentially sent from the serial interface 131 to the shift register 133 and the source driver circuit 134, and the data signal is supplied to the source bus line SL.
  • the timing generator is based on the control command and display data transmitted serially, instead of supplying the vertical synchronization signal and the horizontal synchronization signal from the outside as in the RGB interface.
  • a timing signal is generated again by a self-running oscillator to drive each part of the driver and the liquid crystal display.
  • the display data is written to the memory circuit when performing still image display, and the data supply from the application processor is stopped to reduce power consumption. It is important to generate the timing signal independently.
  • the common inversion drive cannot be performed using the vertical and horizontal synchronization signals as in the case of the RGB interface, and the common inversion signal is generated based on the clock signal generated by the timing generator.
  • the oscillator and the timing signal generation from the outside in order to generate the common inversion timing signal only by displaying the still image.
  • a special control terminal is required, which prevents the circuit scale of the liquid crystal driver from being reduced.
  • the present invention has been made in view of the above-described conventional problems, and an object thereof is to realize a display device capable of generating a common inversion timing signal with a small circuit scale and a mobile terminal including the display device. It is in.
  • the display device of the present invention is an active matrix type display device in which image data is included in serial data and supplied to a display driver by serial transmission, and the serial data includes a common electrode.
  • a first flag indicating the polarity of the voltage of the serial data is added, and the display driver uses the timing of the serial clock that is used for the serial transmission and transmitted by a wiring different from the serial data.
  • the first flag is taken out from the display, display is performed based on the serial data, and the voltage of the common electrode having a polarity according to the taken out first flag is supplied.
  • the display driver takes out the first flag from the serially transmitted serial data using the timing of the serial clock, and determines the polarity of the voltage of the common electrode according to the first flag for display. Therefore, since the display driver can generate the timing signal for common inversion by direct control by serial transmission, there is no special control terminal for external control regarding generation of the timing signal for common inversion. It becomes unnecessary. Therefore, the circuit scale of the display driver can be reduced.
  • the display device of the present invention includes a pixel memory that stores the image data supplied from the display driver.
  • the display device includes: When the image data stored in the pixel memory is included in the serial data and the first flag is added to display the image data stored in the pixel memory, the serial data is stored in the pixel memory. Instead of the image data, dummy data not supplied to the pixel is included and the first flag is added.
  • the image data stored in the pixel memory when the image data stored in the pixel memory is displayed, the image data to the pixel is displayed by the first flag added to the dummy data not supplied to the pixel instead of the image data stored in the pixel memory.
  • the display device includes a second flag indicating whether or not the image data to be stored in the pixel memory is included in the serial data, and the display driver Takes out the second flag from the serial data using the timing of the serial clock, and the second flag indicates that the serial data includes the image data to be stored in the pixel memory.
  • the image data is extracted from the serial data and stored in the pixel memory.
  • the second flag can recognize that the serial data includes the image data to be stored in the pixel memory. Therefore, only when the image data is included, the pixel data is transferred to the pixel. It is possible to allow the generation of power consumption due to the supply of image data.
  • a third flag for instructing whether or not to initialize the display of all the pixels is added to the serial data.
  • the third flag is extracted from the serial data using the timing of the serial clock, and when the third flag instructs to initialize the display of all the pixels, all the above It is characterized by initializing the display of pixels.
  • the display device of the present invention is characterized in that the first flag is added to the serial data as a timing indicating the start of one frame.
  • the display device of the present invention has a serial chip select signal indicating whether or not to perform display in the serial transmission, that is, whether or not to operate the display driver, the serial data and the serial data. It is characterized by being transmitted by a wiring different from the serial clock.
  • the display driver can prevent the serial data from being captured by recognizing the period during which the operation is not performed by the serial chip select signal, so that the serial transmission can be stopped.
  • the power consumption can be reduced.
  • the display device of the present invention is characterized in that the analog switch in the pixel is formed by a CMOS circuit.
  • the analog switch in the pixel is formed by the CMOS circuit, even a device having a high Vth (threshold value) such as a TFT can be driven at a low voltage.
  • the control signal and the data signal can be set to the same voltage. Therefore, it is possible to reduce the power supply amplitude used for the display driving circuit and to reduce power consumption.
  • the display device of the present invention is characterized in that the display driver is monolithically built in a display panel.
  • the display driver is monolithically formed on the display panel with a CMOS circuit, the display device can be reduced in size and the process can be simplified.
  • the display device of the present invention is characterized in that a polymer-dispersed liquid crystal is used for the display element of the pixel in order to solve the above problems.
  • the liquid crystal display device can be driven as a high brightness display device in which a polarizing plate or the like is omitted and at a low voltage.
  • a low power consumption display device including a pixel memory in a pixel there is an effect that a reduction in power consumption can be dramatically improved.
  • the display device of the present invention is characterized in that a polymer network type liquid crystal is used for the display element of the pixel in order to solve the above-mentioned problems.
  • the liquid crystal display device can be driven as a high brightness display device in which a polarizing plate or the like is omitted, and at a low voltage.
  • a low power consumption display device including a pixel memory in a pixel there is an effect that a reduction in power consumption can be dramatically improved.
  • the display device provides a serial generator in which a timing generator that generates a display timing signal included in the display driver extracts the image data included in the serial data from the serial data.
  • a parallel conversion unit is provided, and the serial-parallel conversion unit extracts the first flag from the serial data.
  • the display device of the present invention transmits the serial data, the serial clock, and the serial chip select signal indicating whether or not to perform display transmitted by the serial transmission. And a source start pulse to be supplied to the shift register of the data signal line driver is generated using the first flag and the source clock.
  • the display driver generates the source start pulse of the first horizontal display period from the first flag and the source clock and supplies the generated source start pulse to the shift register.
  • the source start pulse of the horizontal display period after the second horizontal display period is generated using the output from the last stage of the shift register and supplied to the shift register.
  • a second flag indicating whether or not the image data to be stored in the pixel memory is included in the serial data is added.
  • the parallel conversion unit extracts the second flag from the serial data using the timing of the serial clock, and the display driver outputs the first flag, the second flag, and the last stage of the shift register.
  • a gate enable for instructing whether the pixel memory stores the gate clock, the gate start pulse, and the data output from the data signal line driver to the data signal line.
  • a signal is supplied to a scanning signal line driver.
  • the mobile terminal of the present invention is characterized in that the display device is provided as a display in order to solve the above problems.
  • FIG. 1 showing an embodiment of the present invention, is a circuit block diagram showing a connection relationship of main parts of a display device. It is a timing chart which shows the waveform of each signal of serial transmission in data update mode. It is a timing chart which shows the waveform of each signal of serial transmission in display mode. It is a block diagram which shows the whole structure of a display apparatus. It is a circuit diagram which shows the structure of a pixel and a pixel memory. It is a timing chart which shows the output waveform of a Vcom driver. It is a circuit diagram which shows the structure of a serial-parallel conversion part. It is a circuit diagram which shows the structure of an END-BIT holding
  • generation part It is a circuit diagram which shows the structure of a gate driver control signal generation part. It is a circuit diagram which shows the structure of a Vcom driver. It is a timing chart which shows the signal waveform of a serial-parallel conversion part. It is a timing chart which shows the signal waveform of a gate driver control signal generation part.
  • Liquid crystal display device (display device) 23 Binary driver 23a Shift register (shift register of data signal line driver) 23b Data latch 24 Gate driver 24a Shift register (shift register of scanning signal line driver) 25 Timing generator 26 Vcom driver 30 Pixel memory D0 flag (second flag) D1 flag (first flag) D2 flag (third flag) GCK1B, GCKB2 Gate clock (timing signal input to the shift register of the gate signal line driver) GEN Gate enable signal (timing signal and scanning signal input to the shift register of the gate signal line driver) SCK, SCKB Source clock (timing signal as a clock signal for operating the shift register of the data signal line driver) SSP source start pulse (horizontal timing signal) I / F BUS Serial interface bus SI Serial data SCLK Serial clock SCS Chip select signal SL Source line (data signal line) Vcom common output (common electrode voltage)
  • FIGS. 1 to 13 An embodiment of the present invention will be described with reference to FIGS. 1 to 13 as follows.
  • FIG. 4 shows a configuration of a liquid crystal display device (display device) 21 according to the present embodiment.
  • the liquid crystal display device 21 is a display device mounted on a mobile terminal such as a mobile phone, for example, and includes a display panel 21a and a flexible printed circuit board (FPC) 21b.
  • the display panel 21a is monolithically built with various circuits, and the flexible printed circuit board 21b is serially transmitted through a 3-wire serial interface bus I / F BUS controlled by a CPU such as an application processor.
  • Serial data SI, serial chip select signal SCS, and serial clock SCLK are received and supplied to display panel 21a through FPC terminal 21c.
  • Serial transmission may be controlled by other control means such as a microcontroller.
  • the flexible printed board 21b supplies a 5V power supply VDD and a 0V power supply VSS supplied from the outside to the display panel 21a through the FPC terminal 21c.
  • the display panel 21a includes an active area 22, a binary driver (data signal line driver) 23, a gate driver (scanning signal line driver) 24, a timing generator 25, and a Vcom driver 26.
  • the binary driver 23, the gate driver 24, the timing generator 25, and the Vcom driver 26 constitute a display driver.
  • the active area 22 is an area where RGB pixels are arranged in a matrix of 96 ⁇ RGB ⁇ 60, for example, and each pixel includes a pixel memory.
  • the binary driver 23 is a circuit that supplies image data to the active area 22 through a source line, and includes a shift register 23a and a data latch 23b.
  • the gate driver 24 selects a pixel to be supplied with image data of the active area 22 through a gate line.
  • the timing generator 25 generates signals to be supplied to the binary driver 23, the gate driver 24, and the Vcom driver 26 based on the signals supplied from the flexible printed circuit board 21b.
  • FIG. 5 shows the configuration of each pixel PIX arranged in the active area 22 while showing the circuit of the pixel memory in detail.
  • the pixel PIX includes a liquid crystal capacitor CL, a pixel memory 30, an analog switch 31, and analog switches 33 and 34. Further, the pixel memory 30 includes an analog switch 32 and inverters 35 and 36.
  • the liquid crystal capacitance CL is between a polar output OUT and a common output Vcom which is a voltage of a common electrode, here, a polymer dispersed liquid crystal (PDLC: PolymerPoDispersed Liquid Crystal) or a polymer network type liquid crystal (PNLC). It is made up of light-dispersed liquid crystal such as Liquid (Crystal).
  • PDLC PolymerPoDispersed Liquid Crystal
  • PNLC polymer network type liquid crystal
  • the analog switches 31 to 34 and the inverters 35 and 36 are composed of CMOS circuits.
  • the analog switch 31 is inserted between the source line output SL and the pixel memory 30, the gate of the PMOS transistor 31a is connected to the gate line inverted output GLB, and the gate of the NMOS transistor 31b is the gate line output. Connected to GL.
  • the analog switch 32 is inserted between the input of the inverter 35 and the output of the inverter 36, the gate of the PMOS transistor 32a is connected to the gate line output GL, and the NMOS transistor 32b The gate is connected to the gate line inverted output GLB.
  • the input of the inverter 35 is connected to a connection terminal on the side opposite to the source line output SL side of the analog switch 31.
  • the output of the inverter 35 is connected to the input of the inverter 36.
  • the inverters 35 and 36 use the power supply VDD as a high-side power supply and the power supply VSS as a low-side power supply.
  • the analog switch 33 is inserted between the black polarity output VA and the polarity output OUT, the gate of the PMOS transistor 33a is connected to the output of the inverter 35, and the gate of the NMOS transistor 33b is connected to the output of the inverter 35. Connected to the input.
  • the analog switch 34 is inserted between the white polarity output VB and the polarity output OUT, the gate of the PMOS transistor 34 a is connected to the input of the inverter 35, and the gate of the NMOS transistor 34 b is connected to the inverter 35. Connected to the output.
  • FIG. 6 shows waveforms of the common output Vcom, the black polarity output VA, and the white polarity output VB. These signals are generated by the Vcom driver 26.
  • the common output Vcom has a pulse waveform of 5 Vp-p in which the positive polarity and the negative polarity are switched every frame. In addition to this, the polarity switching cycle can be arbitrarily set such as every predetermined horizontal period.
  • the black polarity output VA has a pulse waveform of 5 Vp-p whose phase is inverted with respect to the common output Vcom.
  • the white polarity output VB (in the case of normally white) forms a 5 Vp-p pulse waveform in phase with the common output Vcom.
  • FIG. 1 shows a connection relationship between the timing generator 25 and the binary driver 23, the gate driver 24, and the Vcom driver 26.
  • the timing generator 25 includes a serial-parallel converter 25a, a source start pulse generator 25b, an END-BIT holding unit 25c, and a gate driver control signal generator 25d.
  • the timing generator 25 generates a mode signal MODE, a frame signal FRAME, an all clear signal ACL, a source clock (shift of the data signal line driver) from the serial data SI, serial clock SCLK, and serial chip select signal SCS input from the outside of the panel.
  • a source start pulse SSP and an initial signal INI are supplied from the timing generator 25 to the binary driver 23, and gate clocks GCK1B and GCK2B, a gate start pulse GSP, a gate enable signal GEN,
  • the initial signal INI is supplied, and the frame signal FRAME is supplied from the timing generator 25 to the Vcom driver 26.
  • the source clocks SCK and SCKB are used inside the timing generator 25 here, but are used to generate a source start pulse SSP for each horizontal period as will be described later, and the shift register 23a of the binary driver 23 is used. This is a clock signal for
  • Serial data SI, serial clock SCLK, and serial chip select signal SCS are input from the flexible printed circuit board 21b to the serial parallel-conversion unit 25a.
  • the serial interface bus I / F BUS is a three-wire system
  • the serial data SI, the serial clock SCLK, and the serial chip select signal SCS are transmitted through different wirings. These signals are shown in FIGS.
  • Serial data SI is a signal in which flags D0, D1, and D2 are added to a mode selection period provided at the head of each frame, in which binary RGB digital image data is serially arranged.
  • the image data is arranged in the order of horizontal display periods in which RGB data for one horizontal display period is arranged in time series. . Further, in the horizontal blanking period between adjacent horizontal display periods, dummy data dR1, dG1, dB1,... Are arranged, and three dummy data are displayed in a period corresponding to the flags D0, D1, and D2 of the top horizontal display period. Data DMY, DMY, and DMY are arranged. These dummy data may be High or Low.
  • the image data and the dummy data in the data update mode in FIG. 2 are all replaced with the dummy data DMY. Is.
  • a flag (second flag) D0 is a mode flag.
  • the timing generator 25 When High, the timing generator 25 is instructed to perform a data update mode in which image data is written to the pixel memory 30. When Low, the flag is stored in the pixel memory 30. The timing generator 25 is instructed to perform a display mode for holding the image data being displayed.
  • the flag (first flag) D1 is a frame inversion flag. When High, the timing generator 25 is instructed to set the common output Vcom to High, and when Low, the common output Vcom is set to Low. Is sent to the timing generator 25. That is, the flag D1 is a flag that indicates the polarity of the common output Vcom that is inverted every frame.
  • a flag (third flag) D2 is an all clear flag.
  • the timing generator 25 When High, the timing generator 25 is instructed to write white display data to all pixels PIX in the frame, and when Low, all in the frame.
  • the image data to be supplied is instructed to be written in the pixel PIX.
  • the flag D2 instructs to initialize the display of all the pixels PIX in the case of High.
  • the flag D2 is normally Low.
  • the serial clock SCLK is a synchronization clock for taking out each data including the flag of the serial data SI.
  • An example of the rising timing and falling timing of the serial clock SCLK is as follows.
  • the rising timing of the serial clock SCLK is the time when the time tsSCLK has elapsed from the transmission start timing of each flag for the flags D0 to D2, and the transmission start timing of each image data for the image data R ⁇ G ⁇ B.
  • the falling timing of the serial clock SCLK is the time when the time tsSCLK has elapsed from the rising timing of the serial clock SCLK for the flags D0 to D2, and the transmission end timing of the flag (that is, switching to the next flag or data).
  • the time when the time twSCLKH has elapsed from the rising timing of the serial clock SCLK and the transmission end timing of each image data that is, the timing of switching to the next flag or data
  • tsSCLK twSCLKH, which is equal to the High period of the serial clock SCLK.
  • the duty of the serial clock SCLK is 50%.
  • the serial chip select signal SCS is a signal that becomes High only during the period twSCSH when the serial data SI and the serial clock SCLK are transmitted from the CPU to the timing generator 25 through the serial interface bus I / F BUS.
  • the frame that transmits the serial data SI and the serial clock SLCK becomes High before the transmission start timing of the serial data SI by the time tsSCS, and becomes Low after the time thSCS from the transmission end timing of the serial data SI. Further, after the High period, the period becomes Low for the period twSCSL, and the period twSCSH and the period twSCSL are combined to become one frame period tV including the vertical blanking period.
  • the image data written in the pixel memory 30 in the data update mode of FIG. 2 continues to be held in the display mode of FIG.
  • flags D0, D1, and D2 are added to the serial data SI, and the flag D1 switches between High and Low for each frame. Accordingly, the flag D1 is also a flag for instructing the start of one frame.
  • the serial-parallel conversion unit 25a from the serial data SI, serial clock SCLK, and serial chip select signal SCS input in this way, flags D0, D1, and D2, and R data DR and G data, respectively. DG and B data DB are extracted.
  • the flag D0 is used as a mode signal MODE
  • the flag D1 is used as a frame signal D1
  • the flag D2 is used as a clear signal ACL.
  • the data DR / DG / DB is supplied to the data latch 23 b of the binary driver 23.
  • the serial-parallel converter 25a generates the source clock SCK / SCKB and the initial signal INI from the serial data SI, the serial clock SCLK, and the serial chip select signal SCS.
  • the source clocks SCK and SCKB are supplied to the binary driver 23, and the initial signal INI is used for signal generation operations in other circuits.
  • the source start pulse generator 25b generates a source start pulse SSP of the first horizontal display period from the mode signal MODE and the source clocks SCK and SCKB input from the serial-parallel converter 25b, and shifts the binary driver 23. This is supplied to the register 23a.
  • the source start pulse SSP in the first horizontal display period can be generated by using the rising timing of the mode signal MODE to High.
  • the horizontal display period after the second horizontal display period is maintained in END-BIT described later. It can be generated using the second end bit END-BIT2 generated by the unit 25c.
  • the END-BIT holding unit 25c generates the first end bit END-BIT1 and the second end bit END-BIT2 from the output of the last stage of the shift register 23a of the binary driver 23, and sends it to the gate driver control signal generation unit 25d.
  • the first end bit END-BIT1 is obtained by further shifting the output of the final stage of the shift register 23a by a dummy shift register by a predetermined stage
  • the second end bit END-BIT2 is obtained by changing the first end bit END-BIT1. Further, it is shifted by one stage by the dummy shift register.
  • the gate driver control signal generation unit 25d includes the first end bit END-BIT1, the second end bit END-BIT2, the mode signal MODE, the all clear signal ACL, the gate clocks GCK1B and GCK2B, the gate start pulse GSP, and the gate enable.
  • a signal GEN is generated and supplied to the gate driver 24.
  • the shift register 23 a includes a source start pulse SSP input from the source start pulse generation unit 25 b of the timing generator 25 and an initial signal INI input from the serial parallel-conversion unit 25 a of the timing generator 25. From this, the output of each stage SR is generated.
  • the data latch 23b includes a 1st latch circuit 23c and an all clear circuit 23d.
  • the 1st latch circuit 23c sequentially latches the data DR, DG, and DB input from the serial parallel-conversion unit 25a of the timing generator 25 at the output timing of each stage SR of the shift register 23a, and the corresponding source line SL ( Each of RGB is output to SL1 to SL96).
  • the all clear circuit 23d displays white on all source lines SL when the active all clear signal ACL is input from the serial parallel-conversion unit 25a of the timing generator 25 when the flag D2 of the serial data SI is High. Output data.
  • the gate driver 24 includes a shift register 24a, a plurality of buffers 24b, and an inverting buffer 24c.
  • the shift register 24a receives the gate clocks GCK1B and GCK2B, the gate start pulse GSP, the gate enable signal GEN, and the serial-parallel converter 25a that are output from the gate driver control signal generator 25d of the timing generator 25.
  • the output of each stage SR is generated from the initial signal INI.
  • One buffer 24b and one inversion buffer 24c are provided for each pixel row as a pair.
  • Each input of the pair of buffer 24b and inverting buffer 24c is connected to the output of the corresponding stage SR of the shift register 24a, and the output of the buffer 24b is connected to the corresponding gate line GL (GL1 to GL60) and the inverting buffer 24c.
  • GL GL1 to GL60
  • GLB gate lines
  • the Vcom driver 26 generates a common output Vcom, a black polarity output VA, and a white polarity output from the frame signal FRAME input from the serial parallel-conversion unit 25a of the timing generator 25 and the power supply VDD / VSS. VB is generated and supplied to the active area 22.
  • FIG. 7 shows a detailed configuration example of the serial-parallel converter 25a.
  • Serial data SI is sequentially passed through D flip-flops 41, 42, and 43 connected in cascade.
  • the mode signal MODE is taken out.
  • the frame signal FRAME is taken out.
  • the output S0 of the first-stage D flip-flop 41 is passed through the D flip-flop 46, it is completely cleared.
  • the signal ACL is taken out. If the image data is arranged in time series in the order of RGB, the data DR is extracted when the output S2 is passed through the D flip-flop 47, and the data DG is taken when the output S1 is passed through the D flip-flop 48. When the output S0 is passed through the D flip-flop 49, the data DB is taken out.
  • serial clock SCLK is input to the high active clock terminal CK of the D flip-flops 41, 42, and 43, and the 2-input NOR gate 55 is input to the low active clock terminal CK of the D flip-flops 44, 45, and 46.
  • the output DEN of the D flip-flop 51 is input to the low active clock terminal CK of the D flip-flops 47, 48, and 49.
  • One input of the NOR gate 55 is connected to the output of the D flip-flop 53, and the other input is connected to the output C of the 2-input NAND gate 54.
  • the input of the D flip-flop 53 is connected to the power supply VDD, and the low active clock terminal CK is connected to the output B of the D flip-flop 52.
  • One input of the NAND gate 54 is connected to the output B, and the other input is connected to the output A.
  • the input of the D flip-flop 51 is connected to the output C.
  • the input of the D flip-flop 52 is connected to the output A.
  • the serial clock SCLK is input to the low active clock terminal CK of the D flip-flops 51 and 52.
  • the source clock SCKB is obtained from the output of the D flip-flop 56 through the inverter 57, and the source clock SCK is obtained from the inverter 57 through the inverter 58.
  • the input of the D flip-flop 56 is connected to the output of the inverter 57, and the high active clock terminal CK is connected to the output B.
  • a positive edge trigger is performed at the high active clock terminal CK, and a negative edge trigger is performed at the low active clock terminal CK.
  • serial chip select signal SCS is input to the reset terminal R of the D flip-flops 44 to 53 and 56.
  • the initial signal INI is the serial chip select signal SCS itself.
  • FIG. 8 shows a detailed configuration example of the END-BIT holding unit 25c.
  • the shift register 23a of the binary driver 23 has a configuration in which set-reset flip-flops are connected in cascade.
  • the last two (95th and 96th) set / reset flip-flops B95 and B96 are shown, and the output of the previous set / reset flip-flop B94 is connected to the set input terminal of the set / reset flip-flop B95.
  • Q (B94) is input.
  • the END-BIT holding unit 25c also has a configuration in which dummy set / reset flip-flops DMY1, DMY2, DMY3, and DMY4 are sequentially connected following the final stage of the shift register 23a by the same cascade connection relationship.
  • set-reset flip-flops are designed so that the output of the next stage is input as a reset signal.
  • a signal obtained by delaying the output of its own stage by two inverters is reset. It is a signal.
  • the output of the set reset flip-flop DMY2 is obtained as the first end bit END-BIT1, and the output of the set reset flip-flop DMY3 is obtained as the second end bit END-BIT2.
  • FIG. 9 shows a detailed configuration example of the source start pulse generator 25b.
  • the mode signal MODE is input to one Low active input in the 2-input NOR gate 61, and the second end bit END-BIT2 is input to the other High active input.
  • the output of the NOR gate 61 is input to the D latch 62, and the output of the D latch 62 is input to the D latch 63.
  • the source clock SCKB generated by the serial-parallel converter 25a is applied to the enable terminal EN of the D latch 62 and the enable terminal ENB of the D latch 63, and the enable terminal ENB of the D latch 62 and the enable terminal EN of the D latch 63 are serial-
  • the source clocks SCK generated by the parallel conversion unit 25a are respectively input.
  • the output of the D latch 62 and the output of the D latch 63 are input to a 2-input NOR gate 64.
  • the output of the NOR gate 64 and the mode signal MODE are input to the 2-input NAND gate 65, and the output of the NAND gate 65 becomes the source start pulse SSP.
  • FIG. 10 shows a detailed configuration example of the gate driver control signal generation unit 25d.
  • the first end bit END-BIT1 is input to the high active clock terminal CK and the low active clock terminal CKB of the D flip-flop 71.
  • the output of the D flip-flop 71 is input to the D flip-flop 72.
  • the second end bit END-BIT2 is input to the low active clock terminal CK and the high active clock terminal CKB of the D flip-flop 72.
  • the output of the D flip-flop 72 becomes the input of the D flip-flop 71.
  • the outputs of the D flip-flops 71 and 72 become both inputs of a 2-input NAND gate 73 and a 2-input NOR gate 76, respectively.
  • the output of the NAND gate 73 and the all clear signal ACL are input to the 2-input NAND gate 74.
  • the output of the NAND gate 74 and the initial signal INI are input to a two-input NAND gate 75.
  • the output of the NAND gate 75 becomes the gate clock GCK2B.
  • the output of the NOR gate 76 and the mode signal MODE are input to a 2-input NAND gate 77.
  • the output of the NAND gate 77 and the all clear signal ACL are input to a 2-input NAND gate 78.
  • the output of the NAND gate 78 and the initial signal INI are input to a two-input NAND gate 79.
  • the output of the NAND gate 79 becomes the gate clock GCK1B.
  • the mode signal MODE is input to the D latch 80.
  • the first end bit END-BIT1 is input to the enable terminals EN and ENB of the D latch 80.
  • the output of the D latch 80 becomes a high active input of the two-input NOR gate 81, and the mode signal MODE becomes a low active input of the NOR gate 81.
  • the output of the NOR gate 81 and the all clear signal ACL are input to a 2-input NOR gate 82.
  • the output of the NOR gate 82 and the initial signal INI are input to a 2-input NOR gate 83.
  • the output of the NOR gate 83 becomes a gate start pulse GSP.
  • the first end bit END-BIT1 and the second end bit END-BIT2 are input to the 2-input NOR gate 84.
  • the output of the NOR gate 84 is input to the low active clock terminal CK and the high active clock terminal CKB of the D flip-flop 85.
  • the output of the D flip-flop 85 is input to the inverter 86, and the input of the D flip-flop 85 is connected to the output of the inverter 86.
  • the output of the inverter 86 and the all clear signal ACL are input to a 2-input NOR gate 87.
  • the output of the NOR gate 87 and the initial signal INI are input to the NOR gate 88.
  • the output of the NOR gate 88 becomes a gate enable signal GEN.
  • the initial signal INI is input to the initial terminals INI of the D flip-flops 71, 72, and 85 and the D latch 80.
  • the D flip-flop 71 is a positive edge trigger type
  • the D flip-flops 72 and 85 are a negative edge trigger type.
  • the timing chart of FIG. 13 shows the waveforms of the gate clocks GCK1B and GCK2B, the gate enable signal GEN, and the gate line output GL (GL1 and GL2).
  • Shift 1 indicates a period in which data DR, DG, and DB corresponding to the first gate line output GL1 are output to the source line SL
  • shift 2 indicates data DR, DG corresponding to the second gate line output GL2.
  • a period during which DB is output to the source line SL is shown.
  • the gate enable signal GEN is used to write image data to the pixel memory 30 all at once, so that the potential of the source line SL is disturbed during the period when the data DR, DG, and DB are sequentially output to the source line SL. Even if this occurs, it is difficult to affect the storage in the pixel memory 30.
  • FIG. 11 shows the detailed configuration of the Vcom driver.
  • the frame signal FRAME is input as control signals for the switches SW1, SW2, and SW3 corresponding to the C contacts through the buffer.
  • the switches SW1, SW2, and SW3 are switches that sequentially output voltages of the common output Vcom, the black polarity output VA, and the white polarity output VB.
  • the switches SW1, SW2, and SW3 select the power source so that the combination of the power source VDD, VSS, and VDD and the combination of the power source VSS, VDD, and VSS are sequentially switched. To do.
  • the display device of this embodiment is an active matrix type display device in which image data is included in serial data and supplied to the display driver by serial transmission.
  • a first flag for instructing the start of a period is added, and the display driver uses the timing of a serial clock transmitted by a wiring different from the serial data used for the serial transmission, from the serial data.
  • the first flag and the image data are extracted, and a timing signal as a clock signal for operating a shift register of a data signal line driver included in the display driver is generated using the timing of the serial clock, and the first flag is generated.
  • the clock to operate the shift register A timing signal of the first horizontal period of one frame period is generated from the timing signal as a clock signal and input to the shift register of the data signal line driver.
  • the data signal A timing signal for the next horizontal period is generated based on the signal shifted by one horizontal display period by the shift register of the line driver, and is input to the shift register of the data signal line driver, and is shifted by the data signal line driver.
  • a timing signal to be input to a shift register of a scanning signal line driver included in the display driver is generated based on a signal shifted by one horizontal display period by the register, and the timing signal of each horizontal period and the scanning signal line driver are generated.
  • the image data is written into the pixel using the scanning signal output from the.
  • the display driver extracts the first flag and the image data from the serially transmitted serial data using the serial clock timing. Then, a timing signal for the first horizontal period of one frame period is generated from the first flag and is input to the shift register of the data signal line driver, and 1 for the second and subsequent horizontal periods by the shift register of the data signal line driver. A timing signal for the next horizontal period is sequentially generated based on the signal shifted by the horizontal display period.
  • the display driver can generate a timing signal for writing image data to the pixel by direct control by serial transmission, it is easy to generate without using an oscillator or the like.
  • the timing signal for writing the image data to the pixel can be easily generated in the driver IC.
  • the display device of the present embodiment is an active matrix type display device in which image data is included in serial data and supplied to the display driver by serial transmission.
  • a first flag that indicates the polarity of the voltage of the common electrode is added, and the display driver uses the timing of a serial clock that is used for the serial transmission and that is transmitted by a wiring different from the serial data.
  • the first flag is extracted from the serial data to display based on the serial data, and the voltage of the common electrode having a polarity according to the extracted first flag is supplied.
  • the display driver takes out the first flag from the serially transmitted serial data using the timing of the serial clock, determines the polarity of the voltage of the common electrode according to the first flag, and performs display. Therefore, since the display driver can generate the timing signal for common inversion by direct control by serial transmission, there is no special control terminal for external control regarding generation of the timing signal for common inversion. It becomes unnecessary. Therefore, the circuit scale of the display driver can be reduced.
  • the flags D0, D1, and D2 are arranged at the head of one frame.
  • each flag can be arranged at an arbitrary timing at which an instruction to the timing generator 25 is desired.
  • the serial chip select signal SCS is used to generate various timing signals. However, this is not always necessary.
  • the serial-parallel converter 25a is always in an enabled state of receiving serial data. You should make it in.
  • the present invention is not limited to this, and a configuration in which the data update mode and the display mode are not distinguished by the flag D0 can be provided.
  • the present invention can be applied to a display device having an active area that does not include a pixel memory.
  • the shift register 23a of the binary driver 23 is configured to be able to perform a shift operation only by inputting the source start pulse SSP to the first stage set input.
  • the generated source clocks SCK and SCKB are used to generate the source start pulse SSP in the source start pulse generation unit 25b, thereby functioning as a clock signal for operating the shift register of the data signal line driver.
  • the present invention is not limited to this, and the shift register of the data signal line driver performs a shift operation by inputting a clock signal to each stage, and the generated source clocks SCK and SCKB generate the source start pulse SSP. It is used to generate and functions as a clock signal for operating the shift register of the data signal line driver by being input to each stage of the shift register of the data signal line driver and related to the operation of each stage of the shift register. It is also possible.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope indicated in the claims. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present invention.
  • the present invention can be applied to an EL display device.
  • the present invention can be particularly suitably used for a mobile terminal.

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Abstract

 画像データ(DR、DG、DB)がシリアルデータ(SI)に含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、前記シリアルデータ(SI)には、コモン電極の電圧(Vcom)の極性を指示する第1フラグ(D1)が含まれており、前記表示ドライバは、シリアルクロック(SCLK)のタイミングを用いて、前記シリアルデータ(SI)から前記第1フラグ(D1)を取り出して、取り出した前記第1フラグ(D1)に従った極性の前記コモン電極の電圧(Vcom)を生成するとともに、前記画像データ(DR、DG、DB)に基づいた表示を行う。これにより、コモン反転用のタイミング信号を小さな回路規模で生成することのできる表示装置を実現する。

Description

表示装置および携帯端末
 本発明は、表示装置の表示動作に用いるタイミング信号に関するものである。
 各画素にメモリ回路(以下、画素メモリと称する)を備え、当該画素メモリに画像データを記憶させることによって、外部から画像データを供給し続けることなく静止画像を低消費電力で表示することができる表示装置が知られている。消費電力の削減には、一度画像データを書き込んだ後は、画素に画像データを供給するためのデータ信号線を画像データで充放電する必要がなくなるので、その充放電に伴う消費電力の削減分と、一度画像データを書き込んだ後は、パネル外部からドライバに画像データを伝送する必要がないので、その伝送に伴う消費電力の削減分とが含まれる。
 画素メモリとしてはSRAM型のものやDRAM型のものが開発されている。この表示装置では画素電圧がデジタルであるので、クロストークが起こりにくく、表示品位にも優れている。
 図14に、特許文献1に記載されたこのような画素メモリを備える表示装置の構成を示す。
 この表示装置は、Xアドレス走査線ドライバ18、デジタルデータドライバ19、およびアナログデータドライバ20を備えており、デジタルデータ画像表示モードとアナログデータ画像表示モードとを使い分けることができる。
 デジタルデータ画像表示モードについて説明すると、画像データを書き込む画素が接続されているXアドレス信号線4-n(nは自然数)を選択し、対応する第1表示制御線1-nからデジタルデータ信号を、当該画素の第1スイッチ素子8を通して、NAND回路11およびクロックトインバータ素子13によって構成されたデジタルメモリ素子100に書き込む。このとき、表示モード制御線15を通してデジタルメモリ素子100をアクティブにしておく。
 デジタルメモリ素子100の入力は第2スイッチ素子9に接続されているとともに出力は第3スイッチ素子10に接続されている。従って、デジタルデータ信号のHigh/Lowに応じて第2スイッチ素子9または第3スイッチ素子10のいずれか一方が導通する。第2表示制御線2-nおよび第3表示制御線3の一方には白表示基準電圧、他方には黒表示基準電圧が供給され、第2スイッチ素子9または第3スイッチ素子10のうちの導通したほうのスイッチ素子によって決まる白電圧または黒電圧が、液晶セル6に印加される。再び第1スイッチ素子8が導通して新たなデジタルデータ信号が書き込まれるまで、液晶セル6は、デジタルメモリ素子100が記憶したデジタルデータ信号による表示状態を保持する。
日本国公開特許公報「特開2003-177717号公報(公開日:2003年6月27日)」 日本国公開特許公報「特開昭58-23091号公報(公開日:1983年2月10日)」 日本国公開特許公報「特開2007-286237号公報(公開日:2007年11月1日)」
 近年では、液晶表示装置における表示データの伝送のインタフェースは、信号線数の多いパラレル伝送方式のデジタルRGB方式(RGBインタフェース)から、信号線数の少ない高速シリアル伝送方式へと移行しつつある。特に、携帯電話などのモバイル機器では、配線数を減少させて、配線の設置スペースの省略および配線の断線防止を図る目的があるために、シリアル伝送方式は重要な技術となっている。また、差動伝送を行うことで、高速および低消費電力の伝送が達成できる。このようなシリアル伝送では表示データと制御コマンドとは同一バス上を伝送されることとなる。
 例えば、モバイル機器のアプリケーションプロセッサと周辺装置とのインタフェースである、いわゆるCPUインタフェースに関して共通仕様を定めたMIPI(Mobile Industry Processor Interface)スタンダードなどでは、アプリケーションプロセッサをホスト側として周辺装置の動作を制御する。制御信号を用いる表示駆動装置では、通常表示動作の開始をコマンド制御による指定で行うようになっており、電源起動後にホスト側より表示駆動装置に起動コマンドが送られると、これに沿って画面の表示が開始される。
 図15に、このような液晶ディスプレイ部にCPUインタフェースを備えた携帯電話における、回路接続構成の概念図を示す。
 携帯電話101は、液晶表示部102、液晶ドライバ103、アンテナ104、RF回路105、ベースバンドプロセッサ106、および、アプリケーションプロセッサ107を備えている。
 液晶表示部102は画素がマトリクス状に配置されたものである。各画素にはソースバスラインSL1~SLnを介してデータ信号が書き込まれる。ソースバスラインSL1~SLnには液晶ドライバ103からデータ信号を供給される。また、図示しないが、画素にデータ信号を書き込むために、複数の画素からなる各行を選択する走査信号が、液晶ドライバ103からゲートバスラインに順次供給される。
 液晶ドライバ103は、1チップまたは複数チップからなる、液晶表示部102の表示を駆動する回路であり、タイミングジェネレータや、ソースドライバ、ゲートドライバ、電源回路、メモリといった表示動作に関する各回路部を含んでいる。また、液晶ドライバ103は、ここではアプリケーションプロセッサ107をホストとし、シリアルバスI/F BUSを通して制御されるようになっており、そのインタフェースも内部に含んでいる。
 アンテナ104は携帯電話101の送受信用のアンテナである。RF回路105は、送受信に伴う高周波信号を処理する。ベースバンドプロセッサ106はRF回路105で復調されたベースバンド信号を処理し、図示しない通話信号処理回路やデータ通信処理回路の動作を制御する。アプリケーションプロセッサ107は、前記液晶ドライバ103や、図示しない動画・音楽・ゲームなどの処理を行う周辺装置を制御する。
 図16に上記液晶ドライバ103の構成例を示す。
 液晶ドライバ103内では、シリアルインタフェースバスI/F BUSから制御コマンドおよび表示データをシリアルインタフェース131で受信し、制御コマンドがレジスタ132に書き込まれる。また、その受信タイミングに基づいてタイミングジェネレータ135が、その内部に備えた発振器によりタイミング信号を生成する。当該タイミング信号に基づいて、シリアルインタフェース131からシフトレジスタ133、ソース駆動回路134へと順に表示データが送られ、ソースバスラインSLにデータ信号が供給される。
 しかしながら、上述したCPUインタフェースを備えた液晶ドライバでは、RGBインタフェースのように垂直同期信号や水平同期信号が外部から供給される代わりに、シリアル伝送された制御コマンドおよび表示データを基に、タイミングジェネレータが自走式による発振器によりタイミング信号を改めて生成し、ドライバ各部や液晶表示部を駆動している。前述した画素メモリを備えた画素では、静止画表示を行うときに表示データをメモリ回路に書き込んだ後は、アプリケーションプロセッサからのデータ供給が停止して消費電力を削減しているため、液晶ドライバ内部で独自にタイミング信号を生成することが重要である。
 しかし、コモン反転駆動を行うのに、RGBインタフェースの場合のような垂直同期信号や水平同期信号を用いることができずに、タイミングジェネレータで生成するクロック信号を基にコモン反転用の信号を生成しなければならない、このように、従来のCPUインタフェース方式では、静止画を表示するだけでも、コモン反転用のタイミング信号を生成するのに、発振器や、タイミング信号生成に関して外部からの制御を行うための特別な制御端子が必要となってしまい、液晶ドライバの回路規模の縮小化が妨げられるという問題があった。
 本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、コモン反転用のタイミング信号を小さな回路規模で生成することのできる表示装置およびそれを備えた携帯端末を実現することにある。
 本発明の表示装置は、上記課題を解決するために、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、コモン電極の電圧の極性を指示する第1フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第1フラグを取り出して、上記シリアルデータに基づいた表示を行うとともに、取り出した上記第1フラグに従った極性の上記コモン電極の電圧を供給することを特徴としている。
 上記の発明によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第1フラグを取り出し、第1フラグに従ってコモン電極の電圧の極性を決定して表示を行う。従って、表示ドライバは、シリアル伝送による直接制御によってコモン反転用のタイミング信号を生成することができるので、発振器や、コモン反転用のタイミング信号生成に関して外部からの制御を行うための特別な制御端子が不要となる。従って、表示ドライバの回路規模を小さくすることができる。
 以上により、コモン反転用のタイミング信号を小さな回路規模で生成することのできる表示装置を実現することができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、画素は上記表示ドライバから供給された上記画像データを記憶する画素メモリを備えており、上記画素メモリに上記画像データを記憶させるときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データを含めるとともに上記第1フラグを付加し、上記画素メモリに記憶させた上記画像データを表示するときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データの代わりに上記画素に供給しないダミーデータを含めるとともに上記第1フラグを付加することを特徴としている。
 上記の発明によれば、画素メモリに記憶させた画像データを表示するときに、画素メモリに記憶させる画像データの代わりに画素に供給しないダミーデータに付加した第1フラグによって、画素への画像データ供給による消費電力を発生させることなくコモン反転用のタイミング信号を生成することができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれているか否かを示す第2フラグが付加されており、上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第2フラグを取り出して、上記第2フラグが、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれていることを示すときに、上記シリアルデータから上記画像データを取り出して上記画素メモリに記憶させることを特徴としている。
 上記の発明によれば、第2フラグによって、シリアルデータに、画素メモリに記憶させる画像データが含まれていることを認識することができるので、画像データが含まれているときにのみ、画素への画像データ供給による消費電力の発生を許容するようにすることができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記シリアルデータに、全ての上記画素の表示を初期化するか否かの指示を行う第3フラグが付加されており、上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第3フラグを取り出して、上記第3フラグが、全ての上記画素の表示を初期化する指示を行うものであるときに、全ての上記画素の表示を初期化することを特徴としている。
 上記の発明によれば、第3フラグによって、全ての上記画素の表示を初期化することを認識することができるので、シリアルデータに初期化の画像データを含めなくても初期化することが可能となる。従って、画素へ個別に画像データを供給する必要がなくなり、その分の消費電力を削減することができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記第1フラグは、1フレームの開始を示すタイミングとして上記シリアルデータに付加されていることを特徴としている。
 上記の発明によれば、コモン電極の電圧の極性を1フレームごとに反転させることができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記シリアル伝送において、表示を行うか否か、すなわち表示ドライバを動作させるか否か、を示すシリアルチップセレクト信号が、上記シリアルデータおよび上記シリアルクロックとは異なる配線によって伝送されることを特徴としている。
 上記の発明によれば、表示ドライバは、シリアルチップセレクト信号によって動作を行わない期間を認識することによりシリアルデータを取り込まないようにすることができるので、シリアル伝送を停止させることができ、その分の消費電力を削減することができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記画素内のアナログスイッチはCMOS回路によって作成されていることを特徴としている。
 上記の発明によれば、画素内のアナログスイッチがCMOS回路によって作成されていることにより、TFTのようなVth(しきい値)が高いデバイスでも、低電圧で駆動することが可能であるとともに、制御信号とデータ信号とを同一電圧とすることができる。従って、表示の駆動回路に用いる電源振幅を小さくすることができて、消費電力を削減することができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記表示ドライバは、表示パネルにモノリシックに作り込まれていることを特徴としている。
 上記の発明によれば、表示ドライバを、表示パネルにモノリシックにCMOS回路で形成するので、表示装置の小型化およびプロセスの簡略化を図ることができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記画素の表示素子に高分子分散型液晶が用いられていることを特徴としている。
 上記の発明によれば、表示素子に高分子分散型液晶を用いるので、液晶表示装置を偏光板などを省略した高明度の表示装置として、しかも低電圧で駆動することができるという効果を奏する。特に、画素に画素メモリを備える低消費電力の表示装置では、消費電力の削減を飛躍的に向上させることができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記画素の表示素子に高分子ネットワーク型液晶が用いられていることを特徴としている。
 上記の発明によれば、表示素子に高分子ネットワーク型液晶を用いるので、液晶表示装置を偏光板などを省略した高明度の表示装置として、しかも低電圧で駆動することができるという効果を奏する。特に、画素に画素メモリを備える低消費電力の表示装置では、消費電力の削減を飛躍的に向上させることができるという効果を奏する。
 本発明の表示装置は、上記課題を解決するために、上記表示ドライバが備える表示のタイミング信号を生成するタイミングジェネレータが、上記シリアルデータから上記シリアルデータに含まれている上記画像データを抽出するシリアル-パラレル変換部を備えており、上記シリアル-パラレル変換部は上記シリアルデータから上記第1フラグを抽出することを特徴としている。
 本発明の表示装置は、上記課題を解決するために、上記表示ドライバは、上記シリアルデータと、上記シリアルクロックと、上記シリアル伝送により伝送される、表示を行うか否かを示すシリアルチップセレクト信号とを用いてソースクロックを生成し、上記第1フラグと上記ソースクロックとを用いて、データ信号線ドライバのシフトレジスタに供給するソーススタートパルスを生成することを特徴としている。
 本発明の表示装置は、上記課題を解決するために、上記表示ドライバは、上記第1フラグと上記ソースクロックとから第1水平表示期間の上記ソーススタートパルスを生成して上記シフトレジスタに供給し、上記シフトレジスタの最終段からの出力を用いて第2水平表示期間以降の水平表示期間の上記ソーススタートパルスを生成して上記シフトレジスタに供給することを特徴としている。
 本発明の表示装置は、上記課題を解決するために、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれているか否かを示す第2フラグが付加されており、上記シリアル-パラレル変換部は、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第2フラグを抽出し、上記表示ドライバは、上記第1フラグと、上記第2フラグと、上記シフトレジスタの最終段の出力と、上記シリアルチップセレクト信号とを用いて、ゲートクロックと、ゲートスタートパルスと、上記データ信号線ドライバがデータ信号線に出力するデータを上記画素メモリに記憶させるか否かを指示するゲートイネーブル信号を、走査信号線ドライバに供給することを特徴としている。
 本発明の携帯端末は、上記課題を解決するために、上記表示装置をディスプレイとして備えていることを特徴としている。
 上記の発明によれば、携帯端末に対して、低消費電力化の要請を容易に満たすことができるという効果を奏する。
 本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明によって明白になるであろう。
本発明の実施形態を示すものであり、表示装置の主要部の接続関係を示す回路ブロック図である。 データ更新モードにおけるシリアル伝送の各信号の波形を示すタイミングチャートである。 表示モードにおけるシリアル伝送の各信号の波形を示すタイミングチャートである。 表示装置の全体構成を示すブロック図である。 画素および画素メモリの構成を示す回路図である。 Vcomドライバの出力波形を示すタイミングチャートである。 シリアル-パラレル変換部の構成を示す回路図である。 END-BIT保持部の構成を示す回路図である。 ソーススタートパルス生成部の構成を示す回路図である。 ゲートドライバ制御信号生成部の構成を示す回路図である。 Vcomドライバの構成を示す回路図である。 シリアル-パラレル変換部の信号波形を示すタイミングチャートである。 ゲートドライバ制御信号生成部の信号波形を示すタイミングチャートである。 従来技術を示すものであり、表示装置の構成を示す回路ブロック図である。 従来技術を示すものであり、携帯電話の構成を示すブロック図である。 従来技術を示すものであり、表示ドライバの構成を示すブロック図である。
符号の説明
 21     液晶表示装置(表示装置)
 23     バイナリドライバ
 23a    シフトレジスタ(データ信号線ドライバのシフトレジスタ)
 23b    データラッチ
 24     ゲートドライバ
 24a    シフトレジスタ(走査信号線ドライバのシフトレジスタ)
 25     タイミングジェネレータ
 26     Vcomドライバ
 30     画素メモリ
 D0     フラグ(第2フラグ)
 D1     フラグ(第1フラグ)
 D2     フラグ(第3フラグ)
 GCK1B、GCKB2
        ゲートクロック(ゲート信号線ドライバのシフトレジスタに入力するタイミング信号)
 GEN    ゲートイネーブル信号(ゲート信号線ドライバのシフトレジスタに入力するタイミング信号、走査信号)
 SCK、SCKB
        ソースクロック(データ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号)
 SSP    ソーススタートパルス(水平期間のタイミング信号)
 I/F BUS    シリアルインタフェースバス
 SI     シリアルデータ
 SCLK   シリアルクロック
 SCS    チップセレクト信号
 SL     ソースライン(データ信号線)
 Vcom   コモン出力(コモン電極の電圧)
 本発明の一実施形態について図1ないし図13に基づいて説明すると以下の通りである。
 図4に、本実施形態に係る液晶表示装置(表示装置)21の構成を示す。
 液晶表示装置21は、例えば携帯電話などの携帯端末に搭載されているディスプレイデバイスであり、表示パネル21aおよびフレキシブルプリント基板(FPC)21bを備えている。表示パネル21aは、各種回路がモノリシックに作り込まれたものであり、フレキシブルプリント基板21bは、アプリケーションプロセッサなどのCPUに制御される3線のシリアルインタフェースバスI/F BUSを通したシリアル伝送によって、シリアルデータSI、シリアルチップセレクト信号SCS、および、シリアルクロックSCLKを受け、これらをFPC端子21cを通して表示パネル21aに供給する。シリアル伝送はマイクロコントローラなど他の制御手段によって制御されてもよい。また、フレキシブルプリント基板21bは、外部から供給される5Vの電源VDD、および、0Vの電源VSSを、FPC端子21cを通して表示パネル21aに供給する。
 表示パネル21aは、アクティブエリア22、バイナリドライバ(データ信号線ドライバ)23、ゲートドライバ(走査信号線ドライバ)24、タイミングジェネレータ25、および、Vcomドライバ26を備えている。バイナリドライバ23、ゲートドライバ24、タイミングジェネレータ25、および、Vcomドライバ26は表示ドライバを構成している。
 アクティブエリア22はRGBの画素が、例えば96×RGB×60のマトリクス状に配置された領域であり、各画素は画素メモリを備えている。バイナリドライバ23は画像データをソースラインを通してアクティブエリア22に供給する回路であり、シフトレジスタ23aおよびデータラッチ23bを備えている。ゲートドライバ24はアクティブエリア22の画像データを供給すべき画素をゲートラインを通して選択する。タイミングジェネレータ25はフレキシブルプリント基板21bから供給される信号を基に、バイナリドライバ23、ゲートドライバ24、および、Vcomドライバ26に供給する信号を生成する。
 図5に、アクティブエリア22に配置された各画素PIXの構成を、画素メモリの回路を詳細に表しながら示す。
 画素PIXは、液晶容量CL、画素メモリ30、アナログスイッチ31、アナログスイッチ33・34を備えている。さらに画素メモリ30は、アナログスイッチ32およびインバータ35・36を備えている。
 液晶容量CLは、極性出力OUTとコモン電極の電圧であるコモン出力Vcomとの間に、ここでは高分子分散型液晶(PDLC:Polymer Dispersed Liquid Crystal)や、高分子ネットワーク型液晶(PNLC:Polymer Network Liquid Crystal)などの光分散型液晶を用いて構成されている。アナログスイッチ31~34およびインバータ35・36はCMOS回路で構成されている。
 アナログスイッチ31は、ソースライン出力SLと画素メモリ30との間に挿入されており、そのPMOSトランジスタ31aのゲートはゲートライン反転出力GLBに接続されているとともに、NMOSトランジスタ31bのゲートはゲートライン出力GLに接続されている。画素メモリ30において、アナログスイッチ32は、インバータ35の入力とインバータ36の出力との間に挿入されており、そのPMOSトランジスタ32aのゲートはゲートライン出力GLに接続されているとともに、NMOSトランジスタ32bのゲートはゲートライン反転出力GLBに接続されている。インバータ35の入力はアナログスイッチ31のソースライン出力SL側とは反対側の接続端子に接続されている。インバータ35の出力はインバータ36の入力に接続されている。インバータ35・36は、電源VDDをHigh側電源に用い、電源VSSをLow側電源に用いている。
 アナログスイッチ33は、黒極性用出力VAと極性出力OUTとの間に挿入されており、そのPMOSトランジスタ33aのゲートはインバータ35の出力に接続されているとともに、NMOSトランジスタ33bのゲートはインバータ35の入力に接続されている。アナログスイッチ34は、白極性用出力VBと極性出力OUTとの間に挿入されており、そのPMOSトランジスタ34aのゲートはインバータ35の入力に接続されているとともに、NMOSトランジスタ34bのゲートはインバータ35の出力に接続されている。
 上記のコモン出力Vcom、黒極性用出力VA、および、白極性用出力VBの波形を図6に示す。これらの信号はVcomドライバ26によって生成される。コモン出力Vcomは、1フレームごとに正極性と負極性とが切り替わる5Vp-pのパルス波形をなす。極性の切り替わり周期は、この他にも所定水平期間ごとなど、任意に設定が可能である。黒極性用出力VAは、コモン出力Vcomに対して位相が反転した5Vp-pのパルス波形をなす。白極性用出力VB(ノーマリーホワイトの場合)は、コモン出力Vcomと同相の5Vp-pのパルス波形をなす。
 図5において、バイナリドライバ23からソースライン出力SLとしてHighレベル(5V)が出力された場合には、Highレベル(5V)のゲートライン出力GLおよびLowレベル(0V)のゲートライン反転出力GLBによって選択される画素PIXのアナログスイッチ31が導通することにより、アナログスイッチ33が導通するとともにアナログスイッチ34が遮断される。従って、極性出力OUTには黒極性用出力VAが出力される。液晶容量CLには黒極性用出力VAとコモン出力Vcomとの差の電圧として5Vが印加され、画素PIXは黒表示状態となる。
 次いで、ゲートライン出力GLがLowレベル(0V)、ゲートライン反転出力GLBがHighレベル(5V)になると、アナログスイッチ31が遮断されるとともにアナログスイッチ32が導通するので、画素メモリ30にHighレベルが記憶される。この記憶データは、同じ画素PIXが次に選択されてアナログスイッチ31が導通するまで保持される。
 一方、図5において、バイナリドライバ23からソースライン出力SLとしてLowレベル(0V)が出力された場合には、Highレベル(5V)のゲートライン出力GLおよびLowレベル(0V)のゲートライン反転出力GLBによって選択される画素PIXのアナログスイッチ31が導通することにより、アナログスイッチ33が遮断されるとともにアナログスイッチ34が導通する。従って、極性出力OUTには白極性用出力VBが出力される。液晶容量CLには白極性用出力VBとコモン出力Vcomとの差の電圧として0Vが印加され、画素PIXは白表示状態となる。
 次いで、ゲートライン出力GLがLowレベル(0V)、ゲートライン反転出力GLBがHighレベル(5V)になると、アナログスイッチ31が遮断されるとともにアナログスイッチ32が導通するので、画素メモリ30にLowレベルが記憶される。この記憶データは、同じ画素PIXが次に選択されてアナログスイッチ31が導通するまで保持される。
 次に、図1に、タイミングジェネレータ25と、バイナリドライバ23、ゲートドライバ24、および、Vcomドライバ26との間の接続関係を示す。
 タイミングジェネレータ25は、シリアル-パラレル変換部25a、ソーススタートパルス生成部25b、END-BIT保持部25c、および、ゲートドライバ制御信号生成部25dを備えている。タイミングジェネレータ25は、パネル外部から入力されるシリアルデータSI、シリアルクロックSCLK、および、シリアルチップセレクト信号SCSから、モード信号MODE、フレーム信号FRAME、全クリア信号ACL、ソースクロック(データ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号)SCK・SCKB、ソーススタートパルス(水平期間のタイミング信号)SSP、ゲートクロック(ゲート信号線ドライバのシフトレジスタに入力するタイミング信号)GCK1B・GCK2B、ゲートスタートパルスGSP、ゲートイネーブル信号(ゲート信号線ドライバのシフトレジスタに入力するタイミング信号、走査信号)GEN、および、イニシャル信号INIを生成する。タイミングジェネレータ25からバイナリドライバ23へは、ソーススタートパルスSSP、および、イニシャル信号INIが供給され、タイミングジェネレータ25からゲートドライバ24へは、ゲートクロックGCK1B・GCK2B、ゲートスタートパルスGSP、ゲートイネーブル信号GEN、および、イニシャル信号INIが供給され、タイミングジェネレータ25からVcomドライバ26へは、フレーム信号FRAMEが供給される。なお、ソースクロックSCK・SCKBはここではタイミングジェネレータ25の内部で用いられるが、後述するように1水平期間ごとのソーススタートパルスSSPを生成するのに用いられており、バイナリドライバ23のシフトレジスタ23aを動作させるクロック信号である。
 シリアルパラレル-変換部25aには、フレキシブルプリント基板21bからシリアルデータSI、シリアルクロックSCLK、および、シリアルチップセレクト信号SCSが入力される。前述したように、シリアルインタフェースバスI/F BUSは3線式であるので、シリアルデータSI、シリアルクロックSCLK、および、シリアルチップセレクト信号SCSは互いに異なる配線によって伝送される。これらの信号を図2および図3に示す。
 シリアルデータSIは、2値からなるRGBのデジタル画像データがシリアルに配列されたものに、1フレームごとに先頭に設けられたモード選択期間にフラグD0・D1・D2が付加された信号である。
 画像データは、図2のような、画素メモリ30に画像データを書き込むデータ更新モードにおいては、1水平表示期間分のRGBデータが時系列に配列されたものが、水平表示期間順に配列されている。また、隣接する水平表示期間どうしの水平帰線期間には、ダミーデータdR1・dG1・dB1…が配置されるとともに、先頭の水平表示期間のフラグD0・D1・D2に相当する期間に3つのダミーデータDMY・DMY・DMYが配置されている。これらのダミーデータはHighでもLowでもよい。
 また、画像データは、図3のような、画素メモリ30に記憶されている画像データを保持する表示モードにおいては、図2のデータ更新モードにおける画像データおよびダミーデータが全てダミーデータDMYで置き換わったものである。
 フラグ(第2フラグ)D0はモードフラグであり、Highの場合には画素メモリ30に画像データを書き込むデータ更新モードを行うようにタイミングジェネレータ25に指示し、Lowの場合には画素メモリ30に記憶されている画像データを保持する表示モードを行うようにタイミングジェネレータ25に指示する。フラグ(第1フラグ)D1はフレーム反転フラグであり、Highの場合にはコモン出力VcomをHighに設定することをタイミングジェネレータ25に指示し、Lowの場合にはコモン出力VcomをLowに設定することをタイミングジェネレータ25に指示する。すなわち、フラグD1は、1フレームごとに反転するコモン出力Vcomの極性を指示するフラグである。フラグ(第3フラグ)D2は全クリアフラグであり、Highの場合にはそのフレームにおいて全ての画素PIXに白表示データを書き込むことをタイミングジェネレータ25に指示し、Lowの場合にはそのフレームにおいて全ての画素PIXに、供給する画像データを書き込むことを指示する。これによって、フラグD2は、Highの場合に、全ての画素PIXの表示を初期化する指示を行う。フラグD2は通常はLowである。
 シリアルクロックSCLKは、シリアルデータSIのフラグを含めた各データを取り出すための同期用クロックである。このシリアルクロックSCLKの立ち上がりタイミングおよび立ち下がりタイミングの一例を挙げると、以下の通りである。シリアルクロックSCLKの立ち上がりタイミングは、フラグD0~D2に対しては各フラグの伝送開始タイミングから時間tsSCLKだけ経過した時点であり、画像データR・G・Bに対しては各画像データの伝送開始タイミングから時間twSCLKLだけ経過した時点である。tsSCLK=twSCLKLであって、シリアルクロックSCLKのLow期間に等しい。また、シリアルクロックSCLKの立ち下がりタイミングは、フラグD0~D2に対してはシリアルクロックSCLKの立ち上がりタイミングから時間tsSCLKだけ経過した時点であってフラグの伝送終了タイミング(すなわち次のフラグまたはデータへの切り替わりタイミング)であり、画像データR・G・Bに対してはシリアルクロックSCLKの立ち上がりタイミングから時間twSCLKHだけ経過した時点であって各画像データの伝送終了タイミング(すなわち次のフラグまたはデータへの切り替わりタイミング)である。tsSCLK=twSCLKHであって、シリアルクロックSCLKのHigh期間に等しい。ここではシリアルクロックSCLKのデューティは50%である。
 シリアルチップセレクト信号SCSは、CPUからシリアルインタフェースバスI/F BUSを通してタイミングジェネレータ25にシリアルデータSIおよびシリアルクロックSCLKを伝送するときに期間twSCSHだけHighとなる信号である。シリアルデータSIおよびシリアルクロックSLCKを伝送するフレームについての、シリアルデータSIの伝送開始タイミングよりも時間tsSCSだけ前にHighとなり、シリアルデータSIの伝送終了タイミングよりも時間thSCSだけ後にLowとなる。また、上記High期間の後に期間twSCSLだけLowとなり、期間twSCSHと期間twSCSLとを合わせて垂直帰線期間を含む1フレーム期間tVとなる。
 図2のデータ更新モードで画素メモリ30に書き込まれた画像データは、図3の表示モードで保持され続ける。データ更新モードでも表示モードでも、シリアルデータSIにはフラグD0・D1・D2が付加されており、フラグD1は1フレームごとにHighとLowとが切り替わっていく。従って、フラグD1は1フレームの開始を指示するフラグでもある。
 シリアル-パラレル変換部25aは、このようにして入力されるシリアルデータSI、シリアルクロックSCLK、および、シリアルチップセレクト信号SCSから、フラグD0・D1・D2のそれぞれと、RのデータDR、GのデータDG、および、BのデータDBとを抽出する。フラグD0はモード信号MODEとして、フラグD1はフレーム信号D1として、フラグD2は全クリア信号ACLとして、それぞれ他の回路での信号生成動作に用いられる。また、データDR・DG・DBはバイナリドライバ23のデータラッチ23bに供給される。
 また、シリアル-パラレル変換部25aは、シリアルデータSI、シリアルクロックSCLK、および、シリアルチップセレクト信号SCSから、ソースクロックSCK・SCKBおよびイニシャル信号INIを生成する。ソースクロックSCK・SCKBはバイナリドライバ23に供給され、イニシャル信号INIは他の回路での信号生成動作に用いられる。
 次に、ソーススタートパルス生成部25bは、シリアル-パラレル変換部25bから入力されるモード信号MODEおよびソースクロックSCK・SCKBから第1水平表示期間のソーススタートパルスSSPを生成してバイナリドライバ23のシフトレジスタ23aに供給する。この第1水平表示期間のソーススタートパルスSSPは、モード信号MODEのHighへの立ち上がりタイミングを用いて生成することができ、第2水平表示期間以降の水平表示期間については、後述するEND-BIT保持部25cが生成した第2エンドビットEND-BIT2を用いて生成することができる。
 END-BIT保持部25cは、バイナリドライバ23のシフトレジスタ23aの最終段の出力から、第1エンドビットEND-BIT1および第2エンドビットEND-BIT2を生成して、ゲートドライバ制御信号生成部25dに供給する。第1エンドビットEND-BIT1は、シフトレジスタ23aの最終段の出力をさらにダミーのシフトレジスタにより所定段シフトさせたものであり、第2エンドビットEND-BIT2は、第1エンドビットEND-BIT1をさらに上記ダミーのシフトレジスタにより1段だけシフトさせたものである。
 ゲートドライバ制御信号生成部25dは、第1エンドビットEND-BIT1、第2エンドビットEND-BIT2、モード信号MODE、全クリア信号ACLから、ゲートクロックGCK1B・GCK2B、ゲートスタートパルスGSP、および、ゲートイネーブル信号GENを生成して、ゲートドライバ24へ供給する。
 次に、バイナリドライバ23において、シフトレジスタ23aはタイミングジェネレータ25のソーススタートパルス生成部25bから入力されるソーススタートパルスSSPと、タイミングジェネレータ25のシリアルパラレル-変換部25aから入力されるイニシャル信号INIとから、各段SRの出力を生成する。データラッチ23bは1stラッチ回路23cと全クリア回路23dとを備えている。1stラッチ回路23cは、シフトレジスタ23aの各段SRの出力タイミングで、タイミングジェネレータ25のシリアルパラレル-変換部25aから入力されるデータDR・DG・DBを順次ラッチして、対応するソースラインSL(RGBのそれぞれについてSL1~SL96)に出力する。全クリア回路23dは、シリアルデータSIのフラグD2がHighである場合に、タイミングジェネレータ25のシリアルパラレル-変換部25aからアクティブな全クリア信号ACLが入力されると、全てのソースラインSLに白表示データを出力する。
 次に、ゲートドライバ24は、シフトレジスタ24aと、複数のバッファ24bおよび反転バッファ24cとを備えている。シフトレジスタ24aは、タイミングジェネレータ25のゲートドライバ制御信号生成部25dから出力された、ゲートクロックGCK1B・GCK2B、ゲートスタートパルスGSP、および、ゲートイネーブル信号GENと、シリアル-パラレル変換部25aから入力されるイニシャル信号INIとから、各段SRの出力を生成する。バッファ24bと反転バッファ24cとは1つずつ対として画素行ごとに設けられている。1対のバッファ24bと反転バッファ24cとの各入力はシフトレジスタ24aの対応する段SRの出力に接続されており、バッファ24bの出力は対応するゲートラインGL(GL1~GL60)に、反転バッファ24cの出力は対応するゲートラインGLB(GLB1~GLB60)に、それぞれ接続されている。
 次に、Vcomドライバ26は、タイミングジェネレータ25のシリアルパラレル-変換部25aから入力されるフレーム信号FRAMEと、電源VDD・VSSとから、コモン出力Vcom、黒極性用出力VA、および、白極性用出力VBを生成してアクティブエリア22に供給する。
 次に、図7に、シリアル-パラレル変換部25aの詳細な構成例を示す。
 シリアルデータSIは、縦続に接続されたDフリップフロップ41・42・43を順に通され、3段目のDフリップフロップ43の出力S2がDフリップフロップ44を通されるとモード信号MODEが取り出され、2段目のDフリップフロップ42の出力S1がDフリップフロップ45を通されるとフレーム信号FRAMEが取り出され、初段のDフリップフロップ41の出力S0がDフリップフロップ46を通されると全クリア信号ACLが取り出される。また、画像データがRGBの順に時系列に並んでいるとすると、出力S2がDフリップフロップ47を通されるとデータDRが取り出され、出力S1がDフリップフロップ48を通されるとデータDGが取り出され、出力S0がDフリップフロップ49を通されるとデータDBが取り出される。
 ここで、Dフリップフロップ41・42・43のHighアクティブのクロック端子CKにはシリアルクロックSCLKが入力され、Dフリップフロップ44・45・46のLowアクティブのクロック端子CKには2入力のNORゲート55の出力DENが入力され、Dフリップフロップ47・48・49のLowアクティブのクロック端子CKにはDフリップフロップ51の出力Aが入力される。
 NORゲート55の一方の入力はDフリップフロップ53の出力に接続されており、他方の入力は2入力のNANDゲート54の出力Cに接続されている。Dフリップフロップ53の入力は電源VDDに接続されており、Lowアクティブのクロック端子CKはDフリップフロップ52の出力Bに接続されている。NANDゲート54の一方の入力は出力Bに接続されており、他方の入力は出力Aに接続されている。Dフリップフロップ51の入力は出力Cに接続されている。Dフリップフロップ52の入力は出力Aに接続されている。Dフリップフロップ51・52のLowアクティブのクロック端子CKにはシリアルクロックSCLKが入力される。
 また、ソースクロックSCKBは、Dフリップフロップ56の出力をインバータ57を通して得られ、ソースクロックSCKは、インバータ57の出力をインバータ58を通して得られる。Dフリップフロップ56の入力はインバータ57の出力に接続されており、Highアクティブのクロック端子CKは出力Bに接続されている。
 上記各Dフリップフロップにおいて、Highアクティブのクロック端子CKではポジティブエッジトリガが行われ、Lowアクティブのクロック端子CKでは、ネガティブエッジトリガが行われる。
 また、Dフリップフロップ44~53・56のリセット端子Rには、シリアルチップセレクト信号SCSが入力される。イニシャル信号INIはシリアルチップセレクト信号SCSそのものである。
 図12のタイミングチャートに、シリアルクロックSCLK、出力A・B・C、および、ソースクロックSCK・SCKB、および、出力DENの波形を示す。
 次に、図8に、END-BIT保持部25cの詳細な構成例を示す。
 まず、バイナリドライバ23のシフトレジスタ23aはセットリセットフリップフロップが縦続に接続された構成である。ここでは、最後の2つの(95段目および96段目の)セットリセットフリップフロップB95・B96が図示されており、セットリセットフリップフロップB95のセット入力端子には前段のセットリセットフリップフロップB94の出力Q(B94)が入力されている。END-BIT保持部25cもシフトレジスタ23aの最終段に続いて同じ縦続接続関係により、ダミーのセットリセットフリップフロップDMY1・DMY2・DMY3・DMY4が順に接続された構成である。これらのセットリセットフリップフロップは、次段の出力がリセット信号として入力されるようになっているが、セットリセットフリップフロップDMY4については自段の出力を2つのインバータで遅延させた信号を、それぞれリセット信号としている。
 セットリセットフリップフロップDMY2の出力が第1エンドビットEND-BIT1、セットリセットフリップフロップDMY3の出力が第2エンドビットEND-BIT2として得られる。
 次に、図9に、ソーススタートパルス生成部25bの詳細な構成例を示す。
 2入力のNORゲート61における一方のLowアクティブの入力にモード信号MODEが入力され、他方のHighアクティブな入力に第2エンドビットEND-BIT2が入力される。NORゲート61の出力はDラッチ62に入力され、Dラッチ62の出力はDラッチ63に入力される。Dラッチ62のイネーブル端子ENおよびDラッチ63のイネーブル端子ENBにはシリアル-パラレル変換部25aで生成したソースクロックSCKBが、Dラッチ62のイネーブル端子ENBおよびDラッチ63のイネーブル端子ENにはシリアル-パラレル変換部25aで生成したソースクロックSCKが、それぞれ入力される。Dラッチ62の出力とDラッチ63の出力とは2入力のNORゲート64に入力される。NORゲート64の出力とモード信号MODEとは2入力のNANDゲート65に入力され、NANDゲート65の出力がソーススタートパルスSSPとなる。
 次に、図10に、ゲートドライバ制御信号生成部25dの詳細な構成例を示す。
 Dフリップフロップ71のHighアクティブのクロック端子CKとLowアクティブのクロック端子CKBに第1エンドビットEND-BIT1が入力される。Dフリップフロップ71の出力はDフリップフロップ72に入力される。Dフリップフロップ72のLowアクティブのクロック端子CKとHighアクティブのクロック端子CKBとに第2エンドビットEND-BIT2が入力される。Dフリップフロップ72の出力はDフリップフロップ71の入力となる。また、Dフリップフロップ71・72の各出力は、それぞれ2入力のNANDゲート73および2入力のNORゲート76の両入力となる。NANDゲート73の出力および全クリア信号ACLは、2入力のNANDゲート74に入力される。NANDゲート74の出力とイニシャル信号INIとは2入力のNANDゲート75に入力される。NANDゲート75の出力はゲートクロックGCK2Bとなる。
 また、NORゲート76の出力とモード信号MODEとは2入力のNANDゲート77に入力される。NANDゲート77の出力と全クリア信号ACLとは2入力のNANDゲート78に入力される。NANDゲート78の出力とイニシャル信号INIとは2入力のNANDゲート79に入力される。NANDゲート79の出力はゲートクロックGCK1Bとなる。
 また、モード信号MODEはDラッチ80に入力される。Dラッチ80のイネーブル端子EN・ENBには第1エンドビットEND-BIT1が入力される。Dラッチ80の出力は2入力のNORゲート81のHighアクティブの入力となり、モード信号MODEはNORゲート81のLowアクティブの入力となる。NORゲート81の出力と全クリア信号ACLとは2入力のNORゲート82に入力される。NORゲート82の出力とイニシャル信号INIとは2入力のNORゲート83に入力される。NORゲート83の出力はゲートスタートパルスGSPとなる。
 また、第1エンドビットEND-BIT1および第2エンドビットEND-BIT2は2入力のNORゲート84に入力される。NORゲート84の出力はDフリップフロップ85のLowアクティブのクロック端子CKとHighアクティブのクロック端子CKBとに入力される。Dフリップフロップ85の出力はインバータ86に入力され、Dフリップフロップ85の入力はインバータ86の出力に接続されている。インバータ86の出力と全クリア信号ACLとは2入力のNORゲート87に入力される。NORゲート87の出力とイニシャル信号INIとはNORゲート88に入力される。NORゲート88の出力はゲートイネーブル信号GENとなる。
 Dフリップフロップ71・72・85およびDラッチ80のイニシャル端子INIにはイニシャル信号INIが入力される。Dフリップフロップ71はポジティブエッジトリガ型であり、Dフリップフロップ72・85はネガティブエッジトリガ型である。
 図13のタイミングチャートに、ゲートクロックGCK1B・GCK2B、ゲートイネーブル信号GEN、および、ゲートライン出力GL(GL1・GL2)の波形を示す。シフト1は、最初のゲートライン出力GL1に対応するデータDR・DG・DBがソースラインSLに出力されている期間を示し、シフト2は、2番目のゲートライン出力GL2に対応するデータDR・DG・DBがソースラインSLに出力されている期間を示している。水平表示期間の最後にゲートイネーブル信号GENを用いて画素メモリ30に一斉に画像データを書き込むので、データDR・DG・DBがソースラインSLに順次出力されている期間にソースラインSLの電位に乱れが生じても、画素メモリ30への記憶に影響が及びにくい。
 図11に、Vcomドライバの詳細な構成を示す。
 フレーム信号FRAMEがバッファを通して、それぞれC接点相当のスイッチSW1・SW2・SW3の制御信号として入力される。スイッチSW1・SW2・SW3は、順にコモン出力Vcom、黒極性用出力VA、白極性用出力VBの電圧を出力するスイッチである。フレーム信号FRAMEがHighとLowとで切り替わる度に、スイッチSW1・SW2・SW3は、順に電源VDD・VSS・VDDの組み合わせと、電源VSS・VDD・VSSの組み合わせとの間で切り替わるように電源を選択する。
 以上に述べたように、本実施形態の表示装置は、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、1フレーム期間の開始を指示する第1フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第1フラグと上記画像データとを取り出し、上記シリアルクロックのタイミングを用いて、上記表示ドライバが備えるデータ信号線ドライバのシフトレジスタを動作させるクロック信号としてのタイミング信号を生成し、上記第1フラグおよび上記シフトレジスタを動作させるクロック信号としてのタイミング信号から、1フレーム期間の最初の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、次の水平期間が存在する場合には、上記データ信号線ドライバのシフトレジスタで1水平表示期間分シフトされた信号を基に上記次の水平期間のタイミング信号を生成して、上記データ信号線ドライバのシフトレジスタに入力し、上記データ信号線ドライバのシフトレジスタで1水平表示期間分シフトされた信号を基に、上記表示ドライバが備える走査信号線ドライバのシフトレジスタに入力するタイミング信号を生成し、各上記水平期間のタイミング信号と、上記走査信号線ドライバから出力される走査信号とを用いて、上記画像データを画素に書き込む。
 上記の構成によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第1フラグと画像データとを取り出す。そして、第1フラグから1フレーム期間の最初の水平期間のタイミング信号を生成して、データ信号線ドライバのシフトレジスタに入力し、2番目以降の水平期間についてはデータ信号線ドライバのシフトレジスタで1水平表示期間分シフトされた信号を基に次の水平期間のタイミング信号を順次生成していく。
 従って、表示ドライバは、シリアル伝送による直接制御によって画像データを画素に書き込むためのタイミング信号を生成することができるので、わざわざ発振器などを用いて生成することなく、容易である。
 以上により、画像データを画素に書き込むためのタイミング信号をドライバIC内で容易に生成することができるという効果を奏する。
 また、以上に述べたように、本実施形態の表示装置は、画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、上記シリアルデータに、コモン電極の電圧の極性を指示する第1フラグが付加されており、上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第1フラグを取り出して、上記シリアルデータに基づいた表示を行うとともに、取り出した上記第1フラグに従った極性の上記コモン電極の電圧を供給する。
 上記の構成によれば、表示ドライバは、シリアル伝送されたシリアルデータから、シリアルクロックのタイミングを用いて第1フラグを取り出し、第1フラグに従ってコモン電極の電圧の極性を決定して表示を行う。従って、表示ドライバは、シリアル伝送による直接制御によってコモン反転用のタイミング信号を生成することができるので、発振器や、コモン反転用のタイミング信号生成に関して外部からの制御を行うための特別な制御端子が不要となる。従って、表示ドライバの回路規模を小さくすることができる。
 以上により、コモン反転用のタイミング信号を小さな回路規模で生成することのできる表示装置を実現することができるという効果を奏する。
 なお以上の例では、フラグD0・D1・D2を1フレームの先頭に配置したが、これに限らず、タイミングジェネレータ25への指示を行いたい任意のタイミングに各フラグを配置することが可能である。例えば、フラグD1のHighとLowとを、水平期間の整数倍の期間ごとに切り換えたいときには、各水平期間の先頭に配置することなどが可能である。
 また、以上の例では、各種タイミング信号を生成するのにシリアルチップセレクト信号SCSを用いているが、これは必ずしも必要ではなく、例えばシリアル-パラレル変換部25aが、常にシリアルデータに対する受信のイネーブル状態にあるようにすればよい。
 また、以上の例ではアクティブエリア22が画素メモリ30を備える構成についての説明であったが、これに限ることはなく、フラグD0によってデータ更新モードと表示モードとを区別しないような構成を備えれば、画素メモリを備えていないアクティブエリアを有する表示装置にも本発明が適用可能である。
 また、以上の例では、バイナリドライバ23のシフトレジスタ23aが、初段のセット入力にソーススタートパルスSSPが入力されるだけでシフト動作が可能となる構成であったので、シリアル-パラレル変換部25aによって生成されたソースクロックSCK・SCKBは、ソーススタートパルス生成部25bにおいてソーススタートパルスSSPを生成するのに用いられることにより、データ信号線ドライバのシフトレジスタを動作させるクロック信号として機能するものであった。しかし、これに限ることはなく、データ信号線ドライバのシフトレジスタが各段へのクロック信号の入力によってシフト動作を行う構成であって、生成されたソースクロックSCK・SCKBが、ソーススタートパルスSSPを生成するのに用いられるとともに、データ信号線ドライバのシフトレジスタの各段に入力されて当該シフトレジスタの各段の動作に関わることにより、データ信号線ドライバのシフトレジスタを動作させるクロック信号として機能することも可能である。
 本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。例えばEL表示装置にも適用可能である。
 本発明は、携帯端末に特に好適に使用することができる。

Claims (15)

  1.  画像データがシリアルデータに含められてシリアル伝送によって表示ドライバに供給されるアクティブマトリクス型の表示装置であって、
     上記シリアルデータに、コモン電極の電圧の極性を指示する第1フラグが付加されており、
     上記表示ドライバは、上記シリアル伝送に用いられる、上記シリアルデータとは異なる配線によって伝送されるシリアルクロックのタイミングを用いて、上記シリアルデータから上記第1フラグを取り出して、上記シリアルデータに基づいた表示を行うとともに、取り出した上記第1フラグに従った極性の上記コモン電極の電圧を供給することを特徴とする表示装置。
  2.  画素は上記表示ドライバから供給された上記画像データを記憶する画素メモリを備えており、
     上記画素メモリに上記画像データを記憶させるときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データを含めるとともに上記第1フラグを付加し、
     上記画素メモリに記憶させた上記画像データを表示するときには、上記シリアルデータに、上記画素メモリに記憶させる上記画像データの代わりに上記画素に供給しないダミーデータを含めるとともに上記第1フラグを付加することを特徴とする請求の範囲第1項に記載の表示装置。
  3.  上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれているか否かを示す第2フラグが付加されており、
     上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第2フラグを取り出して、上記第2フラグが、上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれていることを示すときに、上記シリアルデータから上記画像データを取り出して上記画素メモリに記憶させることを特徴とする請求の範囲第2項に記載の表示装置。
  4.  上記シリアルデータに、全ての上記画素の表示を初期化するか否かの指示を行う第3フラグが付加されており、
     上記表示ドライバは、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第3フラグを取り出して、上記第3フラグが、全ての上記画素の表示を初期化する指示を行うものであるときに、全ての上記画素の表示を初期化することを特徴とする請求の範囲第2項または第3項に記載の表示装置。
  5.  上記第1フラグは、1フレームの開始を示すタイミングとして上記シリアルデータに付加されていることを特徴とする請求の範囲第1項から第4項までのいずれか1項に記載の表示装置。
  6.  上記シリアル伝送において、表示を行うか否かを示すシリアルチップセレクト信号が、上記シリアルデータおよび上記シリアルクロックとは異なる配線によって伝送されることを特徴とする請求の範囲第1項から第5項までのいずれか1項に記載の表示装置。
  7.  上記画素内のアナログスイッチはCMOS回路によって作成されていることを特徴とする請求の範囲第1項から第6項までのいずれか1項に記載の表示装置。
  8.  上記表示ドライバは、表示パネルにモノリシックに作り込まれていることを特徴とする請求の範囲第7項に記載の表示装置。
  9.  上記画素の表示素子に高分子分散型液晶が用いられていることを特徴とする請求の範囲第1項から第8項までのいずれか1項に記載の表示装置。
  10.  上記画素の表示素子に高分子ネットワーク型液晶が用いられていることを特徴とする請求の範囲第1項から第8項までのいずれか1項に記載の表示装置。
  11.  上記表示ドライバが備える表示のタイミング信号を生成するタイミングジェネレータが、上記シリアルデータから上記シリアルデータに含まれている上記画像データを抽出するシリアル-パラレル変換部を備えており、上記シリアル-パラレル変換部は上記シリアルデータから上記第1フラグを抽出することを特徴とする請求の範囲第1項から第10項までのいずれか1項に記載の表示装置。
  12.  上記表示ドライバは、
     上記シリアルデータと、上記シリアルクロックと、上記シリアル伝送により伝送される、表示を行うか否かを示すシリアルチップセレクト信号とを用いてソースクロックを生成し、
     上記第1フラグと上記ソースクロックとを用いて、データ信号線ドライバのシフトレジスタに供給するソーススタートパルスを生成することを特徴とする請求の範囲第11項に記載の表示装置。
  13.  上記表示ドライバは、
     上記第1フラグと上記ソースクロックとから第1水平表示期間の上記ソーススタートパルスを生成して上記シフトレジスタに供給し、
     上記シフトレジスタの最終段からの出力を用いて第2水平表示期間以降の水平表示期間の上記ソーススタートパルスを生成して上記シフトレジスタに供給することを特徴とする請求の範囲第12項に記載の表示装置。
  14.  上記シリアルデータに、上記画素メモリに記憶させる上記画像データが含まれているか否かを示す第2フラグが付加されており、
     上記シリアル-パラレル変換部は、上記シリアルクロックのタイミングを用いて、上記シリアルデータから上記第2フラグを抽出し、
     上記表示ドライバは、
     上記第1フラグと、上記第2フラグと、上記シフトレジスタの最終段の出力と、上記シリアルチップセレクト信号とを用いて、ゲートクロックと、ゲートスタートパルスと、上記データ信号線ドライバがデータ信号線に出力するデータを上記画素メモリに記憶させるか否かを指示するゲートイネーブル信号を、走査信号線ドライバに供給することを特徴とする請求の範囲第13項に記載の表示装置。
  15.  請求の範囲第1項から第14項までのいずれか1項に記載の表示装置をディスプレイとして備えていることを特徴とする携帯端末。
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