JP2006119409A - マトリクス装置の駆動回路、マトリクス装置、電気光学装置、電子機器 - Google Patents

Abstract

【課題】制御信号及び外部接続端子数を減らすとともに、制御系が簡素化されたマトリクス装置の駆動回路を提供すること。
【解決手段】複数の行線と複数の列線との各交点に機能素子が設けられてなるマトリクス装置を駆動する駆動回路であって、複数の行線から特定の行線を選択する行選択手段と、複数の列線から特定の列線を選択する列選択手段と、を備え、行選択手段と列選択手段のうち少なくとも一方は、リセット信号が入力され、当該リセット信号が低電位のときに全リセットされるように構成されたシフトレジスタ(11)と、リセット信号が入力され、当該リセット信号が高電位となったときにスタートパルスを生成するように構成されたスタートパルス生成回路(18)と、を含んで構成されることを特徴とする、マトリクス装置の駆動回路。
【選択図】 図３

Description

本発明は、行列状に配置された機能素子を順次選択するマトリクス装置を駆動する回路の改良技術に関する。

マトリクス状に配置された機能素子を順次選択し、所定の機能を発揮させるように動作させるマトリクス装置は種々のデバイスに用いられている。このようなデバイスとしては、例えば、特開２００２−１６９１９０号公報（特許文献１）に開示されている電気泳動装置がある。また、マトリクス装置は、電気泳動装置以外にも、液晶表示装置やエレクトロルミネッセンス表示装置、あるいは指紋センサ等の構成要素である静電容量検出装置など種々のデバイスに用いられている。

図８は、従来の線順次方式のマトリクス装置の駆動回路の構成例を説明するブロック図である。図８に示すマトリクス装置の駆動回路は、マトリクス状に配置された機能素子５５１を順次選択するためのものであり、複数の走査線５３２及び当該走査線を選択するための走査ドライバ５２０と、複数のデータ線５３３及び当該データ線に所定のデータを出力するためのデータドライバ５１０とを備えている。機能素子５５１は、走査線５３２とデータ線５３３との各交点にそれぞれ配置されている。走査ドライバ５２０は、タイミングを決定するための走査シフトレジスタ５２１を含んで構成されている。走査シフトレジスタ５２１は、動作タイミングを決定する行基準信号に相当する走査線選択基準信号ＣＬＫＹを入力するための端子を備えている。データドライバ５１０は、タイミングを決定するためのデータシフトレジスタ５１１を含んで構成されている。データシフトレジスタ５１１は、動作タイミングを決定する列基準信号に相当するデータ線選択基準信号ＣＬＫＸを入力するための端子を備えている。各基準信号ＣＬＫＹ、ＣＬＫＸの動作タイミングは外部制御回路によって制御される。走査シフトレジスタ５２１は、基準信号である走査線選択基準信号に基づいて、各シフトレジスタ初段に入力される信号ＳＰＹを順次転送する。データシフトレジスタ５１１は、基準信号であるデータ線選択基準信号に基づいて、各シフトレジスタ初段に入力される信号ＳＰＸをそれぞれ順次転送する。これにより、シフトレジスタの各出力段に対応するデータラッチの各段に、ＤＡＴＡからの信号が取り込まれる。ＳＰＸがシフトレジスタの最終段まで転送された後ＸＬＰが入力されることで、データラッチに取り込まれた信号はデータ線５３３に出力される。走査ドライバ５２０によって走査線５３２のうち何れか１行が順次選択され、データドライバによってデータ線に出力される信号が制御されることによって、マトリクス状に配列された複数の機能素子５５１のうち何れか１行が順次選択されて機能素子にデータ線５３３の信号が書き込まれる。

ところで、上述した従来の構成においては、データドライバと走査ドライバの動作タイミングを制御する制御信号として、専用の二系統の基準信号である行基準信号と列基準信号を外部制御回路によって生成し、それぞれのシフトレジスタに供給することで制御していた。また、それぞれのシフトレジスタの初段に対してスタートパルス信号ＳＰＸ，ＳＰＹが供給するように構成されていた。このため、制御信号を入力するための外部接続端子として基準信号入力用とスタートパルス信号入力用の外部接続端子がそれぞれの選択回路に必要となっていた。このように、接続端子数が増えることで実装の制約が大きくなり、実装のし易さ、接続の信頼性、設計の自由度、検査効率等に問題があった。また、データドライバと走査ドライバの動作タイミングを制御するために、外部制御回路によってこれら制御信号の同期を取る必要があり、外部制御回路は複雑化していた。このため、開発効率が悪いとの問題があった。

特開２００１−１６９１９０号公報

そこで、本発明は、制御信号及び外部接続端子数を減らすとともに、制御系が簡素化されたマトリクス装置の駆動回路を提供することを課題とする。

第１の態様の本発明は、複数の行線と複数の列線との各交点に機能素子が設けられてなるマトリクス装置を駆動する駆動回路であって、上記複数の行線から特定の行線を選択する行選択手段と、上記複数の列線から特定の列線を選択する列選択手段と、を備え、上記行選択手段と上記列選択手段のうち少なくとも一方は、リセット信号が入力され、当該リセット信号が低電位のときに全リセットされるように構成されたシフトレジスタと、上記リセット信号が入力され、当該リセット信号が高電位となったときにスタートパルスを生成するように構成されたスタートパルス生成回路と、を含んで構成されることを特徴とする、マトリクス装置の駆動回路である。

かかる構成によれば、電源を除く信号入出力端子をリセット信号、クロック信号、クロック反転信号及びデータ入出力信号の４入力端子とすることができる。したがって、制御信号及び外部接続端子数を減らすとともに、制御系が簡素化されたマトリクス装置の駆動回路が得られる。

また、上記シフトレジスタの最終段の出力であるエンドパルスを帰還させるエンドパルス帰還手段と、上記スタートパルス生成回路により生成される上記スタートパルスと、上記エンドパルス帰還手段によって帰還されるエンドパルスとが入力され、当該スタートパルス又はエンドパルスのいずれかが高電位となったときに、上記シフトレジスタの初段に高電位を出力するスタートパルス検出回路と、を更に備えることが好ましい。

これにより、エンドパルスをスタートパルスとして利用して、シフトレジスタのデータ転送を継続させることができる。

また、クロック信号が入力され、当該クロック信号を反転させたクロック反転信号を生成する反転クロック生成手段を更に備えることが好ましい。

これにより、制御信号及び外部接続端子数を更に減らすことができる。

また、上記列選択手段に含まれる上記シフトレジスタから出力されるエンドパルスを上記行選択手段の行基準信号として入力するように構成することも好ましい。

これにより、行基順信号を外部から供給する必要がなくなる。

また、上記列選択手段はデータラッチを含み、当該データラッチは上記エンドパルスをラッチパルスとして用いることが好ましい。

これにより、ラッチパルス入力端子を省略できるので、更に端子数を削減することが可能となる。

第２の態様の本発明は、上述した駆動回路を用いて構成されていることを特徴とするマトリクス装置である。

これにより、制御信号及び外部接続端子数の少ないマトリクス装置が得られる。このようなマトリクス装置は、電気泳動表示装置、液晶表示装置、エレクトロルミネッセンス表示装置等の電気光学装置、あるいは指紋センサ等の構成要素となる静電容量検出装置など種々のデバイスに用いることができる。

第３の態様の本発明は、上述したマトリクス装置を用い、上記機能素子として電気泳動素子を用いて構成された電気光学装置（電気泳動表示装置）であって、上記ラッチパルスが、何れの上記行線に対しても行線選択パルスが出力されないタイミングで出力されることを特徴とするものである。

これにより、表示特性の改善された電気光学装置が得られる。

第４の態様の本発明は、上述したマトリクス装置或いは電気光学装置を用いて構成されていることを特徴とする電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、電子ペーパ、電子ブック、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳等が含まれる。

以下、本発明の実施の形態として、本発明を適用した電気泳動表示装置について説明する。

図１は、一実施形態の電気泳動表示装置の構成を説明するブロック図である。図１に示す電気泳動表示装置１は、複数の走査線３２と、当該走査線３２を順次選択するための走査ドライバ２０と、走査線３２と交差して設けられる複数のデータ線３３と、当該データ線３３を順次選択するためのデータドライバ１０と、走査線３２とデータ線３３との各交点に設けられ、マトリクス状に配置される画素回路３１を含んでなるアクティブマトリクス部３０と、を含んで構成されている。なお、本発明との対応を説明すると、走査線３２が行線に相当し、データ線３３が列線に相当し、走査ドライバ２０が行選択手段に相当し、データドライバ１０が列選択手段に相当し、画素回路３１が機能素子に相当する。

データドライバ１０は、データラッチ１２と、当該データラッチ１２を順次選択するためのデータシフトレジスタ１１と、データバッファ１３と、を含んで構成される。

走査ドライバ２０は、走査線３２を順次走査するための走査シフトレジスタ２１と、走査バッファ２２と、を含んで構成される。

データシフトレジスタ１１と走査シフトレジスタ２１のそれぞれには、リセット信号ＲＳＴ発生回路（図示せず）が接続されている。

本実施形態のデータドライバ１０及び走査ドライバ２０は、それぞれデータシフトレジスタ１１及び走査シフトレジスタ２１を備えており、それらの動作によりデータ線３３及び走査線３２の順次選択を高速に行う。しかし、従来のアクティブマトリクス駆動装置では、電源投入時の電位のバラツキを消去する場合、通常のシフトレジスタでは全スキャンをかける必要があり、電源投入後の立ち上げに余計な時間がかかってしまう。これを回避するため本実施形態では、データシフトレジスタ１１及び走査シフトレジスタ２１にリセット信号ＲＳＴをかけるだけでシフトレジスタのデータを一括してリセットできるようになっている。リセット信号ＲＳＴにより、走査ドライバ２０の走査シフトレジスタ２１の入力側２段のみが選択状態になり、その他の段はすべて非選択状態となる。

アクティブマトリクス部３０には、電気泳動素子を含んでなる画素回路３１がマトリクス状に配列されており、複数の走査線３２と複数の低電位電源線３６は行方向に沿って配線され、複数のデータ線３３は列方向に沿って配線されている。

図２は、画素回路３１の詳細構成を説明する回路図である。図２に示すように、画素回路３１は、電気泳動素子３７と、この電気泳動素子３７の電気分極状態を保持するための容量素子３８と、スイッチング動作を行って容量素子３８に電荷を蓄積させるための選択トランジスタ３４とを含んで構成されている。選択トランジスタ３４は、ゲートに走査線３２が接続され、ソースにデータ線３３が接続され、ドレインに電気泳動素子３７及び容量素子３８のそれぞれの一方端が接続されている。低電位電源線３６は、容量素子３８の他方端に接続されている。

図３は、データドライバ１０の詳細構成を説明する回路図である。データシフトレジスタ１１は、前段からのデータの受け入れを制御するクロックドインバータ５０と、このクロックドインバータ５０の出力を反転するインバータ５１と、このインバータ５１の出力すなわちシフトレジスタ後段への出力を反転制御するためのクロックドＮＡＮＤ５２との組み合わせを一段とし、これを複数段にわたって接続することで構成されている。データシフトレジスタ１１には、互いに逆位相のクロック信号ＣＬＫ及びクロック反転信号ＣＬＫＢが入力される。データシフトレジスタ１１の奇数段においては、クロックドインバータ５０にはクロック信号ＣＬＫ、クロックドＮＡＮＤ５２にはクロック反転信号ＣＬＫＢがそれぞれ入力される。また、データシフトレジスタ１１の偶数段においては、クロックドインバータ５０にはクロック反転信号ＣＬＫＢ、クロックドＮＡＮＤ５２にはクロック信号ＣＬＫがそれぞれ入力される。したがって、データシフトレジスタ１１の偶数段と奇数段の動作タイミングは互いに逆位相となる。また、データドライバ１０は、リセット信号ＲＳＴが低電位のときにリセット状態となる機能を備えている。リセット状態では、スタートパルス生成回路１８の出力段が高電位にセットされ、データシフトレジスタ１１の各段の出力は全て低電位にリセットされる。

クロックドＮＡＮＤ５２は、図４にその回路構成に示すように、クロックドインバータ５２ａと、リセット信号入力トランジスタＴｒ１及びＴｒ２とを備えている。クロックドＮＡＮＤ５２への入力信号ＩＮとして、図示しないリセット信号発生回路からのリセット信号ＲＳＴと、インバータ５１からの出力信号がそれぞれ入力される。リセット信号ＲＳＴの電位がレベルＬのときは、トランジスタＴｒ２が非アクティブとなり、反転信号が反転入力されたトランジスタＴｒ１がアクティブとなるので、出力電圧は高電位ＶＤＤに近くなる。よって、クロックドＮＡＮＤ５２の出力電圧は、入力信号ＩＮの如何に関わらずレベルＨとなる。このとき、レベルＨとなっているクロックドＮＡＮＤ５２の出力はインバータ５１で反転されるので、シフトレジスタ各段の出力（Ｎ３，Ｎ５）はすべてレベルＬとなる。クロックドＮＡＮＤ５２に対する入力信号ＲＳＴがレベルＨのときは、トランジスタＴｒ２がアクティブとなり、トランジスタＴｒ１が非アクティブとなる。この場合クロックドＮＡＮＤ５２は、クロックドインバータ５２ａのみの回路と等価になる。従って、このときデータシフトレジスタ１１は、以下のような通常のシフトレジスタの動作を行う。

データシフトレジスタ１１の奇数段では、クロックドインバータ５０はクロック信号ＣＬＫの立ち上がりに、クロックドＮＡＮＤ５２はクロック反転信号ＣＬＫＢの立ち上がりに同期してアクティブとなる。一方、データシフトレジスタ１１の偶数段では、クロックドインバータ５０はクロック反転信号ＣＬＫＢの立ち上がりに、クロックドＮＡＮＤ５２はクロック信号ＣＬＫの立ち上がりに同期してアクティブとなる。なお、クロック信号ＣＬＫとクロック反転信号ＣＬＫＢは相補信号であるので、データシフトレジスタ１１の奇数段と偶数段とで動作タイミングがＣＬＫの半周期分ずれるようになっている。

データラッチ１２は、第１ラッチ１２ａと第２ラッチ１２ｂから構成される。第１ラッチ１２ａは、データシフトレジスタ１１からの順次選択信号ＸＳＥＬ｛ｎ｝（ｎは自然数）に応じて画像データＤＡＴＡをラッチする。第２ラッチ１２ｂは、第１ラッチ１２ａの各段からの信号をラッチパルスＸＬＰに応じてラッチする。

データバッファ１３は、データラッチ１２を構成する第２ラッチ１２ｂからの順次選択信号ＸＳＥＬ｛ｎ｝の駆動能力を高めて出力する。

反転クロック生成回路１４は、図示のように複数のインバータを組み合わせてなり、クロック信号ＣＬＫが入力されて当該信号を反転したクロック反転信号ＣＬＫＢを生成する。反転クロック生成回路１４によって生成されたクロック反転信号ＣＬＫＢは、クロック信号ＣＬＫとともにデータシフトレジスタ１１の各段へそれぞれ出力される。

ＥＰ・ＥＰＢ生成回路１５は、図示のように複数のインバータを組み合わせてなり、データドライバ１０のエンドパルス（終了信号）ＸＥＰが入力され、これに基づいて走査ドライバ基準信号ＥＰ及びこれの反転信号ＥＰＢを生成する。生成された各信号ＥＰ、ＥＰＢは走査ドライバ２０の走査シフトレジスタ２１の列基準信号入力端子へ入力される。なお、走査ドライバ基準信号が本発明における「行基準信号」に相当する。

エンドパルス帰還手段１７は、データシフトレジスタ１１の最終段の出力であるエンドパルスＸＥＰをスタートパルス検出回路１９へ帰還させる。

スタートパルス生成回路１８は、リセット信号ＲＳＴ、クロック信号ＣＬＫ及びクロック反転信号ＣＬＫＢが入力され、スタートパルスＸＳＴを生成する。

スタートパルス検出回路１９は、オア回路を用いて構成されており、スタートパルス生成回路１８の出力段が高電位となっているときに、データシフトレジスタ１１の初段に電位を出力する。また、スタートパルス検出回路１９は、エンドパルスＸＥＰが高電位となったとき、データシフトレジスタ１１の初段に高電位を出力する。すなわち、エンドパルスＸＥＰがスタートパルスとなって、再びデータシフトレジスタ１１が各段に順次転送される。このような構成としているので、データシフトレジスタ１１は再度リセット信号が入力されない限り、データ転送を継続する。

スタートパルス生成回路１８の出力はスタートパルス検出回路１９に入力される。リセット信号ＲＳＴが高電位のときは、データシフトレジスタ１１が動作する状態となり、スタートパルス生成回路１８にセットされたデータがクロック信号ＣＬＫに従って順次転送される。データシフトレジスタ１１が動作している間は、スタートパルス生成回路１８には低電位が入力されるので、次に低電位のリセット信号ＲＳＴが与えられるまでは、スタートパルス生成回路１８からデータシフトレジスタ１１にスタートパルスＸＳＰが入力されることはない。スタートパルスＸＳＰがデータシフトレジスタ１１の最終段まで転送されると、データシフトレジスタ１１の最終段の出力である終了信号ＸＥＰはエンドパルス帰還手段１７を介してスタートパルス検出回路１９に入力される。

図５は、走査ドライバ２０の詳細構成を説明する回路図である。この走査ドライバ２０は、上述したデータドライバ１０と同様な構成を備えている。走査シフトレジスタ２１の入力側２段、即ち１段目と２段目は、クロックドインバータ６０と、このクロックドインバータ６０の出力を反転するインバータ６１と、このインバータ６１の出力（シフトレジスタ後段への出力）を反転制御するためのクロックドＮＡＮＤ６２との組み合わせで構成される。

走査シフトレジスタ２１は、列選択終了信号入力手段に相当する２つの入力端子を備えており、当該各端子を介して、行基準信号に相当する互いに逆位相の列選択終了信号ＥＰ及びＥＰＢが入力される。走査シフトレジスタ２１の奇数段においては、クロックドインバータ６０にはクロック信号ＣＬＫ、クロックドＮＡＮＤ６２にはクロック反転信号ＣＬＫＢが入力される。走査シフトレジスタ２１の偶数段においては、クロックドインバータ６０にはクロック反転信号ＣＬＫＢ、クロックドＮＡＮＤ６２にはクロック信号ＣＬＫが入力される。従って、走査シフトレジスタ２１の偶数段と奇数段の動作タイミングは互いに逆位相となる。クロックドＮＡＮＤ６２の詳細構成については上述したクロックドＮＡＮＤ５２と同様である（図４参照）。

走査バッファ２２は、走査シフトレジスタ２１からの順次選択信号ＹＳＥＬ｛ｍ｝（ｍは自然数）の駆動能力を高めて出力する。

エンドパルス帰還手段２７は、走査シフトレジスタ２１の最終段の出力であるエンドパルス（終了信号）ＹＥＰをスタートパルス検出回路２９へ帰還させる。

スタートパルス生成回路２８は、リセット信号ＲＳＴ、走査ドライバ基準信号ＥＰ及びこれの反転信号ＥＰＢが入力され、スタートパルスＹＳＴを生成する。

スタートパルス検出回路２９は、オア回路を用いて構成されており、スタートパルス生成回路２８の出力段が高電位となっているときに、走査シフトレジスタ２１の初段に電位を出力する。また、スタートパルス検出回路２９は、エンドパルスＹＥＰが高電位となったとき、走査シフトレジスタ２１の初段に高電位を出力する。すなわち、エンドパルスＹＥＰがスタートパルスとなって、再び走査シフトレジスタ２１が各段に順次転送される。このような構成としているので、走査シフトレジスタ２１は再度リセット信号が入力されない限り、データ転送を継続する。

本実施形態の電気泳動表示装置１はこのような構成を備えており、次にその動作について説明する。データドライバ１０及び走査ドライバ２０の動作についてタイミングチャートを用いて説明する。

図６は、本実施形態の電気泳動表示装置１の動作を説明するタイミングチャートである。

データシフトレジスタ１１は、クロック信号ＣＬＫの立ち上がりと立ち下がりのタイミングでスタートパルスＸＳＰを順次転送する。これによりデータラッチ選択パルスＸＳＥＬ｛ｎ｝が順次出力され、画像データＤＡＴＡが順次、データラッチ１２中の第１ラッチ１２ａに取り込まれる。最終段のデータラッチ選択パルスＸＳＥＬ｛ｎ｝が出力された後に、ラッチパルスＬＰを入力すると、第１ラッチ１２ａに取り込まれた信号が第２ラッチ１２ｂへ転送され、各データ線３３へ第２ラッチ１２ｂの出力Ｘ｛ｎ｝が出力される。

データシフトレジスタ１１の最終段の出力、すなわち本発明の列選択終了信号に相当するデータドライバのエンドパルスＥＰ及びその反転信号ＥＰＢは、アクティブマトリクス部３０へは接続されず、走査ドライバ２０に含まれる走査シフトレジスタ２１へ行基準信号として出力される。

走査シフトレジスタ２１は、クロック信号ＣＬＫの立ち上がりと立ち下がりのタイミングでスタートパルスＹＳＰを順次転送する。これにより、走査線選択パルスＹＳＥＬ｛ｍ｝が順次出力される。このとき、上述したデータドライバのエンドパルスＥＰ及びその反転信号ＥＰＢが、信号転送の基準信号となる。すなわち、リセット動作後、走査シフトレジスタ２１の入力側２段には最初のエンドパルスＥＰが入力されるまでの間はレベルＨが保持されており、この状態はエンドパルスＥＰの立ち上がりと立ち下がりのタイミングで順次次の段へ転送される。走査シフトレジスタ２１の入力側は低電位電源線３６に接続されているので、エンドパルスＥＰ及びその反転信号ＥＰＢが動作している時には入力側２段は常にレベルＬを転送し続ける。これにより走査線ＹＳＥＬ[ｎ]が順次レベルＨとなり、走査線３２が１本ずつ選択される。

図７は、電気泳動表示装置を備える電子機器の例について説明する斜視図であり、電子機器の一例として、いわゆる電子ペーパが例示されている。図７（Ａ）に示すように、本実施形態の電子ペーパ１００は、電気泳動表示装置１を表示部１０１として備えている。また、図７（Ｂ）は、電子ペーパ１００を２つ折りに構成した場合の例であり、電気泳動表示装置１（又は１ａ）を表示部１０１ａ及び１０１ｂとして備えている。なお、例示の電子ペーパの他にも、表示部を備える各種の電子機器（例えば、ＩＣカード、ＰＤＡ、電子手帳等）について電気泳動表示装置１を適用し得る。

このように本実施形態によれば、駆動回路（データドライバ、走査ドライバ）の制御信号及び外部接続端子数を減らすとともに、制御系が簡素化された電気泳動表示装置を得ることが可能となる。

なお、本発明は上述した各実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。

例えば、上述した実施形態では、列選択手段に相当するデータドライバと行選択手段に相当する走査ドライバのいずれに対しても本発明を適用していたが、いずれか一方のみに適用してもよい。その場合であっても、従来に比較して制御信号及び外部接続端子数を減らし、制御系を簡素化することができる。

また、上述した各実施形態では、マトリクス装置を用い、機能素子として電気泳動素子を採用して構成した電気泳動表示装置を例にして説明を行っていたが、機能素子としてはこれ以外にも、液晶表示素子、有機エレクトロルミネッセンス素子、静電容量検出素子など種々のものを採用し得る。

一実施形態の電気泳動表示装置の構成を説明するブロック図である。 画素回路の詳細構成を説明する回路図である。 データドライバの詳細構成を説明する回路図である。 クロックドＮＡＮＤの回路構成に示す図である。 走査ドライバの詳細構成を説明する回路図である。 電気泳動表示装置の動作を説明するタイミングチャートである。 電気泳動表示装置を備える電子機器の例について説明する斜視図である。 従来のマトリクス装置の駆動回路の構成例を説明するブロック図である。

符号の説明

１…電気泳動表示装置、１０…データドライバ、１１…データシフトレジスタ、１２…データラッチ、１３…データバッファ、１４…反転クロック生成回路、１５…ＥＰ・ＥＰＢ生成回路、１７…エンドパルス帰還手段、１８…スタートパルス生成回路、１９…スタートパルス検出回路、２０…走査ドライバ、２１…走査シフトレジスタ、２２…走査バッファ、２７…エンドパルス帰還手段、２８…スタートパルス生成回路、２９…スタートパルス検出回路、３０…アクティブマトリクス部、３１…画素回路、３２…走査線、３３…データ線、１００…電子ペーパ

Claims (8)

1. 複数の行線と複数の列線との各交点に機能素子が設けられてなるマトリクス装置を駆動する駆動回路であって、
   前記複数の行線から特定の行線を選択する行選択手段と、
   前記複数の列線から特定の列線を選択する列選択手段と、を備え、
   前記行選択手段と前記列選択手段のうち少なくとも一方は、
   リセット信号が入力され、当該リセット信号が低電位のときに全リセットされるように構成されたシフトレジスタと、
   前記リセット信号が入力され、当該リセット信号が高電位となったときにスタートパルスを生成するように構成されたスタートパルス生成回路と、
   を含んで構成されることを特徴とする、マトリクス装置の駆動回路。
2. 前記シフトレジスタの最終段の出力であるエンドパルスを帰還させるエンドパルス帰還手段と、
   前記スタートパルス生成回路により生成される前記スタートパルスと、前記エンドパルス帰還手段によって帰還されるエンドパルスとが入力され、当該スタートパルス又はエンドパルスのいずれかが高電位となったときに、前記シフトレジスタの初段に高電位を出力するスタートパルス検出回路と、
   を更に備えることを特徴とする、請求項１に記載のマトリクス装置の駆動回路。
3. クロック信号が入力され、当該クロック信号を反転させたクロック反転信号を生成する反転クロック生成手段を更に備えることを特徴とする、請求項１又は２に記載のマトリクス装置の駆動回路。
4. 前記列選択手段に含まれる前記シフトレジスタから出力される前記エンドパルスを前記行選択手段の行基準信号として入力するように構成したことを特徴とする、請求項１乃至３のいずれかに記載のマトリクス装置の駆動回路。
5. 前記列選択手段はデータラッチを含み、当該データラッチは前記エンドパルスをラッチパルスとして用いることを特徴とする、請求項１乃至４のいずれかの記載のマトリクス装置の駆動回路。
6. 請求項１乃至５のいずれかに記載の駆動回路を用いて構成されていることを特徴とするマトリクス装置。
7. 請求項６に記載のマトリクス装置を用い、前記機能素子として電気泳動素子を用いて構成されており、前記ラッチパルスは、何れの前記行線に対しても行線選択パルスが出力されないタイミングで出力されることを特徴とする、電気光学装置。
8. 請求項６に記載のマトリクス装置を用いて構成されていることを特徴とする電子機器。
   
   

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