JP2000200072A - 動作回路及びその動作回路を用いた液晶表示パネルの内蔵駆動回路 - Google Patents

動作回路及びその動作回路を用いた液晶表示パネルの内蔵駆動回路

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JP2000200072A
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inverter
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誠 山倉
Katsumi Adachi
克己 足達
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Abstract

(57)【要約】 【課題】 シフトレジスタを駆動する正相・逆相の２本
のクロック信号のスキューに起因したフェイル現象の発
生を防止し、誤動作のない安定な回路動作を行なうこと
ができる動作回路及びその動作回路を用いた液晶表示パ
ネルの内蔵駆動回路を提供する。 【解決手段】 基板上に形成された多結晶シリコン半導
体層により構成された内蔵駆動回路である。クロックス
キューが存在する正相・逆相の２つのクロック信号のう
ちの一方のクロック信号ＣＶ１を、クロック信号ＣＨ２
によりラッチしてシフトレジスタ１０に出力する第１ラ
ッチ回路１６ａと、他方のクロック信号ＣＶ２を、クロ
ック信号ＣＨ２によりラッチしてシフトレジスタ１０に
出力する第２ラッチ回路１６ｂとを備えている。クロッ
ク信号ＣＶ１，ＣＶ２が逆極性となるタイミングで、ラ
ッチ回路１６ａ，１６ｂがラッチ動作を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多結晶シリコン半
導体層により構成され、正相・逆相の２つのクロック信
号で所定の動作を行う論理回路を有する動作回路、特
に、スタート入力信号を正相・逆相の２つのクロック信
号で時間移動を行うシフトレジスタ（例えばトランスフ
ァーゲート型シフトレジスタ）を有する動作回路に関す
る。
【０００２】また、本発明は、上記動作回路を用いた液
晶表示パネルの内蔵駆動回路に関する。
【０００３】
【従来の技術】マトリクス表示パネルに画像を表示する
ための駆動回路は、表示パネルの解像度および画面サイ
ズの増大とともに、より高速な動作が必要である。その
ため、駆動回路部は高速な単結晶シリコンＬＳＩにより
形成され、表示パネルに外部接続するのが一般的であ
る。
【０００４】図２５は一般的な表示パネルの駆動回路の
構成を示す回路図である。図２５において、４１は外部
タイミング回路、４２は走査側駆動回路、４３は画像信
号側駆動回路、４４はマトリクス表示パネルである。走
査側駆動回路４２はシフトレジスタおよびバッファで構
成され、画像信号側駆動回路４３は画像信号源がアナロ
グあるいはディジタルの場合で異なり、前者においては
シフトレジスタ、バッファおよびアナログスイッチ、後
者においては図２５に示すようにシフトレジスタ、ラッ
チおよびＤ／Ａコンバータで構成される。回路動作とし
ては、外部タイミング回路４１が走査側駆動回路４２お
よび画像信号側駆動回路４３に含まれるシフトレジスタ
に対してスタート信号およびクロック信号を供給し、こ
れら２つの駆動回路が表示パネル上の任意位置の画素を
選択して、画素トランジスタをＯＮ状態にして画像信号
を順次書き込んでいる。この場合、外部タイミング回路
４１は各々の駆動回路４２，４３に対して単相のクロッ
ク信号を供給し、内部インバータ５０，５１により、逆
相クロック信号を生成している。
【０００５】これに対して、多結晶シリコン薄膜トラン
ジスタを用いて表示部と駆動回路を同一基板上に形成で
きる表示パネルが提案されている。この表示パネルの構
成は、図２６に示すように、表示パネル４９内部に、走
査側駆動回路４６および画像信号側駆動回路４７が内蔵
されており、外部タイミング回路４５の出力信号は直接
的に表示パネル４９に入力されるように構成されてい
る。このような内蔵駆動回路の動作としては、基本的に
は単結晶シリコンで構成された駆動回路と同じであり、
表示部４８の任意の画素を選択して、画素トランジスタ
をＯＮ状態にして画像信号を順次書き込んでいる。しか
しながら、駆動回路への入力クロック信号については、
多結晶シリコンの高速性が単結晶シリコンよりも劣るた
め、単相ではなく正相・逆相の２つのクロック信号を入
力しているのが現状である。この理由を説明すると、単
結晶シリコンで構成されている駆動回路４２，４３では
外部タイミング回路４１から単相クロック信号を入力
し、内部インバータ５０および５１により論理反転して
逆相クロック信号を生成する際の遅延時間が非常に小さ
いため、生成した正相・逆相の２つのクロック信号間の
位相差（以下、スキューと称する）はあまり問題にはな
らない。これに対して、多結晶シリコンでは、単結晶シ
リコンよりもインバータの遅延時間が大きいため、単相
の入力クロック信号から内部インバータにより正相・逆
相の２つのクロック信号を生成すると、クロック信号間
に生じたスキューに起因して駆動回路が誤動作する可能
性がある。換言すれば、駆動回路を構成するシフトレジ
スタにおいて、入力される正相・逆相の２つのクロック
間のスキューが大きいと、シフトレジスタの各段が前段
からの入力信号をラッチできず、正常に時間移動された
信号がシフトレジスタから出力されなくなるという現象
（以下、「フェイル現象」あるいは、「フェイルする」
と称する。）が起こり、そのため、駆動回路に誤動作が
生じる。したがって、従来、多結晶シリコン半導体層に
より構成される駆動回路では、外部タイミング回路から
スキューの小さい正相・逆相の２本のクロック信号を直
接的に供給して駆動回路を動作させていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の内蔵駆動回路では、正相・逆相の２つのクロック信
号を外部回路から供給するため、走査側及び画像信号側
の駆動回路それぞれに２本のクロック信号ラインを必要
とし、全体として４本のクロック信号ラインを外部接続
する必要があり、接続作業が面倒となる。
【０００７】また、多結晶シリコン半導体層で構成され
る内蔵駆動回路では、薄膜トランジスタの特性が単結晶
シリコンと比べて非常に悪いので、電源電圧を単結晶シ
リコンを用いたＭＯＳＦＥＴ集積回路より高く設定しな
ければならない。従って、該内蔵駆動回路では、単結晶
シリコンで構成される外部回路（ＭＯＳＦＥＴ集積回
路）からの出力信号を入力するに当たっては、電源電圧
の差に相当する信号レベル変換が必要であり、そのため
レベルシフタ回路１００が設けられている。しかし、レ
ベルシフタ回路１００は、多結晶シリコンで構成される
薄膜トランジスタにより形成されているため、クロック
スキューの存在しない両相クロック信号がレベルシフタ
回路１００を通過すると、クロックスキューが存在する
ことになる。よって、両相クロック信号を入力する場合
であっても、単相クロック信号を入力する場合と同様
に、フェイル現象が生じ、シフトレジスタの安定な回路
動作が得れない。
【０００８】更に、液晶表示パネルの小型化・薄型化を
図るため、タイミング回路を内蔵化することが考えられ
ているが、上記クロックスキューに起因したフェイル現
象が発生するのであれば、タイミング回路の内蔵化を実
現できない。
【０００９】このような課題は、液晶表示パネルの駆動
回路に限らず、多結晶シリコン半導体層により構成さ
れ、スタート入力信号を正相・逆相の２つのクロック信
号で時間移動を行うシフトレジスタを有する動作回路の
すべてに関して当てはまる。
【００１０】本発明は、上記課題を解決すべく、シフト
レジスタを駆動する正相・逆相の２本のクロック信号の
スキューに起因したフェイル現象の発生を防止し、誤動
作のない安定な回路動作を行なうことができる動作回路
及びその動作回路を用いた液晶表示パネルの内蔵駆動回
路を提供することを目的とする。
【００１１】
【課題を解決するための手段】（１）上記目的を達成す
るため、第１発明群の解決手段は、クロックスキューが
存在する正相・逆相の２つのクロック信号を入力し、ク
ロックスキューが殆ど存在しない正相・逆相の２つのク
ロック信号をシフトレジスタに出力するクロックスキュ
ー低減手段を備え、たことを特徴するものである。クロ
ックスキュー低減手段の具体的構成としては、単相クロ
ック入力信号から、正相クロック信号と逆相クロック信
号を生成するさいに、(a) 第１及び第２ラッチ回路によ
るラッチ動作、(b) 第１及び第２インバータチェーン回
路のトランジスタサイズの最適化、(c) 逆相クロック信
号ライン側に遅延回路を挿入すること、(d)シフトレジ
スタの各段毎ないしは複数段毎にインバータを設けるこ
と、の(a) 〜(d) の何れかの構成とし、正相クロック信
号と逆相クロック信号のスキューを低減してシフトレジ
スタの安定動作を図るものである。なお、本発明は、シ
フトレジスタに限らず、正相クロック信号と逆相クロッ
ク信号とを入力して所定の動作を行う論理回路の全てに
適用される。
【００１２】ここに、スキューとは、正相クロック信号
と逆相クロック信号との位相差を意味する。
【００１３】上記(a) の構成に係る発明は、以下の作用
を奏する。即ち、クロックスキューの存在する正相・逆
相クロック信号を入力する第１及び第２ラッチ回路が、
前記正相・逆相の２つのクロック信号が逆極性となるタ
イミングでラッチ動作を行う。そして、ラッチした信号
を第１及び第２ラッチ回路が、それぞれシフトレジスタ
にクロック信号として供給する。これにより、シフトレ
ジスタには、スキューの存在しない正相・逆相の２つの
クロック信号が供給されることになる。
【００１４】上記(b) の構成に係る発明は、以下の作用
を奏する。即ち、第１及び第２インバータチェーン回路
には、各インバータ間のトランジスタサイズの増加率を
一定にしたとき、インバータチェーン回路の接続段数に
関して、インバータチェーンの遅延時間が最小となる奇
数段と偶数段の組み合わせが存在する。そこで、第１及
び第２インバータチェーン回路の各インバータの段数
を、上記最小となる奇数段と偶数段の組み合わせに設定
する。これにより、単相クロック信号を第１及び第２イ
ンバータチェーン回路にそれぞれ入力すれば、第１及び
第２インバータチェーン回路からは、スキューの殆ど存
在しない正相・逆相クロック信号が得られることにな
る。
【００１５】上記(c) の構成に係る発明は、以下の作用
を奏する。即ち、単相クロック入力信号をインバータで
反転して逆相クロック信号を生成する。一方、単相クロ
ック入力信号を遅延回路を介して正相クロック信号とし
て出力する。このとき、遅延回路は、前記逆相クロック
信号と位相差が殆どないように予め定めた遅延時間だけ
遅延させるように構成されている。従って、遅延回路の
出力である正相クロック信号と、前記インバータの出力
である逆相クロック信号とは、スキューが殆ど存在しな
いことになる。よつて、スキューが殆ど存在しない正相
・逆相の２つのクロック信号を、シフトレジスタに供給
することが可能となる。
【００１６】上記(d) の構成に係る発明は、以下の作用
を奏する。即ち、シフトレジスタの各段毎ないし複数段
毎に、インバータをそれぞれ設けて、正相・逆相の２つ
のクロック信号のうちの一方のクロック信号から他方の
クロック信号を形成する。このき、前記インバータの遅
延時間と等しいだけのスキューが、正相・逆相の２つの
クロック信号間に生じるが、クロック信号ラインにかか
る負荷がシフトレジスタ１段分ないしは複数段分と小さ
いので、前記インバータの遅延時間、即ち、クロックス
キューが最小限に抑えられる。
【００１７】（２）第２発明群の解決手段は、シフトレ
ジスタ自体に、シフトレジスタが許容する最大クロック
スキューを大きくする手段を備えていることを特徴とす
るものである。最大許容クロックスキューを大きくする
手段の具体的構成としては、(a)第１スイッチング手段
のオン抵抗と前記第２インバータの入力容量とによって
規定される時定数を大きくする、(b) 第２インバータの
スレッショルド電圧の実効値を大きくする、(c)シフト
レジスタの各段の間に遅延回路を設けること、の(a) 〜
(c) の何れかの構成とし、シフトレジスタの各段（但し
１段目はクロックスキューによるフェイル現象が発生し
ないので除外する）における最大許容クロックスキュー
を大きくしてフェイル現象を防止し、シフトレジスタの
安定動作を図るものである。なお、本発明は、シフトレ
ジスタに限らず、正相クロック信号と逆相クロック信号
とを入力して所定の動作を行う論理回路の全てに適用さ
れる。
【００１８】上記(a) の構成に係る発明は、以下の作用
を奏する。即ち、第１スイッチング手段のオン抵抗と前
記第２インバータの入力容量とによって規定される時定
数を大きくすると、第２インバータの入力電位の上昇速
度が緩やかになる。このことは、シフトレジスタの各段
の最大許容クロックスキューが大きくなったことを意味
する。そのため、スキュー期間内に、第２インバータの
入力電圧が第２インバータのスレッショルド電圧に到達
せず、フェイル現象の発生を防止できることになる。こ
こで、最大許容クロックスキューとは、第２インバータ
の入力電位が第２インバータのスレッショルド電圧に到
達する期間を意味する。
【００１９】上記(b) の構成に係る発明は、以下の作用
を奏する。即ち、第２インバータの入力電位が上昇して
も、第２インバータのスレッショルド電圧の実効値が大
きいため、スキュー期間内に該スレッショルド電圧に到
達せず、フェイル現象の発生を防止できることになる。
【００２０】上記(c) の構成に係る発明は、以下の作用
を奏する。即ち、シフトレジスタの各段の間に遅延回路
を設けることにより、第２インバータの入力電位が上昇
しても、入力電位の変化し始めるタイミングが遅いた
め、スキュー期間内にスレッショルド電圧に到達せず、
フェイル現象の発生を防止できることになる。
【００２１】（３）尚、上記（１），（２）の解決手段
を、画像信号側駆動回路、走査側駆動回路に適宜適用す
れば、正相・逆相のクロック信号におけるスキューに起
因した誤動作のない信頼性の高い液晶表示パネルの内蔵
駆動回路を実現できる。勿論、本発明は、液晶表示パネ
ルの内蔵駆動回路のみならず、多結晶シリコン半導体層
により構成された動作回路の全てについて適用すること
ができる。
【００２２】
【発明の実施の形態】本発明の具体的内容を容易に理解
するため、実施の形態の説明に先立って本発明が解決し
ようとするクロックスキューによるシフトレジスタのフ
ェイル現象を詳述する。図１は典型的なトランスファゲ
ート型シフトレジスタの構成図である。尚、図１におい
ては、説明の便宜上第１段及び第２段のみを描いてい
る。シフトレジスタの第１段目は、インバータ５８，５
９，６０と、トランスファゲート５６，５７とから構成
されている。シフトレジスタの第２段目は、インバータ
５１，５３，５４と、トランスファゲート５２，５５と
から構成されている。第１段の入力はスタート信号であ
り、それ以降は前段の出力が次段の入力となる。各段に
おいて、正相・逆相の２つのクロック信号Ａ，Ｂがトラ
ンスファゲート５６，５７；５２，５５のＯＮ／ＯＦＦ
を制御する。また、第１段から数えて奇数番目の段で
は、トランスファゲート５６のＰチャネルトランジスタ
がクロック信号Ａに、Ｎチャネルトランジスタがクロッ
ク信号Ｂに接続され、トランスファゲート５７のＰチャ
ネルトランジスタがクロック信号Ｂに、Ｎチャネルトラ
ンジスタがクロック信号Ａに接続され、初段から数えて
偶数番目の段ではクロック信号Ａとクロック信号Ｂの接
続が奇数番目の段と逆の関係になっている。従って、各
段のトランスファゲート５６および５７は、一方のトラ
ンスファゲートがＯＮ状態であるとき、他方のトランス
ファゲートはＯＦＦ状態となっており、クロック信号Ａ
およびＢによりＯＮ／ＯＦＦ状態が交互に繰り返され
る。このような構成のシフトレジスタにおいて、クロッ
ク信号Ａ，Ｂの間にスキューが存在しない場合と、スキ
ューが存在する場合の動作について説明する。
【００２３】尚、ここで、参考までにトランスファゲー
トの入力に対する出力の論理状態を、図２を参照して説
明する。図２において、Ｖｉは入力信号、Ｖｏは出力信
号、ＣＫ１、ＣＫ２は互いに逆極性の制御信号（クロッ
ク信号）である。例えば、クロック信号ＣＫ１がＬレベ
ルで、クロック信号ＣＫ２がＨレベルである場合におい
ては、表１に示すようにトランスファゲートはＯＮ状態
である。従って、入力信号Ｖｉが、トランスファゲート
を通過し、そのまま出力信号Ｖｏとなる。即ち、表１に
示すように、入力信号ＶｉがＬレベルのときは出力信号
ＶｏはＬレベルとなり、入力信号ＶｉがＨレベルのとき
は出力信号ＶｏはＨレベルとなる。
【表１】
【００２４】一方、クロック信号ＣＫ１がＨレベルで、
クロック信号ＣＫ２がＬレベルである場合においては、
表１に示すようにトランスファゲートはＯＦＦ状態であ
る。従って、出力信号Ｖｏは、表１に示すようにＯＦＦ
する前の出力信号Ｖｏ’のままである。
【００２５】このようなトランスファゲートの論理状態
を前提として、以下に、クロック信号Ａ，Ｂの間にスキ
ューが存在しない場合と、スキューが存在する場合の各
動作について説明する。
【００２６】（１）クロック信号Ａ，Ｂの間にスキュー
が存在しない場合 図３（ａ），（ｂ）に示すように、クロック信号Ａ，Ｂ
の間にスキューが存在しない場合において、スタート信
号Ｓが入力された場合を想定する。スタート信号は、図
３（ｃ）に示すよう、クロック信号ＡがＨレベルのとき
にＬレベルからＨレベルへ、かつクロック信号ＢがＬレ
ベルのときにＨレベルからＬレベルへ変化するものとす
る。このようなスタート入力信号がインバータ５８に入
力されると、トランスファゲート５６がＯＮのときトラ
ンスファゲート５７はＯＦＦなので、入力信号はそのま
ま出力端子ａ１に出力される。トランスファゲート５６
がＯＦＦになるとトランスファゲート５７はＯＮになる
ので、それまで出力していた信号をインバータ５９，６
０、トランスファゲート５７で構成される閉路で保持
（ラッチ）する。ラッチした信号は、第２段のトランス
ファゲート５２がＯＮになった瞬間に第２段目に取り込
まれる。ここで、クロック信号Ａ，Ｂにはクロックスキ
ューが存在しないため、第２段において、上記第１段目
と同様な動作が行なわれる。よって、出力端子ａ１，ａ
２から、図３（ｄ），（ｅ）に示すように、クロック信
号の１／２周期分だけ時間移動した信号が出力される。
そして、第３段目以降も、上記第２段目と同様な動作が
行なわれる。この結果、シフトレジスタの各段からクロ
ック信号の１／２周期分だけ時間移動した信号が、順次
出力されることになる。こうして、クロック信号Ａ，Ｂ
の間にスキューが存在しない場合には、シフトレジスタ
は正常に動作することになる。
【００２７】（２）クロック信号ＡおよびＢの間にスキ
ューが存在する場合 図４（ａ），（ｂ）に示すように、クロック信号Ａおよ
びＢとの間に、スキューが存在している場合を想定す
る。また、スタート信号Ｓは、上記（１）の場合と同様
にクロック信号ＡがＨレベルかつクロック信号ＢがＬレ
ベルのときに変化するものとする（図４（ｃ）参照）。
【００２８】（１）１段目の動作 ２つのクロック信号Ａ，ＢがともにＬレベルとなってい
るスキュー期間Ｔｓ（時刻ｔ１と時刻ｔ２の期間）で
は、トランスファゲート５６，５７を構成するＰチャネ
ルトランジスタがともにＯＮ状態で、Ｎチャネルトラン
ジスタがともにＯＦＦ状態であり、しかも、トランスフ
ァゲート５６の入力ノードＥはＬレベルのままでレベル
変化がない。従って、出力ノードＦはＨレベルのままで
ある。そして、スキュー期間Ｔｓ経過した時刻ｔ２で
は、トランスファゲート５６が完全にＯＮし、トランス
ファゲート５７が完全にＯＦＦするので、ノードＦはＬ
レベルに変化し、データ取込状態となる。
【００２９】２つのクロック信号Ａ，ＢがともにＨレベ
ルとなっているスキュー期間Ｔｓ（時刻ｔ３と時刻ｔ４
の期間）では、トランスファゲート５６，５７を構成す
るＰチャネルトランジスタがともにＯＦＦ状態で、Ｎチ
ャネルトランジスタがともにＯＮ状態であり、しかも、
トランスファゲート５６の入力ノードＥがＬレベルのま
まである。従って、出力ノードＦはＬレベルのままであ
る。そして、スキュー期間Ｔｓ経過した時刻ｔ４では、
トランスファゲート５６が完全にＯＦＦし、トランスフ
ァゲート５７が完全にＯＮするので、ノードＦはＬレベ
ルのままで、データ保持状態となる。
【００３０】２つのクロック信号Ａ，ＢがともにＨレベ
ルとなっているスキュー期間Ｔｓ（時刻ｔ５と時刻ｔ６
の期間）では、トランスファゲート５６，５７を構成す
るＰチャネルトランジスタがともにＯＮ状態で、Ｎチャ
ネルトランジスタがともにＯＦＦ状態であり、しかも、
トランスファゲート５６の入力ノードＥはＨレベルのま
までレベル変化がない。従って、時刻ｔ５で出力ノード
ＦはＨレベルに変化する。こうして、スタート信号の位
相が一定時間遅れた信号が、第１段目の出力として出力
されるので、スキューが存在していても、正常に回路動
作が行なわれる。
【００３１】（２）２段目の動作 時刻ｔ１と時刻ｔ２の間のスキュー期間Ｔｓ、及び時刻
ｔ３と時刻ｔ４の間のスキュー期間Ｔｓでは、正常に回
路動作が行なわれる。しかしながら、時刻ｔ５と時刻ｔ
６の間のスキュー期間Ｔｓでは、スキューに起因した誤
動作が生じる。以下、この期間における動作を詳述す
る。該スキュー期間Ｔｓでは、２つのクロック信号Ａ，
ＢがともにＬレベルとなっている。従って、該スキュー
期間Ｔｓでは、トランスファゲート５２，５５を構成す
るＰチャネルトランジスタがともにＯＮ状態で、Ｎチャ
ネルトランジスタがともにＯＦＦ状態となっている。こ
のとき、トランスファゲート５２の入力ノードＣがＬレ
ベルからＨレベルに変化するので、トランスファゲート
５２は出力ノードＤをＬレベルからＨレベルに反転させ
ようとする。他方、トランスファゲート５５はノードＤ
をＬレベルに保持しようとするが、トランスファゲート
５５のＮチャネルトランジスタがまだＯＮ状態になって
いないため保持できない。したがって、図５に示すよう
に、スキュー期間Ｔｓの間にノードＤの電位は上昇し続
ける。ノードＤの電位の上昇速度は、トランスファゲー
ト５２のＯＮ電流およびインバータ５３のゲート容量に
よって決まる。
【００３２】ここで、図５（ａ）に示すように、ノード
Ｄの電位がインバータ５３のスレッショルド電圧Ｖｔに
達する時間Ｔｔｈよりも、スキュー期間Ｔｓが大きい場
合（Ｔｓ＞Ｔｔｈ）、スキュー期間Ｔｓ内にノードＤが
Ｈレベルに反転してしまいフェイルとなる（図４（ｉ）
参照）。ここに、正常の動作では、図４（ｉ）の一点鎖
線ｎ１で示すように時刻ｔ７までＬレベルで、時刻ｔ７
でＬレベルからＨレベルに変化する。よって、Ｔｓ＞Ｔ
ｔｈの場合に、時刻ｔ７以前にＨレベルとなり、シフト
レジスタが誤動作することになる。
【００３３】尚、図５（ｂ）に示すように、スキュー期
間ＴｓがＴｔｈより小さい場合（Ｔｓ＜Ｔｔｈ）、反転
する前に保持状態となり正常動作となる。通常の単結晶
シリコンによるトランジスタの場合には、スキュー期間
Ｔｓが非常に小さいので、図５（ｂ）に示す場合に相当
し、回路動作上何等問題が生じない。ここで、図５のＴ
ｔｈはシフトレジスタが許容する最大クロックスキュー
を示している。尚、フェイル現象は、シフトレジスタの
各段の入力信号がスキュー期間に変化する場合に生じる
ので、シフトレジスタの第１段においては生じることは
なく、第２段目以降に生じる現象である。
【００３４】上記フェイル現象により、多結晶シリコン
半導体で駆動回路を形成してシフトレジスタの入力クロ
ック信号を単相化しようとする場合には、逆相クロック
信号を生成するためのインバータの遅延時間により、数
十ｎｓ程度のクロックスキューが発生し、シフトレジス
タを安定に動作することが保証できなくなる。
【００３５】ここで、発明者らは、シフトレジスタが許
容する最大クロックスキューに関し、画像信号側および
走査側シフトレジスタに対して全く同じ設計を行った場
合、高速動作する画像信号側シフトレジスタに要求され
るクロックスキュー条件が、低速動作する走査側シフト
レジスタに対しても同様に要求されることを見出した。
発明者らの測定によると、移動度が約７０ｃｍ2 ／Ｖ・
ｓｅｃ、スレッショルド電圧が約２．５Ｖのトランジス
タで構成したトランスファゲート型シフトレジスタにお
いて、動作周波数１ＭＨｚ、駆動電圧１５Ｖのとき最大
許容クロックスキューが約６０ｎｓとなり、動作周波数
１０ｋＨｚにおいても同様に最大許容クロックスキュー
が約６０ｎｓとなった。すなわち、通常１５．７５ｋＨ
ｚで動作する走査側シフトレジスタにおいては、１走査
期間の１／６３５のスキューでもシフトレジスタがフェ
イルすることになる。これまで、特に走査側に関しては
クロックスキュー条件が厳しいことがあまり認識されて
いなかった。従って、画像信号側のみならず、走査側に
ついてもフェイル現象を防止する必要がある。
【００３６】上記のフェイル現象の発生メカニズムを考
慮すれば、シフトレジスタの誤動作防止の対策として
は、（１）クロックスキューを可及的に低減すること、
（２）シフトレジスタ自体が許容する最大クロックスキ
ュー（最大許容クロックスキュー）を大きくすることに
より解決できることが理解される。
【００３７】そこで、本発明者は、上記（１）の対策に
関連した第１発明群、上記（２）の対策に関連した第２
発明群、を完成するに至った。
【００３８】以下に、第１発明群及び第２発明群の具体
的内容を説明する。
【００３９】〔第１発明群〕第１発明群は、シフトレジ
スタに入力するクロック信号のスキューを低減させるこ
とにより、フェイル現象の発生を防止するものである。
以下に、具体例として、実施の形態１〜実施の形態５を
示して説明する。
【００４０】（実施の形態１）図６は本発明に係る液晶
表示パネルの内蔵駆動回路の全体構成図であり、図７は
走査側駆動回路の具体的な構成を示す回路図であり、図
８は走査側駆動回路のスキュー低減動作を説明するため
のタイミングチャートである。本発明に係る液晶表示パ
ネル８は、アクティブマトリックス型液晶表示パネル８
である。液晶表示部１を駆動する内蔵駆動回路は、外部
タイミング回路７からのクロック信号等の各種制御信号
を昇圧するレベルシフタ回路９と、走査ラインＧＬ１，
ＧＬ２，…に順次走査パルスを出力する走査側駆動回路
５と、ソースラインＳＬ１，ＳＬ２，…に画像信号を出
力する画像信号側駆動回路６とを有する。レベルシフタ
回路９、走査側駆動回路５、及び画像信号側駆動回路６
は、多結晶シリコン半導体層で構成されている。即ち、
これらレベルシフタ回路９、走査側駆動回路５、及び画
像信号側駆動回路６は、液晶表示パネル８のアレイ基板
に形成された多結晶シリコン半導体層から構成されてい
る。なお、外部タイミング回路７の電源電圧は２〜５Ｖ
程度であり、内蔵駆動回路の電源電圧は１２〜１５Ｖ程
度であり、そのため、外部タイミング回路７からのクロ
ック信号等の制御信号の信号レベルを変換する必要があ
り、かかる目的のため前記レベルシフタ回路９が設けら
れている。
【００４１】前記走査側駆動回路５は、図７に示すよう
に、走査側シフトレジスタ１０と、バッファ１１を有す
る。また、前記画像信号側駆動回路６は、図７に示すよ
うに、画像信号側シフトレジスタ１２と、バッファ１３
と、アナログスイッチ１４…を有する。前記シフトレジ
スタ１０，１２は、図１に示すトランスファゲート型シ
フトレジスタと同一の構成であり、シフトレジスタの基
本的動作自体も図１に示すシフトレジスタと同一であ
る。
【００４２】前記外部タイミング回路７は、タイミング
信号として、走査側スタート信号ＳＶ及び走査側クロッ
ク信号ＣＶを走査側駆動回路５に与え、また画像信号側
スタート信号ＳＨ及び画像信号側クロック信号ＣＨ１，
ＣＨ２（クロック信号ＣＨ１とクロック信号ＣＨ２とは
逆極性である。）を画像信号側駆動回路６に与えるよう
になっている。即ち、走査側駆動回路５には、単相クロ
ック信号（走査側クロック信号ＣＶ）のみが入力される
ように構成されており、画像信号側駆動回路６には、正
相・逆相の２つのクロック信号ＣＨ１，ＣＨ２が入力さ
れるように構成されている。なお、外部タイミング回路
７からのクロック信号ＣＨ１，ＣＨ２は、外部タイミン
グ回路７で生成されているため、クロックスキューが存
在しないけれども、レベルシフタ回路９を通過すること
によりクロックスキューが発生する。そこで、画像信号
側駆動回路６は、後述する走査側駆動回路５と同様にラ
ッチ回路が設けられ、外部からのラッチ信号の供給によ
り、クロックスキューを低減するように構成されてい
る。
【００４３】前記走査側駆動回路５の具体的構成は、図
７に示されている。図７において、１５ａおよび１５ｂ
は互いに奇数段異なるインバータチェーン回路、１６ａ
は第１ラッチ回路、１６ｂは第２ラッチ回路、１７ａお
よび１７ｂはバッファである。また、前記第１ラッチ回
路１６ａ及び第２ラッチ回路１６ｂには、画像信号側ク
ロック信号ＣＨ２がラッチパルス信号として入力される
ように構成されている。尚、画像信号側クロック信号Ｃ
Ｈ１をラッチパルス信号として用いてよいことは、言う
までもない。
【００４４】次いで、上記構成の走査側駆動回路５の動
作、特にクロックスキューの低減に関する動作について
説明する。外部タイミング回路７から供給される単相入
力クロック信号ＣＶは、それぞれインバータチェーン回
路１５ａ，１５ｂに入力され、インバータチェーン回路
１５ａからは図８（ｂ）に示すクロック信号ＣＶ１が出
力され、インバータチェーン回路１５ｂからは図８
（ｃ）に示すようにクロック信号ＣＶ１の反転したクロ
ック信号ＣＶ２が出力される。こうして、インバータチ
ェーン回路１５ａ，１５ｂにより、正相・逆相の２つの
クロック信号ＣＶ１ａ，ＣＶ２が得られる。ところで、
クロック信号ＣＶ１とクロック信号ＣＶ２の間には、イ
ンバータチェーン回路１５ａおよび１５ｂにおける遅延
時間の差分だけのクロックスキューＴ（図８（ｃ）参
照）が生じている。本実施の形態においては、スキュー
Ｔは画像信号側クロック信号ＣＨ２の周期よりも小さ
い。
【００４５】一方、ラッチ回路１６ａ，１６ｂは、ラッ
チパルス信号としての画像信号側クロック信号ＣＨ２の
立ち下りエッジで入力信号をラッチし、クロック信号Ｃ
Ｈ２の次の立ち下りエッジで保持データを更新するまで
保持するように構成されている。尚、ラッチ回路１６
ａ，１６ｂは、クロック信号ＣＨ２の立ち上りエッジで
入力信号をラッチする構成のものを使用するようにして
もよい。
【００４６】図８のタイミングチャートを参照して、動
作を説明すると、時刻ｔ１でクロック信号ＣＶ１がＨレ
ベルとなっても、この時刻ｔ１ではクロック信号ＣＨ２
はＨレベルのままでレベル変化がないため、ラッチ回路
１６ａの出力信号ＣＶ１ａは、図８（ｄ）に示すように
Ｌレベルのままである。同様に、時刻ｔ２でクロック信
号ＣＶ２がＬレベルとなっても、ラッチ回路１６ｂの出
力信号ＣＶ２ａは、図８（ｅ）に示すようにＨレベルの
ままである。そして、時刻ｔ３でクロック信号ＣＨ２が
ＨレベルからＬレベルに立ち下がると、第１ラッチ回路
１６ａによりクロック信号ＣＶ１がラッチされる。よっ
て、この時刻ｔ３において、出力クロック信号ＣＶ１ａ
は、図８（ｄ）に示すようにＬレベルからＨレベルに変
化する。一方、この時刻ｔ３においてラッチ回路１６ｂ
によりクロック信号ＣＶ２がラッチされる。この時刻ｔ
３でクロック信号ＣＶ２はＬレベルであることから、出
力クロック信号ＣＶ２ａはＨレベルからＬレベルに変化
する。時刻ｔ３以降も同様に、クロック信号ＣＨ２の立
ち下がりで、ラッチ回路１６ａ，１６ｂは、それぞれク
ロック信号ＣＶ１，ＣＶ２をラッチする。但し、時刻ｔ
３以降、クロック信号ＣＶ１はＨレベルのままであり、
クロック信号ＣＶ２はＬレベルのままであるため、出力
クロック信号ＣＶ１ａは、Ｈレベルのままで、出力クロ
ック信号ＣＶ２ａは、Ｌレベルのままである。そして、
時刻ｔ５でクロック信号ＣＨ２が立ち下がると、このと
きのクロック信号ＣＶ１（Ｌレベル）が第１ラッチ回路
１６ａでラッチされ、出力クロック信号ＣＶ１ａは、Ｈ
レベルからＬレベルに変化する。また、時刻ｔ５でクロ
ック信号ＣＨ２が立ち下がると、このときのクロック信
号ＣＶ２（Ｈレベル）が第２ラッチ回路１６ｂでラッチ
され、出力クロック信号ＣＶ２ａは、ＬレベルからＨレ
ベルに変化する。こうして、スキューＴのない正相・逆
相の２つのクロック信号ＣＶ１ａ，ＣＶ２ａを、バッフ
ァ１７ａ，１７ｂを介して走査側シフトレジスタ１０に
供給することができる。従って、クロックスキューに起
因したフェイル現象の発生を防止できる。
【００４７】上記の例では、画像信号側駆動回路６は、
外部タイミング回路７からスキューのない正相・逆相の
２つのクロック信号ＣＨ１，ＣＨ２が入力されるように
構成したけれども、本発明は、これに限定されるもので
はなく、画像信号側駆動回路６を後述する実施の形態３
〜実施の形態８に示す何れか１つの駆動回路を用いて構
成するようにしてもよく、このようにすれば単相クロッ
ク信号のみを入力して、画像信号側駆動回路において
も、走査側駆動回路と同様にクロックスキューに起因し
たフェイル現象を防止でき、誤動作のない回路動作が可
能となる。
【００４８】（実施の形態２）図９は実施の形態２に係
る駆動回路の全体構成図であり、図１０はそのタイミン
グチャートである。この実施の形態２では、走査側駆動
回路５は液晶表示パネルに内蔵された内蔵回路である
が、画像信号側駆動回路６Ａは単結晶シリコンにより形
成された外付け回路である。このように画像信号側駆動
回路６Ａを外付け回路としたのは、大画面の液晶表示パ
ネルの場合、高いトランジスタ性能を要することから、
画像信号側駆動回路を単結晶シリコンによるトランジス
タで形成しておく必要があるためである。従って、この
実施の形態２では、画像信号側クロック信号の周期が、
実施の形態１の場合に比べて極めて小さく、正相・逆相
の２つの走査側クロック信号ＣＶ１，ＣＶ２のスキュー
期間が画像信号側クロック信号ＣＨの周期よりも大きく
なる。従って、実施の形態１のように、画像信号側クロ
ック信号ＣＨをラッチパルス信号として使用できない。
そこで、本実施の形態２では、周期の大きいスタート信
号ＳＨをラッチパルス信号として使用するものである。
【００４９】具体的には、クロック信号ＣＶ１，ＣＶ２
が互いに逆論理となる適当なタイミングでラッチするた
めに、ラッチパルス信号として画像信号側シフトレジス
タ１２のスタート信号ＳＨを適当な位置まで時間移動し
た出力信号Ｑｎを用いる。出力信号Ｑｎの周期は１走査
期間であるため、図１０のように、クロック信号ＣＶ１
およびクロック信号ＣＶ２に生じているある程度大きな
スキューに対しても適当なタイミングでラッチすること
が可能である。尚、出力信号Ｑｎは、画像信号側シフト
レジスタの最終段の出力信号Ｓｎを遅延回路２０により
遅延させて、ブランキング期間内にラッチすることがで
きるようにラッチのタイミング調整が図られている。
【００５０】次いで、図１０を参照してスキュー低減の
動作について説明すると、基本的には、実施の形態１の
動作と同様であり、但し、この実施の形態２では、信号
Ｑｎの立ち上がりエッジで第１ラッチ回路１６ａ及び第
２ラッチ回路１６ｂがラッチ動作を行なうように構成さ
れている。従って、時刻ｔ３でラッチ回路１６ａ，１６
ｂにより、クロック信号ＣＶ１，ＣＶ２がそれぞれラッ
チされ、これにより時刻ｔ３でクロック信号ＣＶ１ｂが
Ｈレベルとなり、クロック信号ＣＶ２ｂがＬレベルとな
る。そして、時刻ｔ５でラッチ回路１６ａ，１６ｂによ
り、クロック信号ＣＶ１，ＣＶ２がそれぞれ再びラッチ
され、これにより時刻ｔ５でクロック信号ＣＶ１ｂがＬ
レベルとなり、クロック信号ＣＶ２ｂがＨレベルとな
る。こうして、クロックスキューの存在しない正相・逆
相の２つのクロック信号ＣＶ１ｂ，ＣＶ２ｂをシフトレ
ジスタ１０に供給することができる。
【００５１】上記の例では、ラッチパルス信号として、
シフトレジスタの最終段の出力信号Ｓｎを使用したけれ
ども、途中段の出力信号を用いてもよく、またスタート
信号を直接使用するようにしてもよい。但し、最終段の
出力信号の場合と同様に、スタート信号、シフトレジス
タの途中段の出力信号の使用する場合においても、それ
ぞれ遅延回路を設け、ブランキング期間内にラッチする
ことができるように構成する必要がある。
【００５２】ここで、シフトレジスタの途中段、最終段
等の出力信号を直接ラッチ信号とせずに遅延回路を介し
て遅延させた信号をラッチ信号とする理由を、図１１を
参照して説明する。図１１（ａ）は画像信号側クロック
信号ＣＨを示し、図１１（ｂ）はシフトレジスタの１段
目〜最終段の各出力信号Ｓ１〜Ｓｎ（アナログスイッチ
１４…をＯＮ／ＯＦＦする信号）を示し、図１１（ｃ）
は第１番目の走査ラインＧＬ１への走査パルスＧ１を示
し、図１１（ｄ）は第２番目の走査ラインＧＬ２への走
査パルスＧ２を示し、図１１（ｅ）は第３番目の走査ラ
インＧＬ３への走査パルスＧ３を示している。液晶駆動
回路としては、各走査ライン毎に、走査ラインに接続さ
れているすべての画像トランジスタをＯＮしてからアナ
ログスイッチ１４…を順にＯＮして画像信号を書き込む
必要がある。この際、走査ラインに接続されてすべての
画像トランジスタをＯＮするには、ある程度の時間がか
かる。従って、走査パルスのタイミングは、最初のソー
スラインに接続されているアナログスイッチ１４をＯＮ
する時刻よりも数μｓ早くするのが普通である。このよ
うに数μｓの余裕をみるとき、走査パルスの立ち上がり
エッジはブランキング期間Ｗ（画像信号のない期間）に
入る。従って、走査信号をラッチするためのラッチ信号
はブランキング期間Ｗになくてはならない。従って、第
１段目の出力信号Ｓ１〜Ｓｎを直接ラッチパルス信号と
して使用することはなく、遅延回路２０を設けて、出力
信号Ｓ１〜Ｓｎを遅延回路２０を介して適当な時間遅延
させ図１１に示すラッチ位置にラッチパルス信号を持っ
てくる必要がある。かかる要請に基づき前記遅延回路２
０の遅延時間が予め定められている。そして、このよう
な遅延回路２０を設けることにより、ブランキング期間
Ｗ内においてクロック信号をラッチし、走査パルスの立
ち上がりエッジがブランキング期間Ｗ内に存在するよう
にすることができる。
【００５３】こうして、遅延回路を設けてラッチ信号の
発生時刻を調整することにより、画像信号側シフトレジ
スタ１２の出力信号Ｑｎあるいは画像信号側スタート信
号ＳＨを用いて正相・逆相の２つの走査側クロック信号
ＣＶ１，ＣＶ２をラッチする場合、走査側シフトレジス
タ５が選択した走査ラインの最初の画素に画像信号が書
き込まれる時刻よりも、走査ラインに接続されているす
べてのトランジスタを完全にオンする時間だけ前の時刻
に（通例、数μｓｅｃ程度前に）ラッチし、ブランキン
グ期間Ｗ内に走査パルスの立ち上がりエッジを位置させ
ることが可能となる。
【００５４】尚、遅延回路２０に代えて、シフトレジス
タに図１２に示すように複数のダミー段１８を設け、ラ
ッチのタイミングを調整するようにしてもよい。
【００５５】上記実施の形態２では、画像信号側駆動回
路が外付け回路であったけれども、画像信号側駆動回路
が走査側駆動回路と同様に内蔵駆動回路であってもよ
い。画像信号側駆動回路が内蔵駆動回路であれば、正相
・逆相の２つの走査側クロック信号ＣＶ１，ＣＶ２のス
キュー期間が画像信号側クロック信号ＣＨの周期よりも
小さいため、実施の形態１で示した画像信号側クロック
信号ＣＨをラッチパルス信号として使用すればよいが、
本実施の形態２のようにシフトレジスタのスタート信号
あるいは出力信号をラッチパルス信号として使用するよ
うにしてもよい。尚、画像信号側駆動回路６は、後述す
る実施の形態３〜実施の形態８に示す何れか１つの駆動
回路を用いて構成するようにしてもよく、このようにす
れば単相クロック信号のみを入力して、画像信号側駆動
回路においても、走査側駆動回路と同様にクロックスキ
ューに起因したフェイル現象を防止でき、誤動作のない
回路動作が可能となる。
【００５６】（実施の形態３）図１３は実施の形態３に
係る駆動回路の要部構成を示す回路図である。本実施の
形態３に係る駆動回路は、２つのインバータチェーン回
路を用いて単相入力クロック信号ＣＫから、クロックス
キューの存在しない正相・逆相の２つのクロック信号Ｃ
Ｋ１，ＣＫ２を生成することを特徴とするものである。
図中において、２１は第１インバータチェーン回路であ
り、２２は第２インバータチェーン回路であり、２３は
シフトレジスタである。第１インバータチェーン回路２
１と第２インバータチェーン回路２２は、インバータの
接続段数が１だけ異なるように構成されており、従っ
て、第１及び第２インバータチェーン回路２１，２２の
各出力は互いに逆論理である。即ち、第１インバータチ
ェーン回路２１は、単相クロック信号ＣＫを入力して正
相クロック信号ＣＫ１を前記シフトレジスタ２３に供給
し、また第２インバータチェーン回路２２は、単相クロ
ック信号ＣＫを入力して逆相クロック信号ＣＫ２を前記
シフトレジスタ２３に供給するように構成されている。
【００５７】ここで、第１及び第２インバータチェーン
回路２１，２２は、以下のように構成されている。
【００５８】（１）第１インバータチェーン回路２１
は、６個のインバータＡ１〜Ａ６から構成され、第２イ
ンバータチェーン回路２２は、７個のインバータＢ１〜
Ｂ７から構成されている。ここで、インバータの接続段
数を６段と７段の組み合わせにしたのは、後述するイン
バータチェーン回路の入出力遅延時間が最小となる偶数
段と奇数段の組み合わせに設定してものである。
【００５９】（２）第１及び第２インバータチェーン回
路２１，２２の各初段のインバータＡ１，Ｂ１のトラン
ジスタサイズは同一に設定され、第１及び第２インバー
タチェーン回路２１，２２の各終段のインバータＡ６，
Ｂ７のトランジスタサイズは同一に設定されている。こ
こでトランジスタサイズとは、トランジスタのゲート幅
をＷ、トランジスタのゲート長をＬとしたときＷ／Ｌを
意味する。但し、一般的に面積と動作周波数両面からＬ
は製造で決まる最短値が選ばれるので、設計上からすれ
ば、Ｗを決定することになる。
【００６０】（３）第１及び第２インバータチェーン回
路２１，２２のそれぞれの隣接するインバータ間のトラ
ンジスタサイズの増加率が一定とされている。更に、初
段インバータＡ１（またはＢ１）に対する終段インバー
タＡ６（またはＢ７）の増加率ＸがＸ＝１００に設定さ
れている。即ち、初段インバータＡ１（またはＢ１）の
トランジスタサイズをＷ０とすると、終段インバータＡ
６（またはＢ７）のトランジスタサイズは１００Ｗ０と
なる。従って、第１インバータチェーン回路２１の隣接
するインバータ間のトランジスタサイズの増加率をｋ１
とすると、ｋ１＝２．５１とされ、第２インバータチェ
ーン回路２２の隣接するインバータ間のトランジスタサ
イズの増加率をｋ２とすると、ｋ２＝２．１５とされて
いる。
【００６１】このようなインバータチェーン回路２１，
２２の構成により、クロックスキューが殆ど存在しない
正相・逆相の２つのクロック信号ＣＫ１，ＣＫ２をシフ
トレジスタ２３に供給することが可能となる。
【００６２】以下に、クロックスキューが殆ど存在しな
い正相・逆相の２つのクロック信号ＣＫ１，ＣＫ２を生
成することができる理由について詳述する。
【００６３】インバータの接続段数とインバータチェー
ンの遅延時間との間には、図１４に示すように最小遅延
時間となる接続段数が存在する。この図１４に示す特性
は、本発明者が実験により見出したものである。尚、図
１４は初段に対する終段の増加率ＸをＸ＝１００とした
場合の実験結果である。但し、このような最小遅延時間
が存在するという特性は、増加率Ｘが１００以外であっ
ても、同様な特性が得られることが本発明者の実験結果
により確認されている。
【００６４】本実施の形態では、かかる図１４に示す特
性に基づき遅延時間を最小とする接続段数の組み合わせ
に第１及び第２インバータチェーン回路２１，２２の接
続段数を設定したものである。
【００６５】ここで、図１４を得るための具体的な実験
手順について説明する。先ず、２本のインバータチェー
ン回路の初段および終段のインバータのトランジスタサ
イズをそれぞれ一致させ、初段に対する終段のトランジ
スタサイズの増加率をＸとする。また、各々のインバー
タチェーン回路２１，２２において隣り合うインバータ
間のトランジスタサイズの増加率を一定とする。また、
インバータチェーン回路の段数をそれぞれｎ、（ｎ＋
１）とすると、インバータチェーン２１および２２の隣
り合うインバータ間のトランジスタサイズの増加率ｋ１
およびｋ２はそれぞれ、Ｘの１／（ｎ−１）乗、Ｘの１
／ｎ乗となる。
【００６６】ここで、初段に対する終段の増加率をＸ＝
１００とし、接続段数を任意の値に設定したときのイン
バータチェーン回路の入出力遅延時間を測定する。そし
て、各接続段数での増加率ｋを横軸に、そのときのイン
バータチェーン回路の遅延時間（尚、図１４では相対時
間で示している。）を縦軸にとって、順次プロットして
いく。例えば、接続段数を３としたとき、増加率ｋ１は
１００1/2 となり、このときのインバータチェーン回路
の遅延時間を測定して、点Ｐ３をプロットする。このよ
うなシミュレーションを順次行い、その結果をプロット
していくことにより図１４のグラフが得られた。尚、図
１４において、点Ｐ４は４段接続の場合であり、同様に
点Ｐ５，Ｐ６，Ｐ７，Ｐ８，Ｐ９は、それぞれ５段、６
段、７段、８段、９段の接続の場合を示している。
【００６７】この図１４に示される特性から明らかなよ
うに、最小の遅延時間が存在する。従って、接続段数を
６段と７段に設定することにより、最小の遅延時間が得
られることが理解される。このような図１４の特性に基
づき、２本のインバータチェーンの段数を６段および７
段で構成したものである。尚、６段のインバータチェー
ン回路２１では増加率ｋ１は１００の１／５乗すなわち
２．５１となり、７段のインバータチェーン回路２２で
は増加率ｋ２は１００の１／６乗すなわち２．１５とな
る。よって、第１インバータチェーン回路２１と第２イ
ンバータチェーン回路２２により、インバータチェーン
の遅延時間の差を数十ｎｓｅｃ程度に制御することがで
きる。これにより、クロックスキューの殆ど存在しない
正相・逆相の２つのクロック信号ＣＫ１，ＣＫ２をシフ
トレジスタ２３に供給することが可能となり、クロック
スキューに起因したフェイル現象の発生が防止できる。
【００６８】次に、図１４に示す特性が得られる、メカ
ニズムについて詳述する。トランジスタサイズの増加率
が大きくなると、大きなトランジスタ（＝大きな容量負
荷）を小さなトランジスタ（小さい電流）で充電するこ
とになるため、充電時間が増え、遅延時間は増す。一
方、トランジスタサイズの増加率ｋが小さくなると、１
段あたりの充電時間は短くなるが、段数が増える。ここ
で、１段あたりの充電時間はたとえトランジスタの増加
率ｋが１、即ち、同じサイズのトランジスタを駆動と負
荷側にしても０ではない固有の遅延時間がある。そし
て、増加率ｋが１近辺では、増加率ｋの減少の変化に対
して段数の増加が極めて大きいので、増加率ｋが１近辺
では、充電時間が短くなることに起因したトータルの遅
延時間の減少よりも、段数の増加に起因したトータルの
遅延時間の増加の方が大きくなる。よって、インバータ
チェーン回路の遅延時間には、最小値が存在することに
なる。このよう考えに基づき本発明者らが実験したとこ
ろ、増加率ｋが２〜３近辺に一番トータルの遅延時間が
小さくなるポイントがあることを見いだした。この実験
結果が、上記図１４のグラフである。従って、最小遅延
時間になる偶数段と奇数段の組み合わせが存在し、この
偶数段と奇数段の組み合わせに第１インバータチェーン
回路２１と第２インバータチェーン回路２２を設定すれ
ば、クロックスキューの殆ど存在しない正相・逆相の２
本のクロック信号を生成することが可能となる。
【００６９】尚、クロック信号はシフトレジスタの各段
に供給されるため、クロック信号の負荷が大きい。従っ
て、各段でのクロック信号の立ち上がりを速くするため
に、インバータ等を構成するトランジスタのサイズを大
きくして電流能力を大きくしておくことが本来的に必要
である。かかる回路設計上の観点からすれば、上記の第
１インバータチェーン回路２１及び第２インバータチェ
ーン回路２２を設けることにより、スキューの存在しな
い正相・逆相の２つのクロック信号をシフトレジスタに
供給するという効果に加えて、本来的に必要される電流
能力がアップされたクロック信号をシフトレジスタに供
給できるという効果を奏することになる。また、上記実
施の形態３では、例えばトランジスタ性能に製造上のバ
ラツキが生じても、インバータチェーン回路２１，２２
を構成するトランジスタのすべてについても同様なバラ
ツキが生じるため、最小遅延時間に影響がでない。従っ
て、トランジスタ性能に製造上のバラツキが生じても、
常にクロックスキューを低減し、フェイル現象を防止で
きる。
【００７０】上記実施の形態３は、画像信号側駆動回
路、走査側駆動回路のいずれにも適用することができ
る。
【００７１】（実施の形態４）図１５は実施の形態４に
係る駆動回路の要部構成を示す回路図である。図１５に
おいて、３１はインバータ、３２はインバータ３１と同
じ遅延時間を持ち、入出力端で論理反転しない遅延回
路、３３，３４はバッファ、３５はシフトレジスタであ
る。遅延回路３２は、例えばトランスファゲートあるい
は内部抵抗（多結晶シリコンにイオンをドープした半導
体層による抵抗）等を用いることができる。このような
構成により、インバータ３１の出力として、単相入力ク
ロックＣＫの反転した逆相クロック信号ＣＫ４が得られ
る。一方、遅延回路３２の出力として、単相入力クロッ
クＣＫと同位相の正相クロック信号ＣＫ３が得られる。
このとき、遅延回路３２の遅延時間がインバータ３１と
同じに設定されているので、上記の逆相クロック信号Ｃ
Ｋ４と上記の正相クロック信号ＣＫ３との間では、クロ
ックスキューが存在しないことになる。よって、スキュ
ーの存在しない正相・逆相の２つのクロック信号ＣＫ３
およびＣＫ４をシフトレジスタ３５に供給することがで
き、クロックスキューに起因したフェイル現象の発生が
防止できる。
【００７２】上記実施の形態４は、画像信号側駆動回
路、走査側駆動回路のいずれにも適用することができ
る。
【００７３】（実施の形態５）図１６は実施の形態５に
係る駆動回路の要部構成を示す回路図である。本実施の
形態５は、シフトレジスタの各段毎に、正相・逆相の２
つのクロック信号のうちの一方のクロック信号を供給す
る第１のクロック信号供給ラインと、前記第１のクロッ
ク信号供給ラインの分岐ラインであり途中にインバータ
を備え正相・逆相の２つのクロック信号のうちの他方の
クロック信号を供給する第２のクロック信号供給ライン
と、を設け、インバータに接続する負荷容量を小さくす
ることにより、インバータによる遅延時間を小さく抑え
て正相・逆相の２つのクロック信号間のクロックスキュ
ーの低減を図ることを特徴とするものである。
【００７４】以下、図１６を参照して実施の形態５の構
成を説明する。図１６において、９１はバッファであ
り、９６はシフトレジスタであり、ＩＶａ１，ＩＶｂ
１；ＩＶａ２，ＩＶｂ２はインバータであり、ＦＦ１は
シフトレジスタ９６の１段目を示し、ＦＦ２はシフトレ
ジスタ９６の２段目を示す。なお、シフトレジスタ９６
の各段を総称するときは、参照符号ＦＦで示す。また、
Ｘ１，Ｘ２は第１のクロック信号供給ラインであり、Ｙ
１，Ｙ２は第１のクロック信号供給ラインＸ１，Ｘ２の
分岐ラインである第２のクロック信号供給ラインであ
る。この第２のクロック信号供給ラインＹ１，Ｙ２の途
中には、インバータＩＶｂ１，ＩＶｂ２が設けられてい
る。なお、図１６においては、シフトレジスタ９６の第
１段ＦＦ１及び第２段ＦＦ２に関連した構成のみ描かれ
ているけれども、第３段以降についても、上記第１段Ｆ
Ｆ１，第２段ＦＦ２と同様の構成である。
【００７５】次いで、本実施の形態５に係る駆動回路に
おけるクロックスキューの低減動作について説明する。
先ず、単相入力クロック信号ＣＫはバッファ９１を介し
て、各段のインバータＩＶａ１，ＩＶａ２…に入力され
る。インバータＩＶａ１からの逆相クロック信号ＣＫ７
は、第１のクロック信号供給ラインＸ１を介してシフト
レジスタの第１段ＦＦ１に供給される。また、インバー
タＩＶａ１からの逆相クロック信号ＣＫ７はインバータ
ＩＶｂ１により反転され、正相クロック信号ＣＫ８が生
成される。この正相クロック信号ＣＫ８は第２のクロッ
ク信号供給ラインＹ１を介してシフトレジスタの第１段
ＦＦ１に供給される。このとき、正相・逆相の２つのク
ロック信号ＣＫ７，ＣＫ８の間には、インバータＩＶｂ
１の遅延時間によるクロックスキューが生じるが、この
クロックスキューはシフトレジスタ９６が安定動作する
範囲内にある。なお、この点に関する詳細な理由につい
ては、後述する。第２段ＦＦ２、更には第３段以降につ
いても、上記第１段ＦＦ１と同様な動作が行われ、第１
段ＦＦ１と同様に発生するクロックスキューはシフトレ
ジスタ９６が安定動作する範囲内にある。よって、シフ
トレジスタ９６は、フェイル現象のない安定な動作を行
うことができる。
【００７６】次いで、クロック信号ＣＫ７，ＣＫ８の間
でのクロックスキューが、シフトレジスタ９６が安定動
作する範囲内にある理由を従来例と比較しつつ以下に詳
細に説明する。
【００７７】従来例の駆動回路では、図２７に示すよう
に単相クロック信号ＣＫを偶数段のインバータチエーン
２００を介して単相クロック信号ＣＫと同相の正相クロ
ック信号とすると共に、単相クロック信号ＣＫを奇数段
のインバータチエーン２０１を介して逆相クロック信号
を生成し、正相クロック信号及び逆相クロック信号をシ
フトレジスタ２０２の各段ＦＦ１，ＦＦ２，ＦＦ３，Ｆ
Ｆ４，…にそれぞれ供給している。従って、正相クロッ
ク信号側の最終段のインバータ２００ａには、シフトレ
ジスタの各段全てが容量負荷として接続されていること
になり、逆相クロック信号側の最終段のインバータ２０
１ａには、シフトレジスタの各段全てが容量負荷として
接続されていることになる。これに対して、本実施の形
態５では、逆相クロック信号側の最終段のインバータに
相当するインバータＩＶａ１，ＩＶａ２…（総称すると
きは参照符号ＩＶａで示す。）は、シフトレジスタの１
段のみが容量負荷として接続されており、逆相クロック
信号側の最終段のインバータに相当するインバータＩＶ
ｂ１，ＩＶｂ１…（総称するときは参照符号ＩＶｂで示
す。）は、シフトレジスタの１段のみが容量負荷として
接続されている。
【００７８】要約すれば、従来例では最終段のインバー
タに接続される容量負荷は極めて大きく、これに対して
本実施の形態では最終段のインバータに接続される容量
負荷は小さい。このような相違により、従来例に比べて
本実施の形態では、シフトレジスタに供給される正相・
逆相の２つのクロック信号のクロックスキューを小さく
することが可能となる。
【００７９】以下にその理由を述べる。
【００８０】最終段のインバータＩＶａは、１段の負荷
を駆動すると共にインバータＩＶｂを駆動する。しか
し、インバータＩＶｂの入力容量は極めて小さいので、
以下の説明においては、無視することにする。なお、こ
のように考えても、本質的な差はない。また、インバー
タＩＶａを構成するトランジスタのサイズとインバータ
ＩＶｂを構成するトランジスタのサイズとは、ほぼ同一
とする。
【００８１】シフトレジスタのクロック信号のスキュー
に起因したフェイル現象に直接関係するのは、最終段の
インバータの充放電動作である。そして、最終段のイン
バータＩＶａ，ＩＶｂの充放電動作は、時定数τ＝Ｃ・
Ｒに依存する。ここで、Ｃは負荷容量を示し、Ｒはイン
バータの抵抗を示す。このインバータＩＶａ，ＩＶｂの
抵抗Ｒは、具体的には、図１７に示すように、容量の充
電時にはＰチャネルトランジスタＴｒ１のＯＮ抵抗Ｒｏ
ｎｐを意味し、容量の放電時にはＮチャネルトランジス
タＴｒ２のＯＮ抵抗Ｒｏｎｎを意味する。ところで、こ
のＯＮ抵抗ＲｏｎｐとＯＮ抵抗Ｒｏｎｎとは同一抵抗値
ではなく、若干の相違がある。なぜなら、多結晶シリコ
ンで構成されたトランジスタＴｒ１，Ｔｒ２では、現在
の製造プロセスでは単結晶シリコンで構成されるトラン
ジスタに比べて大きな性能にばらつきが生じるからであ
る。
【００８２】上記の点を考慮して、インバータＩＶａか
らシフトレジスタに供給される逆相クロック信号ＣＫ７
と、インバータＩＶｂからシフトレジスタに供給される
逆相クロック信号ＣＫ８とを比較考察する。ここで、イ
ンバータＩＶａには、正相クロック信号が入力されたも
のと（従って、インバータＩＶａの出力は逆相クロック
信号である）想定する。このとき、インバータＩＶｂで
は、矢印方向Ｓ１に電流が流れるので、パルスの立上が
りは、時定数τ１＝Ｃ・Ｒｏｎｐに依存することにな
る。一方、インバータＩＶａでは、矢印方向Ｓ２に電流
が流れるので、パルスの立下がりは、時定数τ２＝Ｃ・
Ｒｏｎｎに依存することになる。
【００８３】ここで、Ｒｏｎｐ≠Ｒｏｎｎであるため、
時定数τ１＝Ｃ・Ｒｏｎｐと時定数τ２＝Ｃ・Ｒｏｎｎ
とは、負荷容量Ｃが大きい程、両者の差が大きくなる。
よって、図２７に示す従来例のように全ての段の容量が
負荷となる接続構造と比べると、図１６に示す本実施の
形態５は１段の負荷容量の接続構造であることから、時
定数τ１＝Ｃ・Ｒｏｎｐと時定数τ２＝Ｃ・Ｒｏｎｎの
差が極めて小さい。このことは、従来例と比べて本実施
の形態５では、シフトレジスタに入力される正相及び逆
相の２つのクロック信号ＣＫ７，ＣＫ８間に存在するク
ロックスキューが大幅に低減されていることを意味す
る。この結果、本実施の形態５では、クロックスキュー
をシフトレジスタ９６が安定動作する範囲内に納めるこ
とが可能となる。
【００８４】また、負荷容量が同一である場合には、イ
ンバータの抵抗Ｒが小さい方が遅延時間は小さくなるの
で、クロックスキューを小さくできる。従って、大きい
インバータを設けるのがよい。しかし、そうすると、消
費電力が大きく、また液晶表示パネルの狭額縁化（液晶
表示部の周辺部に駆動回路を配置する際の、駆動回路の
占有面積を極めて小さくすることを意味する。）を達成
できない。そこで、駆動回路のレイアウト面積を考慮す
ると、シフトレジスタ９７及びインバータＩＶｂを構成
するトランジスタのサイズをＷ／Ｌ＝１近辺で設計する
のが望ましく、このようなトランジスタサイズＷ／Ｌ＝
１であれば、クロックスキューの低減を図ることができ
ると共に、消費電力の低減及び液晶表示パネルの狭額縁
化を達成することができる。
【００８５】なお、本発明者らがシフトレジスタ９７及
びインバータＩＶｂのトランジスタサイズをＷ／Ｌ＝１
として本実施の形態５に係る駆動回路を組立て、各段の
クロックスキューを測定したところ、クロックスキュー
は１０ｎｓｅｃ程度と小さく、シフトレジスタが何等問
題なく安定に動作することを確認している。
【００８６】なお、参考までに述べると、クロックスキ
ューの低減効果としては、インバータのサイズ変更より
も負荷容量の接続個数を低減する方が十分な効果を発揮
する。なぜなら、インバータのサイズ変更の場合には、
サイズ変更可能な範囲はせいぜい１０倍程度であり、ク
ロックスキューの低減効果はさほど大きくない。これに
対して、負荷容量の接続個数を低減する場合には、例え
ば数百段の負荷容量が繋がっている大型液晶表示パネル
に適用すると、数百分の１の効果を発揮することになる
からである。
【００８７】また、本実施の形態５は、図１６に示す回
路構成に限定されるものではなく、図１８（ａ）に示す
回路構成であってもよい。
【００８８】また、上記の例では、正相・逆相の２つの
クロック信号を生成するインバータＩＶｂを、シフトレ
ジスタ９６の各段ごとに設けるようにしたけれども、図
１８（ｂ），（ｃ）に示すように、複数段ごとに設ける
ようにしてもよい。
【００８９】要約すれば、本実施の形態５に係る駆動回
路は、少なくとも以下の〜の構成要素を有していれ
ばよい。即ち、シフトレジスタ９６を構成する各段Ｆ
Ｆ１，ＦＦ２，…を複数のグループに区分けし、各グル
ープ毎に、第１のクロック信号供給ラインＸと、前
記第１のクロック信号供給ラインＸの分岐ラインであり
途中にインバータＩＶｂを備えた第２のクロック信号供
給ラインＹと、前記第１のクロック信号供給ラインＸ
の分岐ラインであり且つ第２のクロック信号供給ライン
Ｙの分岐点９７（図１８（ｂ），（ｃ）参照）よりも後
続側でグループ内の各段に対応した数だけ分岐した第１
の個別接続ラインＺ１，Ｚ２，…（図１８（ｂ），
（ｃ）参照、第１の個別接続ラインを総称するときは参
照符号Ｚで示す。）であって、前記グループ内の各段毎
の一方のクロック信号用入力端にそれぞれ接続されてい
る、そのような第１の個別接続ラインＺと、前記第２
のクロック信号供給ラインＹの分岐ラインであり且つグ
ループ内の各段に対応した数だけ分岐した第２の個別接
続ラインＪ１，Ｊ２，…（図１８（ｂ），（ｃ）参照、
第２の個別接続ラインを総称するときは参照符号Ｊで示
す。）であって、前記グループ内の各段毎の他方のクロ
ック信号用入力端にそれぞれ接続されている、そのよう
な第２の個別接続ラインＪと、から構成されている。
【００９０】なお、図１６及び図１８（ａ）に示すよう
に、シフトレジスタ９６を１段毎にグループ化する場合
には、第１の個別接続ラインＺ及び第２の個別接続ライ
ンＪに代えて、第１のクロック信号供給ラインＸが直接
に各段ＦＦの一方のクロック信号用入力端に接続され、
第２のクロック信号供給ラインＹが直接に各段ＦＦの他
方のクロック信号用入力端に接続されている。
【００９１】また、インバータＩＶｂを、シフトレジス
タ９６の各段ごとに設ける構成に対して、図１８
（ｂ），（ｃ）に示す複数段ごとに設ける構成の場合
は、トランジスタ数を削減できる利点がある。但し、１
グループ内の段数が増加するに連れて、複数段ごとに設
けられたインバータが充放電するべきシフトレジスタの
負荷容量が増加して、クロックスキューが増大するとい
う欠点を招く。従って、液晶表示パネルの大きさ、用途
等に応じて、シフトレジスタが安定に動作するクロック
スキューの範囲内で、適切な段数を選択すればよい。
【００９２】また、バッファ９１は、単相入力クロック
ＣＫがインバータＩＶａからなる負荷を駆動できるよう
に、電流能力を増大する目的で設けている。従って、単
相入力クロックＣＫの電流能力が予め十分大きい場合に
は、このバッファ９１を省略してもよい。
【００９３】上記実施の形態５は、画素信号側駆動回
路、走査側駆動回路のいずれにも適用することができ
る。
【００９４】〔第２発明群〕第２発明群は、シフトレジ
スタ自体が許容する最大クロックスキュー（最大許容ク
ロックスキュー）を大きくすることにより、フェイル現
象の発生を防止するものである。なお、シフトレジスタ
の最大許容クロックスキューを大きくする具体的な対策
としては、時定数を大きくして最大許容クロックスキ
ューを大きくすること、スレッショルド電圧を大きく
して最大許容クロックスキューを大きくすること、ス
キュー期間での入力電位の変化し始めるタイミングを遅
らせて最大許容クロックスキューを大きくすること、の
３種類に大別できる。
【００９５】以下に、具体例として、実施の形態６〜実
施の形態８を示して説明する。
【００９６】（実施の形態６）実施の形態６は、時定数
を大きくすることによりシフトレジスタが許容する最大
クロックスキューを大きくし、フェイル現象の発生を防
止するものである。
【００９７】図１９は実施の形態６に係る駆動回路の構
成を示す要部回路図であり、図２０はそのタイミングチ
ャートである。本実施の形態６では、シフトレジスタの
構成に特徴を有するものであり、従って、シフトレジス
タの回路構成についてのみ示すことにする。尚、上記し
たようにフェイル現象が生じるのはシフトレジスタの２
段目以降であるので、２段目の回路構成のみを示すこと
にする。但し、３段目以降も第２段目と同様の構成を有
する。
【００９８】本実施の形態６のシフトレジスタは、図１
のシフトレジスタと基本的には同様な構成を有する。即
ち、本実施の形態６に係るシフトレジスタの２段目は、
前段出力を入力する第１インバータ７１と、第１インバ
ータ７１の出力を入力し該第１インバータ７１の出力信
号を反転した反転信号をシフトレジスタの出力信号とし
て出力する第２インバータ７３と、第２インバータ７３
の入力側と出力側との間に介在し前記第２インバータ７
３とにより閉回路を構成する第３インバータ７４とを有
する。前記第１インバータ７１の出力側には、第１イン
バータ７１の出力を導通・遮断する第１スイッチング手
段としてのトランスファゲート７２が設けられている。
このトランスファゲート７２は、正相クロック信号Ａ及
び逆相クロック信号Ｂにより開閉制御される。また、前
記第３インバータ７４の出力側には、第３インバータ７
４の出力を導通・遮断する第３スイッチング手段として
のトランスファゲート７５が設けられている。このトラ
ンスファゲート７５は、正相クロック信号Ａ及び逆相ク
ロック信号Ｂにより開閉制御される。
【００９９】図２０（ａ），（ｂ）に示すように、２つ
のクロック信号ＡおよびＢがともにＬレベルとなるスキ
ュー期間Ｔｓでは、トランスファゲート７２の入力ノー
ドＣが図２０（ｃ）に示すようにＬレベルからＨレベル
に変化するので、トランスファゲート７２は出力ノード
ＤをＬレベルからＨレベルに反転させようとする。他
方、トランスファゲート７５はノードＤをＬレベルに保
持しようとするが、トランスファゲート７５のＮチャネ
ルトランジスタがまだＯＮ状態になっていないため保持
できない。したがって、図２０（ｄ）に示すように、ス
キュー期間Ｔｓの間にノードＤの電位は上昇し続ける。
そこで、本実施の形態６では、ノードＤの電位がインバ
ータ７３のスレッショルド電圧Ｖｔに達して出力が反転
する（したがってフェイルとなる）までの時間Ｔｔｈを
大きく、すなわちトランスファゲート７２がインバータ
７３のゲート容量を充放電するさいの時定数を大きくす
ることにより、最大許容クロックスキューを大きくする
ものである。
【０１００】具体的には、以下の(a) または(b) のいず
れか一方の構成若しくは両者の構成とする。尚、インバ
ータ７１，７４及びトランスファゲート７５をそれぞれ
構成するトランジスタのサイズは、１に設定されている
ものとする。
【０１０１】(a) 第１の構成 トランスファゲート７２のオン抵抗を大きくするため
に、トランスファゲート７２のトランジスタサイズをト
ランスファゲート７３と等しいかそれ以下に小さくす
る。
【０１０２】(b) 第２の構成 インバータ７３の入力容量を大きくするために、インバ
ータ７３のトランジスタサイズを周囲トランジスタ（イ
ンバータ７１，７４及びトランスファゲート７５の各ト
ランジスタ）より大きくするか、インバータ７３のゲー
トに補助容量を設ける。
【０１０３】但し、時定数の上限は、シフトレジスタの
動作周波数範囲内である。なぜなら、時定数が大きくな
り過ぎると、ノードＤの電位の変化が緩やか過ぎて、フ
ェイルが問題となるスキュー期間以外において、シフト
レジスタの動作周波数に追従できなくなり、却って正常
動作に支障が生じるからである。
【０１０４】上記(a) または(b) 、若しくは(a) 及び
(b) の構成により、図２０（ｄ）に示すように、ノード
Ｄの電位がインバータ７３のスレッショルド電圧Ｖｔに
達する時定数τが大きくなり、最大許容クロックスキュ
ーが大きくなり、フェイル現象の発生が防止される。以
下にその理由を詳述する。ノードＤの電位が、スキュー
期間Ｔｓ経過した時点でスレッショルド電圧Ｖｔに到達
するときの時定数をτｔと定義すると、時定数τ１が時
定数τｔより小さい場合には、図２０（ｄ）のラインＭ
１に示すようにノードＤの電位の上昇速度が大きく、ス
キュー期間Ｔｓ内にノードＤの電位がスレッショルド電
圧Ｖｔに到達してしまい、フェイル現象が生じる。尚、
このときの最大許容クロックスキューＴ１は、スキュー
期間Ｔｓよりも小さくなる。
【０１０５】一方、本実施の形態６のように、時定数τ
２が時定数τｔより大きい場合には、図２０（ｄ）のラ
インＭ２に示すようにノードＤの電位の上昇速度が緩や
かで、スキュー期間Ｔｓ内にノードＤの電位がスレッシ
ョルド電圧Ｖｔに到達せず、フェイル現象が発生しな
い。尚、このときの最大許容クロックスキューＴ２は、
スキュー期間Ｔｓよりも大きくなる。
【０１０６】ここで、図１に示す通常のシフトレジスタ
では、インバータ５１，５４及びトランスファゲート５
２，５５の各トランジスタサイズは１とされ、インバー
タ５３のトランジスタサイズは１．５〜２近辺に設定さ
れている。これは、シフトレジスタの設計に際しては、
面積が小さく、電力が少なくかつ動作周波数が高くなる
ようにトランジスタサイズを決定する。そして、面積、
電力面からトランジスタの最小単位はＷ／Ｌ＝１の正方
形状サイズを基本とする。尚、トランジスタの電流能力
が小さい場合には、最小単位をＷ／Ｌ＞１と設定する場
合もある。ここで、動作周波数を高めるためには、各段
の遅延時間を最小にすることと等価である。そして、シ
フトレジスタの動作は、インバータ５１及びトランスフ
ァゲート５２によるインバータ５３の駆動と、インバー
タ５４及びトランスファゲート５５によるインバータ５
３の駆動がある。この２つの駆動において、トランスフ
ァゲート５２，５５はこれを駆動するクロックドライバ
の制約（何百段もあるため、負荷が重い）から、そのト
ランジスタサイズは最小単位とされるのが普通であり、
トランスファゲート５２，５５のトランジスタサイズを
最小単位としても、この部分での遅延が小さいので周波
数面の影響は小さい。一方、インバータ５１，５４はイ
ンバータ５３のみが負荷なので、最小単位に設定され
る。インバータ５３はインバータ５４と次段のインバー
タが負荷となるのでそれに合わせてやや大きく、具体的
にはＷ／Ｌを最小単位の１〜２倍近辺に設定するのが、
前述の面積と電力と周波数での最適設定となる。このよ
うな設計上の観点から、通常のシフトレジスタでは、イ
ンバータ５１，５４及びトランスファゲート５２，５５
の各トランジスタサイズは１とされ、インバータ５３の
トランジスタサイズは最小単位の１〜２倍近辺に設定さ
れている。
【０１０７】従って、本実施の形態６のシフトレジスタ
は、図１の通常のシフトレジスタと比較すれば、インバ
ータ７３（図１のインバータ５３に相当する）のトラン
ジスタサイズを少なくとも最小単位の１〜２倍を超えた
値に設定する必要がある。
【０１０８】上記実施の形態６は、画像信号側駆動回
路、走査側駆動回路のいずれにも適用することができ
る。但し、走査側駆動回路に適用する場合の方が、画像
信号側駆動回路に適用する場合よりも、より効果的であ
る。なぜなら、走査側シフトレジスタのように動作速度
が遅いものは、トランジスタサイズＷ／Ｌを大幅にずら
すことができるからである。本発明者の実験によれば、
トランスファゲート７２のＷ／Ｌを１、インバータ５３
のＷ／Ｌを１００と大きくしても、１５．７５ｋＨｚの
動作可能であることを確認した。また、その時の許容ス
キューは１μｓと約１５倍増大した。信号側シフトレジ
スタに適用する場合、トランジスタの限界に近い周波数
で動作するので、走査側ほど自由度はない。本発明者の
実験によれば、トランスファゲート５１のＷ／Ｌを１、
インバータ５３のＷ／Ｌを１０としたとき、許容スキュ
ーは１２０ｎｓと倍増した。従って、画像信号側駆動回
路においても充分適用できることが実証された。
【０１０９】なお、以上はインバータ７１のＷ／Ｌを１
としたが、これを例えば０．５のようにして充電能力を
落としてもインバータ７３のＷ／Ｌを増大するのと同様
な効果があることは言うまでもない。
【０１１０】（実施の形態７）実施の形態７は、スレッ
ショルド電圧を大きくすることにより、シフトレジスタ
が許容する最大クロックスキューを大きくし、フェイル
現象の発生を防止するものである。
【０１１１】図２１は実施の形態７に係る駆動回路の要
部構成を示す回路図であり、図２２はその信号波形図で
ある。本実施の形態７では、シフトレジスタが許容する
最大クロックスキューを大きくするために、第２インバ
ータ７３のスイッチング動作時において、入力電圧が電
源電圧と接地電圧間で両者より離れるようにする。即
ち、インバータ７３のスレッショルド電圧の実効値を大
きくするものである。
【０１１２】具体的には、インバータ７３を図２１のバ
イアス素子を付加したインバータ７３Ａに置き換えるも
のである。すなわち、トランジスタ８１と接地電位との
間にバイアス素子８３を設け、トランジスタ８２と電源
電位との間にバイアス素子８４を設ける。これにより、
インバータ７３Ａのスレッショルド電圧が大きくなる。
従って、バイアス素子８３，８４のないインバータ７３
では、図２２（ｄ）に示すように、スキュー期間Ｔｓ期
間内にノードＤの電位がスレッショルド電圧Ｖｔ１に到
達し、フェイル現象が発生する。尚、このときの最大許
容クロックスキューＴ３は、スキュー期間Ｔｓよりも小
さい。
【０１１３】しかしながら、バイアス素子８３，８４を
設けたインバータ７３Ａでは、スレッショルド電圧が実
質的にＶｔ’（Ｖｔにバイアス素子によるバイアス電圧
を付加した電圧）となっているため、図２２（ｅ）に示
すように、スキュー期間Ｔｓ期間内にノードＤの電位が
スレッショルド電圧Ｖｔ’に到達せず、フェイル現象が
発生しない。尚、このときの最大許容クロックスキュー
Ｔ４は、スキュー期間Ｔｓよりも大きい。
【０１１４】こうして、ノードＤの電位がトランジスタ
８１あるいは８２をスイッチングする電位に達するまで
の時間が長くなるので、最大クロックスキューが大きく
なる。なお、バイアス素子としては、ＭＯＳダイオード
等で形成することができる。また、バイアス素子を設け
る代わりに、インバータを構成するトランジスタ８１お
よび８２のスレッショルド電圧を局所的に大きくしても
良い。
【０１１５】（実施の形態８）実施の形態８は、スキュ
ー期間での入力電位の変化し始めるタイミングを遅らせ
ることにより、シフトレジスタが許容する最大クロック
スキューを大きくし、フェイル現象の発生を防止するも
のである。
【０１１６】図２３は実施の形態８に係る駆動回路の要
部構成を示す回路図であり、図２４はそのタイミングチ
ャートである。この実施の形態８では、図１のシフトレ
ジスタの各段の間に遅延回路６６を設けたものである。
遅延回路６６としては、入出力において論理反転しない
偶数段インバータチェーン等が使用可能である。
【０１１７】図２４を参照して動作について説明する。
図２４（ａ），（ｂ）に示すように、２本のクロック信
号Ａ，ＢがＬレベルとなるスキュー期間Ｔｓにおいて、
２段目のラッチの入力ノードＣがＬレベルからＨレベル
に反転すると、出力ノードＤは入力ノードＣの変化の影
響を受け、ＬレベルからＨレベルへ反転しようとする。
すなわち、スキュー期間ＴｓにノードＤはノードＣの変
化に追従する。ノードＤの電位がインバータ５３のスレ
ッショルド電圧に達するまでの時間が最大許容クロック
スキューであるから、本実施の形態８のように、各段の
入力に遅延回路６６を設けることにより、ノードＣの変
化したがってノードＤの変化を時間的に遅らせ、最大許
容クロックスキューを大きくすることが可能である。即
ち、遅延回路６６がない場合には、図２４（ｃ）に示す
ラインＮ１でノードＣが上昇し、これに追従してノード
Ｄが図２４（ｄ）に示すラインｍ１で上昇する。従っ
て、スキュー期間Ｔｓ内でスレッショルド電圧Ｖｔに到
達し、フェイル現象が発生する。しかしながら、本実施
の形態８のように遅延回路６６を設けると、ノードＣの
上昇開始時点が図２４（ｃ）に示すラインＮ２のように
遅れる。従って、ノードＣに追従してノードＤもまた上
昇開始時点が図２１（ｄ）に示すラインｍ２のように遅
れる。そのため、スキューＴｓ期間内にスレッショルド
電圧Ｖｔに到達せず、フェイル現象が発生しない。尚、
最大許容クロックスキューはＴ５からＴ６に変化したこ
とになる。よって、遅延回路６６を設けることによって
もまた上記実施の形態６，７と同様に最大許容クロック
スキューを大きくして、フェイル現象の発生を防止する
ことができる。
【０１１８】（その他の事項） （１）上記実施の形態１〜８では、シフトレジスタはト
ランスファゲート型シフトレジスタであったけれども、
クロックドＣ−ＭＯＳインバータ型のシフトレジスタで
あってもよい。
【０１１９】（２）また、上記実施の形態１又は２を走
査側駆動回路とし、画像信号側駆動回路は上記実施の形
態３〜８の何れかとした液晶表示パネルの駆動回路を構
成してもよい。また、画像信号側駆動回路及び走査側駆
動回路について、上記実施の形態３〜８の駆動回路を任
意に組み合わせて液晶表示パネルの駆動回路を構成する
ようにしてもよい。
【０１２０】（３）上記実施の形態１〜８では、液晶表
示パネルの駆動回路について説明したけれども、本発明
はこれに限定されるものではなく、多結晶シリコン半導
体層により構成されスタート入力信号を正相・逆相の２
つのクロック信号で時間移動を行うシフトレジスタを有
する動作回路のすべてに適用することができる。
【０１２１】（４）本発明は、多結晶シリコン半導体層
により構成された動作回路であれば、シフトレジスタに
限らず、正相クロック信号と逆相クロック信号とを入力
して所定の動作を行う例えばフリップフロップ等の論理
回路を有する動作回路にも広く適用することが可能であ
る。
【０１２２】
【発明の効果】以上のように本発明によれば、多結晶シ
リコン半導体層から構成される動作回路及びその動作回
路を用いた液晶表示パネルの内蔵駆動回路において、シ
フトレジスタを駆動する正相・逆相の２本のクロック信
号のスキューに起因したフェイル現象の発生を防止し、
誤動作のない安定な回路動作が実現できる。また、これ
により、外部タイミング回路からは単相クロック信号の
みを入力すればよいので、外部タイミング回路との接続
本数を低減できる。更に、クロックスキューに起因した
フェイル現象の発生防止により、上記タイミング回路を
内蔵化することができる。従って、動作回路を備えた装
置あるいは液晶表示パネルの小型化・薄型化を実現でき
る。
【０１２３】また本発明の各々については、個別的に以
下の効果も奏する。
【０１２４】（１）第１発明群の効果 (a) 多結晶シリコン半導体層で構成された液晶表示パネ
ルの内蔵駆動回路に対して、単相クロックを入力して内
部で正相・逆相の２つのクロック信号を生成するさいの
スキューを低減するため、最大許容クロックスキューの
小さなシフトレジスタにおいても安定動作を可能にする
という効果がある。
【０１２５】(b) 単相化（単相クロック信号を入力し
て、正相・逆相の２つのクロック信号を生成すること）
により、外部タイミング回路と表示パネルとの接続本数
が減少できるだけでなく、従来の単結晶シリコンＬＳＩ
の外部タイミング回路と互換性を有するという効果があ
る。
【０１２６】(c) クロック信号を特定信号によりラッチ
する構成は、走査側シフトレジスタの低速クロックに対
して適用でき、ラッチパルス信号を新たに設けなくと
も、画像信号側シフトレジスタの入出力信号を利用でき
るため、簡単な回路付加により実現可能である。
【０１２７】(d) インバータチェーンを用いる構成は、
その回路構成が簡単で、容易に単相化が可能であるばか
りではなく、画像信号側の高速クロックに対しても適用
でき、応用範囲が広いという効果がある。
【０１２８】(e)シフトレジスタの各段毎ないしは複数
段毎に設けられたインバータにより逆相クロック信号を
形成する構成は、単相化が可能であることに加えて、簡
単な回路付加で実現できるばかりでなく、画像信号側の
高速クロック信号に対しても適用でき、応用範囲が広い
という効果がある。
【０１２９】（２）第２発明群の効果 (a) 時定数を大きくする構成は、駆動回路自体が許容す
る入力クロックのスキュー（最大許容クロックスキュ
ー）を大きくすることを意味する。従って、ある程度ク
ロックスキューが大きくても、安定動作を保証すること
が可能であり、そのため、該駆動回路を内蔵した液晶表
示パネルの品質を向上するという効果がある。
【０１３０】更に、時定数を大きくすることはトランジ
スタサイズ設計により容易に実現できるので、最大許容
クロックスキューの制御が容易である。
【０１３１】(b) 第２インバータのスレッショルド電
圧の実効値を大きくする構成は、上記第２発明群の効果
に加えて、トランジスタのスレッショルド電圧をより小
さくするという近年の駆動回路の要請傾向に適合できる
という効果がある。
【０１３２】(c) シフトレジスタの各段の間に遅延回
路を挿入する構成は、上記第２発明群の効果に加えて、
最大許容クロックスキューを大きくしようとする分だけ
遅延回路を挿入するだけで良いので、最大許容クロック
スキューの制御性が高く、設計自由度が大きいという効
果がある。
【図面の簡単な説明】
【図１】典型的なトランスファゲート型シフトレジスタ
の構成図である。
【図２】トランスファゲートの構成図である。
【図３】図１の構成のシフトレジスタにおいて、クロッ
ク信号Ａ，Ｂの間にスキューが存在しない場合のタイミ
ングチャートである。
【図４】図１の構成のシフトレジスタにおいて、クロッ
ク信号Ａ，Ｂの間にスキューが存在する場合のタイミン
グチャートである。
【図５】スキューに起因したフェイル現象の発生を説明
するため波形図である。
【図６】実施の形態１に係る内蔵駆動回路の全体構成図
である。
【図７】実施の形態１における走査側駆動回路の具体的
な構成を示す回路図である。
【図８】実施の形態１における走査側駆動回路のスキュ
ー低減動作を説明するためのタイミングチャートであ
る。
【図９】実施の形態２に係る内蔵駆動回路の全体構成図
である。
【図１０】実施の形態２における走査側駆動回路のスキ
ュー低減動作を説明するためのタイミングチャートであ
る。
【図１１】ラッチパルス信号のラッチのタイミングを説
明するため図である。
【図１２】出力信号Ｑｎの遅延を得るための他の構成を
示す図である。
【図１３】実施の形態３に係る駆動回路の要部構成を示
す回路図である。
【図１４】インバータチェーン回路における、トランジ
スタサイズの増幅率ｋとインバータチェーン回路の入出
力遅延時間との関係を示す図である。
【図１５】実施の形態４に係る駆動回路の要部構成を示
す回路図である。
【図１６】実施の形態５に係る駆動回路の要部構成を示
す回路図である。
【図１７】インバータの充放電動作を説明するための図
である。
【図１８】実施の形態５に係る駆動回路の他の変形例を
示す図である。
【図１９】実施の形態６に係る駆動回路の構成を示す要
部回路図である。
【図２０】実施の形態６に係る駆動回路のスキュー期間
での動作を説明するための波形図である。
【図２１】実施の形態７に係る駆動回路の要部構成を示
す回路図である。
【図２２】実施の形態７に係る駆動回路のスキュー期間
での動作を説明するための波形図である。
【図２３】実施の形態８に係る駆動回路の要部構成を示
す回路図である。
【図２４】実施の形態８に係る駆動回路のスキュー期間
での動作を説明するための波形図である。
【図２５】従来例の駆動回路の全体構成図である。
【図２６】従来例の駆動回路の全体構成図である。
【図２７】従来例に係る駆動回路の要部構成を示す回路
図である。
【符号の説明】
１：表示部 ５：走査側駆動回路 ６：画像信号側駆動回路 ７：外部タイミング回路 ８：液晶表示パネル １０：走査側シフトレジスタ １２：画像信号側シフトレジスタ １４：アナログスイッチ １６ａ：第１ラッチ回路 １６ｂ：第２ラッチ回路 ２１：第１インバータチェーン回路 ２２：第２インバータチェーン回路 ２３，３５：シフトレジスタ ３２，６６：遅延回路 Ａ，Ｂ，ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４，ＣＫ５，Ｃ
Ｋ６，ＣＫ７，ＣＫ８：正相・逆相クロック信号 ３１，５１，５３，５４，５８，５９，６０，７１，７
３，７３Ａ，７４，ＩＶａ１，ＩＶａ２，…，ＩＶｂ
１，ＩＶｂ２，…，：インバータ ５２，５５，５６，５７，７２，７５：トランスファゲ
ート ８３，８４：バイアス素子 Ｘ１，Ｘ２，… ：第１のクロック信号供給ライン Ｙ１，Ｙ２，… ：第２のクロック信号供給ライン ＦＦ１，ＦＦ２，…：シフトレジスタを構成する各段 Ｚ１，Ｚ２，…：第１の個別接続ライン Ｊ１，Ｊ２，…：第２の個別接続ライン

Claims (49)

    【特許請求の範囲】
  1. 【請求項１】 基板上に形成された多結晶シリコン半導
    体層により構成される動作回路であって、正相クロック
    信号と逆相クロック信号とを入力して所定の動作を行う
    論理回路を有する、そのような動作回路において、 クロックスキューが存在する正相・逆相の２つのクロッ
    ク信号を入力し、クロックスキューが殆ど存在しない正
    相・逆相の２つのクロック信号を前記論理回路に出力す
    るクロックスキュー低減手段を備えたことを特徴する動
    作回路。
  2. 【請求項２】 前記論理回路が、スタート入力信号を正
    相・逆相の２つのクロック信号で時間移動を行うシフト
    レジスタであることを特徴とする請求項１記載の動作回
    路。
  3. 【請求項３】 基板上に形成された多結晶シリコン半導
    体層により構成される動作回路であって、正相クロック
    信号と逆相クロック信号とスタート信号とを入力信号と
    し前記スタート入力信号を前記正相・逆相の２つのクロ
    ック信号で時間移動を行うシフトレジスタを有する、そ
    のような動作回路において、 クロックスキューが存在する正相・逆相の２つのクロッ
    ク信号のうちの一方のクロック信号を、該クロック信号
    の周期と等しいか又はより小さい周期を有するラッチパ
    ルス信号によりラッチして前記シフトレジスタに出力す
    る第１ラッチ回路と、 クロックスキューが存在する正相・逆相の２つのクロッ
    ク信号のうちの他方のクロック信号を、前記ラッチパル
    ス信号によりラッチして前記シフトレジスタに出力する
    第２ラッチ回路と、 を備え、 前記正相・逆相の２つのクロック信号が逆極性となるタ
    イミングで、前記第１及び第２ラッチ回路がラッチ動作
    を行うことを特徴とする動作回路。
  4. 【請求項４】 単相クロック信号を入力して、前記クロ
    ックスキューが存在する正相・逆相の２つのクロック信
    号を生成し、前記一方のクロック信号を前記第１ラッチ
    回路に出力すると共に、前記他方のクロック信号を前記
    第２ラッチ回路に出力する回路を備えた請求項３記載の
    動作回路。
  5. 【請求項５】 基板上に形成された多結晶シリコン半導
    体層により構成される第１動作回路であって、正相クロ
    ック信号と逆相クロック信号とスタート信号とを入力信
    号とし前記スタート入力信号を前記正相・逆相の２つの
    クロック信号で時間移動を行うシフトレジスタを有す
    る、そのような第１動作回路と、 前記基板上に形成された多結晶シリコン半導体層により
    構成される第２動作回路であって、正相クロック信号と
    逆相クロック信号とスタート信号とを入力信号とし、前
    記スタート入力信号を前記正相・逆相の２つのクロック
    信号で時間移動を行うシフトレジスタを有する、そのよ
    うな第２動作回路と、 を備えた動作回路において、 前記第１動作回路が、 クロックスキューが存在する正相・逆相の２つのクロッ
    ク信号のうちの一方のクロック信号を、前記第２動作回
    路に関する特定信号であって且つ第１動作回路のクロッ
    ク信号の周期と等しいか又はより小さい周期を有するラ
    ッチパルス信号によりラッチして前記第１動作回路のシ
    フトレジスタに出力する第１ラッチ回路と、 クロックスキューが存在する正相・逆相の２つのクロッ
    ク信号のうちの他方のクロック信号を、前記ラッチパル
    ス信号によりラッチして前記第１動作回路のシフトレジ
    スタに出力する第２ラッチ回路と、 を備え、 前記正相・逆相の２つのクロック信号が逆極性となるタ
    イミングで、前記第１及び第２ラッチ回路がラッチ動作
    を行うことを特徴とする動作回路。
  6. 【請求項６】 前記ラッチパルス信号が前記第２動作回
    路のシフトレジスタを駆動するためのクロック信号であ
    る請求項５記載の動作回路。
  7. 【請求項７】 前記ラッチパルス信号が前記第２動作回
    路のシフトレジスタ用スタート信号である請求項５記載
    の動作回路。
  8. 【請求項８】 前記ラッチパルス信号が前記第２動作回
    路のシフトレジスタの途中段または終段から出る信号で
    ある請求項５記載の動作回路。
  9. 【請求項９】 前記第１動作回路には、 単相クロック信号を入力して、前記クロックスキューが
    存在する正相・逆相の２つのクロック信号を生成し、前
    記一方のクロック信号を前記第１ラッチ回路に出力する
    と共に、前記他方のクロック信号を前記第２ラッチ回路
    に出力する回路が、備えられていることを特徴とする請
    求項５乃至８のいずれかに記載の動作回路。
  10. 【請求項１０】 前記第２動作回路が、第１動作回路が
    形成されている基板とは異なる別基板上に形成された単
    結晶シリコン半導体層により構成されたものであること
    を特徴とする請求項５記載の動作回路。
  11. 【請求項１１】 前記ラッチパルス信号が前記第２動作
    回路のシフトレジスタを駆動するためのクロック信号で
    ある請求項１０記載の動作回路。
  12. 【請求項１２】 前記ラッチパルス信号が前記第２動作
    回路のシフトレジスタ用スタート信号である請求項１０
    記載の動作回路。
  13. 【請求項１３】 前記ラッチパルス信号が前記第２動作
    回路のシフトレジスタの途中段または終段から出る信号
    である請求項１０記載の動作回路。
  14. 【請求項１４】 前記第１動作回路には、 単相クロック信号を入力して、前記クロックスキューが
    存在する正相・逆相の２つのクロック信号を生成し、前
    記一方のクロック信号を前記第１ラッチ回路に出力する
    と共に、前記他方のクロック信号を前記第２ラッチ回路
    に出力する回路が、備えられていることを特徴とする請
    求項１０乃至１３のいずれかに記載の動作回路。
  15. 【請求項１５】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、正相クロッ
    ク信号と逆相クロック信号とスタート信号とを入力信号
    とし前記スタート入力信号を前記正相・逆相の２つのク
    ロック信号で時間移動を行うシフトレジスタを有する、
    そのような動作回路において、 複数のインバータが直列に接続されて構成された第１イ
    ンバータチェーン回路であって、単相クロック信号を入
    力し、単相クロック信号と同位相の正相クロック信号を
    生成し、この正相クロック信号を前記シフトレジスタに
    与える、そのような第１インバータチェーン回路と、 複数のインバータが直列に接続されて構成され、かつ、
    インバータの接続段数が前記第１インバータチェーン回
    路のインバータの接続段数と１だけ異なる第２のインバ
    ータチェーン回路であって、単相クロック信号を入力
    し、単相クロック信号が反転した逆相クロック信号を生
    成し、この逆相クロック信号を前記シフトレジスタに与
    える、そのような第２インバータチェーン回路と、 を有し、 前記第１及び第２インバータチェーン回路の各初段のイ
    ンバータ同士のトランジスタサイズが同一で、終段のイ
    ンバータ同士のトランジスタサイズが、同一であり、か
    つ、隣接するインバータ間のトランジスタサイズの増加
    率が一定であり、更に、インバータチェーンの遅延時間
    が最小となる偶数段と奇数段の組み合わせに、第１及び
    第２インバータチェーン回路の各インバータの段数が設
    定されていることを特徴とする動作回路。
  16. 【請求項１６】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、正相クロッ
    ク信号と逆相クロック信号とスタート信号とを入力信号
    とし前記スタート入力信号を前記正相・逆相の２つのク
    ロック信号で時間移動を行うシフトレジスタを有する、
    そのような動作回路において、 単相クロック入力信号を反転して逆相クロック信号を前
    記シフトレジスタに出力するインバータと、 前記単相クロック信号を入力し、単相クロック信号と同
    相で、かつ、前記逆相クロック信号と位相差が殆どない
    ように予め定めた遅延時間だけ遅延させて前記シフトレ
    ジスタに出力する遅延回路と、 を備えたことを特徴とする動作回路。
  17. 【請求項１７】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、正相クロッ
    ク信号と逆相クロック信号とスタート信号とを入力信号
    とし前記スタート入力信号を前記正相・逆相の２つのク
    ロック信号で時間移動を行うシフトレジスタを有する、
    そのような動作回路において、 前記シフトレジスタを構成する各段を複数のグループに
    区分けし、 各グループ毎に、 正相・逆相の２つのクロック信号のうちの一方のクロッ
    ク信号を供給する第１のクロック信号供給ラインと、 前記第１のクロック信号供給ラインの分岐ラインであ
    り、途中にインバータを備え、正相・逆相の２つのクロ
    ック信号のうちの他方のクロック信号を供給する第２の
    クロック信号供給ラインと、 前記第１のクロック信号供給ラインの分岐ラインであ
    り、且つ、第２のクロック信号供給ラインの分岐点より
    も後続側でグループ内の各段に対応した数だけ分岐した
    第１の個別接続ラインであって、前記グループ内の各段
    毎の一方のクロック信号用入力端にそれぞれ接続されて
    いる、そのような第１の個別接続ラインと、 前記第２のクロック信号供給ラインの分岐ラインであ
    り、且つ、グループ内の各段に対応した数だけ分岐した
    第２の個別接続ラインであって、前記グループ内の各段
    毎の他方のクロック信号用入力端にそれぞれ接続されて
    いる、そのような第２の個別接続ラインと、 を設けたことを特徴とする動作回路。
  18. 【請求項１８】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、正相クロッ
    ク信号と逆相クロック信号とスタート信号とを入力信号
    とし前記スタート入力信号を前記正相・逆相の２つのク
    ロック信号で時間移動を行うシフトレジスタを有する、
    そのような動作回路において、 前記シフトレジスタを構成する各段毎に、 正相・逆相の２つのクロック信号のうちの一方のクロッ
    ク信号を供給する第１のクロック信号供給ラインと、 前記第１のクロック信号供給ラインの分岐ラインであ
    り、途中にインバータを備え、正相・逆相の２つのクロ
    ック信号のうちの他方のクロック信号を供給する第２の
    クロック信号供給ラインと、 を設けたことを特徴とする動作回路。
  19. 【請求項１９】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、クロックス
    キューが存在する正相・逆相の２つのクロック信号を入
    力して所定の動作を行う論理回路を有する、そのような
    動作回路において、 前記論理回路が、論理回路が許容する最大クロックスキ
    ューを大きくする手段を備えていることを特徴とする動
    作回路。
  20. 【請求項２０】 前記論理回路が、スタート入力信号を
    正相・逆相の２つのクロック信号で時間移動を行うシフ
    トレジスタであることを特徴とする請求項１９記載の動
    作回路。
  21. 【請求項２１】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、スキューが
    存在する正相・逆相の２つのクロック信号とスタート信
    号とを入力信号とし前記スタート入力信号を前記正相・
    逆相の２つのクロック信号で時間移動を行うシフトレジ
    スタを有する、そのような動作回路において、 前記シフトレジスタの少なくとも２段目以降が、 前段出力を入力する第１インバータであって、正相クロ
    ック信号及び逆相クロック信号により開閉制御され、第
    １インバータの出力を導通・遮断する第１スイッチング
    手段を含む、そのような第１インバータと、 第１インバータの出力を入力し該第１インバータの出力
    信号を反転した反転信号を、シフトレジスタの出力信号
    として出力する第２インバータと、 第２インバータの入力側と出力側との間に介在し、前記
    第２インバータとにより閉回路を構成する第３インバー
    タであって、正相クロック信号及び逆相クロック信号に
    より開閉制御され、第３インバータの出力を導通・遮断
    する第３スイッチング手段を含む、そのような第３イン
    バータと、 前記第１スイッチング手段のオン抵抗と前記第２インバ
    ータの入力容量とによって規定される時定数を、シフト
    レジスタの動作周波数範囲内で大きくして、第２インバ
    ータの入力電位がスキュー期間内に第２インバータのス
    レッショルド電圧に到達させないようにする時定数増加
    手段と、 を備えたことを特徴とする動作回路。
  22. 【請求項２２】 前記第１スイッチング手段がトランス
    ファゲートであり、前記時定数増加手段が前記第１スイ
    ッチング手段としてのトランスファゲートのトランジス
    タサイズを小さくすることである請求項２１記載の動作
    回路。
  23. 【請求項２３】 前記時定数増加手段が前記第２インバ
    ータの入力容量を大きくすることにより時定数を大きく
    することである請求項２１記載の動作回路。
  24. 【請求項２４】 前記第１スイッチング手段及び第３ス
    イッチング手段がトランスファゲートである請求項２１
    記載の動作回路。
  25. 【請求項２５】 前記第１インバータ及び前記第３イン
    バータがクロックドインバータである請求項２１記載の
    動作回路。
  26. 【請求項２６】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、スキューが
    存在する正相・逆相の２つのクロック信号とスタート信
    号とを入力信号とし前記スタート入力信号を前記正相・
    逆相の２つのクロック信号で時間移動を行うシフトレジ
    スタを有する、そのような動作回路において、 前記シフトレジスタの少なくとも２段目以降が、 前段出力を入力する第１インバータであって、正相クロ
    ック信号及び逆相クロック信号により開閉制御され、第
    １インバータの出力を導通・遮断する第１スイッチング
    手段を含む、そのような第１インバータと、 第１インバータの出力を入力し該第１インバータの出力
    信号を反転した反転信号を、シフトレジスタの出力信号
    として出力する第２インバータと、 第２インバータの入力ラインと出力ラインとの間に介在
    し、前記第２インバータとにより閉回路を構成する第３
    インバータであって、正相クロック信号及び逆相クロッ
    ク信号により開閉制御され、第３インバータの出力を導
    通・遮断する第３スイッチング手段を含む、そのような
    第３インバータと、 前記第２インバータのスレッショルド電圧の実効値を大
    きくして、第２インバータの入力電位がスキュー期間内
    に第２インバータのスレッショルド電圧に到達させない
    ようにするスレッショルド電圧実効値増加手段と、 を備えたことを特徴とする動作回路。
  27. 【請求項２７】 前記第１スイッチング手段及び第３ス
    イッチング手段がトランスファゲートである請求項２６
    記載の動作回路。
  28. 【請求項２８】 前記第１インバータ及び前記第３イン
    バータがクロックドインバータである請求項２６記載の
    動作回路。
  29. 【請求項２９】 前記スレッショルド電圧実効値増加手
    段が、第２インバータを構成するトランジスタのスレッ
    ショルド電圧を電源電圧と接地電圧間で両者より離れる
    よう設定したことである請求項２６記載の動作回路。
  30. 【請求項３０】 前記スレッショルド電圧実効値増加手
    段が、前記第２インバータを構成するＰチャネルトラン
    ジスタのソースと電源電圧間にバイアス素子を設け、前
    記第２インバータを構成するＮチャネルトランジスタの
    ソースと接地電圧間にバイアス素子を設けたことである
    請求項２６記載の動作回路。
  31. 【請求項３１】 基板上に形成された多結晶シリコン半
    導体層により構成される動作回路であって、スキューが
    存在する正相・逆相の２つのクロック信号とスタート信
    号とを入力信号とし前記スタート入力信号を前記正相・
    逆相の２つのクロック信号で時間移動を行うシフトレジ
    スタを有する、そのような動作回路において、 前記シフトレジスタの各段の間に遅延回路を設けたこと
    を特徴とする動作回路。
  32. 【請求項３２】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路及び前記画像信号側駆動回路が、共
    に請求項１記載の動作回路で構成されていることを特徴
    とする液晶表示パネルの内蔵駆動回路。
  33. 【請求項３３】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路及び前記画像信号側駆動回路が、共
    に請求項１９記載の動作回路で構成されていることを特
    徴とする液晶表示パネルの内蔵駆動回路。
  34. 【請求項３４】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項３又は４記載の動作回路で
    構成されていることを特徴とする液晶表示パネルの内蔵
    駆動回路。
  35. 【請求項３５】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項３又は４記載の動作回
    路で構成されていることを特徴とする液晶表示パネルの
    内蔵駆動回路。
  36. 【請求項３６】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 請求項５乃至９の何れかに記載の動作回路を備え、前記
    走査側駆動回路が前記動作回路における第１動作回路で
    構成され、前記画像信号側駆動回路が前記動作回路にお
    ける第２動作回路で構成されていることを特徴とする液
    晶表示パネルの内蔵駆動回路。
  37. 【請求項３７】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 請求項１０乃至１４の何れかに記載の動作回路を備え、
    前記走査側駆動回路が前記動作回路における第１動作回
    路で構成され、前記画像信号側駆動回路が前記動作回路
    における第２動作回路で構成されていることを特徴とす
    る液晶表示パネルの内蔵駆動回路。
  38. 【請求項３８】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項１５記載の動作回路で構成
    されていることを特徴とする液晶表示パネルの内蔵駆動
    回路。
  39. 【請求項３９】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項１６記載の動作回路で構成
    されていることを特徴とする液晶表示パネルの内蔵駆動
    回路。
  40. 【請求項４０】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項１７又は１８記載の動作回
    路で構成されていることを特徴とする液晶表示パネルの
    内蔵駆動回路。
  41. 【請求項４１】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項２１乃至２５の何れかに記
    載の動作回路で構成されていることを特徴とする液晶表
    示パネルの内蔵駆動回路。
  42. 【請求項４２】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項２６乃至３０の何れかに記
    載の動作回路で構成されていることを特徴とする液晶表
    示パネルの内蔵駆動回路。
  43. 【請求項４３】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記走査側駆動回路が請求項３１記載の動作回路で構成
    されていることを特徴とする液晶表示パネルの内蔵駆動
    回路。
  44. 【請求項４４】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項１５記載の動作回路で
    構成されていることを特徴とする液晶表示パネルの内蔵
    駆動回路。
  45. 【請求項４５】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項１６記載の動作回路で
    構成されていることを特徴とする液晶表示パネルの内蔵
    駆動回路。
  46. 【請求項４６】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項１７又は１８記載の動
    作回路で構成されていることを特徴とする液晶表示パネ
    ルの内蔵駆動回路。
  47. 【請求項４７】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項２１乃至２５の何れか
    に記載の動作回路で構成されていることを特徴とする液
    晶表示パネルの内蔵駆動回路。
  48. 【請求項４８】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項２６乃至３０の何れか
    に記載の動作回路で構成されていることを特徴とする液
    晶表示パネルの内蔵駆動回路。
  49. 【請求項４９】 液晶表示部が形成された基板と同一基
    板上に形成された走査側駆動回路及び画像信号側駆動回
    路とを備えた液晶表示パネルの内蔵駆動回路において、 前記画像信号側駆動回路が請求項３１記載の動作回路で
    構成されていることを特徴とする液晶表示パネルの内蔵
    駆動回路。
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