CN100539193C - Tft阵列衬底、其制造方法以及显示装置 - Google Patents

Tft阵列衬底、其制造方法以及显示装置 Download PDF

Info

Publication number
CN100539193C
CN100539193C CNB2007101102680A CN200710110268A CN100539193C CN 100539193 C CN100539193 C CN 100539193C CN B2007101102680 A CNB2007101102680 A CN B2007101102680A CN 200710110268 A CN200710110268 A CN 200710110268A CN 100539193 C CN100539193 C CN 100539193C
Authority
CN
China
Prior art keywords
nesa coating
tft array
array substrate
etching
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2007101102680A
Other languages
English (en)
Other versions
CN101087004A (zh
Inventor
柴田英次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101087004A publication Critical patent/CN101087004A/zh
Application granted granted Critical
Publication of CN100539193C publication Critical patent/CN100539193C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供一种具有优良特性的TFT阵列衬底、其制造方法以及使用该衬底的显示装置。本发明的一个实施方式的TFT阵列衬底是具有配置在源极区域(41)和漏极区域(42)之间的沟道区域(43)的TFT阵列衬底，包括形成在衬底(1)上的栅电极(2)、以履盖栅电极(2)的方式形成的栅极绝缘膜(3)、隔着栅极绝缘膜(3)设置在栅电极(2)上的半导体层(30)、具有设置在半导体层(30)的源极区域(41)上的金属膜的源电极(6)、具有设置在半导体层(30)的漏极区域(42)上的金属膜的漏电极(7)、配置在源电极(6)与源极区域(41)之间以及漏电极(7)和漏极区域(42)之间的透明导电膜(10)，半导体层(30)的从透明导电膜(10)露出的部分的剖面是正锥形形状。

Description

TFT阵列衬底、其制造方法以及显示装置
技术领域
本发明涉及TFT阵列衬底、其制造方法以及使用该衬底的显示装置。
背景技术
在显示装置用的TFT有源矩阵阵列(active matrix array)衬底(以下记为TFT阵列衬底)中，存在将使用非晶硅(Amorphous Silicon，以下记为a-Si)的薄膜晶体管(以下记为TFT：Thin Filmed Transistor)用作开关(switching)元件的情况。一般使用五次光刻步骤(照相制版步骤)制造该TFT阵列衬底。在专利文献1中公开了现有例的一例。图6是表示专利文献1的TFT阵列衬底的TFT部分的图，是表示一般的TFT剖面结构的剖面图。
在图6所示的TFT阵列衬底中配置有绝缘衬底21、栅电极22、栅绝缘膜23、半导体有源膜24、欧姆接触(ohmic contact)膜25、源电极26、漏电极27、钝化膜28及像素电极29。绝缘衬底21由玻璃(glass)衬底等形成。栅电极22例如由Cr膜等形成。栅极绝缘膜23例如由氮化硅(Silicon Nitride：以下记为SiN)形成。半导体有源膜24是a-Si膜。欧姆接触膜25是掺杂有(doping)得到半导体有源膜24与上部金属的欧姆接触用的磷(phosphorus)的n型a-Si膜。由该半导体有源膜24和欧姆接触膜25形成半导体区域，有时也将这二者总称为半导体层。源电极26和漏电极27例如由Cr膜等形成。像素电极29例如由作为铟(indium)和锡(tin)的氧化物的ITO(Indium Tin Oxide：铟锡氧化物)形成。在专利文献1中公开了如下技术：为了提高显示装置的生产率，执行五次TFT阵列衬底的光刻(photolithography：光刻)步骤，由此，减少制造步骤数。
此外，在专利文献2中公开了涉及TFT阵列衬底的技术。在专利文献2中，示出了防止电特性分散的的结构(未图示)。由于覆盖源电极和漏电极的钝化膜的附着(hang)形状，导致向TFT施加负载。在专利文献2中，防止由该负载导致的TFT的电特性的分散。在专利文献2中，在形成半导体层的图形(pattern)后，在下一层(layer)步骤中形成ITO膜、源电极以及漏电极用的金属膜。ITO膜设置在源电极以及漏电极和半导体层之间。并且，以与半导体层上的源电极和漏电极端相比露出到沟道区域侧的方式，错开地配置ITO膜。由此，缓和了从源电极和漏电极到半导体层的台阶差，得到钝化膜非附着的效果。
专利文献1  特许第3234168号公报
专利文献2  特开2000-101091号公报
但是，发明人发现在现有技术中存在以下的技术问题。一般地，栅电极、源电极和漏电极用的金属膜的构图使用利用刻蚀液的湿法刻蚀。近年来，随着图形尺寸的微细化，利用使用刻蚀气体的干法刻蚀的构图(patterning)在增加。但是，在对源电极和漏电极使用由含有氯原子或氟原子的卤素气体(halogen gas)进行刻蚀的金属膜的情况下，会产生以下的问题。进行源电极和漏电极的刻蚀时，在含有氯原子或氟原子的卤素气体中，与基底的半导体层的刻蚀的选择比很差。因此，将半导体层过刻蚀(over etching)至形成沟道的部分。因此，半导体层内的沟道挖入量变得不均匀，产生TFT的电特性不稳定的问题。因此，不能容易地使用干法刻蚀，妨碍图形尺寸的微细化。
为了解决这个问题，也有在作为沟道区域的半导体层上设置利用氧化膜的刻蚀停止膜的情况。但是，在这种情况下，会增加一次光刻步骤，再次产生生产效率不佳的问题。
发明内容
本发明着眼于上述问题，其目的在于提供一种具有优良特性的TFT阵列衬底、其制造方法以及使用该衬底的显示装置。
本发明的第一实施方式的TFT阵列衬底是具有配置在源极区域和漏极区域之间的沟道区域的TFT阵列衬底，其包括形成在衬底上的栅电极、以覆盖所述栅电极的方式形成的栅极绝缘膜、隔着所述栅极绝缘膜设置在所述栅电极上的半导体层、具有设置在所述半导体层的源极区域上的金属膜的源电极、具有设置在所述半导体层的漏极区域上的金属膜的漏电极、和配置在所述源电极与源极区域之间以及所述漏电极与漏极区域之间的透明导电膜，从所述半导体层的所述透明导电膜露出的部分的剖面是正锥形形状。
本发明的第二实施方式的TFT阵列衬底的制造方法，是具有配置在源极区域和漏极区域之间的沟道区域的TFT阵列衬底的制造方法，该方法包括如下步骤：在衬底上形成栅电极；在所述栅电极上连续地形成栅极绝缘膜、半导体层以及透明导电膜；使用形成在所述透明导电膜上的第一光致抗蚀剂图形将该透明导电膜刻蚀为岛状；使用所述的第一光致抗蚀剂图形和所述的透明导电膜的叠层掩膜，刻蚀所述半导体层；在除去所述第一光致抗蚀剂图形并且在包括所述透明导电膜的衬底上形成金属膜之后，使用第二光致抗蚀剂图形对该金属膜进行干法刻蚀，在该透明导电膜上形成源电极和漏电极；对形成在所述半导体层的沟道区域上的所述透明导电膜进行刻蚀；形成沟道区域。
按照本发明，根据如上所述的结构，可以提供一种具有优良特性的TFT阵列衬底、其制造方法以及使用该衬底的显示装置。
附图说明
图1是表示实施方式1的TFT阵列衬底的结构的平面图。
图2是实施方式1的TFT阵列衬底的制造步骤剖面图。
图3是表示本发明的半导体层的锥形形状的剖面图。
图4是实施方式2的TFT阵列衬底的制造步骤剖面图。
图5是实施方式3的TFT阵列衬底的制造步骤剖面图。
图6是现有技术的TFT阵列衬底的剖面图。
具体实施方式
以下将说明本发明的优选实施方式。为了使说明明确，适当地对以下的记载和附图进行了省略和简化。此外，为了使说明明确，根据需要省略了重复说明。
实施方式1
首先，使用图1对使用本发明的TFT阵列衬底的显示装置进行说明。图1是表示在显示装置中所使用的TFT阵列衬底的结构的正面图。以液晶显示装置或有机EL显示装置等平面型显示装置(平板显示器)(flat panel display)为例说明本发明的显示装置。在以下所述的实施方式1～3中该TFT阵列衬底的整体结构是相同的。
本发明的液晶显示装置具有衬底1。衬底1例如是TFT阵列衬底。在衬底1中设置有显示区域111和以围绕显示区域111的方式设置的框架区域110。在该显示区域111中形成有多个栅极布线(扫描信号线)113和多个源极布线(显示信号线)114。平行地设置多个栅极布线113。同样地，也平行地设置多个源极布线114。以彼此交叉的方式形成栅极布线113和源极布线114。栅极布线113和源极布线114正交。并且，由邻接的栅极布线113和源极布线114包围的区域成为像素117。因此，在衬底1中，像素117排列成矩阵状。
而且，在衬底1的框架区域110中，设置扫描信号驱动电路115和显示信号驱动电路116。栅极布线113从显示区域111延伸设置到框架区域110。并且，栅极布线113在衬底1的端部与扫描信号驱动电路115连接。同样地，源极布线114也从显示区域111延伸设置到框架区域110。并且，源极布线114在衬底1的端部与显示信号驱动电路116连接。在扫描信号驱动电路115的附近，连接外部布线118。此外，在显示信号驱动电路116的附近，连接外部布线119。外部布线118、119例如是FPC(Flexible Printed Circuit：软性印制电路)等布线衬底。
通过外部布线118、119向扫描信号驱动电路115和显示信号驱动电路116提供来自外部的各种信号。扫描信号驱动电路115根据来自外部的控制信号，将栅极信号(扫描信号)提供给栅极布线113。根据该栅极信号依次选择栅极布线113。显示信号驱动电路116根据来自外部的控制信号或显示数据将显示信号提供给源极布线114。由此，可以将与显示数据对应的显示电压提供给各像素117。而且，扫描信号驱动电路115和显示信号驱动电路116并不局限于配置在衬底1上的结构。例如，也可以由TCP(Tape Carrier Package：带载封装)连接驱动电路。
在像素117内至少形成一个TFT120。TFT120配置在源极布线114和栅极布线113的交叉点附近。TFT120具有配置在源极区域和漏极区域之间的沟道区域。例如，该TFT120向像素电极提供显示电压。即，根据来自栅极布线113的栅极信号，作为开关元件的TFT120导通(ON)。由此，从源极布线114对与TFT120的漏电极连接的像素电极施加显示电压。并且，在像素电极和对置电极之间产生与显示电压对应的电场。而且，在衬底1的表面形成取向膜(未图示)。
而且，在衬底1中，对置地配置对置衬底。例如，对置衬底是滤色片衬底，配置在可视侧。在对置衬底上形成滤色片(color filter)、黑矩阵(black matrix)(BM)、对置电极和取向膜等。而且，也存在对置电极配置在衬底1侧的情况。并且，在衬底1和对置衬底之间夹持液晶层。即，在衬底1和对置衬底之间注入液晶。而且，在衬底1和对置衬底的外侧的面上设置偏光板和相位差板等。此外，在液晶显示面板(panel)的可视侧的相反侧设置背光单元(back light unit)等。
由像素电极和对置电极之间的电场驱动液晶。即，衬底间的液晶的取向方向改变。由此，通过液晶层的光的偏振状态改变。即，对于通过偏光板变为直线偏振光的光来说，偏振状态因液晶层而改变。具体地说，来自背光单元的光由阵列衬底侧的偏光板变成直线偏振光。并且，该直线偏振光通过液晶层，由此，偏振状态改变。
因此，通过对置衬底侧的偏光板的光量根据偏振状态而改变。即，从背光单元透过液晶显示面板的透射光中的、通过可视侧的偏光板的光的光量改变。液晶的取向方向根据所施加的显示电压而变化。因此，控制显示电压，由此，使通过可视侧的偏光板的光量改变。即，按照每个像素改变显示电压，由此，可显示所希望的图像。
在本发明中，将所述衬底1作为在液晶显示装置中使用的底栅型结构的TFT阵列衬底进行了说明。而且，使用TFT阵列衬底的显示装置不限于液晶显示装置，也可以是有机EL显示器等。参照附图对实施方式1的TFT阵列衬底进行说明。图2(a)～(e)是表示实施方式1的TFT阵列衬底的制造方法的步骤的剖面图。
首先，在衬底1上，通过溅射(sputtering)法例如以200nm的厚度形成Cr膜。并且，在Cr膜上形成抗蚀剂膜。在第一光刻步骤中形成栅电极图形，使用硝酸铈铵(cerium ammonium)水溶液进行刻蚀。由以上步骤形成栅电极2。而且，该栅电极2例如从如图1所示的栅极布线113延伸。衬底1由玻璃等绝缘材料形成。栅电极2不限于Cr膜，可以使用可用于TFT阵列衬底的其他金属。此外，栅电极2的膜厚也不限于200nm。同样，在栅电极2是Cr膜的情况下，在硝酸铈铵水溶液中进行刻蚀，但是，在使用Cr以外的金属的情况下，使用与该金属相对应的刻蚀液。
其次，通过等离子体(plasma)CVD法，以覆盖栅电极2的方式连续地形成400nm厚的栅极绝缘膜3、200nm厚的半导体有源膜4、50nm厚的欧姆接触膜5。栅极绝缘膜3例如由SiN膜形成。半导体有源膜4是由a-Si膜形成的沟道膜。为了得到半导体有源膜4和上部金属的欧姆接触，欧姆接触膜5是掺杂有磷的n型a-Si膜。由该半导体有源膜4和欧姆接触膜5形成半导体区域，这二者合起来称为半导体层。连续地形成栅极绝缘膜3、半导体有源膜4和欧姆接触膜5后，通过溅射法以100nm的厚度形成第一透明导电膜10。
这样，将第一透明导电膜10与栅极绝缘膜3、半导体有源膜4和欧姆接触膜5一起连续地形成，这是实施方式1的特征之一。其效果以后描述。此外，第一透明导电膜10使用如下材料是重要的，即：在含有氯原子或氟原子的卤素气体中难以刻蚀的材料。例如，优选使用作为铟和锡的氧化物的ITO(Indium Tin Oxide：铟锡氧化物)膜。其效果也以后描述。而且，所述各种膜厚是示例性的厚度，当然也可以使用其他的膜厚。
其次，在第一透明导电膜10上涂敷抗蚀剂膜，并进行曝光、显影。由此，形成第一光致抗蚀剂图形11，成为图2(a)所示的结构。如下所述，因为对半导体有源膜4、欧姆接触膜5和第一透明导电膜10进行构图，所以，将第一光致抗蚀剂图形11形成为岛状。此外，以从栅电极2的图形的一侧露出的方式形成第一光致抗蚀剂图形11。
在第二光刻步骤中，隔着第一光致抗蚀剂图形11对第一透明导电膜10进行刻蚀。此处，例如利用使用了草酸的湿法刻蚀。由此，对第一透明导电膜10进行构图。因此，成为图2(b)所示的结构。此处，第一透明导电膜10和第一光致抗蚀剂图形11的叠层结构成为对半导体有源膜4和欧姆接触膜5进行刻蚀时的掩膜。即，在半导体有源膜4和欧姆接触膜5上，形成由第一透明导电膜10和第一光致抗蚀剂图形11构成的叠层掩膜的岛状图形。此时，第一透明导电膜10的端部被刻蚀为后退到第一光致抗蚀剂图形11的端部以内。因此，以相对于第一透明导电膜成为屋檐状的方式形成第一光致抗蚀剂图形11。即，通过侧面刻蚀(side etching)，将第一透明导电膜10的端部形成在第一光致抗蚀剂图形11的端部的内侧。换言之，第一透明导电膜10的图形比第一光致抗蚀剂图形11的图形小相应的侧面刻蚀量。因此，第一透明导电膜10的图形成为包含在第一光致抗蚀剂图形11的图形内的结构。
其次，利用第一透明导电膜10和第一光致抗蚀剂图形11的叠层掩膜图形，对欧姆接触膜5和半导体有源膜4进行刻蚀。由此，形成如图2(c)所示的结构。然后，除去第一光致抗蚀剂图形11。此处，在实施使用例如SF6和HCl的混合气体的干法刻蚀的情况下，可以形成具有比第一透明导电膜10更缓和的正锥形形状的半导体有源膜4和欧姆接触膜5的岛状图形。使用图3对可以形成正锥形的岛状图形的理由进行说明。
图3是图2(c)所示的半导体有源膜4、欧姆接触膜5、第一透明导电膜10和第一光致抗蚀剂图形11的端部的放大剖面图。此处，将半导体有源膜4和欧姆接触膜5的叠层结构作为半导体层30。对于将第一光致抗蚀剂图形11用作掩膜进行刻蚀后的第一透明导电膜10的端部来说，通过侧面刻蚀形成宽度为X的空隙。此处，X是表示距离第一光致抗蚀剂图形11的端部的后退量的侧面刻蚀量。这样，第一光致抗蚀剂图形11的屋檐部分的正下方为空隙。
在使用由第一光致抗蚀剂图形11和第一透明导电膜10构成的叠层掩膜图形刻蚀半导体层30的情况下，刻蚀气体进入该空隙。由进入空隙中的刻蚀气体在横向对半导体层30的侧面依次进行刻蚀的同时，也在侧面的外侧区域在膜厚方向进行刻蚀。因此，在形成半导体层30的岛状图形，并且，按照侧面刻蚀量X将半导体层30的侧面形成为正锥形。而且，在如图3所示的半导体有源膜4和欧姆接触膜5的总厚度是Y的情况下，通过调整第一透明导电膜10的侧面刻蚀量X，可以由式1控制锥角θ。以下示出式1。此处，特征是由欧姆接触膜5和半导体有源膜4构成的半导体层30的剖面形状为正锥形。
X＝Y/tanθ......(式1)
这样，因为使用包括第一透明导电膜10的叠层掩膜，所以，将半导体层30构图为与第一透明导电膜10大致相同的形状。即，半导体层30的图形的外形端与第一透明导电膜10大致一致。但是，由于在第一透明导电膜10上形成为屋檐状的第一光致抗蚀剂图形11，以从第一透明导电膜10稍稍露出的方式形成半导体层30的图形。并且，在该露出的部分，半导体层30的剖面因进入屋檐部分的空隙的刻蚀气体而成为正锥形形状。此外，半导体层30的露出量是基于第一光致抗蚀剂图形11的屋檐形状的量。此处，半导体层30上面的图形端和第一透明导电膜10的下面的图形端的位置一致。
此处，返回到图2的说明。在图2(d)中，刻蚀半导体层30后，在第一透明导电膜10上形成源电极6和漏电极7。此处，源电极6和漏电极7的材料例如使用Mo。而且，该源电极6例如由图1所示的源极布线114延伸。首先，在除去第一光致抗蚀剂图形11后的衬底1上，通过溅射法，形成200nm厚的Mo膜。并且，在第三光刻步骤中，形成用于形成源电极6和漏电极7的第二光致抗蚀剂图形12。即，在金属膜上，涂敷抗蚀剂膜，并进行曝光、显影。此处，如图2(d)所示，第二光致抗蚀剂图形12形成在半导体有源膜4的源极区域41和漏极区域42上。即，以沟道区域43上的第一透明导电膜10露出的方式形成第二光致抗蚀剂图形12。而且，源极区域41和漏极区域42是半导体有源膜4的一部分，表示形成在沟道区域43的两端的扩散区域。源极区域41形成在源电极6的下部，漏极区域42形成在漏电极7的下部。
并且，例如使用SF6的混合气体，以干法刻蚀对Mo膜进行刻蚀。作为第一透明导电膜10，如上所述使用以含有氟类原子的卤素气体难以刻蚀的材料。因此，第一透明导电膜10成为针对SF6的混合气体的刻蚀停止膜。因此，可以保护针对沟道区域43和欧姆接触膜5的刻蚀。由此，形成图2(d)所示的结构。然后，除去形成在沟道区域43的上部的第一透明导电膜10。此处，可以利用使用了草酸的湿法刻蚀。并且，通过使用HCl气体的干法刻蚀，除去形成在沟道区域43的上部的欧姆接触膜5。这样，可以除去位于源电极6和漏电极7之间的第一透明导电膜10和欧姆接触膜5。由此，半导体有源膜4露出，在源极区域41和漏极区域42之间形成沟道区域43。源电极6通过第一透明导电膜10与源极区域41连接。此外，漏电极7通过第一透明导电膜10与源极区域42连接。
而且，源电极6和漏电极7中所使用的材料不限于Mo，也可以使用以Mo为主要成分的合金。同样，也可以使用Ti以及Ta、或者以它们作为主要成分的合金。而且，也可以使用Al、或以Al为主要成分的合金。只要是可由含有氯原子或氟类原子的刻蚀气体刻蚀的金属，则不限于上述的金属。因此，只要是含有Al、Ti、Ta、Mo为主要成分的金属膜即可。由此，可以很容易地进行刻蚀加工。源电极6和漏电极7也可以是金属膜的叠层结构。此外，关于针对源电极6和漏电极7的刻蚀气体，只要是含有氯原子或氟类原子的刻蚀气体，不限于SF6的混合气体，可以使用其他的刻蚀气体。
然后，通过CVD法以300nm的厚度形成作为钝化膜的SiN膜8。之后，在第四光刻步骤中形成接触孔图形。例如，通过使用了CF4的混合气体的干法刻蚀对SiN膜8进行刻蚀，形成接触孔13。钝化膜的材料以及膜厚、接触孔13的形成方法、以及刻蚀气体是示例性的，当然也可以是TFT阵列衬底中所使用的其他方法、材料和结构。
最后，通过溅射法，以100nm的厚度形成第二透明导电膜9，形成像素电极。例如，由作为铟和锡的氧化物的ITO形成第二透明导电膜9。而且，第二透明导电膜9也可以使用与第一透明导电膜10相同的材料。通过第五光刻步骤，在第二透明导电膜9上形成像素电极图形，通过使用了草酸(oxalic acid)的刻蚀形成像素电极。由此，形成图2(e)所示的结构。通过上述的方法，完成实施方式1的TFT阵列衬底。
如上所述，作为第一透明导电膜10，使用由含有氯原子或氟原子的卤素气体难以刻蚀的材料。因此，对源电极6和漏电极7进行干法刻蚀时，第一透明导电膜10成为针对半导体有源膜4和欧姆接触膜5的刻蚀停止(etch stopper)膜。即，将需要由含有氯原子或氟原子的卤素气体进行刻蚀的金属膜用作源电极6和漏电极7时，可以保持与半导体有源膜4以及欧姆接触膜5的刻蚀选择比。因此，可以谋求沟道挖入量的稳定化。其结果是，可以形成特性优良的TFT阵列衬底。可以通过干法刻蚀对需要由含有氯原子或氟原子的卤素气体进行刻蚀的源电极6以及漏电极7进行加工，可以形成细微图形。
此外，第一透明导电膜10与半导体有源膜4和欧姆接触膜5一起连续地形成，并且在相同的光刻步骤中形成图形。因此，不需为了形成作为刻蚀停止膜的第一透明导电膜10而增加光刻步骤。对于本方式的TFT阵列衬底的制造方法来说，光刻步骤为五次，与现有技术(专利文献1)相同。因此，不增加制造步骤数就可以形成刻蚀停止膜。由此，不会使生产率下降，并且可以制造具有稳定特性的TFT阵列衬底。
此外，第一透明导电膜10也成为用于防止源电极6和漏电极7中所使用的金属污染(contamination)半导体有源膜4和欧姆接触膜5的停止膜。因此，可以制造具有良好的TFT特性和较高的可靠性的TFT阵列衬底。
此外，在实施方式1中所形成的TFT阵列衬底中，可以形成具有所希望的角度的正锥形形状的半导体有源膜4和欧姆接触膜5。其结果是，可以良好地进行源电极6和漏电极7的覆盖(coverage)，并且可以提高连接性。此外，作为源电极6和漏电极7，也可以使用Al或以Al作为主要成分的合金。其结果是，除了接触的低电阻化之外，还可实现低电阻布线。
而且，在实施方式1中，在第一透明导电膜10与半导体有源膜4和欧姆接触膜5一起连续地形成之后，进行构图。之后，形成金属膜作为下一层，形成源电极6和漏电极7的图形。即，由于第一透明导电膜10与源电极6以及漏电极7的形成时期不同，所以，可以改变第一透明导电膜10与源电极6以及漏电极7的形成区域。即，在不同的光刻步骤中，对第一透明导电膜10与源电极6以及漏电极7进行构图。这是与现有技术(专利文献2)不同的本发明的特征。由此，可以将第一透明导电膜10与源电极6以及漏电极7作成不同的图形形状。
实施方式2
参照附图对实施方式2的TFT阵列衬底进行说明。对于实施方式2来说，涉及TFT阵列衬底及其制造方法的技术与第一实施方式相同。而且，省略与第一实施方式相同的结构要素、功能和制造步骤的说明。
使用图4对实施方式2的TFT阵列衬底进行说明。图4是表示实施方式2的TFT阵列衬底的制造步骤的一部分的剖面图。对于实施方式2的TFT阵列衬底的制造步骤来说，到图2(a)～(d)之前与实施方式1相同。在实施方式2中，使用图4的步骤替代实施方式1中所示的图2(e)。在实施方式2中，特征是图4所示的TFT阵列衬底的剖面结构。
在图4中，像素电极与漏电极7正下方的第一透明导电膜10直接连接。由于到形成源电极6和漏电极7之前的步骤与图2(a)～(d)相同，所以，省略其说明。在图2(d)之后，通过CVD法以300nm厚度形成作为钝化膜的SiN膜8。至此，与实施方式1相同。之后，在第四光刻步骤中，形成接触孔图形。例如，利用使用了CF4的混合气体的干法刻蚀，对SiN膜8及其下层的成为漏电极7的Mo膜进行刻蚀。由此，形成接触孔15。而且，关于光刻步骤的次数，是从在图2(a)所示的衬底1上形成栅电极2的开始步骤开始计算的次数。
此处，实施方式2的特征是，不仅使接触孔15贯通SiN膜8，而且贯通其下层的由Mo膜构成的漏电极7，到达第一透明导电膜10。即，形成具有接触孔15的SiN膜8之后，在漏电极7上设置到达第一透明导电膜10的贯通孔。为了通过接触孔15形成贯通孔，贯通孔的位置与SiN膜8的接触孔15一致。而且，作为钝化膜的SiN膜8的材料以及膜厚、接触孔15的形成方法、以及刻蚀气体是示例性的，当然也可以采用在TFT中使用的其他方法、材料和结构。
最后，通过溅射法，以100nm的厚度形成第二透明导电膜14，形成像素电极。第二透明导电膜14例如由作为铟和锡的氧化物的ITO形成。第二透明导电膜14埋设在接触孔15中。由此，成为像素电极的第二透明导电膜14与第一透明导电膜10接触。而且，在实施方式2中，优选像素电极所使用的第二透明导电膜14和第一透明导电膜10使用相同的材料。并且，通过第五光刻步骤，在第二透明导电膜14上形成像素电极图形。此处，利用使用了草酸的刻蚀形成像素电极。通过上述方法，完成实施方式2的TFT阵列衬底。
如上所述，在实施方式2中，作为像素电极的第二透明导电膜14与第一透明导电膜10直接连接。此处，作为像素电极的材料的第二透明导电膜14和第一透明导电膜10的材料相同。因此，可以谋求接触的低电阻化。即，在微小的接触孔15的侧面和底面上使作为像素电极的第二透明导电膜14与漏电极7连接。由此，与第一透明导电膜10直接接触的一侧电阻值变低。而且，第一透明导电膜10与上层漏电极7在较宽区域内连接。因此，其结果是，第二透明导电膜14和漏电极7的接触电阻提高。此外，在接触孔15的下部，在设置在漏电极7上的贯通孔中埋设第二透明导电膜14。因此，在贯通孔中，第二透明导电膜14与漏电极7的侧面接触。
如上所述，对于使用了实施方式2的TFT阵列衬底来说，除了实施方式1中的效果之外，还可以利用接触的低电阻化实现电特性的提高。而且，实施方式2的光刻步骤的次数与实施方式1的步骤次数相同。即，不增加光刻步骤就可以实现接触的低电阻化。
此处，与实施方式1相同，以与第一透明导电膜10不同的抗蚀图形对源电极6和漏电极7进行刻蚀。因此，第一透明导电膜10与源电极6和漏电极7的形成区域不同，源电极6的一部分以与栅极绝缘膜3直接接触的方式形成。这是由于第一透明导电膜10与源电极6以及漏电极7的形成时期不同。此外，源电极6和漏电极7也可以使用Al或以Al为主要成分的合金。其结果是，除了接触的低电阻化之外，还可以实现低电阻布线。
实施方式3
参照附图对实施方式3的TFT阵列衬底进行说明。对于实施方式3来说，涉及TFT阵列衬底及其制造方法的技术也与第一实施方式相同。而且，省略与第一实施方式相同的结构要素、功能和制造步骤的说明。
使用图5说明实施方式3。图5是表示实施方式3的TFT阵列衬底的制造步骤的一部分的剖面图。对于实施方式3的TFT阵列衬底的制造步骤来说，到图2(a)～(c)之前与实施方式1相同。在实施方式3中，使用图5的步骤替代图2(d)之后的步骤。在实施方式3中，特征是图5所示的TFT阵列衬底的制造步骤及剖面结构。
使用图5对形成源电极6和漏电极7之后的TFT阵列衬底的制造方法进行说明。这之前的步骤由于与图2(a)～(c)相同，所以，省略其说明。从图2(c)的状态开始，通过溅射法在除去第一光致抗蚀剂图形11的衬底1上以200nm的厚度形成Mo膜。并且，第三光刻步骤中，形成用于形成源电极6和漏电极7的第二光致抗蚀剂图形12。关于光刻步骤的次数，是从在图2(a)所示的衬底1上形成栅电极2的开始步骤开始计算的次数。此前都与实施方式1相同。
此处，使用两阶段曝光(2段階露光)技术(例如，半色调掩膜(half-tone mask)或灰色调掩膜(gray-tone mask)等)进行构图，以使漏电极7上的第二光致抗蚀剂图形12的一部分(称为光致抗蚀剂图形121)的膜厚比第二光致抗蚀剂图形12的其他区域薄。即，通过两阶段曝光，使第二光致抗蚀剂图形12的膜厚为两个台阶。并且，使用例如SF6的混合气体通过干法刻蚀对Mo膜进行刻蚀。对于第一透明导电膜10使用如上所述在含有氟类原子的卤素气体中难以刻蚀的材料。因此，第一透明导电膜10成为刻蚀停止膜。因此，在沟道区域中可以保护针对半导体有源膜4和欧姆接触膜5的刻蚀。由此，形成图5(a)所示的结构。
然后，对形成在半导体有源膜4的上部的第一透明导电膜10进行刻蚀，除去光致抗蚀剂图形121。首先，使用草酸除去形成在作为沟道区域的半导体有源膜4的上部的第一透明导电膜10。并且，通过使用了HCl气体的干法刻蚀，除去形成在半导体有源膜4的上部的欧姆接触膜5，并且，形成TFT沟道区域。之后，通过灰化(ashing)除去光致抗蚀剂图形121。即，通过半灰化，将第二光致抗蚀剂图形12变薄。由此，较薄的第二光致抗蚀剂图形121被完全地除去，露出Mo膜。另一方面，在第二光致抗蚀剂图形12较厚的部分，第二光致抗蚀剂图形12没有完全被除去，而是变薄。例如，源电极6上的第二光致抗蚀剂图形12以变薄后的状态残留。由此，形成图5(b)所示的结构。
然后，对漏电极7进行刻蚀之后，除去第二光致抗蚀剂图形12。首先，通过刻蚀，除去光致抗蚀剂图形121被除去后的区域的漏电极7。由此，除去漏电极7的一部分。因此，在一部分漏极区域42上，除去漏电极7，第一透明导电膜10露出。在刻蚀中，利用例如使用了磷酸和硝酸的混合液的湿法刻蚀。之后，除去第二光致抗蚀剂图形12。由此，形成图5(c)所示的结构。如上所述，通过形成膜厚较薄的光致抗蚀剂图形121，可以除去漏电极7的一部分。而且，通过使用上述方法不会增加光刻步骤。
此处，与实施方式1相同地，以与第一透明导电膜10不同的抗蚀图形对源电极6和漏电极7进行刻蚀。因此，第一透明导电膜10与源电极6和漏电极7的形成区域不同，源电极6的一部分以与栅极绝缘膜3直接接触的方式形成。这是由于第一透明导电膜10与源电极6以及漏电极7的形成时期不同。
然后，形成具有接触孔的SiN膜8，使漏电极7和像素电极连接。以下详述该步骤。在实施方式3中，接触孔16形成在除去漏电极7后的区域。即，实施方式3具有如下特征：像素电极不与漏电极7直接连接，而是通过透明导电膜10进行连接。
首先，通过CVD法以300nm的厚度形成作为钝化膜的SiN膜8。之后，在第四光刻步骤中形成接触孔图形。例如，通过使用了CF4的混合气体的干法刻蚀对SiN膜8进行刻蚀，形成接触孔16。接触孔16形成在除去漏电极7后的区域。即，在接触孔16的周围处，除去漏电极7。此处，在实施方式3中，如实施方式2那样，不通过接触孔刻蚀Mo膜。因此，具有易于细微地形成接触孔16的效果。即，在使接触孔16较小的情况下，也可以可靠地连接。钝化膜的材料以及膜厚度、接触孔16的形成方法、以及刻蚀气体是示例性的，当然也可以是TFT阵列衬底中使用的其他方法、材料和结构。
最后，通过溅射法，以100nm的厚度形成第二透明导电膜17，形成像素电极。第二透明导电膜17例如由作为铟和锡的氧化物的ITO形成。而且，在实施方式3中，与实施方式2相同，优选用于像素电极的第二透明导电膜17与第一透明导电膜10使用相同的材料。通过第五光刻步骤在第二透明导电膜17上形成像素电极图形，由使用了草酸的刻蚀形成像素电极。通过上述的方法，完成实施方式3的TFT阵列衬底。
这样，在实施方式3中，在Mo膜上通过两阶段曝光形成第二光致抗蚀剂图形12。此处，对于第二光致抗蚀剂图形12来说，在形成SiN膜8的接触孔16的接触孔部膜厚变薄。即，比其他处相比，在接触孔部形成膜厚较薄的第二光致抗蚀剂图形121。并且，隔着第二光致抗蚀剂图形12对Mo膜进行干法刻蚀。此处，形成源电极6的图形。干法刻蚀之后，对第二光致抗蚀剂图形12的一部分进行灰化。由此，除去膜厚较薄的第二光致抗蚀剂图形121。因此，在接触孔部露出干法刻蚀后的Mo膜。并且，对Mo膜进行刻蚀，使第一透明导电膜10露出。由此，在漏极区域42上的一部分，对Mo膜进行刻蚀，形成漏电极7的图形。
如上所述，在实施方式3中，漏电极7和作为像素电极的第二透明导电膜17不直接连接，而是通过第一透明导电膜10进行连接。但是，第二透明导电膜17和第一透明导电膜10的材料相同，而且，第一透明导电膜10在较宽区域上与形成在上层的漏电极7连接。因此，与实施方式2相同，即使第二透明导电膜17和漏电极7不直接连接，也可谋求接触的低电阻化。
而且，在实施方式3中，形成接触孔16时，不需刻蚀漏电极7。因此，能够得到可以微细地形成接触孔的效果。即，在形成具有接触孔16的SiN膜8之前，刻蚀漏电极7的一部分，使第一透明导电膜10露出。实施方式3的光刻步骤的次数与第一及第二实施方式的步骤次数相同。即，不增加光刻步骤就可以实现接触的低电阻化，而且可以对接触孔进行微细加工。
此处，第一透明导电膜10与源电极6以及漏电极7的形成区域不同。这与所述的现有技术(专利文献2)不同，这是因为源电极6以及漏电极7的形成时期与第一透明导电膜10不同。因此，第一透明导电膜10与源电极6以及漏电极7的形成区域不同，源电极6的一部分以与栅绝缘膜3直接接触的方式形成。
而且，源电极6以及漏电极7也可以使用Al和以Al作为主要成分的合金。其结果是，除了接触的低电阻化之外，还可以实现低电阻布线。
而且，本发明不限于所述的各实施方式。在本发明的范围内，可将所述实施方式的各要素变更、追加、变换为本领域技术人员容易想到的内容中。

Claims (16)

1.一种TFT阵列衬底，具有配置在源极区域和漏极区域之间的沟道区域，其特征在于：
包括：形成在衬底上的栅电极；以覆盖所述栅电极的方式形成的栅极绝缘膜；隔着所述栅极绝缘膜设置在所述栅电极上的半导体层；具有设置在所述半导体层的源极区域上的金属膜的源电极；具有设置在所述半导体层的漏极区域上的金属膜的漏电极；配置在所述源电极与源极区域之间以及所述漏电极与漏极区域之间的透明导电膜，
所述半导体层的从所述透明导电膜露出的部分的剖面是正锥形形状。
2.如权利要求1的TFT阵列衬底，其特征在于：
在以覆盖所述衬底上的方式形成的钝化膜上还具有与所述漏电极连接的像素电极。
3.如权利要求2的TFT阵列衬底，其特征在于：
通过设置在所述钝化膜上的接触孔除去所述漏电极的一部分，使所述像素电极与所述透明导电膜直接连接。
4.如权利要求2或3的TFT阵列衬底，其特征在于，
所述像素电极与所述透明导电膜是相同的材料。
5.如权利要求1、2或3的TFT阵列衬底，其特征在于，
所述半导体层是非晶硅。
6.如权利要求1、2或3的TFT阵列衬底，其特征在于：
所述源电极以及漏电极含有Ti、Ta、Mo、Al以及以这些金属为主要成分的合金的至少一种。
7.一种显示装置，其特征在于：
使用如权利要求1、2或3的TFT阵列衬底。
8.一种TFT阵列衬底的制造方法，该TFT阵列衬底具有配置在源极区域和漏极区域之间的沟道区域，该方法包括如下步骤：
在衬底上形成栅电极；
在所述栅电极上连续地形成栅极绝缘膜、半导体层以及透明导电膜；
使用形成在所述透明导电膜上的第一光致抗蚀剂图形将该透明导电膜刻蚀为岛状；
使用所述第一光致抗蚀剂图形和所述透明导电膜的叠层掩膜对所述半导体层进行刻蚀；
在除去所述第一光致抗蚀剂图形并且在包括所述透明导电膜的衬底上形成金属膜之后，使用第二光致抗蚀剂图形对该金属膜进行干法刻蚀，在该透明导电膜上形成源电极以及漏电极；
对形成在所述半导体层的沟道区域上的所述透明导电膜进行刻蚀；
形成沟道区域。
9.如权利要求8的TFT阵列衬底的制造方法，其特征在于，还包括如下步骤：
形成所述沟道区域之后，在所述衬底上形成具有接触孔的钝化膜；
在具有所述接触孔的钝化膜上，形成通过该接触孔与所述透明导电膜直接连接的像素电极。
10.如权利要求9的TFT阵列衬底的制造方法，其特征在于：
在由干法刻蚀形成接触孔时，一并对形成露出到所述接触孔部的漏电极的金属膜进行刻蚀形成。
11.如权利要求8或9的TFT阵列衬底的制造方法，其特征在于，
在形成所述源电极以及所述漏电极的步骤中，包括如下步骤：
在所述金属膜上，由两阶段曝光形成第二抗蚀剂图形，该第二抗蚀剂图形在接触孔部厚度变薄，该接触孔部是在所述钝化膜上形成接触孔的部分；
隔着所述第二光致抗蚀剂图形刻蚀所述金属膜；
对形成在沟道区域上的所述透明导电膜进行刻蚀；
对所述第二光致抗蚀剂图形的一部分进行灰化，使所述金属膜在所述接触孔部露出；
刻蚀所述露出的金属膜，使所述接触孔部的所述透明导电膜露出；
形成沟道区域。
12.如权利要求9的TFT阵列衬底的制造方法，其特征在于：
所述像素电极和所述透明导电膜使用相同的材料。
13.如权利要求8、9或10的TFT阵列衬底的制造方法，其特征在于：
所述半导体层是非晶硅，
通过具有含氯或氟的气体的干法刻蚀、或者使用具有氢氟酸的刻蚀液的湿法刻蚀进行刻蚀。
14.如权利要求8、9或10的TFT阵列衬底的制造方法，其特征在于：
所述源电极以及漏电极含有Ti、Ta、Mo、Al以及以这些金属作为主要成分的合金中的至少一种。
15.如权利要求8、9或10的TFT阵列衬底的制造方法，其特征在于：
在对所述透明导电膜进行刻蚀的步骤中，以所述透明导电膜的端部与所述第一光致抗蚀剂图形的端部相比后退的方式进行侧面刻蚀，
在对所述半导体层进行刻蚀的步骤中，以所述半导体层的剖面为正锥状的方式进行刻蚀。
16.如权利要求8、9或10的TFT阵列衬底的制造方法，其特征在于：
在对所述金属膜进行干法刻蚀的刻蚀气体中，使用含有氯或氟的气体。
CNB2007101102680A 2006-06-08 2007-06-08 Tft阵列衬底、其制造方法以及显示装置 Expired - Fee Related CN100539193C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006159306 2006-06-08
JP2006159306A JP5063936B2 (ja) 2006-06-08 2006-06-08 Ｔｆｔアレイ基板の製造方法

Publications (2)

Publication Number Publication Date
CN101087004A CN101087004A (zh) 2007-12-12
CN100539193C true CN100539193C (zh) 2009-09-09

Family

ID=38929565

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007101102680A Expired - Fee Related CN100539193C (zh) 2006-06-08 2007-06-08 Tft阵列衬底、其制造方法以及显示装置

Country Status (4)

Country Link
JP (1) JP5063936B2 (zh)
KR (1) KR100857481B1 (zh)
CN (1) CN100539193C (zh)
TW (1) TW200802892A (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685229B (zh) * 2008-09-25 2012-02-29 北京京东方光电科技有限公司 液晶显示器阵列基板的制造方法
TWI501319B (zh) 2008-12-26 2015-09-21 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101600879B1 (ko) * 2010-03-16 2016-03-09 삼성디스플레이 주식회사 박막트랜지스터, 그 제조방법 및 박막트랜지스터를 이용한 표시기판
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5950638B2 (ja) 2012-03-12 2016-07-13 三菱電機株式会社 配線構造及びそれを備える薄膜トランジスタアレイ基板並びに表示装置
CN103341692A (zh) * 2013-06-26 2013-10-09 京东方科技集团股份有限公司 切割不规则图形基板的方法和显示装置
CN104716166A (zh) * 2015-03-18 2015-06-17 上海天马微电子有限公司 一种有机发光显示装置及其制作方法
CN105895639A (zh) 2016-06-29 2016-08-24 京东方科技集团股份有限公司 阵列基板及其制备方法、显示器件
CN107836039A (zh) * 2016-11-23 2018-03-23 深圳市柔宇科技有限公司 阵列基板的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100233151B1 (ko) * 1997-04-03 1999-12-01 윤종용 박막 트랜지스터 기판의 제조 방법
JP2968252B2 (ja) * 1998-04-06 1999-10-25 株式会社日立製作所 液晶表示装置
JP2000101091A (ja) * 1998-09-28 2000-04-07 Sharp Corp 薄膜トランジスタ
JP2005301255A (ja) * 2000-01-26 2005-10-27 Sharp Corp 液晶表示装置、配線基板およびこれらの製造方法
KR100656910B1 (ko) * 2000-10-10 2006-12-12 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR100663294B1 (ko) * 2000-12-30 2007-01-02 비오이 하이디스 테크놀로지 주식회사 박막 트랜지스터 액정표시장치 제조방법
JP4267242B2 (ja) * 2001-03-06 2009-05-27 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20040224241A1 (en) * 2003-02-03 2004-11-11 Samsung Electronics Co., Ltd. Thin film transistor array panel, manufacturing method thereof, and mask therefor
JP2005302808A (ja) * 2004-04-07 2005-10-27 Sharp Corp 薄膜トランジスタアレイ基板の製造方法

Also Published As

Publication number Publication date
JP5063936B2 (ja) 2012-10-31
KR20070117485A (ko) 2007-12-12
TW200802892A (en) 2008-01-01
CN101087004A (zh) 2007-12-12
JP2007329298A (ja) 2007-12-20
KR100857481B1 (ko) 2008-09-08

Similar Documents

Publication Publication Date Title
CN100539193C (zh) Tft阵列衬底、其制造方法以及显示装置
US7732820B2 (en) Substrate for display device having a protective layer provided between the pixel electrodes and wirings of the active matrix substrate, manufacturing method for same and display device
TWI404212B (zh) 薄膜電晶體陣列面板及其製造之方法
US7847910B2 (en) Display panel and method of manufacturing the same
US7253439B2 (en) Substrate for display, method of manufacturing the same and display having the same
US6608658B1 (en) Top gate TFT structure having light shielding layer and method to fabricate the same
US8610871B2 (en) Method for forming multilayer structure, method for manufacturing display panel, and display panel
JP5214858B2 (ja) Ｔｆｔアレイ基板及びその製造方法
KR19990087971A (ko) 액정표시장치및그제조방법
JP4802462B2 (ja) 薄膜トランジスタアレイ基板の製造方法
US9502437B2 (en) Method of manufacturing array substrate, array substrate and display device
US20090117333A1 (en) Method of manufacturing display device and display device therefrom
CN100492147C (zh) 液晶显示装置及其制造方法
US6861671B2 (en) Thin film transistor liquid crystal display and fabrication method thereof
KR100413512B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
US20090184323A1 (en) Thin film transistor array panel and method for manufacturing the same
US9798201B2 (en) Liquid crystal display device and method of manufacturing the same
JP2011222688A (ja) 薄膜のパターニング方法及び表示パネルの製造方法
KR101097675B1 (ko) 박막 트랜지스터 및 그 제조 방법
JP5236370B2 (ja) Ｔｆｔ基板の製造方法及びｔｆｔ基板
KR20140128551A (ko) 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법
KR101024643B1 (ko) 투명 도전막 에천트 및 그를 이용한 투명 도전막 패터닝방법
KR20070118430A (ko) 액정표시장치용 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090909

Termination date: 20200608