JP5236370B2 - Ｔｆｔ基板の製造方法及びｔｆｔ基板 - Google Patents

Description

本発明は、ＴＦＴ基板の製造方法及びＴＦＴ基板に関する。

近年、半導体デバイスを用いた表示装置の分野では、従来のＣＲＴに替わり、省エネルギー、省スペースを特徴とした液晶表示装置が急速に普及しつつある。この液晶表示装置には、アクティブマトリクス型ＴＦＴアレイ基板が広く用いられるようになっている。ＴＦＴアレイ基板は、透明絶縁基板上に複数の電極や配線及び素子が設けられている。具体的には、走査配線や信号配線、ゲート電極やソース・ドレイン電極を有する薄膜トランジスタ（ＴＦＴ）等のスイッチング素子がアレイ状に設けられる。そして、各表示画素の電極に独立した映像信号を印加する。

このアクティブマトリクス型ＴＦＴアレイ基板の製造には、多くの工程数を要するため、製造装置数の増大、不良発生率の増大等、生産性に問題があった。従来、５回のフォトリソグラフィプロセスを実施する製造方法（以下、５枚マスクプロセスという）が一般的であった（例えば特許文献１参照）。

さらに、近年、薄膜トランジスタ基板を形成するために使用するマスク枚数を削減する方法として、ＴＦＴのバックチャネル領域に中間調の露光を適用する方法が記載されている（例えば特許文献２）。この方法は、いわゆる「４枚マスクプロセス」と呼ばれる。４枚マスクプロセスによれば、使用するマスク枚数が削減できるので、製造コストを低減する有力な手法である。このように、４枚マスクプロセスは、実用化に向けた技術開発が進められている。
特開平１１−２４２２４１号公報 特開２０００−１６４８８６号公報

ここで、図１４、１５を参照して、４枚マスクプロセスを用いた逆スタガ型ＴＦＴの製造工程及びＴＦＴの構造の一例について説明する。図１４は、ＴＦＴの構成を示す平面図である。図１５は、図１４のＸＶ−ＸＶ断面図である。

まず、絶縁性基板１上に、ゲート電極２を形成する。次に、ゲート絶縁膜３、真性半導体膜４、不純物半導体膜５、ソース配線用導電膜を連続して形成する。そして、ソース配線用導電膜上にレジストを塗布する。その後、ＴＦＴのバックチャネル形成領域上のレジストに中間調の露光を行う。これにより、２段階の膜厚を有するレジストが形成される。具体的には、ソース・ドレイン形成領域上のレジストの膜厚は厚くなり、バックチャネル形成領域上のレジストの膜厚は薄くなる。

このレジストをマスクとして、ソース配線用導電膜、不純物半導体膜５、及び真性半導体膜４を連続的にエッチングする。次に、膜厚の薄いレジストを除去し、バックチャネル形成領域上のソース配線用導電膜を露出させる。その後、残ったレジストをマスクとして、ソース配線用導電膜をエッチングする。これにより、ソース配線用導電膜が所望の形状にパターニングされ、ソース配線９、ソース電極６及びドレイン電極７が形成される。ここで、パターニング後のソース配線用導電膜を導電膜２５とする。そして、残ったレジストをマスクとして、不純物半導体膜５をエッチングする。これにより、バックチャネル領域８が形成され、ＴＦＴが完成する。このようにして、半導体膜とソース配線用導電膜とを１回の写真製版で形成することができるので、使用するマスク枚数を削減することが可能となる。

例えば、液晶表示装置の場合、このように形成されたＴＦＴを有するＴＦＴアレイ基板には、単に画像表示の機能だけでなく、付加価値を高めるための回路を同時に組み込むための開発も進められている。そのため、ＴＦＴアレイ基板において、ソース配線９は、単に表示信号伝達の配線としてだけでなく、付加機能追加のための回路形成にも使われる。このような場合には、ソース配線９が長くなったり、１つのソース配線９あたりのＴＦＴ形成箇所が限定されることがある。

１つのソース配線９に対してＴＦＴ形成箇所が少ない場合に、バックチャネル領域８形成時、エッチングにより金属膜を除去しきれない。すなわち、バックチャネル領域８上の金属膜を完全に除去できず、ＴＦＴのソース／ドレイン電極間をショートするように残って、ＴＦＴが形成されない不具合が発生する。その結果、回路の一部で正常な動作ができないため、製品としての歩留を低下させることになる。

本発明は、上記の問題を鑑みるためになされたものであり、歩留が向上することで生産性の向上が得られるＴＦＴ基板の製造方法及びＴＦＴ基板を提供することを目的とする。

本発明にかかるＴＦＴ基板の製造方法は、真性半導体膜、不純物半導体膜、及びソース配線用導電膜を順次成膜する工程と、前記ソース配線用導電膜上に薄膜部と厚膜部とを有するレジストを形成する工程と、前記レジストをマスクとして、前記ソース配線用導電膜、前記不純物半導体膜、及び前記真性半導体膜をエッチングする工程と、前記レジストの前記薄膜部を除去して、前記ソース配線用導電膜の一部を露出させる工程と、前記レジストの前記厚膜部をマスクとして、露出した前記ソース配線用導電膜をエッチングし、前記不純物半導体膜を露出させる工程と、前記露出した前記不純物半導体膜をエッチングして、前記ＴＦＴのバックチャネル領域とともに、前記ＴＦＴ以外の部分において、完成した製品の動作には無関係なダミーバックチャネル領域を形成する工程とを有するものである。

本発明にかかるＴＦＴ基板は、ＴＦＴを有するＴＦＴ基板であって、真性半導体膜及び不純物半導体膜を有し、前記真性半導体膜上の前記不純物半導体膜が除去された前記ＴＦＴのバックチャネル領域を有する半導体膜と、前記半導体膜上において、前記半導体膜に内包され、前記ＴＦＴにソース信号を供給するソース配線を有するソース配線用導電膜と、前記ＴＦＴ以外の部分において、完成した製品の動作には無関係であり、前記半導体膜上の前記ソース配線用導電膜が除去されたダミーバックチャネル領域とを有するものである。

本発明によれば、歩留が向上することで生産性の向上が得られるＴＦＴ基板の製造方法及びＴＦＴ基板を提供することができる。

実施の形態１．
始めに、図１を参照して、本実施の形態にかかるＴＦＴ基板について説明する。図１は、ＴＦＴ基板の構成を示す平面図である。ＴＦＴ基板は、液晶表示装置、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等に用いられる。

ＴＦＴ基板１００は、例えば、薄膜トランジスタ（ＴＦＴ）１０８がアレイ状に配列したＴＦＴアレイ基板である。ＴＦＴ基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号線）１１０、複数の保持容量配線（不図示）、及び複数のソース配線（表示信号線）１１１が形成されている。複数のゲート配線１１０及び複数の保持容量配線は、平行に設けられている。保持容量配線は、隣接するゲート配線１１０間にそれぞれ設けられている。すなわち、ゲート配線１１０と保持容量配線とは、交互に配置されている。

複数のソース配線１１１はそれぞれ平行に設けられている。このソース配線１１１は、ゲート配線１１０とは互いに交差するように形成されている。同様に、このソース配線１１１は、保持容量配線とは互いに交差するように形成されている。ゲート配線１１０とソース配線１１１とは直交している。同様に、保持容量配線とソース配線１１１とは直交している。そして、隣接するゲート配線１１０と隣接するソース配線１１１とで囲まれた領域が画素１０５となる。すなわち、保持容量配線は、画素１０５を横断するように形成されている。ＴＦＴ基板１００では、画素１０５がマトリクス状に配列される。

さらに、ＴＦＴ基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線１１０は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線１１０は、ＴＦＴ基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１１１も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１１１は、ＴＦＴ基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。

外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線１１０に供給する。このゲート信号によって、ゲート配線１１０が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１１１に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、ＴＦＴ基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。

画素１０５内には、少なくとも１つのＴＦＴ１０８と、ＴＦＴ１０８と接続された保持容量１０９とが形成されている。ＴＦＴ１０８はソース配線１１１とゲート配線１１０の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給するためのスイッチング素子となる。ＴＦＴ１０８のゲート電極はゲート配線１１０に接続され、ゲート端子から入力されるゲート信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１１１に接続されている。ゲート電極に電圧が印加され、ＴＦＴ１０８がＯＮされると、ソース配線１１１から電流が流れるようになる。これにより、ソース配線１１１から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。そして、画素電極と、対向電極との間に、表示電圧に応じた電界が生じる。

保持容量１０９は画素電極と保持容量配線間の層間絶縁膜及びゲート絶縁膜を挟んで形成される容量である。さらに、これに加えて、保持容量配線は対向電極とも電気的に接続されているので、保持容量１０９は、画素電極と対向電極との間の容量とも並列接続されていることになる。

さらに、液晶表示装置の場合、ＴＦＴ基板１００には、対向基板が対向して配置されている。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、例えば、ＩＰＳ方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板１００側に配置される。そして、ＴＦＴ基板１００と対向基板との間に液晶層が挟持される。すなわち、ＴＦＴ基板１００と対向基板との間には液晶が注入されている。さらに、ＴＦＴ基板１００と対向基板との外側の面には、偏光板、及び位相差板等などが設けられる。また、以上のように構成された液晶表示パネルの反視認側には、バックライトユニット等が配設される。

画素電極と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。すなわち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光及び外部から入射した外光は、ＴＦＴ基板１００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。

従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素毎に表示電圧を変えることによって、所望の画像を表示することができる。なお、これら一連の動作で、保持容量１０９においては画素電極と対向電極との間の電界と並列に電界を形成させることにより、表示電圧の保持に寄与する。

次に、図２、３を参照して、ＴＦＴ１０８が接続される１本のソース配線１１１の構成について説明する。図２は、１本のソース配線１１１の構成を示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ断面図である。すなわち、図３は、スイッチング素子としてのＴＦＴ１０８の構成を示す断面図である。ここでは、ＭＯＳ型のＴＦＴについて説明する。

図２に示すように、ＴＦＴ基板１００は、直線状に形成されたソース配線１１１を有する。導電膜２５は、ソース配線用導電膜２０を公知の写真製版及びエッチング法によってパターニングされた結果、ソース配線１１１、ソース電極１６、ドレイン電極１７、ダミーソース電極１６ａ、及びダミードレイン電極１７ａを形成する。本実施の形態では、ＴＦＴ基板１００におけるソース配線１１１にＴＦＴ１０８及びダミーＴＦＴ１０８ａが接続された場合を示している。ここで、ＴＦＴ１０８は、スイッチング素子として機能するが、ダミーＴＦＴ１０８ａは、スイッチング素子としては機能しない。すなわち、ダミーＴＦＴ１０８ａは、電気的に動作しない。図２においては、縦方向に延在するソース配線１１１の右側にＴＦＴ１０８、左側にダミーＴＦＴ１０８ａが形成される。

４枚マスクプロセスを適用するため、導電膜２５の下には導電膜２５の平面形状にあわせて半導体膜１５もパターニングされる。すなわち、半導体膜１５から平面的にはみ出さないように導電膜２５が形成される。換言すると、導電膜２５は、半導体膜１５のパターンに内包される。また、バックチャネル領域１８の部分では、ＭＯＳトランジスタのチャネルを形成する領域として真性半導体膜１３だけが残される。

まず、ＴＦＴ１０８の構成について説明する。図３に示すように、ガラス等からなる透明な絶縁性基板１０上に、ゲート電極１１が形成される。ゲート電極１１は、ゲート配線１１０の一部である。ゲート配線１１０は、複数の画素１０５に亘って延在し、それぞれの画素１０５のゲート電極１１にゲート信号を供給する。そして、ゲート電極１１を覆うように、ゲート絶縁膜１２が形成される。

ゲート絶縁膜１２上には、半導体膜１５が形成される。半導体膜１５は、真性半導体膜１３と不純物半導体膜１４とが順次積層された構造を有する。真性半導体膜１３とは、導電性不純物を含まないイントリンシックな半導体膜であり、不純物半導体膜１４とは、導電性不純物を含む半導体膜である。不純物半導体膜１４には、例えば不純物元素としてリン（Ｐ）を微量にドーピングしたｎ型半導体膜が用いられる。半導体膜１５は、導電膜２５と略同一の平面形状を有する。ＴＦＴ１０８を形成する部分では、ゲート電極１１の略中央部分の不純物半導体膜１４及びソース配線用導電膜２０が除去されてバックチャネル領域１８が形成されている。

バックチャネル領域１８を挟んで両側に形成された不純物半導体膜１４は、一方がドレイン領域、他方がソース領域を構成する。ここで、バックチャネル領域１８とは、ゲート電極１１にゲート電圧を印加した際に、チャネルが形成される領域となる。これにより、ゲート電極１１にゲート電圧を印加すると、バックチャネル領域１８のゲート絶縁膜１２近傍には、チャネルが形成される。そして、ソース領域とドレイン領域との間に所定の電位差が与えられると、ソース領域とドレイン領域との間にはゲート電圧に応じたドレイン電流が流れる。

不純物半導体膜１４上には、導電膜２５が形成される。不純物半導体膜１４と導電膜２５とは接している。ソース配線１１１は、半導体膜１５、詳細には不純物半導体膜１４から平面的にはみ出さないように形成される。ソース配線１１１の一部で、ソース領域に接している部分をソース電極１６、ドレイン領域に接している部分をドレイン電極１７とする。ソース配線１１１は、複数の画素１０５に亘って延在し、それぞれの画素１０５のソース電極１６にソース信号を供給する。

次に、ダミーＴＦＴ１０８ａの構成について説明する。ダミーＴＦＴ１０８ａは、図３に示されたＴＦＴ１０８の断面構成とほぼ同一の構成を有する。このため、ＴＦＴ１０８と共通する部分は説明を省略する。また、ダミーＴＦＴ１０８ａは、ＴＦＴ１０８より大きく形成される。ダミーＴＦＴ１０８ａのダミーゲート電極１１ａは、他の電極等とは非接触となっているが、ダミーＴＦＴ１０８ａが回路動作に無関係であればよいので、例えばダミーゲート電極１１ａは保持容量配線（Ｃｓ共通容量配線）と接続されていてもよい。ダミーソース電極１６ａは、ソース配線１１１の一部である。

ダミーバックチャネル領域１８ａを挟んで、ダミーソース電極１６ａと反対側には、ダミードレイン電極１７ａが形成される。ダミーバックチャネル領域１８ａは、ＴＦＴ基板１００に形成される全てのＴＦＴ１０８の駆動に無関係となっている。すなわち、ダミーバックチャネル領域１８ａは、完成した製品の動作には無関係である。従って、ダミーバックチャネル領域１８ａは、表示用のゲート信号やソース信号によって動作しない。ダミーバックチャネル領域１８ａは、ＴＦＴ１０８のバックチャネル領域１８とほぼ同一の構成を有する。換言すると、ダミーバックチャネル領域１８ａは、ＴＦＴ１０８以外の部分において、半導体膜１５上のソース配線用導電膜２０がエッチングされる領域である。ダミードレイン電極１７ａは、表示装置内のいずれの回路にも接続されない。ダミーＴＦＴ１０８ａは、以上のように構成される。

液晶表示装置のＴＦＴ基板１００の場合には、これらを覆うように、保護絶縁膜（不図示）が形成される。さらに、保護絶縁膜上には所定の位置に画素電極（不図示）が形成され、保護絶縁膜に形成されたコンタクトホールを介して、ドレイン電極１７と接続される。

１つの独立した半導体膜１５、詳細には真性半導体膜１３のパターン上において、バックチャネル領域１８に相当したソース配線用導電膜２０がエッチングされる面積を１としたときに、エッチング後に残されるソース配線用導電膜２０（導電膜２５）の面積を面積比Ｒと定義する。本実施の形態において、ダミーバックチャネル領域１８ａが形成されていない場合の面積比Ｒが１００を超える場合に、ダミーバックチャネル領域１８ａを形成して、面積比Ｒを１００以下とすることが好ましい。なお、面積比Ｒは、０より大きい値になる。

図２の場合を例に説明する。１つの独立したソース配線１１１において、ダミーＴＦＴ１０８ａが形成されていない場合には、ＴＦＴ１０８におけるバックチャネル領域１８の面積、１つの独立したソース配線１１１に接続されるＴＦＴ１０８が複数ある場合にはその全てのバックチャネル領域１８の合計の面積を１としたとき、導電膜２５の面積が面積比Ｒである。そして、面積比Ｒが１００を超える場合には、面積比Ｒが１００以下となるようにソース配線１１１にダミーＴＦＴ１０８ａを形成する。また、ダミーＴＦＴ１０８ａが形成されていない状態であっても、面積比Ｒが１００以下であれば、ダミーＴＦＴ１０８ａを形成する必要は無い。

なお、ダミーＴＦＴ１０８ａの大きさ、個数には特に制限はない。このため、１本のソース配線１１１に対して複数箇所にダミーＴＦＴ１０８ａを形成することも可能である。この場合、面積比Ｒを求める際には、複数のダミーＴＦＴ１０８ａが有する複数のダミーバックチャネル領域１８ａの面積も合計する。また、ダミーパターンは、必ずしも、ＴＦＴ１０８とほぼ同一の構成を有するダミーＴＦＴ１０８ａである必要はない。少なくとも、ダミーバックチャネル領域１０８ａのようなエッチングされる領域が形成されれば、その他の構成要素については省略可能である。例えば、ダミーゲート電極１１ａを省略することも可能である。

次に、図４〜６を参照して、ＴＦＴ基板１００の製造方法について説明する。図４は、ＴＦＴ基板１００の製造方法を示すフローチャートである。図５、６は、ＴＦＴ基板１００の製造方法を示す断面図である。ここでは、４枚マスクプロセスを用いたＴＦＴ基板１００の製造方法について説明する。また、ダミーＴＦＴ１０８ａは、ＴＦＴ１０８と同一の工程により形成される。

始めに、絶縁性基板１０上に、ゲート電極１１及びゲート配線１１０を形成する（ステップＳ１）。具体的には、まず、ガラス基板や石英基板などの光透過性を有する絶縁性基板１上に、ＤＣマグネトロンスパッタ法等を用いて、ゲート配線用導電膜を成膜する。ゲート配線用導電膜としては、たとえばクロム、モリブデン、タンタル、チタン、アルミニウム、銅などの金属膜や、これらに他の物質を微量に添加した合金膜など、あるいはこれらの積層膜を用いることができる。

そして、ゲート配線用導電膜上に、感光性樹脂であるレジスト（フォトレジスト）をスピンコートによって塗布し、塗布したレジストを露光、現像する公知の写真製版法を行う。これにより、所望の形状にレジストがパターニングされる。その後、レジストパターンをマスクとして、ゲート配線用導電膜をエッチングし、所望の形状にパターニングする。その後、レジストを除去する。これにより、ゲート電極１１及びゲート配線１１０が形成される。なお、ゲート電極１１の端面はテーパー形状とすることが望ましい。テーパー形状とすることにより、後に成膜するゲート絶縁膜１２の被覆性が向上する。そして、絶縁膜耐圧が向上するという効果を奏する。以上の工程により、図５（ａ）に示す構成となる。

次に、形成したゲート電極１１、ゲート配線１１０の上に、プラズマＣＶＤ法を用いてゲート絶縁膜１２を成膜する（ステップＳ２）。ゲート絶縁膜１２としては、窒化シリコン膜（ＳｉＮ膜）、酸化シリコン膜（ＳｉＯ膜）を用いることができる。その後、ゲート絶縁膜１２の上に、プラズマＣＶＤ法等により半導体膜１５を成膜する（ステップＳ３）。詳しくは、ゲート絶縁膜１２上に、真性半導体膜１３、不純物半導体膜１４を順次成膜する。真性半導体膜１３としては、アモルファスシリコン（ａ−Ｓｉ）膜、ポリシリコン（ｐ−Ｓｉ）膜が用いられる。不純物半導体膜１４としては、ａ−Ｓｉ、又はｐ−Ｓｉにリン（Ｐ）を微量にドーピングしたｎ−ａ−Ｓｉ膜、ｎ−ｐ−Ｓｉ膜が用いられる。

次に、不純物半導体膜１４上に、ＤＣマグネトロンスパッタ法等を用いて、ソース・ドレイン電極１６、１７を形成するためのソース配線用導電膜２０を成膜する（ステップＳ４）。ソース配線用導電膜２０としては、ゲート配線用導電膜と同様に、種々の金属膜、合金膜を用いることができる。なお、異なる材料を成膜する前に、洗浄工程が入る場合もある。以上の工程により、図５（ｂ）に示す構成となる。

次に、公知の写真製版法により、ソース配線用導電膜２０上にレジストパターンを形成する（ステップＳ５）。まず、ソース配線用導電膜２０上にレジスト２１を塗布する。そして、図５（ｃ）に示されるように、中間調に露光される中間調露光部分２３を有するマスク２２上から、レジスト２１を露光する。ここでは、レジスト２１としてポジ型レジストを用いる場合について説明する。

マスク２２の中間調露光部分２３は、バックチャネル領域１８上に配置される。そして、このマスク２２上からレジスト２１を露光することにより、ソース・ドレイン形成領域（後の工程でソース・ドレイン領域となる領域）上のレジスト２１は未露光となる。そして、バックチャネル形成領域（後の工程でバックチャネル領域１８となる領域）上のレジスト２１は中間調に露光される。そして、これらの領域以外のレジスト２１は、完全に露光される。すなわち、バックチャネル形成領域上のレジスト２１への露光量は、ソース・ドレイン形成領域上のレジスト２１への露光量より大きくなる。また、バックチャネル形成領域上のレジスト２１への露光量は、これらの領域以外のレジスト２１への露光量より小さくなる。

このように、露光部位ごとに露光量が調整されるように、例えば、透過光量が少なくとも２段階で異なる領域を有するマスク２２を用いて露光を行う。中間調露光部分２３は、例えば一定の透過率を有する材料によって形成されてもよい。すなわち、マスク２２として、ハーフトーンマスクを用いることができる。その他にも、中間調露光部分２３は、未露光部を形成するための遮光用パターンを解像限界以下のスリット状やメッシュ状のパターンを使って一定の透過率を得られるように形成してもよい。すなわち、マスク２２として、グレイトーンマスクを用いることができる。これにより、１回の露光で半導体膜１５とソース配線用導電膜２０のエッチングをすることができるので、写真製版回数を１回減らすことができる。

その後、現像することにより、レジスト２１が所望の平面形状にパターニングされる。このときに、ＴＦＴ１０８のバックチャネル形成領域上には、未露光部分のレジスト２１の膜厚よりは薄くレジスト２１が残される。すなわち、バックチャネル形成領域上ではレジスト２１が薄く形成され、ソース・ドレイン形成領域上ではレジスト２１が厚く形成される。換言すると、バックチャネル形成領域上にはレジスト２１の薄膜部２１ａが形成され、ソース・ドレイン形成領域上にはレジスト２１の厚膜部２１ｂが形成される。そして、その他の領域では、レジスト２１が形成されない。なお、本実施の形態では、ダミーＴＦＴ１０８ａにダミーゲート電極１１ａを形成するため、バックチャネル形成領域とダミーバックチャネル形成領域において、レジスト膜厚を均一にすることができる。以上の工程により、図５（ｄ）に示す構成となる。

その後、レジスト２１をマスクとして、ソース配線用導電膜２０のエッチング（１回目）を行う（ステップＳ６）。続いて、半導体膜１５のエッチング（ステップＳ７）を行う。これにより、レジスト２１が完全に露光されてレジスト２１が除去された部分のソース配線用導電膜２０及び半導体膜１５が除去される。そして、複数の分離されたパターンが形成される。１つのマスクで複数の膜を順次エッチングするので、それぞれのパターンでは、導電膜２５の平面形状とほぼ同一の平面形状を有する半導体膜１５の上に導電膜２５が積層された構造となる。

次に、レジスト２１除去（１回目）を行う（ステップＳ８）。このときは、ＴＦＴ１０８のバックチャネル形成領域上の薄いレジスト２１の膜厚分をアッシングなどにより除去する。すなわち、バックチャネル形成領域上に形成されたレジスト２１の薄膜部２１ａを除去する。また、レジスト２１の厚膜部２１ｂでは、膜厚は少なくなるものの、パターンとしては残る。これにより、ソース配線用導電膜２０の一部を露出させる。すなわち、バックチャネル形成領域上のソース配線用導電膜２０を露出させ、その他の部分はレジスト２１が残された状態にする。以上の工程により、図６（ｅ）に示す構成となる。

次に、残ったレジスト２１をマスクとして、ソース配線用導電膜２０のエッチング（２回目）を行う（ステップＳ９）。すなわち、レジスト２１の厚膜部２１ｂをマスクとして、上記の工程で露出したソース配線用導電膜２０をエッチングする。ここでは、エッチングとしてウェットエッチングを行う。以上の工程により、バックチャネル形成領域上の不純物半導体膜１４を露出させ、図６（ｆ）に示す構成となる。

本実施の形態では、同じ工程で同時にダミーバックチャネル領域１８ａも形成される。ダミーＴＦＴ１０８ａが付加された、ある１本のソース配線用導電膜２０に着目すると、ステップＳ９においてエッチングされるソース配線用導電膜２０の面積は、ダミーＴＦＴ１０８ａが付加されていない場合に比べてエッチングされる面積は大きくなる。すなわち、面積比ＲはダミーＴＦＴ１０８ａが付加されていない場合に比べて小さくなる。その結果、バックチャネル領域１８におけるエッチング残発生は抑制される。好ましくは、面積比Ｒは１００以下とする。

次に、バックチャネルエッチングを行う（ステップＳ１０）。ここでは、露出した不純物半導体膜１４がエッチングされることでソース電極１６、ドレイン電極１７がそれぞれの電極として機能できるようになる。このとき、バックチャネル領域１８における真性半導体膜１３の一部がエッチングされてもよい。すなわち、バックチャネル領域１８における真性半導体膜１３の膜厚が、ソース・ドレイン領域における真性半導体膜１３の膜厚より薄くなっていてもよい。

続いて、レジスト２１除去（２回目）を行う（ステップＳ１１）。この工程において、残されたレジスト２１を全て除去する。これにより、ソース配線１１１、ソース電極１６、ドレイン電極１７、バックチャネル領域１８が形成される。そして、図６（ｇ）に示す構成となり、ＴＦＴ１０８が完成する。ステップＳ５にて使用される写真製版用マスクにダミーＴＦＴ１０８ａを作り込んでおくことで、ステップＳ１〜Ｓ１１までの工程を経たときに、ダミーＴＦＴ１０８ａも同時に形成することができる。

その後、プラズマＣＶＤ法等を用いて、ソース・ドレイン電極１６、１７を覆うように層間絶縁膜を成膜する（ステップＳ１２）。層間絶縁膜としては、ＳｉＯ膜やＳｉＮ膜を用いることができる。そして、公知の写真製版法およびエッチング法を用いて、層間絶縁膜及びゲート絶縁膜１２を所望のパターンに加工する。これにより、画素電極などと、ゲート配線１１０あるいはソース配線１１１とを接続するためのコンタクトホールが形成される。

次に、層間絶縁膜上に、ＤＣマグネトロンを用いたスパッタリング法等により、画素電極用導電膜を成膜する。画素電極用導電膜としては、ＩＴＯやＩＺＯなどの透明性を有する導電膜を用いることができる。そして、公知の写真製版法およびエッチング法を用いて、画素電極用導電膜を所望のパターンに加工する。これにより、コンタクトホールを介して、ゲート配線１１０やソース配線１１１と接続する導電膜パターンや画素電極が必要に応じて形成される。以上の工程により、ＴＦＴ基板１００が形成される。

上記のように、本実施の形態では、ダミーバックチャネル領域１８ａを形成するので、ステップＳ９において、ウェットエッチングされる面積が大きくなる。このとき、１本のソース配線用導電膜２０に対して、エッチングされる面積を１とした場合、残存する面積を１００以下にすることが好ましい。すなわち、面積比Ｒは１００以下が好ましい。このように、面積比Ｒを小さくすることにより、バックチャネル領域１８には、残発生がない。このため、ＴＦＴ１０８に不具合が発生しない。そして、歩留が向上し、生産性の向上が得られる。

また、本実施の形態では、ダミーバックチャネル領域１８ａを形成するので、１本のソース配線１１１に対して付加されるＴＦＴ１０８が少ない場合でも、バックチャネル領域１８における残発生が無くなり、ソース配線１１１の長さや面積の自由度が広がる。そのため、表示装置としての付加価値を高めるための回路をＴＦＴ基板１００に搭載することが可能となる。従って、製品としての機能を高めることができる効果がある。

例えば、ゲート電極１１のレイヤとソース配線１１１のレイヤとの間で、あるいは、画素電極のレイヤとソース配線１１１のレイヤとの間で大きなキャパシタ容量を形成する場合、このソース配線１１１にＴＦＴが接続されていても、本発明を適用することで、バックチャネル領域１８の残発生を抑制できるので、より機能の高い製品の製造が可能となる。キャパシタ容量を形成する場合、面積を大きくする必要があるため、面積比Ｒも大きくなり、本発明の効果が得られやすい。

ここで、図７を参照して、面積比Ｒについて説明する。図７は、面積比Ｒの説明図である。面積比Ｒとは、以下の式１で表される。なお、Ｓは１つの独立した半導体膜１５のパターン上のエッチング後に残されるソース配線用導電膜２０（導電膜２５）の面積、Ｔは１つの独立した半導体膜１５のパターン上のステップＳ９においてエッチングされる領域の面積である。すなわち、Ｓは導電膜２５の面積、Ｔはこの導電膜２５に接続されているバックチャネル領域１８の面積を示す。
Ｒ＝Ｓ／Ｔ・・・（式１）

まず、図７を参照して実験方法について説明する。基板上のほぼ全面に、ゲート絶縁膜１２、真性半導体膜１３、不純物半導体膜１４、ソース配線用導電膜２０を順次成膜した。そして、上記のバックチャネル領域１８の形成方法を用いて、ソース配線用導電膜２０及び不純物半導体膜１４をエッチング除去した。ソース配線用導電膜２０が除去されず残った面積が面積Ｓに該当する。ソース配線用導電膜２０及び不純物半導体膜１４が除去された面積が面積Ｔに該当する。これらが除去された領域がバックチャネル領域１８に相当する。そして、ソース配線用導電膜２０及び不純物半導体膜１４が除去される面積、すなわちバックチャネル領域１８の面積Ｔを変化させて、面積比Ｒを変化させた。

次に、実験結果について説明する。それぞれの面積比Ｒに対して、バックチャネル領域１８にソース配線用導電膜２０の膜残りがあるかどうか確認した。すなわち、バックチャネル領域１８におけるソース配線用導電膜２０の残発生有無を確認した。これらの面積比Ｒに対する残発生有無の結果を図８に示す。図８では、横軸は面積比Ｒを示す。そして、残発生のなかったパターンを黒丸、残発生のあったパターンを白丸で表す。図８に示されるように、面積比Ｒが１００以下の場合、残発生がなかった。そして、面積比Ｒが１００以上１０００以下の場合、残発生がなかったパターンと残発生があったパターンとが混在した。また、面積比Ｒが１０００以上の場合、ほとんどのパターンで残発生があった。

すなわち、面積比Ｒが大きくなるにつれて、ステップＳ９におけるバックチャネル領域１８でのソース配線用導電膜２０の残発生率が高くなる。ソース配線用導電膜２０は、例えば金属膜によって形成される。ウェットエッチングによるエッチングの場合、薬液中の水素イオンによって金属から電子が引き抜かれ、金属がイオン化して薬液中に抜け出すことでエッチング反応が進む。ところが、４枚マスクプロセスの場合、ソース配線用導電膜２０の下には全て半導体膜１５が残される。すなわち、ソース配線用導電膜２０の直下全てに接して、ｎ型半導体膜である不純物半導体膜１４が形成される。ｎ型半導体膜のキャリアである電子は、薬液中の水素イオンによって金属から電子が引き抜かれる際に金属膜に影響を及ぼす。このため、薬液中でのソース配線用導電膜２０の電位が低くなる。

上記のように、面積比Ｒが大きくなると、ソース配線用導電膜２０において、エッチングされる面積に対してエッチング後に残される面積が大きくなる。すなわち、ソース配線用導電膜２０の下にある不純物半導体膜１４の面積も大きくなる。例えば、エッチングされる面積が同じであるＲ＝１０００のパターンと、Ｒ＝１０のパターンを比べる場合を想定すると、不純物半導体膜１４の面積は、Ｒ＝１０００のパターンではＲ＝１０のパターンよりも１００倍大きい。すなわち、Ｒ＝１０００のパターンでは、Ｒ＝１０のパターンよりも不純物半導体膜１４に含まれる１００倍多くの電子の影響を受けることになる。従って、面積比Ｒが大きいパターンでは、エッチングにおける残が発生しやすい。図９は、図８において白丸で示されたパターンであって、図７のＩＸ−ＩＸ断面における実際の断面写真を示す。図９に示されるように、バックチャネル領域１８にソース配線用導電膜２０がそのまま残っていることが分かる。

以上のことから、面積比Ｒは小さいほうが好ましく、本実施の形態では、ダミーバックチャネル領域１８ａを形成することにより、面積比Ｒを小さくしている。また、図８に示された結果から、面積比Ｒは１００以下が好ましい。これにより、バックチャネル領域１８には、残発生がない。このため、ＴＦＴ１０８に不具合が発生しない。例えば、ＴＦＴ１０８のバックチャネル領域１８上に、ソース配線用導電膜２０が残り、ソース電極１６及びドレイン電極１７がショートすることを抑制することができる。すなわち、回路の一部が正常に動作しない等の不具合が発生しない。このため、歩留を向上させることができる。

実施の形態２．
本実施の形態にかかるダミーパターンは、第１電極、第２電極、及びダミーバックチャネル領域を有する。換言すると、実施の形態１のダミーＴＦＴ１０８ａの構成要素からダミードレイン電極１７ａが省略されたような構成を有する。なお、それ以外の構成、製造方法等は、実施の形態１と同様なので説明を省略する。図１０を参照して、本実施の形態にかかるダミーパターンについて説明する。図１０は、ダミーパターン４０の構成を示す平面図である。

本実施の形態では、ダミーパターン４０は、実施の形態１のダミーゲート電極１１ａに相当する第１電極４１を有する。さらに、ダミーパターン４０は、実施の形態１のダミーソース電極１６ａに相当する第２電極４２を有する。第２電極４２は、導電膜２５によって形成される。また、半導体膜１５は、実施の形態１のダミーＴＦＴ１０８ａのダミードレイン領域に相当する領域を有さない。

本実施の形態によっても、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、実施の形態１のダミードレイン電極１７ａに相当する導電膜２５を省略している。すなわち、プロセス上問題がなければ、動作に関係のない電極を省略している。これにより、実施の形態１と比較して、面積比Ｒを効果的に小さくすることができる。このため、ダミーパターン４０の大きさや個数を減らすことができる。

実施の形態３．
本実施の形態にかかるダミーパターンは、複数個のパターンが接続される。なお、それ以外の構成、製造方法等は、実施の形態１と同様なので説明を省略する。図１１を参照して、本実施の形態にかかるダミーパターン４０について説明する。図１１は、ダミーパターン４０の構成を示す平面図である。

本実施の形態では、ダミーパターン４０は、実施の形態１のダミーゲート電極１１ａに相当する第１電極４１を有する。また、ダミーパターン４０は、実施の形態１のダミーソース電極１６ａ及びダミードレイン電極１７ａに相当する複数の第２電極４２を有する。複数の第２電極４２は、半導体膜１５からはみ出さないように、導電膜２５によって形成される。さらに、ダミーパターン４０は、複数のダミーバックチャネル領域１８ａを有する。このように、１つのダミーパターン４０には、複数の第２電極４２及び複数のダミーバックチャネル領域１８ａが形成される。そして、ソース配線１１１側から、第２電極４２とダミーバックチャネル領域１８ａが交互に配置される。図１１においては、４つの第２電極４２、及び３つのダミーバックチャネル領域１８ａが交互に配置される。このため、面積比Ｒを求める場合、面積Ｔには、３つのダミーバックチャネル領域１８ａの面積が合計される。また、面積Ｓには、４つの第２電極４２の面積が合計される。本実施の形態によっても、実施の形態１と同様の効果を得ることができる。

実施の形態４．
本実施の形態では、ダミーパターン４０内の複数の第２電極４２がすべて電気的に接続される。なお、それ以外の構成、製造方法等は、実施の形態３と同様なので説明を省略する。図１２を参照して、本実施の形態にかかるダミーパターン４０について説明する。図１２は、ダミーパターン４０の構成を示す平面図である。

本実施の形態では、複数の第２電極４２の上端がダミーバックチャネル領域１８ａの上端から突出している。そして、複数の第２電極４２の上端がソース配線１１１から延在する導電膜２５と接続される。すなわち、ダミーパターン４０において、導電膜２５は、櫛型に形成される。これにより、プロセスが完了した後に、電位的に独立するような導電膜２５がない。本実施の形態によっても、実施の形態１と同様の効果を奏することができる。

実施の形態５．
本実施の形態では、ダミーパターン４０を製品内部の回路だけでなく、プロセス上のモニタリングを行うＴＥＧ（Test Element Group）などに適用する。もちろん、ＴＥＧ以外の構成は、実施の形態１〜４と同様の構成とすることができる。ここで、図１３を参照して、１つのＴＦＴ１０８の特性を測定するためのＴＥＧの構成について説明する。図１３は、ＴＥＧの構成を示す平面図である。実際の製品の製造においては様々な構造のＴＥＧを作成するが、ここではＴＦＴ１０８と同一の形状を有するＴＥＧを例に説明する。

図１３に示されるＴＥＧに接続されたＴＦＴ１０８は、図１に示された額縁領域１０２に形成される。ＴＦＴ１０８は、実施の形態１と同様の構成及び大きさを有する。すなわち、図１に示された表示領域１０１に形成されたＴＦＴ１０８と同じ形状、大きさのパターンとなっている。これにより、画素駆動用のＴＦＴ１０８の特性を測定することができる。そして、このＴＦＴ１０８のソース電極１６及びドレイン電極１７から延在する引き回し配線３０がそれぞれ形成される。ソース電極１６から延在する引き回し配線３０がソース配線１１１に相当する。それぞれの引き回し配線３０は、端部にパッド部分３１を有する。パット部分３１は、矩形状を有する。パッド部分３１は、測定用プローブと接続するために配置される。また、ゲート電極１１は、図示しない部分で、測定用プローブと接続するためのパッド部分と接続されている。

例えば、ゲート電極１１と接続されたパッド部分にゲート信号を入力する。また、ソース電極１６と接続されたパッド部分３１にソース信号を入力する。そして、ドレイン電極１７に接続されたパッド部分３１からの電流等を検出する。これにより、ＴＦＴ１０８の特性を測定することができる。なお、ＴＥＧを構成する引き回し配線３０及びパッド部分３１は、導電膜２５によって形成される。そして、ソース電極１６側の引き回し配線３０にダミーパターン４０が接続される。図１３においては、左側の引き回し配線３０にダミーパターン４０が接続される。また、ここでのダミーパターン４０は、実施の形態４と同様の構成を有する。

本実施の形態によっても、実施の形態１と同様の効果を得ることができる。また、上記のＴＥＧでは、パッド部分３１は測定用プローブと接続するために通常、一辺が１００〜２００μｍ程度の四角形を用いる場合が多く、しかもこの配線に接続されるＴＦＴ１０８は１つだけであるから、面積比Ｒが大きくなりやすい。このため、本発明を適用して得られる効果が大きい。

なお、図１３においては、左側の引き回し配線３０にダミーパターン４０を接続したが、右側あるいは両方の引き回し配線３０にダミーパターン４０を接続してもよい。すなわち、ドレイン電極１７側あるいは両方の引き回し配線３０にダミーパターン４０を接続してもよい。また、図１３においては、実施の形態４と同様の構成を有するダミーパターン４０を用いたが、実施の形態１〜３のいずれの構成としてもよい。このようにした場合でも、同様の効果を得ることができる。

実施の形態１にかかる表示装置に用いられるＴＦＴ基板の構成を示す平面図である。 実施の形態１にかかる１本のソース配線の構成を示す平面図である。 図２のＩＩＩ−ＩＩＩ断面図である。 実施の形態１にかかるＴＦＴ基板の製造方法を示すフローチャートである。 実施の形態１にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態１にかかるＴＦＴ基板の製造方法を示す断面図である。 実施の形態１にかかる面積比Ｒの説明図である。 実施の形態１にかかる面積比Ｒに対する残発生有無の結果を示す相関図である。 図８において白丸で示されたパターンであって、図７のＩＸ−ＩＸ断面における実際の断面写真である。 実施の形態２にかかるダミーパターンの構成を示す平面図である。 実施の形態３にかかるダミーパターンの構成を示す平面図である。 実施の形態４にかかるダミーパターンの構成を示す平面図である。 実施の形態５にかかるＴＥＧの構成を示す平面図である。 従来のＴＦＴの構成を示す平面図である。 図１４のＸＶ−ＸＶ断面図である。

符号の説明

１ 絶縁性基板、２ ゲート電極、３ ゲート絶縁膜、４ 真性半導体膜、
５ 不純物半導体膜、６ ソース電極、７ ドレイン電極、８ バックチャネル領域、
１０ 絶縁性基板、１１ ゲート電極、１１ａ ダミーゲート電極、
１２ ゲート絶縁膜、１３ 真性半導体膜、１４ 不純物半導体膜、１５ 半導体膜、
１６ ソース電極、１６ａ ダミーソース電極、１７ ドレイン電極、
１７ａ ダミードレイン電極、１８ バックチャネル領域、
１８ａ ダミーバックチャネル領域、２０ ソース配線用導電膜、２１ レジスト、
２１ａ 薄膜部、２１ｂ 厚膜部、２２ マスク、２３ 中間調露光部分、
２５ 導電膜、３０ 引き回し配線、３１ パッド部分、
４０ ダミーパターン、４１ 第１電極、４２ 第２電極、
１００ ＴＦＴ基板、１０１ 表示領域、１０２ 額縁領域、
１０３ 走査信号駆動回路、１０４ 表示信号駆動回路、１０５ 画素、
１０６ 外部配線、１０７ 外部配線、１０８ ＴＦＴ、１０９ 保持容量、
１１０ ゲート配線、１１１ ソース配線

Claims (9)

1. 真性半導体膜、不純物半導体膜、及びソース配線用導電膜を順次成膜する工程と、
   前記ソース配線用導電膜上に薄膜部と厚膜部とを有するレジストを形成する工程と、
   前記レジストをマスクとして、前記ソース配線用導電膜、前記不純物半導体膜、及び前記真性半導体膜をエッチングする工程と、
   前記レジストの前記薄膜部を除去して、前記ソース配線用導電膜の一部を露出させる工程と、
   前記レジストの前記厚膜部をマスクとして、露出した前記ソース配線用導電膜をエッチングし、前記不純物半導体膜を露出させる工程と、
   前記露出した前記不純物半導体膜をエッチングして、前記ＴＦＴのバックチャネル領域とともに、前記ＴＦＴ以外の部分において、完成した製品の動作には無関係なダミーバックチャネル領域を形成する工程とを有し、
   前記不純物半導体膜を露出させる工程において、独立した１つの前記真性半導体膜のパターン上の前記バックチャネル領域及び前記ダミーバックチャネル領域の合計の面積を１とした場合、前記ソース配線用導電膜の面積が１００以下となるように、前記不純物半導体膜を露出させるＴＦＴ基板の製造方法。
2. 前記ダミーバックチャネル領域は、前記真性半導体膜及び前記不純物半導体膜を有する半導体膜の前記ソース配線用導電膜に少なくとも１つ以上接続される請求項１に記載のＴＦＴ基板の製造方法。
3. 複数の前記ダミーバックチャネル領域と複数の前記ソース配線用導電膜とが交互に形成される請求項１、又は２に記載のＴＦＴ基板の製造方法。
4. 前記複数の前記ソース配線用導電膜は、電気的に接続される請求項３に記載のＴＦＴ基板の製造方法。
5. ＴＦＴを有するＴＦＴ基板であって、
   真性半導体膜及び不純物半導体膜を有し、前記真性半導体膜上の前記不純物半導体膜が除去された前記ＴＦＴのバックチャネル領域を有する半導体膜と、
   前記半導体膜上において、前記半導体膜に内包され、前記ＴＦＴにソース信号を供給するソース配線を有するソース配線用導電膜と、
   前記ＴＦＴ以外の部分において、完成した製品の動作には無関係であり、前記半導体膜上の前記ソース配線用導電膜が除去されたダミーバックチャネル領域とを有し、
   独立した１つの前記真性半導体膜のパターン上の前記バックチャネル領域及び前記ダミーバックチャネル領域の合計の面積を１とした場合、前記ソース配線用導電膜の面積が１００以下であるＴＦＴ基板。
6. 前記ダミーバックチャネル領域は、前記半導体膜の前記ソース配線用導電膜に少なくとも１つ以上接続される請求項５に記載のＴＦＴ基板。
7. 複数の前記ダミーバックチャネル領域と複数の前記ソース配線用導電膜とが交互に形成された請求項５、又は６に記載のＴＦＴ基板。
8. 前記複数の前記ソース配線用導電膜は、電気的に接続された請求項７に記載のＴＦＴ基板。
9. 前記ＴＦＴを測定するためのＴＥＧをさらに有し、
   前記ダミーバックチャネル領域は、前記ＴＥＧに接続された請求項５乃至８のいずれか１項に記載のＴＦＴ基板。