KR20070117485A - Ｔｆｔ 어레이 기판, 그 제조 방법 및 표시장치 - Google Patents

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KR20070117485A
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Abstract

뛰어난 특성을 가지는 TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치를 제공한다. 본 발명의 일 양태에 따른 TFT어레이 기판은, 소스 영역(41)과 드레인 영역(42) 사이에 배치된 채널 영역(43)을 가지는 TFT어레이 기판이며, 기판(1)위에 형성된 게이트 전극(2)과, 게이트 전극(2)을 덮도록 형성된 게이트 절연막(3)과, 게이트 절연막(3)을 통해 게이트 전극(2)위에 설치된 반도체층(30)과, 반도체층(30)의 소스 영역(41) 위에 설치된 금속막을 가지는 소스 전극(6)과, 반도체층(30)의 드레인 영역(42) 위에 설치된 금속막을 가지는 드레인 전극(7)과, 소스 전극(6)과 소스 영역(41) 사이 및 드레인 전극(7)과 드레인 영역(42) 사이에 배치된 투명 도전막(10)을 구비하고, 투명 도전막(10)의 반도체층(30)으로부터 비어져 나온 부분의 단면이 순 테이퍼 형상이다.
TFT어레이 기판, 채널 영역, 소스 영역, 드레인 영역

Description

ＴＦＴ 어레이 기판, 그 제조 방법 및 표시장치{TFT ARRAY SUBSTRATE, MANUFACTURING METHOD THEREOF AND DISPLAY DEVICE}
도 1은 실시예 1에 따른 TFT어레이 기판의 구성을 나타내는 평면도이다.
도 2는 실시예 1에 따른 TFT어레이 기판의 제조 공정단면도이다.
도 3은 본 발명에 따른 반도체층의 테이퍼 형상을 나타낸 단면도이다.
도 4는 실시예 2에 따른 TFT어레이 기판의 제조 공정단면도이다.
도 5는 실시예 3에 따른 TFT어레이 기판의 제조 공정단면도이다.
도 6은 종래기술에 따른 TFT어레이 기판의 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 절연성 기판 2 : 게이트 전극
3 : 게이트 절연막 4 : 반도체 능동막
5 : 오믹 콘택막 6 : 소스 전극
7 : 드레인 전극 8 : SiN막
9,14,17 : 제2의 투명 도전막 10 : 제1의 투명 도전막
11 : 제1의 포토레지스트 패턴 12 : 제2의 포토레지스트 패턴
13, 15,16 : 콘택홀 21 : 절연성 기판
22 : 게이트 전극 23 : 게이트 절연막
24 : 반도체 능동막 25 : 오믹 콘택막
26 : 소스 전극 27 : 드레인 전극
28 : SiN막 29 : 제2의 투명 도전막
30 : 반도체층 41 : 소스 영역
42 : 드레인 영역 43 : 채널 영역
110 : 액틀 영역 111 : 표시 영역
113 : 게이트 배선 114 : 소스 배선
115 : 주사신호 구동회로 116 : 표시신호 구동회로
117 : 화소 118, 119 : 외부 배선
120 : TFT
본 발명은, TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치에 관한 것이다.
표시장치용의 TFT액티브 매트릭스 어레이 기판(이후, TFT어레이 기판이라고 적는다)에는, 비정질 실리콘(이하, a-Si라고 적는다)을 사용한 박막트랜지스터(이하, TFT:Thin Filmed Transistor라고 적는다)를 스위칭 소자에 사용한 것이 있다.이 TFT어레이 기판은, 일반적으로 5회의 포토리소그래피 공정(사진제판공정)을 사 용하여 제조된다. 그 종래예의 일례가 특허문헌 1에 개시되어 있다. 도 6은, 특허문헌 1에 따른 TFT어레이 기판의 TFT부분을 나타낸 것이며, 일반적인 TFT의 단면구조를 나타낸 단면도이다.
도 6에 나타내는 TFT어레이 기판에는, 절연성 기판(21), 게이트 전극(22), 게이트 절연막(23), 반도체 능동막(24), 오믹 콘택막(25), 소스 전극(26), 드레인 전극(27), 패시베이션막(28) 및 화소 전극(29)이 배치되어 있다. 절연성 기판(21)은, 유리 기판 등으로 형성된다. 게이트 전극(22)은, 예를 들면 Cr막 등으로 형성된다. 게이트 절연막(23)은, 예를 들면 질화 실리콘(이하, SiN이라고 적는다)으로 형성된다. 반도체 능동막(24)은, a-Si막이다. 오믹 콘택막(25)은, 반도체 능동막(24)과 상부 금속과의 오믹 콘택를 얻기 위한 인을 도핑한 n형 a-Si막이다. 이 반도체 능동막(24)과 오믹 콘택막(25)에 의해 반도체영역이 형성되고, 양쪽을 합쳐 반도체층이라고 부르는 경우도 있다. 소스 전극(26) 및 드레인 전극(27)은, 예를 들면 Cr막 등으로 형성된다. 화소 전극(29)은, 예를 들면 인듐과 주석의 산화물인 ITO(인듐 Tin Oxide)에 의해 형성되어 있다. 특허문헌 1에서는, 표시장치의 생산성 향상을 위해, TFT어레이 기판의 포토리소그래피 공정을 5회로 하는 것으로, 제조 공정수를 삭감하는 기술에 대해 개시되어 있다.
그 밖에도, TFT어레이 기판에 따른 기술이 특허문헌 2에 개시되어 있다. 특허문헌 2에는, 전기 특성의 편차를 방지하는 구조(도시하지 않음)가 도시되고 있다. 소스 및 드레인 전극을 덮는 패시베이션막의 걸림 형상에 기인하여, TFT에 부하가 가해진다. 특허문헌 2에서는, 이 부하에 의한 TFT의 전기적 특성의 편차를 방 지하고 있다. 특허문헌 2에서는, 반도체층의 패턴 형성 후, 다음의 레이어 공정에 있어서 ITO막과 소스 및 드레인 전극용의 금속막을 형성한다. ITO 막은 소스 및 드레인 전극과 반도체층 사이에 배치되어 있다. 그리고, 반도체층상의 소스 및 드레인 전극단으로부터 채널 영역측으로 나오도록, ITO막은 어긋나게 배치되고 있다. 그것에 의해, 소스 및 드레인 전극에서 반도체층까지의 단차를 완화하여, 패시베이션막이 걸리지 않는 효과를 얻고 있다.
[특허문헌 1] 특허 제3234168호
[특허문헌 2] 일본국 공개특허공보 특개2000-101091호
그러나, 발명자는 종래 기술에는 이하의 과제가 있음을 발견했다. 일반적으로, 게이트 전극, 소스 전극 및 드레인 전극용 금속막의 패터닝은, 에칭액에 의한 습식 에칭을 사용하고 있다. 최근, 패턴 치수의 미세화에 따라, 에칭 가스를 사용한 드라이 에칭에 의한 패터닝이 증가하고 있다. 그러나, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭하는 금속막을 소스 전극 및 드레인 전극에 사용할 경우, 이하와 같은 문제가 일어난다. 소스 전극 및 드레인 전극의 에칭시, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로는, 바탕의 반도체층과의 에칭의 선택비가 좋지 않다. 이 때문에, 채널 형성되는 부분까지 반도체층을 오버 에칭하게 된다. 따라서, 반도체층 내의 채널 파고드는 양이 불균일하게 되어, TFT의 전기 특성이 안정되지 않는다는 문제가 생긴다. 그 때문에 용이하게 드라이 에칭을 사용할 수 없고, 패턴 치수의 미세화를 방해하고 있다.
이것을 해결하기 위해, 채널 영역이 되는 반도체층 위에 산화막에 의한 에치 스토퍼 막을 설치하는 경우도 있다. 그러나, 이 경우, 포토리소그래피 공정이 1회 많아지게 되어, 생산 효율이 좋지 않다는 문제가 새롭게 발생한다.
본 발명은, 상술한 바와 같은 문제점에 착안하여, 뛰어난 특성을 가지는 TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치를 제공하는 것을 목적으로 한다.
본 발명의 제1의 양태에 따른 TFT어레이 기판은, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판이며, 기판 위에 형성된 게이트 전극과, 상기 게이트 전극을 덮도록 형성된 게이트 절연막과, 상기 게이트 절연막 을 통해 상기 게이트 전극위에 설치된 반도체층과, 상기 반도체층의 소스 영역 위에 설치된 금속막을 가지는 소스 전극과, 상기 반도체층의 드레인 영역 위에 설치된 금속막을 가지는 드레인 전극과, 상기 소스 전극과 소스 영역 사이 및 상기 드레인 전극과 드레인 영역 사이에 배치된 투명 도전막을 구비하며, 상기 반도체층의 상기 투명 도전막으로부터 비어져 나온 부분의 단면이 순 테이퍼 형상인 것이다.
본 발명의 제2의 양태에 따른 TFT어레이 기판의 제조 방법은, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판의 제조 방법이며, 기판위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극 위에 게이트 절연막, 반도체층 및 투명 도전막을 연속해서 성막하는 공정과, 상기 투명 도전막위에 형성된 제1의 포토레지스트 패턴을 사용해서 상기 투명 도전막을 섬 형상으로 에칭하는 공정과, 상기 제1의 포토레지스트 패턴과 상기 투명 도전막의 적층 마스크를 사용하여 상기 반도체층을 에칭하는 공정과, 상기 제1의 포토레지스트 패턴을 제거하여 상기 투명 도전막을 포함하는 기판위에 금속막을 성막한 후, 제2의 포토레지스트 패턴을 사용하여 상기 금속막을 드라이 에칭하고 상기 투명 도전막 위에 소스 전극 및 드레인 전극을 형성하는 공정과, 상기 반도체층의 채널 영역위에 형성된 상기 투명 도전막을 에칭하는 공정과, 채널 영역을 형성하는 공정을 가지는 것이다.
이하에, 본 발명의 바람직한 실시예를 설명한다. 설명의 명확화를 위해, 이하의 기재 및 도면은, 적절히, 생략 및 간략화하고 있다. 또한 설명의 명확화를 위해, 필요에 따라 중복 설명은 생략되고 있다.
실시예 1.
우선, 도 1을 사용하여, 본 발명에 따른 TFT어레이 기판을 사용한 표시장치에 관하여 설명한다. 도 1은, 표시장치에 이용되는 TFT어레이 기판의 구성을 나타내는 정면도이다. 본 발명에 따른 표시장치는, 액정표시장치나 유기EL표시장치 등의 평면형 표시장치(플랫 패널 디스플레이)를 예로 들어 설명한다. 이 TFT어레이 기판의 전체구성에 대해서는, 이하에 서술하는 실시예 1∼3에서 공통이다.
본 발명에 따른 액정표시장치는, 기판(1)을 가지고 있다. 기판(1)은, 예를 들면 TFT어레이 기판이다. 기판(1)에는, 표시 영역(111)과 표시 영역(111)을 둘러싸도록 설치된 액틀 영역(110)이 설치된다. 이 표시 영역(111)에는, 복수의 게이트 배선(주사 신호선)(113)과 복수의 소스 배선(표시 신호선)(114)이 형성되어 있다. 복수의 게이트 배선(113)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(114)은 평행하게 설치된다. 게이트 배선(113)과 소스 배선(114)은, 서로 교차하도록 형성되어 있다. 게이트 배선(113)과 소스 배선(114)은 직교하고 있다. 그리고, 인접하는 게이트 배선(113)과 소스 배선(114)으로 둘러싸인 영역이 화소(117)가 된다. 따라서, 기판(1)에서는, 화소(117)가 매트릭스 모양으로 배열된다.
또한 기판(1)의 액틀 영역(110)에는, 주사신호 구동회로(115)와 표시신호 구동회로(116)가 설치되어 있다. 게이트 배선(113)은, 표시 영역(111)으로부터 액틀 영역(110)까지 연장 설치되고 있다. 그리고, 게이트 배선(113)은, 기판(1)의 단부에서, 주사신호 구동회로(115)에 접속된다. 소스 배선(114)도 마찬가지로, 표시 영역(111)으로부터 액틀 영역(110)까지 연장 설치되어 있다. 그리고, 소스 배선(114)은, 기판(1)의 단부에서, 표시신호 구동회로(116)와 접속된다. 주사 신호 구동회로(115)의 근방에는, 외부배선(118)이 접속되어 있다. 또한 표시신호 구동회로(116)의 근방에는, 외부배선(119)이 접속되어 있다. 외부배선(118, 119)은, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부배선(118, 119)을 통해 주사신호 구동회로(115) 및 표시신호 구동회로(116)로 외부에서의 각종 신호가 공급된다. 주사신호 구동회로(115)는 외부에서의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(113)에 공급한다. 이 게이트 신호에 의해, 게이트 배선(113)이 순차 선택되어 간다. 표시신호 구동회로(116)는 외부로부터의 제어신호나, 표시 데이터에 의거하여 표시 신호를 소스 배선(114)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(117)에 공급할 수 있다. 또한, 주사신호 구동회로(115)와 표시신호 구동회로(116)는, 기판(1)위에 배치되는 구성에 한정되는 것이 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 된다.
화소(117)안에는, 적어도 하나의 TFT(120)가 형성되어 있다. TFT(120)는 소스 배선(114)과 게이트 배선(113)의 교차점 근방에 배치된다. TFT(120)는, 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가진다. 예를 들면 이 TFT(120)가 화소 전극에 표시 전압을 공급한다. 즉, 게이트 배선(113)로부터의 게이트 신호에 의해, 스위칭 소자인 TFT(120)가 온 한다. 이에 따라 소스 배선(114)으로부터, TFT(120)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과 대향전극 사이에, 표시 전압에 따른 전계가 생긴다. 또한, 기판(1)의 표면에는, 배향막(도시 생략)이 형성되어 있다.
또한, 기판(1)에는, 대향기판이 대향하여 배치되어 있다. 대향기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향기판에는, 칼라필터, 블랙 매트릭스(BM), 대향전극 및 배향막 등이 형성되어 있다. 또한, 대향전극은, 기판(1)측에 배치되는 경우도 있다. 그리고, 기판(1)과 대향기판 사이에 액정층이 끼워진다. 즉, 기판(1)과 대향기판 사이에는 액정이 주입되어 있다. 또한 기판(1)과 대향기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 배치된다.
화소 전극과 대향전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화 된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛은, 어레이 기판측의 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라, 대향기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시할 수 있다.
본 발명에서는, 전술한 기판(1)을 액정표시장치에 이용되는 보텀 게이트형 구조의 TFT어레이 기판으로서 설명한다. 또한, TFT어레이 기판을 사용하는 표시장치는, 액정표시장치에 한정되지 않고, 유기EL디스플레이 등으로 하는 것도 가능하다. 도면을 참조하여, 실시예 1에 따른 TFT어레이 기판에 관하여 설명한다. 도 2a∼ 도 2e는, 실시예 1에 따른 TFT어레이 기판의 제조 방법의 순서를 나타낸 단면도이다.
처음에, 기판(1)위에, 스퍼터링법에 의해, 예를 들면 Cr막을 200nm의 두께로 성막한다. 그리고, Cr막 위에 레지스트 막을 형성한다. 제1의 포토리소그래피 공정에서 게이트 전극 패턴을 형성하고, 질산 제2세륨 암모늄 수용액을 사용하여 에칭한다. 이상의 공정으로 게이트 전극(2)이 형성된다. 또한, 이 게이트 전극(2)은, 예를 들면 도 1에서 나타낸 게이트 배선(113)으로부터 연장되고 있다. 기판(1)은, 유리 등의 절연성 재료에 의해 형성되어 있다. 게이트 전극(2)은, Cr막에 한정하지 않고, TFT어레이 기판에 사용가능한 다른 금속을 사용하는 것이 가능하다. 또한 게이트 전극(2)의 막두께도 200nm로 한정하지 않는다. 마찬가지로, 게이트 전극(2)이 Cr막일 경우, 질산 제2세륨 암모늄 수용액으로 에칭했지만, Cr 이외의 금속을 사용하는 경우에는, 그 금속에 따른 에칭액을 사용한다.
다음에 플라즈마 CVD법에 의해, 게이트 전극(2)을 덮도록 게이트 절연막(3)을 400nm두께, 반도체 능동막(4)을 200nm, 오믹 콘택막(5)을 50nm의 두께로 연속 성막한다. 게이트 절연막(3)은, 예를 들면 SiN막으로 형성되어 있다. 반도체 능동막(4)은, a-Si막으로 형성된 채널 막이다. 오믹 콘택막(5)은, 반도체 능동막(4)과 상부금속과의 오믹 콘택를 얻기 위해, 인을 도핑한 n형 a-Si막이다. 이 반도체 능동막(4)과 오믹 콘택막(5)에 의해 반도체영역이 형성되고, 양쪽을 합하여 반도체층이라고 칭한다. 게이트 절연막(3), 반도체 능동막(4) 및 오믹 콘택막(5)을 연속해서 성막한 후, 다시 제1의 투명 도전막(10)을 100nm의 두께로 스퍼터링법에 의해 성막한다.
이와 같이, 제1의 투명 도전막(10)을 게이트 절연막(3), 반도체 능동막(4), 오믹 콘택막(5)과 함께 연속 성막하는 것이, 실시예 1의 특징의 하나이다. 그 효과에 대해서는, 뒤에 서술한다. 또한 제1의 투명 도전막(10)에는, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스에 에칭되기 어려운 재료를 사용하는 것이 중요하다. 예를 들면 인듐과 주석의 산화물인 ITO(Indium Tin Oxide)막을 사용하는 것이 바람직하다. 그 효과에 대해서도, 뒤에 서술한다. 또한, 전술한 각각의 막두께는, 예시한 것이며, 그 밖의 막두께를 사용하는 것이 가능한 것은 물론이다.
다음에 제1의 투명 도전막(10) 위에, 레지스트 막을 도포하고, 노광, 현상을 행한다. 이에 따라 제1의 포토레지스트 패턴(11)이 형성되어, 도 2a에 나타내는 구성이 된다. 제1의 포토레지스트 패턴(11)은, 이하에 설명한 바와 같이, 반도체 능동막(4), 오믹 콘택막(5) 및 제1의 투명 도전막(10)을 패터닝하므로, 섬모양으로 형성되어 있다. 또 레지스트 패턴(11)은, 게이트 전극(2)의 패턴의 한쪽으로부터 비어져 나와 형성된다.
제2의 포토리소그래피 공정에서는, 제1의 포토레지스트 패턴(11)을 통해 제1의 투명 도전막(10)을 에칭한다. 여기에서는, 예를 들면 옥살산을 사용한 습식 에칭이 사용된다. 이에 따라 제1의 투명 도전막(10)이 패터닝 된다. 따라서, 도 2b에 나타내는 구성이 된다. 여기에서, 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)과의 적층구조가, 반도체 능동막(4) 및 오믹 콘택막(5)을 에칭할 때의 마스크가 된다. 즉, 반도체 능동막(4) 및 오믹 콘택막(5) 위에는, 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)으로 이루어지는 적층 마스크의 섬 형상 패턴이 형성된다. 이 때, 제1의 투명 도전막(10)의 단부는, 제1의 포토레지스트 패턴(11)의 단부로부터 후퇴하도록 에칭되어 있다. 따라서, 제1의 포토레지스트 패턴(11)이 제1의 투명 도전막에 대하여 덮개 모양이 되도록 형성되어 있다. 즉, 사이드 에칭에 의해 제1의 투명 도전막(10)의 단부가 제1의 포토레지스트 패턴(11)의 단부의 내측이 되도록 형성되어 있다. 환언하면, 제1의 투명 도전막(10)의 패턴은, 사이드 에칭량만큼 제1의 포토레지스트 패턴(11)의 패턴보다도 작아진다. 이 때문에, 제1의 투명 도전막(10)의 패턴이 제1의 포토레지스트 패턴(11)의 패턴에 내포된 구성이 된다.
다음에 제1의 투명 도전막(10)과 제1의 포토레지스트 패턴(11)의 적층 마스크 패턴에 의해, 오믹 콘택막(5)과 반도체 능동막(4)을 에칭한다. 이에 따라 도 2c에 나타내는 구성이 된다. 그리고, 제1의 포토레지스트 패턴(11)을 제거한다. 여기에서, 예를 들면 SF6과 HCl의 혼합 가스를 사용한 드라이 에칭을 실시했을 경우, 제1의 투명 도전막(10)보다도 완만한 순 테이퍼 형상을 가지는 반도체 능동막(4)과 오믹 콘택막(5)의 섬(島)화 패턴을 형성할 수 있다. 순 테이퍼 모양의 섬화 패턴을 형성할 수 있는 이유에 대해서, 도 3을 사용하여 설명한다.
도 3은, 도 2c에 나타내는 반도체 능동막(4), 오믹 콘택막(5), 제1의 투명 도전막(10) 및 제1의 포토레지스트 패턴(11)의 단부를 확대한 단면도이다. 여기에서, 반도체 능동막(4)과 오믹 콘택막(5)의 적층구조를 반도체층(30)으로 한다. 제1의 포토레지스트 패턴(11)을 마스크에 사용하여 에칭한 제1의 투명 도전막(10)의 단부는, 사이드 에칭에 의해 폭 X의 공극이 형성되어 있다. 여기에서, X는, 제1의 포토레지스트 패턴(11)의 단부로부터의 후퇴량을 나타내는 사이드 에칭량이다. 이와 같이 포토레지스트 패턴(11)의 덮개부분의 바로 아래가 공극이 된다.
제1의 포토레지스트 패턴(11)과 제1의 투명 도전막(10)에 의한 적층 마스크 패턴을 사용하여 반도체층(30)을 에칭했을 경우, 이 공극에 에칭 가스가 침입한다. 공극에 침입한 에칭 가스에 의해, 반도체층(30)의 측면이 가로방향으로 순차 에칭됨과 동시에, 측면의 외측영역도 막두께 방향으로 에칭된다. 따라서, 반도체층(30)의 섬화 패턴이 형성되는 동시에, 사이드 에칭량 X에 따라 반도체층(30)의 측면이 순 테이퍼 모양으로 형성된다. 또한, 도 3에 나타내는 반도체 능동막(4) 및 오믹 콘택막(5)의 합계 막두께가 Y인 경우, 제1의 투명 도전막(10)의 사이드 에칭량 X를 조정함으로써, 테이퍼 각θ을 수식 1로 제어하는 것이 가능하다. 수식 1을 이하에 나타낸다. 여기에서, 오믹 콘택막(5)이 반도체 능동막(4)으로 이루어지는 반도체층(30)의 단면형상이 순 테이퍼 형상이 되는 것이 특징적이다.
X=Y/tanθ ·····(수식 1)
이와 같이, 제1의 투명 도전막(10)을 포함하는 적층 마스크를 사용하고 있기 때문에, 반도체층(30)은 제1의 투명 도전막(10)과 대략 같은 형상으로 패터닝 된다. 즉, 반도체층(30) 패턴의 외형단은 제1의 투명 도전막(10)과 대략 일치하고 있다. 그러나, 제1의 투명 도전막(10) 위에 덮개모양으로 형성된 제1의 포토레지스트 패턴(11)에 의해, 반도체층(30)의 패턴은 제1의 투명 도전막(10)으로부터 약간 비어져 나와서 형성된다. 그리고, 이 비어져 나온 부분에서는, 덮개부분의 공극에 침입한 에칭 가스에 의해 반도체층(30)의 단면이 순 테이퍼 형상이 된다. 또한 반도체층(30)의 비어져 나온 양은, 제1의 포토레지스트 패턴(11)의 덮개형상에 근거하는 양이 된다. 여기에서, 반도체층(30) 윗면의 패턴단과 제1의 투명 도전막(10)의 밑면의 패턴단의 위치는 일치하고 있다.
여기에서, 도 2의 설명으로 되돌아간다. 도 2d에서는, 반도체층(30)을 에칭 후, 제1의 투명 도전막(10) 위에 소스 전극(6) 및 드레인 전극(7)을 형성한다. 여기에서는, 소스 전극(6) 및 드레인 전극(7)의 재료에, 예를 들면 Mo를 사용하고 있다. 또한, 이 소스 전극(6)은, 예를 들면 도 1에서 나타낸 소스 배선(114)으로부터 연장되고 있다. 우선, 제1의 포토레지스트 패턴(11)을 제거한 기판(1)위에, 스퍼터링법에 의해, Mo막을 200nm의 두께로 성막한다. 그리고, 제3의 포토리소그래피 공정에서, 소스 전극(6) 및 드레인 전극(7)을 형성하기 위한 제2의 포토레지스트 패턴(12)을 형성한다. 즉, 금속막 위에, 레지스트 막을 도포하고, 노광, 현상을 행한다. 여기에서, 도 2d에 나타나 있는 바와 같이, 제2의 포토레지스트 패턴(12)은, 반도체 능동막(4)의 소스 영역(41) 및 드레인 영역(42)위에 형성된다. 즉, 채널 영역(43)상의 제1의 투명 도전막(10)이 노출하도록, 제2의 포토레지스트 패턴(12)을 형성한다. 또한, 소스 영역(41) 및 드레인 영역(42)은, 반도체 능동막(4)의 일부이며, 채널 영역(43)의 양단에 형성되는 확산영역을 나타낸다. 소스 영역(41)은, 소스 전극(6)의 하부에 형성되고, 드레인 영역(42)은, 드레인 전극(7)의 하부에 형성된다.
그리고, 예를 들면 SF6의 혼합 가스를 사용하여, 드라이 에칭으로 Mo막을 에칭한다. 제1의 투명 도전막(10)으로서, 전술한 바와 같이 불소계 원자를 포함하는 할로겐 가스에 의해 에칭되기 어려운 재료를 사용하고 있다. 따라서, 제1의 투명 도전막(10)은, SF6의 혼합 가스에 대한 에치 스토퍼 막이 된다. 따라서, 채널 영역(43)과 오믹 콘택막(5)으로의 에칭을 보호하는 것이 가능하게 된다. 이에 따라 도 2d에 나타내는 구성이 된다. 그 후에 채널 영역(43)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 제거한다. 여기에서는, 옥살산을 사용한 습식 에칭을 사용할 수 있다. 그리고, HCl가스를 사용한 드라이 에칭에 의해, 채널 영역(43)의 상부에 형성되어 있는 오믹 콘택막(5)을 제거한다. 이와 같이, 소스 전극(6)과 드레인 전극(7) 사이에 위치하는 제1의 투명 도전막(10) 및 오믹 콘택막(5)이 제거된다. 이에 따라 반도체 능동막(4)이 노출하여, 소스 영역(41)과, 드레인 영역(42) 사이에, 채널 영역(43)이 형성된다. 소스 전극(6)은, 제1의 투명 도전막(10)을 통해 소스 영역(41)과 접속된다. 또한 드레인 전극(7)은 제1의 투명 도전막(10)을 통해 드레인 영역(42)과 접속된다.
또한, 소스 전극(6) 및 드레인 전극(7)에 사용하는 재료는 Mo에 한정하지 않고, Mo를 주성분이라고 하는 합금을 사용하는 것도 가능하다. 마찬가지로, Ti 및 T a나, 그것들을 주성분으로 하는 합금을 사용하는 것도 가능하다. 또한, Al이나 Al을 주성분으로 하는 합금을 사용해도 된다. 염소 원자 또는 불소계 원자를 포함하는 에칭 가스에 의해 에칭하는 금속이면, 전술한 금속에 한정되지 않는다. 따라서, Al, Ti, Ta, Mo를 주성분으로서 포함하는 금속막이면 된다. 이에 따라 에칭에 의한 가공을 용이하게 행할 수 있다. 소스 전극(6) 및 드레인 전극(7)은 금속막의 적층구조라도 된다. 또한 소스 전극(6) 및 드레인 전극(7)에 대한 에칭 가스에 대해서는, 염소 원자 또는 불소계 원자를 포함하는 에칭 가스이면, SF6의 혼합 가스에 한정되지 않고, 그 외의 에칭 가스를 사용하는 것이 가능하다.
다음에 CVD법에 의해, 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면 CF4의 혼합 가스를 사용한 드라이 에칭에 의해 SiN막(8)을 에칭하고, 콘택홀(13)을 형성한다. 패시베이션막의 재료 및 막두께 및 콘택홀(13)의 형성 방법 및 에칭 가스에 대해서는 예시한 것이며, TFT어레이 기판에 사용하는 그 밖의 방법, 재료 및 구성으로 하는 것이 가능한 것은 물론이다.
마지막에, 스퍼터링법에 의해, 제2의 투명 도전막(9)을 100nm의 두께로 성막하고, 화소 전극을 형성한다. 제2의 투명 도전막(9)은, 예를 들면 인듐과 주석의 산화물인 ITO에 의해 형성되고어 있다. 또한, 제2의 투명 도전막(9)은, 제1의 투명 도전막(10)과 같은 재료를 사용하는 것도 가능하다. 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(9)위에 화소 전극패턴을 형성하고, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이에 따라 도 2e에 나타내는 구성이 된다. 이상의 방법에 의해, 실시예 1에 따른 TFT어레이 기판이 완성된다.
이상과 같이, 제1의 투명 도전막(10)으로서, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스에 에칭되기 어려운 재료를 사용하고 있다. 따라서, 소스 전극(6) 및 드레인 전극(7)을 드라이 에칭할 때, 제1의 투명 도전막(10)이 반도체 능동막(4)과 오믹 콘택막(5)에 대한 에치 스토퍼 막이 된다. 즉, 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭이 필요한 금속막을 소스 전극(6) 및 드레인 전극(7)에 사용할 경우, 반도체 능동막(4) 및 오믹 콘택막(5)의 에칭 선택비를 가질 수 있다. 따라서, 채널 파고드는 양의 안정화를 도모할 수 있게 된다. 그 결과, 뛰어난 특성의 TFT어레이 기판을 형성할 수 있다. 염소 원자 또는 불소 원자를 포함하는 할로겐 가스로 에칭이 필요한 소스 전극(6) 및 드레인 전극(7)을 드라이 에칭에 의해 가공하는 것이 가능하게 되어, 미세 패턴을 형성할 수 있게 된다.
또한 제1의 투명 도전막(10)은, 반도체 능동막(4) 및 오믹 콘택막(5)과 함께 연속 성막하고, 같은 포토리소그래피 공정에서 패턴형성 한다. 따라서, 에치 스토퍼 막인 제1의 투명 도전막(10)을 형성하기 위해 포토리소그래피 공정을 늘릴 필요가 없다. 본 형태에 따른 TFT어레이 기판의 제조 방법은, 포토리소그래피 공정이 5회가 되어, 종래기술(특허문헌 1)과 같다. 따라서, 제조 공정수를 늘리지 않고, 에치 스토퍼 막을 형성하는 것이 가능하다. 이에 따라 생산성을 저하시키지 않고, 안정된 특성을 가지는 TFT어레이 기판을 제조할 수 있다.
또한 제1의 투명 도전막(10)은, 소스 전극(6) 및 드레인 전극(7)에 사용되는 금속으로부터 반도체 능동막(4) 및 오믹 콘택막(5)으로의 콘터미네이션 방지용의 스토퍼가 된다. 따라서, 양호한 TFT특성과 높은 신뢰성을 가지는 TFT어레이 기판을 제조하는 것이 가능하게 된다.
또한 실시예 1에서 형성된 TFT어레이 기판에서는, 원하는 각도의 순 테이퍼 형상을 가지는 반도체 능동막(4) 및 오믹 콘택막(5)을 형성하는 것이 가능하게 된다. 그 결과, 소스 전극(6) 및 드레인 전극(7)과의 커버릿지를 양호하게 할 수 있고, 접속성을 향상시키는 것이 가능하게 된다. 또한 소스 전극(6) 및 드레인 전극(7)으로서, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 덧붙여서, 저저항배선을 실현하는 것도 가능하다.
또한, 실시예 1에서는, 제1의 투명 도전막(10)은, 반도체 능동막(4) 및 오믹 콘택막(5)과 함께 연속 성막된 후, 패터닝 된다. 그 후에 소스 전극(6) 및 드레인 전극(7)은, 다음의 레이어층으로서 금속막을 성막하여 패턴형성된다. 즉, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 다르기 때문에, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 영역을 바꿀 수 있다. 즉, 다른 포토리소그래피 공정에서, 제1의 투명 도전막(10)과, 소스 전극(6) 및 드레인 전극(7)을 패터닝 하고 있다. 이것은, 종래기술(특허문헌 2)과는 다른 본 발명의 특징이다. 이에 따라 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)을 다른 패턴 형상으로 할 수 있다.
실시예 2.
도면을 참조하여, 실시예 2에 따른 TFT어레이 기판에 대하여 설명한다. 실시예 2도, TFT어레이 기판 및 그 제조 방법에 관한 기술인 것은, 제1의 실시예과 같다. 또한, 제1의 실시예와 같은 구성요소, 기능 및 제조 순서에 대해서는, 설명을 생략한다.
도 4를 사용하여, 실시예 2에 따른 TFT어레이 기판에 관하여 설명한다. 도 4는, 실시예 2에 따른 TFT어레이 기판의 제조 순서의 일부를 나타낸 단면도이다. 실시예 2에 따른 TFT어레이 기판의 제조 순서는, 도 2a∼ 도 2d까지 실시예 1과 같다. 실시예 2에서는, 실시예 1에서 나타낸 도 2e 대신에 도 4의 순서가 이용된다. 실시예 2에서는, 도 4에 나타내는 TFT어레이 기판의 단면구성이 특징적이다.
도 4에서는, 화소 전극이 드레인 전극(7)바로 아래의 제1의 투명 도전막(10)과 직접 접속하고 있다. 소스 전극(6) 및 드레인 전극(7)을 형성할 때까지의 공정은, 도 2a∼ 도 2d와 같기 때문에 설명을 생략한다. 도 2d 후, CVD법에 의해 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 여기까지는, 실시예 1과 동일하다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면 CF4의 혼합 가스를 사용한 드라이 에칭에 의해, SiN막(8)과, 그 하층의 드레인 전극(7)이 되는 Mo막을 에칭한다. 이에 따라 콘택홀(15)이 형성된다. 또한, 포토리소그래피 공정의 회수에 대해서는, 도 2a에 나타내는 기판(1)에 게이트 전극(2)을 형성하는 시작 공정부터 세는 것이다.
여기에서, 실시예 2는, 콘택홀(15)을 SiN막(8) 뿐만아니라, 그 하층의 Mo막으로 이루어지는 드레인 전극(7)까지도 관통시켜, 제1의 투명 도전막(10)까지 도달시키는 것에 특징을 가지고 있다. 즉, 콘택홀(15)을 가지는 SiN막(8)을 형성 후, 드레인 전극(7)에 제1의 투명 도전막(10)에 도달하는 관통공을 설치하고 있다. 관통공은, 콘택홀(15)을 통해 형성되므로, 관통공의 위치는, SiN막(15)의 콘택홀(15)과 일치하고 있다. 또한, 패시베이션막인 SiN막(8)의 재료 및 막두께 및 콘택홀(13)의 형성 방법 및 에칭 가스에 대해서는 예시한 것이며, TFT에 사용하는 그 밖의 방법, 재료 및 구성으로 하는 것이 가능한 것은 물론이다.
마지막에, 스퍼터링법에 의해, 제2의 투명 도전막(14)을 100nm의 두께로 성막하여, 화소 전극을 형성한다. 제2의 투명 도전막(14)은, 예를 들면 인듐과 주석 의 산화물인 ITO에 의해 형성되어 있다. 제2의 투명 도전막(14)은, 콘택홀(15)에 매설된다. 이에 따라 화소 전극이 되는 제2의 투명 도전막(14)은, 제1의 투명 도전막(10)과 접촉하고 있다. 또한, 실시예 2에서는, 화소 전극에 사용되는 제2의 투명 도전막(14)과, 제1의 투명 도전막(10)은, 같은 재료를 사용하는 것이 바람직하다. 그리고, 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(14)위에 화소 전극 패턴을 형성한다. 여기에서는, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이상의 방법에 의해, 실시예 2에 따른 TFT어레이 기판이 완성된다.
이상과 같이, 실시예 2에서는, 화소 전극인 제2의 투명 도전막(14)은, 제1의 투명 도전막(10)과 직접 접속되어 있다.여기에서, 화소 전극의 재료인 제2의 투명 도전막(14)과 제1의 투명 도전막(10)의 재료는 동일하다. 이 때문에, 콘택의 저저항화를 도모할 수 있다. 즉, 화소 전극인 제2의 투명 도전막(14)을, 미소한 콘택 홀(15)의 측면 및 저면에서 드레인 전극(7)과 접속한다. 이에 따라 제1의 투명 도전막(10)과 직접 접촉시키는 쪽이 저항값이 낮아진다. 또한 제1의 투명 도전막(10)은, 상층의 드레인 전극(7)과 넓은 영역에서 접속하고 있다. 이 때문에, 결과적으로 제2의 투명 도전막(14)과 드레인 전극(7)과의 접촉저항이 향상된다. 또한 콘택홀(15)의 하부에서는, 드레인 전극(7)에 설치된 관통공에, 제2의 투명 도전막(14)이 매설되어 있다. 따라서, 관통공에 있어서, 제2의 투명 도전막(14)은, 드레인 전극(7)의 측면과 접촉하고 있다.
이상에 의해, 실시예 2를 사용한 TFT어레이 기판은, 실시예 1에서의 효과에 더하여, 콘택의 저저항화에 의한 전기 특성향상을 얻을 수 있다. 또한, 실시예 2에 따른 포토리소그래피 공정은, 실시예 1에 따른 공정과 같은 회수이다. 즉, 포토리소그래피 공정을 늘리지 않고, 콘택의 저저항화를 실현할 수 있다.
여기에서, 실시예 1과 마찬가지로, 소스 전극(6) 및 드레인 전극(7)을 제1의 투명 도전막(10)과 다른 레지스트 패턴으로 에칭하고 있다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다. 이것은, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)과의 형성 시기가 다르기 때문에 가능하게 된다. 또한 소스 전극(6) 및 드레인 전극(7)은, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 더하여, 저저항배선을 실현하는 것도 가능하다.
실시예 3.
도면을 참조하여, 실시예 3에 따른 TFT어레이 기판에 대하여 설명한다. 실시예 3도, TFT어레이 기판 및 그 제조 방법에 관한 기술인 것은, 제1의 실시예와 같다. 또한, 제1의 실시예와 같은 구성요소, 기능 및 제조 순서에 대해서는, 설명을 생략한다.
도 5를 사용하여, 실시예 3에 대하여 설명한다. 도 5는, 실시예 3에 따른 TFT어레이 기판의 제조 순서의 일부를 나타낸 단면도이다. 실시예 3에 따른 TFT어레이 기판의 제조 순서는, 도 2a∼도 2c까지 실시예 1과 같다. 실시예 3에서는, 도 2d이후의 순서 대신에 도 5의 순서가 이용된다. 실시예 3에서는, 도 5에 나타내는 TFT어레이 기판의 제조 순서 및 단면구성이 특징적이다.
도 5를 사용하여, 소스 전극(6) 및 드레인 전극(7)의 형성 이후의 TFT어레이 기판의 제조 방법에 관하여 설명한다. 그 이전의 공정은, 도 2a∼ 도 2c와 같기 때문에 설명을 생략한다. 도 2c의 상태로부터, 스퍼터링법에 의해, 제1의 포토레지스트 패턴(11)을 제거한 기판(1)위에 Mo막을 200nm의 두께로 성막한다. 그리고, 제3의 포토리소그래피 공정에 있어서, 소스 전극(6) 및 드레인 전극(7)을 형성하기 위한 제2의 포토레지스트 패턴(12)을 형성한다. 포토리소그래피 공정의 회수에 대해서는, 도 2a에 나타내는 기판(1)에 게이트 전극(2)을 형성하는 시작 공정부터 센 것이다. 여기까지는, 실시예 1과 같다.
여기에서, 드레인 전극(7)위의 제2의 포토레지스트 패턴(12)의 일부(포토레지스트 패턴(121)이라 칭한다)의 막두께를, 제2의 포토레지스트 패턴(12)의 다른 영역보다도 얇아지도록, 2단계 노광 기술(예를 들면 하프톤 마스크나 그레이톤 마스크 등)을 사용하여 패터닝 한다.. 즉, 2단계 노광에 의해, 제2의 포토레지스트 패턴(12)의 막두께를 2단계로 하고 있다. 그리고, 예를 들면, SF6의 혼합 가스를 사용하여, 드라이 에칭으로 Mo막을 에칭한다. 제1의 투명 도전막(10)에는, 전술한 바와 같이 불소계 원자를 포함하는 할로겐 가스에 의해 에칭되기 어려운 재료를 사용하고 있다. 따라서, 제1의 투명 도전막(10)이 에치 스토퍼 막이 된다. 따라서, 채널 영역에 있어서 반도체 능동막(4)과 오믹 콘택막(5)의 에칭을 보호하는 것이 가능하게 된다. 이에 따라 도 5a에 나타내는 구성이 된다.
다음에 반도체 능동막(4)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 에칭하고, 포토레지스트 패턴(121)을 제거한다. 우선, 옥살산을 사용하여 채널 영역이 되는 반도체 능동막(4)의 상부에 형성되어 있는 제1의 투명 도전막(10)을 제거한다. 그리고, HCl가스를 사용한 드라이 에칭에 의해, 반도체 능동막(4)의 상부에 형성되어 있는 오믹 콘택막(5)을 제거하는 동시에, TFT의 채널 영역을 형성한다. 그 후에 포토레지스트 패턴(121)을 애싱으로 제거한다. 즉, 하프 애싱에 의해, 제2의 포토레지스트 패턴(12)을 얇게 한다. 이에 따라 얇은 제2의 포토레지스트 패턴(121)은, 완전히 제거되어, Mo막이 노출한다. 한편, 제2의 포토레지스트 패턴(12)이 두꺼워진 부분에서는, 제2의 포토레지스트 패턴(12)이 완전히 제거되지 않고 얇아진다. 예를 들면 소스 전극(6) 위의 제2의 포토레지스트 패턴(12)은 얇아진 상태로 잔존하고 있다. 이에 따라 도 5b에 나타내는 구성이 된다
다음에 드레인 전극(7)을 에칭한 후, 제2의 포토레지스트 패턴(12)을 제거한다. 처음에, 포토레지스트 패턴(121)이 제거된 영역의 드레인 전극(7)을 에칭에 의해 제거한다. 이에 따라 드레인 전극(7)의 일부가 제거된다. 따라서, 일부의 드레인 영역(42) 위에서는, 드레인 전극(7)이 제거되어, 제1의 투명 도전막(10)이 노출한다. 에칭에는, 예를 들면 인산과 질산의 혼합액을 사용한 습식 에칭을 사용한다. 그 후에 제2의 포토레지스트 패턴(12)을 제거한다. 이에 따라 도 5c에 나타내는 구성이 된다. 이상과 같이, 막두께가 얇은 포토레지스트 패턴(121)을 형성함으로써, 드레인 전극(7)의 일부를 제거하는 것이 가능하게 된다. 또한, 전술한 방법을 사용함으로써, 포토레지스트 공정이 늘어나지 않는다.
여기에서, 실시예 1과 마찬가지로, 소스 전극(6),및 드레인 전극(7)을 제1의 투명 도전막(10)과 다른 레지스트 패턴으로 에칭하고 있다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다. 이것은, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 다르기 때문에 가능하다.
다음에 콘택홀을 가지는 SiN막(8)을 형성하고, 드레인 전극(7)과 화소 전극을 접속한다. 이 공정에 대해서, 이하에 상세히 설명한다. 실시예 3에서는, 콘택홀(16)은, 드레인 전극(7)을 제거한 영역에 형성한다. 즉, 실시예 3에서는, 화소 전극이 드레인 전극(7)과 직접 접속하지 않고, 투명 도전막(10)을 통해 접속하는 것에 특징을 가지고 있다.
우선, CVD법에 의해, 패시베이션막이 되는 SiN막(8)을 300nm의 두께로 성막한다. 그 후에 제4의 포토리소그래피 공정으로 콘택홀 패턴을 형성한다. 예를 들면CF4의 혼합 가스를 사용한 드라이 에칭에 의해 SiN막(8)을 에칭하고, 콘택홀(16)을 형성한다. 콘택홀(16)은, 드레인 전극(7)이 제거된 영역에 형성된다. 즉, 콘택홀(16)의 주변개소에서는, 드레인 전극(7)이 제거되고 있다. 여기에서, 실시예 3에서는, 실시예 2와 같이 Mo막을 콘택홀을 통해 에칭하지 않는다. 이 때문에, 콘택홀(16)을 미세하게 형성하기 쉽다는 효과가 있다. 즉, 콘택홀(16)을 작게 한 경우에도, 확실하게 접속할 수 있다. 패시베이션막의 재료 및 막두께 및 콘택홀(16)의 형성 방법 및 에칭 가스에 대해서는, 예시한 것이며, TFT어레이 기판에 사용하는 그 밖의 방법 재료 및 구성으로 하는 것이 가능한 것은 물론이다.
마지막으로 스퍼터링법에 의해, 제2의 투명 도전막(17)을 100nm의 두께로 성막하여, 화소 전극을 형성한다. 제2의 투명 도전막(17)은, 예를 들면 인듐과 주석의 산화물인 ITO에 의해 형성되어 있다. 또한, 실시예 3에서는, 실시예 2와 같이, 화소 전극에 사용되는 제2의 투명 도전막(17)과 제1의 투명 도전막(10)은, 같은 재료를 사용하는 것이 바람직하다. 제5의 포토리소그래피 공정에 의해 제2의 투명 도전막(17)위에 화소 전극 패턴을 형성하고, 옥살산을 사용한 에칭에 의해 화소 전극이 형성된다. 이상의 방법에 의해, 실시예 3에 따른 TFT어레이 기판이 완성된다.
이와 같이, 실시예 3에서는, Mo막 위에, 제2의 포토레지스트 패턴(12)을, 2단계 노광에 의해 형성한다. 여기에서, 제2의 포토레지스트 패턴(12)은, SiN막(8)의 콘택홀(16)이 형성되는 콘택홀부에 있어서 막두께가 얇아진다. 즉, 콘택홀부에서는, 다른 장소와 비교하여 막두께가 얇은 제2의 포토레지스트 패턴(121)이 형성된다. 그리고, 제2의 포토레지스트 패턴(12)을 통해 Mo막을 드라이 에칭한다. 여기에서는, 소스 전극(6)의 패턴이 형성된다. 드라이 에칭후, 제2의 포토레지스트 패턴(12)의 일부를 애싱 한다. 이에 따라 막두께가 얇은 제2의 포토레지스트 패턴(121)이 제거된다. 따라서, 콘택홀부에 있어서 드라이 에칭된 Mo막이 노출한다. 그리고, Mo막을 에칭하고, 제1의 투명 도전막(10)을 노출시키고 있다. 이에 따라 드레인 영역(42)상의 일부분에서 Mo막이 에칭되어, 드레인 전극(7)의 패턴이 형성된다.
이상과 같이, 실시예 3에서는, 드레인 전극(7)과 화소 전극인 제2의 투명 도 전막(17)이, 직접 접속하지 않고 제1의 투명 도전막(10)을 통해 접속한다. 그러나, 제2의 투명 도전막(17)과 제1의 투명 도전막(10)의 재료는 동일하며, 또한 제1의 투명 도전막(10)은, 상층에 형성되는 드레인 전극(7)과 넓은 영역에서 접속하고 있다. 따라서, 제2의 투명 도전막(17)과 드레인 전극(7)이 직접 접속하지 않아도, 실시예 2와 같이, 콘택의 저저항화를 도모할 수 있다.
또한, 실시예 3에서는, 콘택홀(16)을 형성할 때, 드레인 전극(7)을 에칭할 필요가 없다. 이 때문에, 콘택홀을 미세하게 형성할 수 있다는 효과를 얻을 수 있다. 즉, 콘택홀(16)을 가지는 SiN막(8)이 형성되기 전에, 드레인 전극(7)의 일부분을 에칭하고, 제1의 투명 도전막(10)을 노출시키고 있다. 실시예 3에 따른 포토리소그래피 공정은, 제1 및 실시예 2에 따른 공정과 같은 회수이다. 즉, 포토리소그래피 공정을 늘리지 않고, 콘택의 저저항화를 실현할 수 있으며, 또한 콘택홀을 미세가공할 수 있다.
여기에서, 제1의 투명 도전막(10)과 소스 전극(6) 및 드레인 전극(7)과의 형성 영역이 다르다. 이것은, 전술한 바와 같이 종래기술(특허문헌 2)과는 다르고, 소스 전극(6) 및 드레인 전극(7)의 형성 시기가 제1의 투명 도전막(10)과 다르기 때문이다. 따라서, 제1의 투명 도전막(10)이, 소스 전극(6) 및 드레인 전극(7)의 형성 영역과 동등하지 않고, 소스 전극(6)의 일부가 게이트 절연막(3)과 직접 접촉하도록 형성된다.
또한, 소스 전극(6) 및 드레인 전극(7)은, Al 또는 Al을 주성분으로 하는 합금을 사용하는 것도 가능하다. 그 결과, 콘택의 저저항화에 더하여, 저저항 배선을 실현하는 것도 가능하다.
또한, 본 발명은, 상기의 각 실시예에 한정되는 것은 아니다. 본 발명의 범위에 있어서, 상기의 실시예의 각 요소를, 당업자라면 용이하게 생각할 수 있는 내용으로 변경, 추가, 변환할 수 있다.
본 발명에 의하면, 이상과 같은 구성에 의해, 뛰어난 특성을 가지는 TFT어레이 기판, 그 제조 방법 및 이것을 사용한 표시장치를 제공할 수 있다.

Claims (16)

  1. 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판이며,
    기판 위에 형성된 게이트 전극과,
    상기 게이트 전극을 덮도록 형성된 게이트 절연막과,
    상기 게이트 절연막을 통해 상기 게이트 전극위에 설치된 반도체층과,
    상기 반도체층의 소스 영역 위에 설치된 금속막을 가지는 소스 전극과,
    상기 반도체층의 드레인 영역 위에 설치된 금속막을 가지는 드레인 전극과,
    상기 소스 전극과 소스 영역 사이 및 상기 드레인 전극과 드레인 영역 사이에 배치된 투명 도전막을 구비하고,
    상기 반도체층의 상기 투명 도전막으로부터 비어져 나온 부분의 단면이 순 테이퍼 형상인 것을 특징으로 하는 TFT어레이 기판.
  2. 제 1항에 있어서,
    상기 기판상을 덮도록 형성된 패시베이션막 위에, 상기 드레인 전극과 접속된 화소 전극을 더 가지는 것을 특징으로 하는 TFT어레이 기판.
  3. 제 2항에 있어서,
    상기 패시베이션막에 설치된 콘택홀을 통해 상기 드레인 전극의 일부가 제거되어, 상기 화소 전극과 상기 투명 도전막이 직접 접속되어 있는 것을 특징으로 하는 TFT어레이 기판.
  4. 제 2항 또는 제 3항에 있어서,
    상기 화소 전극과 상기 투명 도전막은, 같은 재료인 것을 특징으로 하는 TFT어레이 기판.
  5. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 반도체층은, 비정질 실리콘인 것을 특징으로 하는 TFT어레이 기판.
  6. 제 1항, 제 2항 또는 제 3항 중 어느 한 항에 있어서,
    상기 소스 전극 및 드레인 전극이, Ti, Ta, Mo, Al 및 이들을 주성분으로 하는 합금의 적어도 하나를 포함하는 것을 특징으로 하는 TFT어레이 기판.
  7. 청구항 1, 청구항 2 또는 청구항 3 중 어느 한 항에 기재된 TFT어레이 기판을 사용한 것을 특징으로 하는 표시장치.
  8. 소스 영역과 드레인 영역 사이에 배치된 채널 영역을 가지는 TFT어레이 기판의 제조 방법이며,
    기판위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극 위에 게이트 절연막, 반도체층 및 투명 도전막을 연속하여 성막하는 공정과,
    상기 투명 도전막위에 형성된 제1의 포토레지스트 패턴을 사용하여 상기 투명 도전막을 섬 형상으로 에칭하는 공정과,
    상기 제1의 포토레지스트 패턴과 상기 투명 도전막의 적층 마스크를 사용하여 상기 반도체층을 에칭하는 공정과,
    상기 제1의 포토레지스트패턴을 제거하여 상기 투명 도전막을 포함하는 기판위에 금속막을 성막한 후, 제2의 포토레지스트 패턴을 사용하여 상기 금속막을 드라이 에칭하여 상기 투명 도전막 위에 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 반도체층의 채널 영역 위에 형성된 상기 투명 도전막을 에칭하는 공정과, 채널 영역을 형성하는 공정을 가지는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  9. 제 8항에 있어서,
    상기 채널 영역을 형성한 후, 상기 기판위에 콘택홀을 가지는 패시베이션막을 형성하는 공정과,
    상기 콘택홀을 가지는 패시베이션막 위에, 이 콘택홀을 통해 상기 투명 도전막과 직접 접속하는 화소 전극을 형성하는 공정을 더 구비하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  10. 제 9항에 있어서,
    상기 콘택홀부에 노출하는 드레인 전극을 형성하는 금속막을, 콘택홀을 드라이 에칭으로 형성할 때, 일괄로 에칭하여 형성하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  11. 제 8항 또는 제 9항에 있어서,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 공정에,
    상기 금속막위에, 상기 패시베이션막에 콘택홀이 형성되는 콘택홀부에 있어서 막두께가 얇아지는 제2의 포토레지스트 패턴을 2단계 노광에 의해 형성하는 공정과,
    상기 제2의 포토레지스트 패턴을 통해 상기 금속막을 에칭하는 공정과, 채널 영역위에 형성된 상기 투명 도전막을 에칭하는 공정과,
    상기 제2의 포토레지스트 패턴의 일부를 애싱 하고, 상기 콘택홀부에 있어서 상기 금속막을 노출시키는 공정과,
    상기 노출된 금속막을 에칭하여, 상기 콘택홀부의 상기 투명 도전막을 노출시키는 공정과, 채널 영역을 형성하는 공정이 포함되어 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  12. 제 9항에 있어서,
    상기 화소 전극과 상기 투명 도전막에, 같은 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  13. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 반도체층이, 비정질 실리콘이며,
    염소 혹은 불소를 포함하는 가스를 가지는 드라이 에칭 또는 불소화산(fluorinated acid)을 가지는 에칭액을 사용한 습식 에칭에 의해 에칭되고 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  14. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 소스 전극 및 드레인 전극에, Ti, Ta, Mo, Al 및 그것들을 주성분으로 하는 합금의 적어도 하나가 포함되어 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  15. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 투명 도전막을 에칭하는 공정에서는, 상기 투명 도전막의 단부가 상기 제1의 포토레지스트 패턴 단부로부터 후퇴하도록 사이드 에칭하고,
    상기 반도체층을 에칭하는 공정에서는 상기 반도체층의 단면이 순 테이퍼 모양이 되도록 에칭하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  16. 제 8항, 제 9항 또는 제 10항 중 어느 한 항에 있어서,
    상기 금속막을 드라이 에칭하는 에칭 가스에, 염소 혹은 불소를 포함하는 가스가 이용되고 있는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
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