KR100656910B1 - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 알루미늄 계열의 배선을 채용하면서도 제조 공정을 단순화하기 위하여, 알루미늄 계열의 배선과 반도체층의 사이에 반도체 물질과 양호한 접촉 특성을 가지며 알루미늄 계열 식각액에 용이하게 식각되는 도전 물질로 이루어진 완충막을 개재한다. 상세하게 본 발명에 따른 박막 트랜지스터 기판에서는, 기판 위에 게이트 전극 및 게이트선을 포함하는 게이트 배선이 형성되어 있고, 게이트 절연막이 게이트 배선을 덮고 있다. 게이트 절연막 위에는 반도체층이 형성되어 있고, 반도체층과 접촉 저항이 좋고, 알루미늄 계열 식각액에 식각되는 특성을 가지는 도전 물질로 이루어지는 하층 및 알루미늄 계열로 이루어지는 상층의 이중층 구조로 형성되는 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 보호막이 데이터 배선과 반도체층을 덮고 있으며, 드레인 전극을 드러내는 제1 접촉 구멍이 형성되어 있고, 화소 전극이 제1 접촉 구멍을 통하여 드레인 전극에 연결되어 있다.
알루미늄, 접촉 특성, 알루미늄 식각액, 식각 공정, 제조 공정 단순화
Description
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 2 및 도 3은 도 1에 보인 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 을 따라 각각 나타낸 단면도이며,
도 4a는 도 1에 보인 박막 트랜지스터 기판의 처음 제조 단계에서의 배치도이고,
도 4b 및 도 4c는 도 4a에 보인 절단선 Ⅳb-Ⅳb' 및 Ⅳc-Ⅳc'을 따라 각각 나타낸 단면도이며,
도 5a는 도 4a의 다음 단계에서의 기판의 배치도이고,
도 5b와 도 5c는 도 5a에 보인 절단선 Ⅴb-Ⅴb'과 Ⅴc-Ⅴc'을 따라 각각 나타낸 단면도이고,
도 6a, 도 7a, 도 8a 및 도 9a는 도 4b와 도 5b 사이에 실시되는 중간 제조 단계의 단면도이고, 도 6b, 도 7b, 도 8b 및 도 9b는 도 4c와 도 5c 사이에 실시되는 중간 제조 단계의 단면도이며,
도 10a는 도 5a의 다음 단계에서의 기판의 배치도이고,
도 10b와 도 10c는 도 10a에 보인 절단선 Ⅹb-Ⅹb'과 Ⅹc-Ⅹc'을 따라 각각 나타낸 단면도이며,
도 11a는 도 10a의 다음 단계에서의 기판의 배치도이고,
도 11b 및 도 11c는 도 11a에 보인 절단선 ⅩⅠb-ⅩⅠb'과 ⅩⅠc-ⅩⅠc'을 따라 각각 나타낸 단면도이며,
도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 배치도이고,
도 13은 도 12에 보인 절단선 ⅩⅢ-ⅩⅢ'을 따라 나타낸 단면도이며,
도 14a는 도 12에 보인 박막 트랜지스터 기판의 처음 제조 단계에서의 배치도이고,
도 14b는 도 14a에 보인 절단선 ⅩⅣb-ⅩⅣb'을 따라 나타낸 단면도이고,
도 15a는 도 14a의 다음 단계에서의 기판의 배치도이고,
도 15b는 도 15a에 보인 절단선 ⅩⅤb-ⅩⅤb'을 따라 나타낸 단면도이고,
도 16a는 도 15a의 다음 단계에서의 기판의 배치도이고,
도 16b는 도 16a에 보인 절단선 ⅩⅥb-ⅩⅥb'을 따라 나타낸 단면도이고,
도 17a는 도 16a의 다음 단계에서의 기판의 배치도이고,
도 17b는 도 17a에 보인 절단선 ⅩⅦb-ⅩⅦb'을 따라 나타낸 단면도이고,
도 18a는 도 17a의 다음 단계에서의 기판의 배치도이고,
도 18b는 도 18a에 보인 절단선 ⅩⅧb-ⅩⅧb'을 따라 나타낸 단면도이다.
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로 특히, 액정 표시 장치에 사용되는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.
이러한 액정 표시 장치에서는, 대면적화 추세에 따라 구동 균일성을 확보하기 위하여 게이트 배선 또는 데이터 배선 물질로서 저저항 물질을 요구한다. 신호 지연을 방지하기 위하여 배선은 저저항을 가지는 금속 물질, 특히 알루미늄, 또는 알루미늄 합금과 같은 알루미늄 계열의 금속 물질을 사용하는 것이 일반적이다.
그러나, 알루미늄 계열의 배선은 물리적 또는 화학적인 특성이 약하기 때문에 접촉부에서 다른 도전 물질과의 접촉 불량으로 인하여 배선 불량을 일으켜 박막 트랜지스터의 특성을 저하시키는 문제점을 가지고 있다. 이러한 알루미늄 계열 배선의 접촉 특성을 보완하기 위하여, 알루미늄 계열의 배선을 형성할 때 다른 금속을 개재할 수 있으나, 다층의 배선을 형성하기 위해서는 서로 다른 식각액이 필요할 뿐 아니라 여러 번의 식각 공정이 필요하게 되어 제조 공정이 복잡해진다.
본 발명이 이루고자 하는 기술적 과제는 알루미늄 계열의 배선을 채용하면서도 제조 공정을 단순화할 수 있는 박막 트랜지스터 기판 및 그 제조 방법을 제공하고자 한다.
이러한 과제를 해결하기 위하여 본 발명에서는, 알루미늄 계열의 배선과 반도체층의 사이에 반도체 물질과 양호한 접촉 특성을 가지며 알루미늄 계열 식각액에 용이하게 식각되는 도전 물질로 이루어진 완충막을 개재한다.
상세하게, 본 발명에 따른 박막 트랜지스터 기판에서는, 기판 위에 게이트 전극 및 게이트선을 포함하는 게이트 배선이 형성되어 있고, 게이트 절연막이 게이트 배선을 덮고 있다. 게이트 절연막 위에는 반도체층이 형성되어 있고, 반도체층과 접촉 저항이 좋고, 알루미늄 계열 식각액에 식각되는 특성을 가지는 도전 물질로 이루어지는 하층 및 알루미늄 계열로 이루어지는 상층의 이중층 구조로 형성되는 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 보호막이 데이터 배선과 반도체층을 덮고 있으며, 드레인 전극을 드러내는 제1 접촉 구멍이 형성되어 있고, 화소 전극이 제1 접촉 구멍을 통하여 드레인 전극에 연결되어 있다.
이 때, 이중층 구조의 데이터 배선에서 하층은 IZO 또는, 몰리브덴 계열로 형성될 수 있으며, 화소 전극은 IZO로 이루어질 수 있으며, 게이트 배선은 알루미늄 계열의 금속층을 포함하는 이중층 구조로 형성될 수 있다.
여기서, 데이터 배선은 게이트선의 끝단에 연결되는 게이트 패드를 더 포함하고, 데이터 배선은 데이터선의 끝단에 연결되는 데이터 패드를 포함하고, 게이트 패드를 드러내는 제2 접촉 구멍, 데이터 패드를 드러내는 제3 접촉 구멍, 제2 접촉 구멍을 통하여 게이트 패드에 연결되는 보조 게이트 패드, 제3 접촉 구멍을 통하여 데이터 패드에 연결되는 보조 데이터 패드를 더 포함할 수 있다.
또한, 게이트 배선은 게이트선과 평행하게 형성되어 유지 축적기의 한 도전층을 이루는 유지 전극을 더 포함하고, 데이터 배선은 유지 전극에 중첩되어 유지 축전기의 다른 도전층을 이루는 유지 축전기용 도전체 패턴을 더 포함하고, 유지 축전기용 도전체 패턴을 드러내는 제4 접촉 구멍을 더 포함하고, 제4 접촉 구멍을 통하여 화소 전극이 유지 축전기용 도전체 패턴에 연결될 수 있다.
이러한 박막 트랜지스터 기판을 제조하기 위하여는, 우선, 기판 위에 게이트 전극과 게이트선을 포함하는 게이트 배선을 형성하고, 게이트 배선을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 반도체층을 형성하고, 반도체층과 접촉 저항이 좋고 알루미늄 계열 식각액에 식각되는 특성이 있는 도전 물질로 이루어지는 하층 및 알루미늄 계열로 이루어지는 상층의 이중층 구조로 형성되는 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성한다. 이어, 데이터 배선 및 반도체층을 덮는 보호막을 형성하고, 드레인 전극을 노출시키는 제1 접촉 구멍을 형성하고, 제1 접촉 구멍을 통하여 드레인 전극에 연결되는 화소 전극을 형성한다.
이 때, 데이터 배선의 하층을 IZO 또는, Mo 계열로 형성할 수 있고, 화소 전 극을 IZO로 형성할 수 있다.
또한, 데이터 배선은 하층과 상층을 알루미늄 계열 식각액으로 동시에 식각하여 형성할 수 있는데, 알루미늄 식각액은 질산, 인산, 초산, D.I.의 혼합액으로 이루어질 수 있다. 여기서, 게이트 배선을 이중층을 형성할 수 있다.
그리고, 보호막을 형성한 후, 250∼400℃ 범위에서 어닐링을 실시하는 것이 바람직하며, 보호막을 형성하기 전에 데이터 배선의 상부에 알칼리성 세정, 전해질 세정 또는 알루미늄 식각액을 이용한 세정을 실시할 수 있다.
반도체층 및 데이타 배선은 부분적으로 두께가 다른 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성할 수 있는데, 감광막 패턴은 테이터 배선 상부에 위치하고 제 1 두께를 가지는 제 1 부분 및 소스 전극과 드레인 전극 사이에 위치하고 제 1 부분보다 두꺼운 제 2 부분을 가질 수 있다. 특히, 제 1 부분의 두께는 제 2 부분의 두께에 대하여 1/2 이하로 형성할 수 있다.
여기서 감광막 패턴을 제 1 영역, 제 1 영역보다 낮은 투과율을 가지는 제 2 영역 및 제 1 영역보다 높은 투과율을 가지는 제 3 영역을 포함하는 광마스크를 이용하여 형성할 수 있으며, 제 1 내지 제 3 영역의 투과율을 다르게 조절하기 위해서 제 1 영역에는 반투명막 또는 노광기의 분해능보다 작은 슬릿 패턴이 형성될 수 있다.
또한, 본 발명은 반도체층과 데이타 배선 사이에 저항성 접촉층을 형성할 수 있으며, 데이타 배선, 저항성 접촉층 및 반도체층을 하나의 감광막 패턴을 사용하여 함께 형성할 수 있다.
그러면, 도면을 참고로 하여 본 발명의 실시예에 따른 에 대하여 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 2 및 도 3은 도 1에 보인 절단선 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 각각 나타낸 단면도이다.
먼저, 절연 기판(10) 위에 크롬 또는 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질로 이루어진 500∼1000Å 두께의 하부 금속층(201) 위에 저저항 특성이 있는 알루미늄 또는 알루미늄-네오디뮴과 같은 알루미늄 합금 따위의 알루미늄 계열로 이루어진 1500∼2500Å 두께의 상부 금속층(202)으로 구성된 이중층 구조의 게이트 배선(22, 24, 26, 28)이 형성되어 있다.
게이트 배선(22, 24, 26, 28)은 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)으로 이루어지는 게이트선부(22, 24, 26)와 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 축전기용 유지 전극(28)을 포함하고 있다.
유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(22, 24, 26, 28)의 하부 금속층(201)을 이루는 물질로는, 크롬 이외에 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브 덴 계열, 질화 크롬 또는 질화 몰리브덴 따위가 있다. 또한, 게이트 배선(22, 24, 26, 28)은 이중층 구조 이외에 단일막 또는 삼중층 이상의 구조로도 형성될 수 있다.
게이트 배선(22, 24, 26, 28) 위에는 질화 규소(SiNx) 따위로 이루어진 2500∼4000Å 두께의 게이트 절연막(30)이 게이트 배선(22, 24, 26, 28)을 덮고 있다.
게이트 절연막(30) 위에는 비정질 규소 따위의 반도체 물질로 이루어진 800∼1500Å 두께의 반도체 패턴(42, 48)이 형성되어 있고, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 500∼800Å 두께의 저항성 접촉층 패턴(55, 56, 58)이 형성되어 있다.
반도체 패턴(42, 48)은 유지 축전기용 반도체 패턴(48)과 박막 트랜지스터용 반도체 패턴(42)을 포함하고 있는데, 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 유지 축전기용 반도체 패턴(48)은 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)과 동일한 반면에, 박막 트랜지스터용 반도체 패턴(42)은 후술되는 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)이 이루는 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널로 정의되는 영역을 더 포함하고 있다.
저항성 접촉층 패턴(55, 56, 58) 위에는 반도체 물질과 양호한 접촉 특성을 가지면 알루미늄 계열 식각액에 용이하게 식각되는 도전 물질 예를 들어, IZO 또는 몰리브덴 또는 몰리브덴-텅스텐 따위의 몰리브덴 계열로 이루어진 500∼1000Å 두께의 하부 도전층(601) 위에 저저항 특성이 있는 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열로 이루어진 1500∼2500Å 두께의 상부 도전층(602)으로 구성된 이중층 구조의 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다.
데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65) 및 소스 전극(65)에 대응되는 드레인 전극(66)이 이루는 데이터선부와 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)을 포함하고 있다. 유지 전극(28)이 형성되지 않는 경우, 유지 축전기용 도전체 패턴(68) 역시 형성되지 않는다.
이와 같이, 데이터 배선(62, 64, 65, 66, 68)의 하부 도전층(601)이 IZO 계열 또는 몰리브덴 계열로 형성되어 있기 때문에 저항성 접촉층 패턴(55, 56, 58)과 양호한 접촉 특성을 가지고 접촉할 수 있다. 또한, 데이터 배선(62, 64, 65, 66, 68)은 상부 도전층(602)이 알루미늄 계열로 형성되어 있기 때문에 저저항 배선 특성을 유지할 수 있다.
저항성 접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 동일한 형태를 가진다. 이 때, 하나의 저항성 접촉층 패턴(55)은 데이터선(62), 데이터 패드(64) 및 이에 연결되는 소소 전극(65)에 접촉되어 있고, 다른 저항성 접촉층 패턴(56)은 드레인 전극(66)에 접촉되어 있고, 또 다른 접촉층 패턴(58)은 유지 축전기용 도전체 패턴(68)에 접촉되어 있다.
데이터 배선(62, 64, 65, 66, 68)을 포함하는 기판의 노출된 전면에는 질화 규소 따위의 절연 물질로 이루어진 500∼1500Å 두께의 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극(66)의 상부 도전층(602)을 드러내는 접촉 구멍(72), 데이터 패드(64)의 상부 도전층(602)을 드러내는 접촉 구멍(76) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. 또한, 보호막(70)에는 유지 축전기용 도전체 패턴(68)의 상부 도전층(602)을 드러내는 접촉 구멍(78)이 형성되어 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 500∼1500Å 두께의 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO 계열로 만들어지며, 접촉 구멍(72)을 통하여 드레인 전극(66)에 연결되어 화상 신호를 전달받는다. 또한, 화소 전극(82)은 접촉 구멍(78)을 통하여 유지 축전기용 도전체 패턴(68)에 연결되어 유지 축전기용 도전체 패턴(68)으로 화상 신호를 전달한다. 이 때, 화소 전극(82)은 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
게이트 패드(24) 및 데이터 패드(64) 위에는 접촉 구멍(74, 76)을 통하여 이들과 각각 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있 다.
한편, 본 발명에서는 접촉 구멍(72, 74, 76, 78)의 접촉부에서 알루미늄 계열의 도전층(602, 202)과 IZO막(82, 84, 86)이 직접 접하고 있다. 알루미늄 계열 도전층(602, 202)의 상부면은 저항으로 작용하는 잔류막이 존재하지 않은 상태이며, IZO막과 양호한 접촉 특성을 가지고 접촉하고 있다.
그러면, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 4a 내지 도 15c를 참조하여 설명한다.
먼저, 도 4a, 도 4b 및 도 4c에 도시한 바와 같이, 기판(10) 위에 크롬 또는 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질로 이루어진 하부 금속층(201)을 증착하고, 그 위에 저저항 특성이 있는 알루미늄 또는 알루미늄-네오디뮴과 같은 알루미늄 합금 따위의 알루미늄 계열로 이루어진 상부 금속층(202)을 증착한다.
이어, 마스크를 이용한 사진 식각 공정으로 두 금속층(201, 202)을 식각하여 기판(10) 위에 이중층 구조의 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 축전기용 유지 전극(28)을 포함하는 게이트 배선(22, 24, 26, 28)을 형성한다.
다음, 도 5a, 도 5b 및 도 5c에 도시한 바와 같이, 게이트 절연막(30)을 형성하고, 게이트 절연막(30) 위에 반도체 패턴(42, 46), 저항성 접촉층 패턴(55, 56, 58) 및 반도체 물질과 양호한 접촉 특성을 가지며 알루미늄 계열 식각액에 용이하게 식각되는 도전 물질 예를 들어, IZO 또는 몰리브덴 계열로 이루어진 하부 도전층(601)과 알루미늄 계열로 이루어진 상부 도전층(602)으로 이루어지는 이중층 구조의 데이터 배선(62, 64, 65, 66, 68)을 형성한다.
이 때, 데이터 배선(62, 64, 65, 66, 68)은 소스 전극(65), 드레인 전극(66), 데이터선(62) 및 데이터 패드(64)로 이루어지는 데이터선부(62, 64, 65, 66)와 유지 축전기용 유지 전극(68)을 포함한다. 데이터 배선(62, 64, 65, 66, 68) 하단에는 그와 동일한 패턴을 가지는 저항성 접촉층 패턴(55, 56, 58)이 접촉되어 있고, 저항성 접촉층 패턴(55, 56, 58) 하단에는 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 접촉되어 있다. 박막 트랜지스터용 반도체 패턴(42)은 데이터선부(62, 64, 65, 66)와는 동일하되, 소스 전극(65)과 드레인 전극(66)의 사이에 위치하는 박막 트랜지스터의 채널(C)로 정의되는 영역을 더 포함하고 있다.
이러한 데이터 배선(62, 64, 65, 66, 68), 저항성 접촉층(55, 56, 58) 및 반도체 패턴(42, 48)의 제조 공정을 도 6a 내지 도 9b를 참조하여 자세히 설명한다.
우선, 도 6a 및 도 6b에 도시한 바와 같이, 게이트 배선(22, 24, 26, 28)을 포함하는 노출된 전면에 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소 따위로 이루어진 반도체층(40), n형 불순물이 도핑된 비정질 규소 따위로 이루어진 불순물이 도핑된 반도체층(50)을 화학 기상 증착법을 이용하여 연속 증착한다. 그리고, 연속해서, IZO 계열 또는 몰리브덴 계열의 하부 도전층(601)과 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열의 상부 도전층(602)을 스퍼터링 등의 방법으로 증착하고, 그 위에 감광막을 도포한다.
이어, 마스크를 통하여 감광막에 빛을 조사한 후, 현상하여 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 감광막의 제 1 부분(112)이 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 감광막의 제 2 부분(114)보다 두께가 크게 되도록 형성하며, 기타 부분(B)의 감광막은 모두 제거한다. 박막 트랜지스터의 채널부(C) 위의 감광막의 제 2 부분(114)의 두께와 데이터 배선부(A) 위의 감광막의 제 1 부분(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제 2 부분(114)의 두께를 제 1 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께가 다르도록 감광막 패턴을 형성할 수 있는데, 데이터 배선부(A)의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴, 혹은 반투명막이 있는 마스크를 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상 하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
다음, 도 7a 및 도 7b에 도시한 바와 같이, 감광막 패턴(112, 114)을 마스크로하여 기타 부분(B)의 노출되어 있는 알루미늄 계열의 상부 도전층(602)과 IZO 계열 또는 몰리브덴 계열의 하부 도전층(601)을 제거하여 그 하부의 불순물이 도핑된 반도체층(50)을 노출시킨다.
이 때, 알루미늄 계열 식각액을 사용할 경우, 두 도전층(601)(602)을 동시에 식각할 수 있는데, 이는 IZO 계열 또는 몰리브덴 계열의 배선층(601)이 알루미늄 계열 식각액에 식각될 수 있기 때문이다. 알루미늄 계열 식각액은 H3PO4, HNO3
, CH3COOH 및 H2O의 혼합액으로 만들어진다.
이와 같이, 본 발명에서는 적층되어 있는 두 도전층을 동시에 식각하여 이중층 구조의 데이터 배선을 형성한다. 그래서, 본 발명은 두 도전층을 개별적으로 식각하여 이중층 구조의 데이터 배선을 형성하는 기술과 비교하여 식각 공정 한 단계를 생략할 수 있으며, 두 번의 식각 공정으로 인하여 야기되는 감광막의 들뜸 현상이 발생하지 않는다는 장점을 가지고 있다.
이렇게 하면, 채널부(C) 및 데이터 배선부(A)의 도전체 패턴(67, 68)만이 남고 기타 부분(B)의 도전층은 제거되고 하부에 위치하는 불순물이 도핑된 반도체층(50)이 드러난다. 도전체 패턴(68)은 유지 축전기용 도전체 패턴이고, 도전체 패턴(67)은 일체인 상태로 있는 소스 전극과 드레인 전극을 가지는 데이터선부이다.
다음, 도 8a 및 도 8b에 도시한 바와 같이, 기타 부분(B)의 노출된 불순물이 도핑된 반도체층(50) 및 그 하부의 반도체층(40)을 감광막의 제 1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(112, 114)과 불순물이 도핑된 반도체층(50) 및 반도체층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. 예를 들어, SF6과 HCl의 혼합 기체나, SF6과 O2의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다.
감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우, 감광막의 제 2 부분(114)의 두께는 반도체층(40)과 불순물이 도핑된 반도체층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다.
이렇게 하면, 채널부(C)의 감광막의 제 2 부분(114)이 제거되어 채널부(C)의 도전체 패턴(67)이 드러나고, 기타 부분(B)의 불순물이 도핑된 반도체층(50) 및 반도체층(40)은 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 감광막의 제 1 부분(112) 역시 식각되므로 두께가 얇아진다.
이 단계에서 박막 트랜지스터용 반도체 패턴(42)과 유지 축전기용 반도체 패턴(48)을 포함하는 반도체 패턴(42, 48)이 완성된다.
그리고, 박막 트랜지스터용 반도체 패턴(42) 위에는 저항성 접촉층(57)이 반도체 패턴(42)과 동일한 패턴으로 형성되어 있고, 유지 축전기용 반도체 패턴(48) 위에도 저항성 접촉층(58)이 반도체 패턴(48)과 동일한 패턴으로 형성되어 있다.
이어, 애싱(ashing)을 통하여 채널부(C)의 도전체 패턴(67) 표면에 남아 있는 감광막의 제 2 부분의 잔류물을 제거하여 한다.
다음, 도 9a 및 9b에 도시한 바와 같이, 남아 있는 감광막 패턴의 제 1 부분(112)을 마스크로하여 채널부(C)에 위치하는 이중층의 도전체 패턴(67) 및 그 하부의 접촉층 패턴(57) 부분을 식각하여 제거한다.
이 경우에도, 알루미늄 계열 식각액을 사용하여 알루미늄 계열의 상부 도전층(602)과 IZO 계열 또는 몰리브덴 계열의 하부 도전층(601)을 동시에 제거하여 그 하부의 불순물이 도핑된 반도체층(50)을 노출시킨다. 상부 도전층(602)과 하부 도전층(601)을 동일 식각액으로 동시에 식각하는 공정은 도 7a 및 도 7b를 참조하여 이미 설명한 바와 같다.
이때, 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제 1 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 감광막 패턴의 제 2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 도전체 패턴(67)에서 소스 전극(65)과 드레인 전극(66)이 분리되어 데이터선(62), 소스 전극(65) 및 드레인 전극(68)이 완성되고, 그 하부의 접 촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 패턴의 제 1 부분(112)을 에싱 작업에 의하여 제거하면, 도 5b 및 도 5c에 보인 바와 같은 단면 구조를 얻을 수 있다.
다음, 도 10a, 도 10b 및 도 10c에 도시한 바와 같이, 데이터 배선(62, 64, 65, 66, 68) 위에 질화 규소 따위를 CVD 방법으로 증착하여 보호막(70)을 형성한 후, 250∼400℃ 범위에서 30분 내지 2시간 범위 내에서 어닐링을 실시한다.
박막 트랜지스터 기판을 제조하는 공정 중에는 배선(22, 24, 26, 28, 62, 64, 65, 66, 68)의 알루미늄 계열 금속 상부면에 고저항을 가지는 잔류막이 자연적으로 발생한다. 예를 들어, 알루미늄 계열 금속의 표면에는 제조 공정시에, 공기 중의 산소와 알루미늄이 반응하여 Al2O3을 포함하는 잔류막이 형성된다. 그런데, 이 상태에서 어닐링을 실시하면 알루미늄 계열의 금속막에 형성된 잔류막이 제거된다. 어닐링 공정은 알루미늄 계열의 금속막에 형성된 잔류막을 제거하여 접촉 저항을 최소화하는데, 그 결과, 알루미늄 계열의 금속막과 IZO막은 서로 직접 접촉하는 것이 가능하다.
알루미늄 계열의 금속막과 IZO막의 직접적인 접촉을 위하여, 보호막(70)을 적층하기 전에 데이터 배선(62, 64, 65, 66, 68)의 상부에 유기 물질 또는 Al2O3 등과 같은 잔류 물질을 제거하기 위해 알칼리성 세정, 전해질 세정, 알루미늄을 포함하는 물질을 식각하기 위한 알루미늄 식각액을 이용한 세정을 실시할 수 있다.
이어, 보호막(70)에 데이터 배선(62, 64, 65, 66, 68)의 상부 도전층인 알루미늄 계열의 배선층(602)에 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)의 상부 배선층인 알루미늄 계열의 배선층(602)을 드러내는 접촉 구멍(72, 76, 78)을 형성하고 동시에 보호막(70)과 게이트 절연막(30)에 게이트 패드(24)를 드러내는 접촉 구멍(74)을 형성한다.
이어, 도 11a, 도 11b 및 도 11c에 도시한 바와 같이, IZO 따위로 이루어진 투명 물질층을 증착하고 마스크를 사용하여 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)과 연결되는 화소 전극(82), 데이터 패드(64)에 연결되는 보조 데이터 패드(86) 및 게이트 패드(24)에 연결되는 보조 게이트 패드(84)를 형성한다.
IZO로 이루어진 화소 전극(82) 및 보조 패드(84, 86)는 드레인 전극(56) 및 유지 축전기용 도전체 패턴(68)의 상부 도전층(602)과 패드(24, 64)들의 상부 도전층(202, 602)인 알루미늄에 직접 접하고 있다. 전 공정인 어닐링 공정에 의하여 알루미늄 배선층(602)의 표면에 잔류된 이물질이 제거된 상태이기 때문에, 이들의 접촉은 양호하다는 특징이 있다.
상술한 바와 같이, 본 발명의 제1 실시예에서는 알루미늄 계열의 배선층을 포함하는 이중층의 데이터 배선을 형성하는 과정에서 두 도전층을 동시에 식각하는 작업을 통하여 식각 공정을 단순화한다.
본 발명은 4매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 5매의 마스크를 이용하는 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
도 12는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 배치도를 나타낸 것이고, 도 13은 12에 보인 절단선 을 따라 나타낸 박막 트랜지스터 기판의 단면도를 나타낸 것이다.
절연 기판(10) 위에 크롬 또는 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질로 이루어진 500∼1500Å 두께의 하부 금속층(201) 위에 저저항 특성이 있는 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열로 이루어진 1500∼2500Å 두께의 상부 금속층(202)으로 구성된 이중층 구조의 게이트 배선(22, 24, 26)이 형성되어 있다.
게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다.
절연 기판(10) 위에는 질화 규소 또는 산화 규소와 같은 절연 물질로 이루어진 1500∼4000Å 두께의 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다.
게이트 절연막(30) 위에는 게이트 전극(26)에 중첩되는 비정질 규소 따위로 이루어진 800∼1500Å 두께의 반도체층(42)이 형성되어 있으며, 반도체층(42) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어 진 500∼800Å 두께의 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다.
저항성 접촉층(55, 56)과 게이트 절연막(30) 위에는 IZO, 몰리브덴 또는 몰리브덴-텅스텐과 같은 몰리브덴 합금 따위의 몰리브덴 계열로 이루어진 500∼1500Å 두께의 하부 도전층(601) 위에 저저항 특성이 있는 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열로 이루어진 1500∼2500Å 두께의 상부 도전층(602)으로 구성된 이중층 구조의 데이터 배선(62, 64, 65, 66)이 형성되어 있다.
데이터 배선(62, 64, 65, 66)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 데이터선(62)에서 돌출되어 하나의 저항성 접촉층(55)에 접촉되어 박막 트랜지스터의 일부를 구성하는 소스 전극(65)과 소스 전극(65)에 대응되어 다른 하나의 저항성 접촉층(56)에 접촉되어 박막 트랜지스터의 일부를 구성하는 드레인 전극(66)을 포함한다.
이와 같이, 데이터 배선(62, 64, 65, 66)의 하부 도전층(601)이 IZO 계열 또는 몰리브덴 계열로 형성되어 있기 때문에 그 하부층인 저항성 접촉층 패턴(55, 56)을 이루는 반도체 물질층과 양호한 접촉이 가능하다. 또한, 데이터 배선(62, 64, 65, 66)의 상부 도전층(602)은 알루미늄 계열로 형성되어 있기 때문에 저저항 배선 특성을 유지할 수 있다.
데이터 배선(62, 64, 66, 68)을 포함하는 기판의 노출된 전면에는 질화 규소 따위로 이루어진 500∼1500Å 두께의 보호막(70)이 형성되어 있다.
보호막(70)에는 드레인 전극(66)의 상부 도전층(602)을 드러내는 제1 접촉 구멍(72), 데이터 패드(64)의 상부 도전층(602)을 드러내는 제2 접촉 구멍(74) 및 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 제3 접촉 구멍(76)이 형성되어 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO 계열로 만들어지며, 제1 접촉 구멍(72)을 통하여 드레인 전극(66)과 물리적 전기적으로 연결되어 화상 신호를 전달받는다. 이 때, 화소 전극(82)은 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
한편, 데이터 패드(64) 및 게이트 패드(24) 위에는 제2 및 제3 접촉 구멍(74, 76)을 통하여 각각 이들과 각각 연결되는 보조 데이터 패드(84) 및 보조 게이트 패드(86)가 형성되어 있다.
한편, 본 발명에서는 접촉 구멍(72, 74, 76)의 접촉부에서 알루미늄 계열의 도전층(602, 202)과 IZO막(82, 86, 88)이 직접 접하고 있다. 알루미늄 계열 도전층(602, 202)의 상부면은 저항층으로 작용하는 잔류막이 존재하지 않은 상태이며, IZO막과 양호한 접촉 특성을 가지고 접촉하고 있다.
그러면, 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도 14a 내지 도 18b를 참고로 하여 상세히 설명한다.
우선, 도 14a 및 도 14b에 보인 바와 같이, 기판(10) 위에 크롬 또는 크롬 합금과 같은 크롬 계열, 몰리브덴 또는 몰리브덴 합금과 같은 몰리브덴 계열, 질화 크롬 또는 질화 몰리브덴 따위의 도전 물질로 이루어진 하부 금속층(201)을 증착하고, 그 위에 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열의 상부 금속층(202)을 적층한다.
이어, 마스크를 이용한 사진 식각 공정으로 이 두 금속층(201, 202)을 식각하여, 기판(10) 위에 이중층 구조의 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26)을 형성한다.
다음, 도 15a 및 도 15b에 보인 바와 같이, 게이트 절연막(30), 수소화 비정질 규소층, 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소층을 순차적으로 적층한다.
이어, 마스크를 이용한 사진 식각 공정으로 불순물이 도핑된 비정질 규소층과 비정질 규소층을 차례로 패터닝하여 섬 모양의 반도체층(42)과 저항성 접촉층(52)을 형성한다.
다음, 도 16a 및 도 16b에 보인 바와 같이, IZO 계열 또는 몰리브덴 계열로 이루어진 하부 도전층(201)을 증착하고, 그 위에 알루미늄 또는 알루미늄 합금과 같은 알루미늄 계열로 이루어진 상부 도전층(202)을 적층한다.
이어, 마스크를 이용한 사진 식각 공정으로 데이터선(62), 데이터 패드(64), 소스 전극(65) 및 드레인 전극(66)을 포함하는 데이터 배선(62, 64, 65, 66)을 형성한다.
이 때, 알루미늄 계열 식각액을 사용할 경우, 두 도전층(601, 602)을 동시에 식각하는 것이 가능한데, 이는 IZO 계열 또는 몰리브덴 계열의 배선층(601)은 알루미늄 계열 식각액에 의하여 용이하게 식각되기 때문이다. 알루미늄 계열 식각액은 H3PO4, HNO3, CH3COOH 및 H2O의 혼합액으로 만들어진다.
이와 같이, 본 발명에서는 적층되어 있는 두 도전층(601, 602)을 동시에 식각하여 이중층 구조의 데이터 배선(62, 64, 65, 66)을 형성한다. 그래서, 본 발명은 두 도전층을 개별적으로 식각하여 이중층 구조의 데이터 배선을 형성하는 기술과 비교하여 식각 공정 한 단계를 생략할 수 있으며, 두 번의 식각 공정으로 인하여 야기되는 감광막의 들뜸 현상이 발생하지 않는다는 장점을 가지고 있다.
이어, 소스 전극(65)과 드레인 전극(66)을 마스크로 하여 일체형으로 있는 섬 모양의 저항성 접촉층(52)을 식각하여 소스 전극(65)에 접촉되는 하나의 저항성 접촉층(55) 및 드레인 전극(66)에 접촉되는 다른 하나의 저항성 접촉층(56)으로 분리하고, 소스 전극(65)과 드레인 전극(66)의 사이에 반도체층(42)을 드러낸다.
다음, 도 17a 및 도 17b에 도시한 바와 같이, 데이터 배선(62, 64, 65, 66) 위에 질화 규소를 CVD 방법으로 증착하여 보호막(70)을 형성한 후, 250∼400℃ 범위에서 30분 내지 2시간 범위 내에서 어닐링을 실시한다.
박막 트랜지스터 기판을 제조하는 공정 중에는 배선(22, 24, 26, 62, 64, 65, 66)의 알루미늄 계열 금속 상부면에 고저항을 가지는 잔류막이 자연적으로 발생한다. 예를 들어, 알루미늄 계열 금속의 표면에는 제조 공정시에, 공기 중의 산소와 알루미늄이 반응하여 Al2O3을 포함하는 잔류막이 형성된다. 그런데, 이 상태 에서 어닐링을 실시하면 알루미늄 계열의 금속막에 형성된 잔류막이 제거된다. 어닐링 공정은 알루미늄 계열의 금속막에 형성된 잔류막을 제거하여 접촉 저항을 최소화하는데, 그 결과, 알루미늄 계열의 금속막과 IZO막은 서로 직접 접촉하는 것이 가능하다.
알루미늄 계열의 금속막과 IZO막의 직접적인 접촉을 위하여, 보호막(70)을 적층하기 전에 데이터 배선(62, 64, 65, 66)의 상부에 유기 물질 또는 Al2O3 등과 같은 잔류 물질을 제거하기 위해 알칼리성 세정, 전해질 세정 또는 알루미늄을 포함하는 물질을 식각하기 위한 알루미늄 식각액을 이용한 세정을 실시할 수 있다.
이어, 보호막(70)에 데이터 배선(62, 64, 65, 66)의 상부 도전층인 알루미늄 계열의 배선층(602)에 드레인 전극(66), 데이터 패드(64)의 상부 배선층인 알루미늄 계열의 도전층(602)을 드러내는 제1 및 제2 접촉 구멍(72, 74)을 형성하고, 동시에 보호막(70)과 게이트 절연막(30)에 게이트 패드(24)의 도전층(202)을 드러내는 제3 접촉 구멍(76)을 형성한다.
다음, 도 18a, 도 18b 및 도 18c에 도시한 바와 같이, IZO 따위로 이루어진 투명 물질층을 증착하고 마스크를 사용하여 식각하여 화소 전극(82) 및 데이터 및 게이트 보조 패드(84, 86)를 형성한다. 화소 전극(82)은 제1 접촉 구멍(72)을 통하여 드레인 전극(66)에 연결하고, 데이터 보조 패드(84)는 제2 접촉 구멍(74)을 통하여 데이터 패드(64)에 연결하고, 게이트 보조 패드(86)는 제3 접촉 구멍(76)을 통하여 게이트 패드(24)에 연결한다.
IZO로 이루어진 화소 전극(82) 및 보조 패드(84, 86)는 드레인 전극(66)의 상부 도전층(602)과 패드(24, 64)의 상부 도전층(602)인 알루미늄에 직접 접하고 있다. 전 공정인 어닐링 공정에 의하여 알루미늄 배선층(602)의 표면에 잔류된 이물질이 제거된 상태이기 때문에, 이들의 접촉은 양호하다는 특징이 있다.
상술한 바와 같이, 본 발명의 제2 실시예에서는 알루미늄 계열의 배선층을 포함하는 이중층의 데이터 배선을 형성하는 과정에서 두 도전층을 동시에 식각하는 작업을 통하여 식각 공정을 단순화한다.
본 발명은 저저항 배선을 위하여 알루미늄 계열로 이루어진 배선을 채용하되, 알루미늄 계열의 배선과 반도체층의 사이에 반도체 물질과 양호한 접촉 특성을 가지며 알루미늄 계열 식각액에 용이하게 식각되는 특성을 가지는 도전 물질로 이루어진 완충막으로 개재함으로써, 다중층 배선을 형성하기 위한 식각 공정을 줄일 수 있고, 박막 트랜지스터 기판의 제조 공정을 단순화할 수 있다.
Claims (21)
- 기판과,상기 기판 위에 형성되는 게이트 전극 및 게이트선을 포함하는 게이트 배선,상기 게이트 배선을 덮는 게이트 절연막,상기 게이트 절연막 위에 형성되는 반도체층,상기 반도체층과 접촉 저항이 좋고, 알루미늄 계열 식각액에 식각되는 특성을 가지는 도전 물질로 이루어지는 하층 및 알루미늄 계열로 이루어지는 상층의 이중층 구조로 형성되는 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선,상기 데이터 배선과 상기 반도체층을 덮는 보호막,상기 드레인 전극을 드러내는 제1 접촉 구멍,상기 제1 접촉 구멍을 통하여 상기 드레인 전극에 연결되는 화소 전극을 포함하는 박막 트랜지스터 기판.
- 제 1항에 있어서,상기 이중층 구조의 데이터 배선에서 하층은 IZO 또는, Mo 계열로 형성되는 박막 트랜지스터 기판.
- 제 2항에 있어서,상기 화소 전극은 IZO로 이루어지는 박막 트랜지스터 기판.
- 제 1항에 있어서,상기 게이트 배선은 알루미늄 계열의 금속층을 포함하는 이중층 구조로 형성되는 박막 트랜지스터 기판.
- 제 1항에 있어서,상기 데이터 배선은 상기 게이트선의 끝단에 연결되는 게이트 패드를 더 포함하고,상기 데이터 배선은 상기 데이터선의 끝단에 연결되는 데이터 패드를 포함하고,상기 게이트 패드를 드러내는 제2 접촉 구멍,상기 데이터 패드를 드러내는 제3 접촉 구멍,상기 제2 접촉 구멍을 통하여 상기 게이트 패드에 연결되는 보조 게이트 패드,상기 제3 접촉 구멍을 통하여 상기 데이터 패드에 연결되는 보조 데이터 패드를 더 포함하는 박막 트랜지스터 기판.
- 제 1항에 있어서,상기 게이트 배선은 게이트선과 평행하게 형성되어 유지 축적기의 한 도전층을 이루는 유지 전극을 더 포함하고,상기 데이터 배선은 상기 유지 전극에 중첩되어 유지 축적기의 다른 도전층을 이루는 유지 축전기용 도전체 패턴을 더 포함하고,상기 유지 축전기용 도전체 패턴을 드러내는 제4 접촉 구멍을 더 포함하고,상기 제4 접촉 구멍을 통하여 상기 화소 전극이 상기 유지 축전기용 도전체 패턴에 연결되는 박막 트랜지스터 기판.
- 기판 위에 게이트 전극과 게이트선을 포함하는 게이트 배선을 형성하는 단계,상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체층을 형성하는 단계,상기 반도체층과 접촉 저항이 좋고 알루미늄 계열 식각액에 식각되는 특성이 있는 도전 물질로 이루어지는 하층 및 알루미늄 계열로 이루어지는 상층의 이중층 구조로 형성되는 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계,상기 데이터 배선 및 상기 반도체층을 덮는 보호막을 형성하는 단계,상기 드레인 전극을 노출시키는 제1 접촉 구멍을 형성하는 단계,상기 제1 접촉 구멍을 통하여 상기 드레인 전극에 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
- 제 7항에 있어서,상기 데이터 배선의 하층을 IZO 또는, Mo 계열로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 8항에 있어서,상기 화소 전극을 IZO로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 8항에 있어서,상기 데이터 배선은 하층과 상층을 알루미늄 계열 식각액으로 동시에 식각하여 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 10항에 있어서,상기 알루미늄 식각액은 H3PO4, HNO3, CH3COOH 및 H2O의 혼합액으로 만들어지는 박막 트랜지스터 기판의 제조 방법
- 제 7항에 있어서,상기 게이트 배선을 이중층으로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항에 있어서,상기 보호막을 형성한 후, 250∼400℃ 범위에서 어닐링을 실시하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항에 있어서,상기 보호막을 형성하기 전에 상기 데이터 배선의 상부에 알칼리성 세정, 전해질 세정 또는 알루미늄 식각액을 이용한 세정을 실시하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항에 있어서,상기 반도체층 및 상기 데이타 배선은 부분적으로 두께가 다른 감광막 패턴을 이용한 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 15항에 있어서,상기 감광막 패턴은 상기 테이터 배선 상부에 위치하고 제 1 두께를 가지는 제 1 부분 및 상기 소스 전극과 상기 드레인 전극 사이에 위치하고 상기 제 1 부분보다 두꺼운 제 2 부분을 가지는 박막 트랜지스터 기판의 제조 방법.
- 제 15항에 있어서,상기 사진 식각 공정에서 상기 감광막 패턴은 제 1 영역, 상기 제 1 영역보다 낮은 투과율을 가지는 제 2 영역 및 상기 제 1 영역보다 높은 투과율을 가지는 제 3 영역을 포함하는 광마스크를 이용하여 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 17항에 있어서,상기 제 1 내지 제 3 영역의 투과율을 다르게 조절하기 위해서 상기 제 1 영역에는 반투명막 또는 노광기의 분해능보다 작은 슬릿 패턴이 형성되어 있는 박막 트랜지스터 기판의 제조 방법.
- 제 15항에 있어서,상기 제 1 부분의 두께는 상기 제 2 부분의 두께에 대하여 1/2 이하로 형성하는 박막 트랜지스터 기판의 제조 방법.
- 제 7항에 있어서,상기 반도체층과 상기 데이타 배선 사이에 저항성 접촉층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제 20항에 있어서,상기 데이타 배선, 상기 저항성 접촉층 및 상기 반도체층을 하나의 감광막 패턴을 사용하여 함께 형성하는 박막 트랜지스터 기판의 제조 방법.
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