JP2005302808A - 薄膜トランジスタアレイ基板の製造方法 - Google Patents
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Abstract
【課題】フォトリソグラフィ工程の回数を従来の製造方法よりも減らして、TFTアレイ基板の製造工程の短縮及び製造コストの低減を可能にする。
【解決手段】第1工程において、ゲート電極2cを形成する。第2工程において、その上に、ゲート絶縁膜3、半導体膜4、透明導電膜5を含む導電膜を積層して、その積層体の上にレジスト層を形成した後に、そのレジスト層に対し、所定位置で導電膜を露出させる第1開口部7cと、ゲート電極2cの上方位置で所定厚さの底部を有する第2開口部7dと、をそれぞれ形成してレジストパターンを形成する。そして、第1開口部7cから露出している導電膜及びその下方の半導体膜をエッチングして、第2開口部7dの底部を除去して導電膜を露出させ、その導電膜をエッチングして、TFT8を形成する。第3工程において、保護層8及び画素電極5aを形成する。
【選択図】図2
【解決手段】第1工程において、ゲート電極2cを形成する。第2工程において、その上に、ゲート絶縁膜3、半導体膜4、透明導電膜5を含む導電膜を積層して、その積層体の上にレジスト層を形成した後に、そのレジスト層に対し、所定位置で導電膜を露出させる第1開口部7cと、ゲート電極2cの上方位置で所定厚さの底部を有する第2開口部7dと、をそれぞれ形成してレジストパターンを形成する。そして、第1開口部7cから露出している導電膜及びその下方の半導体膜をエッチングして、第2開口部7dの底部を除去して導電膜を露出させ、その導電膜をエッチングして、TFT8を形成する。第3工程において、保護層8及び画素電極5aを形成する。
【選択図】図2
Description
本発明は、液晶表示装置を構成する薄膜トランジスタアレイ基板の製造方法に関するものである。
液晶表示装置は、小型、薄型、低消費電力、軽量等の長所を有しており、各種電子機器に広く用いられている。特に、画素ごとにスイッチング素子として薄膜トランジスタ(TFT)を備えたアクティブマトリクス型の液晶表示装置は、CRTと同等の表示性能を有するため、パソコン等のOA機器、テレビ等のAV機器や携帯電話などに広く応用されている。特に、近年においては、大型化、高精細化、高開口率化等の品位向上が急速に進んでいる。
このように、その利用分野が拡大しているアクティブマトリクス型の液晶表示装置では、低価格化が望まれている。特に、アクティブマトリクス型液晶表示装置を構成するTFTアレイ基板の生産性を高めることにより製造コストを低減し、低価格化を図る方法が種々検討され、その中でも、TFTアレイ基板の製造工程の一工程であって、フォトリソグラフィ法を利用するフォトリソグラフィ工程の回数を減少させる方法について、広く研究されている。
ここで、フォトリソグラフィ工程は、(1)薄膜を形成した基板上にレジストを塗布する工程、(2)フォトマスクを用いて光露光を行い、レジストにマスクパターンの潜像を形成する工程、(3)現像してレジストをパターン化し、薄膜をエッチングする工程、(4)レジストを剥離する工程、という一連の工程から構成され、TFTアレイ基板の製造工程において必要不可欠な製造プロセスである。
例えば、特許文献1、2、3及び4には、フォトリソグラフィ工程の回数が4回に低減された透過型のTFTアレイ基板の製造方法が開示されている。
また、特許文献5、6、7及び8には、フォトリソグラフィ工程の回数が3回に低減された透過型のTFTアレイ基板の製造方法が開示されている。
しかしながら、特許文献5、6及び8では、画素を構成する画素電極、又は、外部引出電極の形成についての詳細な説明がなく、その形成を考慮した場合、更に最低1回のフォトリソグラフィ工程が必要になるため、フォトリソグラフィ工程が4回以上になる。
さらに、特許文献7では、トップゲート型のTFTアレイの製造方法が開示されているが、絶縁性基板側からの光に対して、TFTを構成する半導体層のチャネル部は遮光する構造になっていないために、光誘起リーク電流が流れ、on/off比(ゲートの電圧でドレイン電流のスイッチを行う際の、on状態の電流とoff状態のリーク電流との比)が悪くなるという問題がある。
また、従来の液晶表示装置では、TFTアレイ基板に対向配置される対向基板において、TFTアレイ基板上のTFT、ゲート線及びソース線に重なるように、クロムや黒色樹脂等でブラックマトリクスと呼ばれる遮光領域を形成し、TFTアレイ基板と対向基板とを貼り合わせることで、TFTへの光の侵入を防止し、光誘起リーク電流の発生を抑止することが知られている。
しかしながら、上記TFTアレイ基板と対向基板との貼り合せ時の重ね合わせマージンを考慮すると、遮光領域を大きく形成する必要があり、画素の開口率が低下する問題がある。
そこで、画素の開口率の低下を抑止するために、TFTアレイ基板上に、TFT、ゲート線及びソース線を覆うように、黒色レジストのような遮光膜を形成することによって、対向基板のブラックマトリクスを省略して、TFTアレイ基板と対向基板との貼り合せ時の重ね合わせを容易にする試みがなされている。
そうすると、TFTアレイ基板の製造工程に必要なフォトリソグラフィ工程の回数は、上述の遮光膜を形成するために、さらに1回増えてしまうことになる。
以上説明したように、透過型の液晶表示装置を構成するTFTアレイ基板の製造においては、最低、4回以上のフォトリソグラフィ工程が必要である。
ところで、透過型の液晶表示装置は、バックライトを搭載しており、その消費電力が全消費電力のうちの50%以上を占めており、バックライトを設けることで、全消費電力が多くなってしまう。そのため、周囲光の反射光を利用し全消費電力が少ない反射型の液晶表示装置も開発されている。しかしながら、反射型の液晶表示装置においても、周囲の光が暗い使用環境においては視認性が極端に低いという欠点を有しているので、透過型と反射型との両方のモードで表示する機能をもった半透過型の液晶表示装置も広く用いられている。
この半透過型の液晶表示装置の製造方法についても、そのフォトリソグラフィ工程の回数を減少させる方法が検討され、例えば、特許文献9及び10に開示されている。
しかしながら、半透過型の液晶表示装置を構成するTFTアレイ基板を製造する場合には、上記透過型のTFTアレイ基板の製造方法における4回のフォトリソグラフィ工程に対し、反射電極をパターニングする工程が別途必要になるため、最低5回以上のフォトリソグラフィ工程が必要となる。
特開平9−152626号公報
特開平9−236827号公報
特開2000−258799号公報
特開2001−5038号公報
特開平3−60042号公報
特開平8−242004号公報
特開2001−188252号公報
特開2002−343811号公報
特許第3369502号公報
特開2003−195329号公報
このように、透過型のTFTアレイ基板の製造については、4回以上のフォトリソグラフィ工程が必要であり、半透過型のTFTアレイ基板の製造については、5回以上のフォトリソグラフィ工程が必要になってしまうため、これ以上、工程数を減らすことは極めて難しい。
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、フォトリソグラフィ工程の回数を従来の製造方法よりも減らして、TFTアレイ基板の製造工程の短縮及び製造コストの低減を可能にすることにある。
本発明は、TFTアレイ基板の製造工程のフォトリソグラフィ工程の回数を、透過型のTFTアレイ基板については3回に、半透過型のTFTアレイ基板については4回に、減らすようにしたものである。
具体的に、本発明のTFTアレイ基板の製造方法は、基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体膜を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタアレイ基板の製造方法であって、上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第1工程と、上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第2工程と、フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第3工程とを備え、上記第2工程が、上記積層体を覆うレジスト層を形成した後に、該レジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成するレジストパターン形成工程と、上記第1開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第1エッチング工程と、上記第2開口部の底部を除去して露出させた導電膜をエッチングする第2エッチング工程とを備えていることを特徴とする。
上記の製造方法によれば、まず、第1工程において、基板上にゲート電極をパターン形成する。
次いで、第2工程において、ゲート電極が形成された基板に対し、ゲート絶縁膜、半導体膜、及びその半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、その積層体を覆うレジスト層を形成した後に、そのレジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成してレジストパターンを形成する。
そして、第1開口部から露出している導電膜と、その導電膜の下方の半導体膜と、をエッチングして、第2開口部の底部を除去して導電膜を露出させた導電膜をエッチングして、薄膜トランジスタをパターン形成する。
次いで、第3工程において、薄膜トランジスタを覆う保護層を形成すると共に、透明導電膜の一部を露出させて画素電極を形成する。
これらにより、透過型のTFTアレイ基板を、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。そのため、透過型のTFTアレイ基板において、製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記第3工程で形成された保護層の上に、反射電極をフォトリソグラフィ法によりパターン形成する第4工程を備えてもよい。
上記の製造方法によれば、まず、第1工程において、基板上にゲート電極をパターン形成する。
次いで、第2工程において、ゲート電極が形成された基板に対し、ゲート絶縁膜、半導体膜、及びその半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、その積層体を覆うレジスト層を形成した後に、そのレジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成してレジストパターンを形成する。
そして、第1開口部から露出している導電膜と、その導電膜の下方の半導体膜と、をエッチングして、第2開口部の底部を除去して導電膜を露出させ、その露出した導電膜をエッチングして、薄膜トランジスタをパターン形成する。
次いで、第3工程において、薄膜トランジスタを覆う保護層を形成すると共に、透明導電膜の一部を露出させて画素電極を形成する。
次いで、第4工程において、保護層の上に、反射電極をフォトリソグラフィによりパターン形成する。
これらにより、半透過型のTFTアレイ基板を、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。そのため、半透過型のTFTアレイ基板において、製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記導電膜が、遮光性を有し、上記第3工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングしてもよい。
上記の製造方法によれば、ドレイン電極の周端よりも内側の導電膜をエッチングすることによって、画素電極が形成されるので、光透過性の画素電極の周囲は、遮光性の導電膜から構成されたドレイン電極で、遮光されることになる。これにより、画素電極間の光漏れが抑止される。
本発明のTFTアレイ基板の製造方法は、上記半導体膜が、上層の第1半導体膜と下層の第2半導体膜とにより構成され、上記第2エッチング工程で、上記露出した導電膜及び上記第1半導体層をエッチングしてもよい。
上記の製造方法によれば、例えば、上層の第1半導体膜がn+アモルファスシリコン膜であり、下層の第2半導体膜が真性アモルファスシリコン膜である場合には、第2エッチング工程で第2開口部の底部を除去して露出した導電膜及びn+アモルファスシリコン膜の第1半導体層をエッチングすることにより、真性アモルファスシリコン膜の第2半導体膜が露出してチャネル部が形成される。
本発明のTFTアレイ基板の製造方法は、上記保護層の上層又は下層には、遮光層が形成され、上記遮光層が、上記第3工程で上記保護層と同時に形成されてもよい。
上記の製造方法によれば、保護膜の上層又は下層に遮光層を形成することにより、保護層と同時に、遮光層が形成される。これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層を形成することができる。
本発明のTFTアレイ基板の製造方法は、上記保護層が、遮光性材料により形成されていてもよい。
上記の製造方法によれば、保護層が、遮光性材料により形成されているので、遮光膜を形成する工程を設ける必要がなくなる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記ゲート電極が、複数の金属膜を積層して構成された第1金属積層膜で形成され、上記第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいてもよい。
上記の製造方法によれば、ゲート電極を形成する第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。一般に、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗を低下させることができる。
本発明のTFTアレイ基板の製造方法は、上記導電膜が、上記透明導電膜のみの単層により構成されていてもよい。
上記の製造方法によれば、導電膜が、透明導電膜のみの単層により構成されているので、第3工程において透明導電膜を露出させる必要がない。そのため、第3工程では、保護層を形成するだけで、画素電極が形成されることになる。これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記導電膜が、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第2金属積層膜と、により形成され、上記第2金属積層膜が、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていてもよい。
上記の製造方法によれば、酸化インジウムと酸化スズとの化合物(ITO(Indium Tin Oxide)膜)により形成された透明導電膜の上層がモリブデン膜又はモリブデン合金膜に、そのモリブデン膜又はモリブデン合金膜の上層がアルミニウム膜又はアルミニウム合金膜になる。そのため、アルミニウム膜又はアルミニウム合金膜とITO膜との間にモリブデン膜又はモリブデン合金膜が介在することになるので、アルミニウム膜又はアルミニウム合金膜をエッチングする際に、アルミニウム膜又はアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止される。これにより、アルミニウム膜又はアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)を防止できる。
本発明のTFTアレイ基板の製造方法は、上記半導体膜が、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていてもよい。
上記の製造方法によれば、半導体膜が、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されている。そして、画素電極には、半導体膜が重なっているので、その画素電極に対応する領域の光の透過率を向上させることができる。
本発明のTFTアレイ基板の製造方法は、上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されてもよい。
上記の製造方法によれば、複数のゲート線及びその延設部であるゲート線外部引出電極が、ゲート電極と同時に形成されるので、製造工程を増やすことなく、ゲート線及びゲート線外部引出電極を形成することができる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成されていると共に、上記第1金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、上記第3工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させてもよい。
上記の製造方法によれば、ゲート線外部引出電極は、チタン膜又はチタン合金膜で形成されていることなる。そして、チタン膜又はチタン合金膜は酸化されにくい材料であるため、ゲート線外部引出電極の酸化が抑止される。
本発明のTFTアレイ基板の製造方法は、上記第1金属積層膜が、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、により形成されていてもよい。
上記の製造方法によれば、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャントにより、容易にエッチングすることができるので、確実に、第1金属積層膜の最下層のチタン膜又はチタン合金膜を残して、ゲート線外部引出電極を形成することができる。
また、アルミニウム膜又はアルミニウム合金膜により構成された金属膜の上層に、モリブデン膜又はモリブデン合金膜があるので、そのモリブデン膜又はモリブデン合金膜によって、アルミニウム膜又はアルミニウム合金膜の表面に発生する突起物(ヒロック)を抑制することができる。そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生が低減される。
さらに、第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいる。そのため、アルミニウム膜又はアルミニウム合金膜は低抵抗材料であるので、配線抵抗を低下させることができる。
本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極が、複数の金属膜を積層して構成された第1金属積層膜により形成されていると共に、上記第1金属積層膜の最上層が、チタン膜又はチタン合金膜により形成されていてもよい。
上記の製造方法によれば、チタン膜又はチタン合金膜は、例えば、アルミニウム膜又はアルミニウム合金膜からなる金属膜と比較して、酸化されにくいので、ゲート線外部引出電極の酸化を抑止することができる。そのため、酸化されやすいアルミニウム膜又はアルミニウム合金膜からなる金属膜が露出してしまう場合とは異なって、ゲート線外部引出電極の対応部分での酸化されやすい金属膜のエッチングが不要になり、製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記第1金属積層膜が、アルミニウム膜又はアルミニウム合金膜を含んでおり、上記第3工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングしてもよい。
上記の製造方法によれば、ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることになり、第1金属積層膜を構成するアルミニウム膜又はアルミニウム合金膜は露出されないことになる。また、エッチングにより露出する第1金属積層膜の最上層は、酸化されにくいチタン膜又は窒化チタン膜であるので、ゲート線外部引出電極は酸化されにくい構成をとることになる。
本発明のTFTアレイ基板の製造方法は、上記第2工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されてもよい。
上記の製造方法によれば、複数のソース線及びその延設部であるソース線外部引出電極が、ソース電極と同時に形成されるので、製造工程を増やすことなく、ソース線及びソース線外部引出電極を形成することができる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記ゲート電極、ゲート線及びゲート線外部引出電極が、複数の金属膜を積層して構成された第1金属積層膜で形成され、上記ソース電極、ソース線及びソース線外部引出電極が、複数の金属膜を積層して構成された第2金属積層膜で形成されていると共に、上記第3工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第1金属積層膜及び第2金属積層膜の少なくとも最上層を除去してもよい。
上記の製造方法によれば、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の少なくとも最上層が除去されるので、製造工程を増やすことなく、ゲート線外部引出電極及びソース線外部引出電極に対応する部分の積層構造を変更することができる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記第1及び第2金属積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていてもよい。
上記の製造方法によれば、ゲート線外部引出電極及びソース線外部引出電極に対応する部分のそれぞれの積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されているので、画素電極の形成と同時に、ゲート線外部引出電極及びソース線外部引出電極が形成され、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
このとき、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜により形成されている場合には、酸化されやすいアルミニウム膜又はアルミニウム合金膜が除去され、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。
また、その積層膜の最上層が、アルミニウム膜若しくはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜の上層のモリブデン膜若しくはモリブデン合金膜により、アルミニウム膜若しくはアルミニウム合金膜の表面において突起物(ヒロック)の発生が抑止される。
さらに、モリブデン膜若しくはモリブデン合金膜の下層にITO膜が形成されている場合には、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間にモリブデン膜若しくはモリブデン合金膜が介在することになるので、アルミニウム膜若しくはアルミニウム合金膜をエッチングする際に、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止され、アルミニウム膜若しくはアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)が抑止される。
本発明のTFTアレイ基板の製造方法は、上記保護層が、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されてもよい。
上記の製造方法によれば、遮光性を有する保護層が、薄膜トランジスタ、ゲート線及びソース線を覆うように形成されるので、その保護層が、薄膜トランジスタ(TFT)に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。
本発明のTFTアレイ基板の製造方法は、上記第3工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して1つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させてもよい。
上記の製造方法によれば、複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して、一つの開口部によって露出しているので、各外部引出電極の上層及びその間には、いかなる層も存在しないことになる。そのため、各外部引出電極と、例えば、TAB(Tape Automated Bonding)法による外部駆動回路との接続が容易になる。また、各外部引出電極ごとに開口部を形成して、外部駆動回路と接続させる場合には、その開口部の底面付近の薄膜が脱落して、オーバーハングという不安定な断面構造になる恐れがある。本発明では、各外部引出電極が一つの開口部で露出しているので、オーバーハングになることはなく、安定した外部駆動回路との接続が可能になる。
本発明のTFTアレイ基板の製造方法は、上記第3工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングしてもよい。
例えば、第2工程の第1エッチング工程でエッチングされるべき半導体膜が完全にエッチングされなかった場合、画素電極とソース線との間にその半導体膜が残留する恐れがある。上記の製造方法によれば、第3工程において、半導体膜とゲート絶縁膜とが同時にエッチングされる材料である場合には、ドレイン電極の周端よりも外側の領域の保護層を形成する保護膜及びゲート絶縁膜をエッチングする際に、ゲート絶縁膜のエッチングと同時に残留した半導体膜がエッチングされる。そのため、画素電極とソース線との間の短絡が抑止される。
本発明のTFTアレイ基板の製造方法は、上記保護層の最上層が感光性樹脂膜で形成され、上記第3工程で、その表面が凹凸形状に形成され上記保護膜の最上層が感光性樹脂膜で形成されてもよい。
上記の製造方法によれば、保護層の最上層が感光性樹脂膜で形成されているので、光量を調整して感光性樹脂を露光することにより、保護層の表面を容易に凹凸形状に形成することができる。
本発明のTFTアレイ基板の製造方法は、上記反射電極の表面は、上記保護層の表面の凹凸形状を反映した形状に形成されてもよい。
上記の製造方法によれば、反射電極の表面が、保護層の表面の凹凸形状を反映した形状になるので、反射電極に入射した光の反射方向を、基板面の法線方向に集約することができる。そのため、基板面の法線方向の光量が増加するため、実質的に反射電極の反射率が向上することになる。
本発明のTFTアレイ基板の製造方法は、上記第3工程では、上記薄膜トランジスタを覆う保護膜を成膜して、上記ドレイン電極の周端よりも内側の保護膜をエッチングすることにより、該ドレイン電極を構成する導電膜が露出したドレイン電極露出部を形成してもよい。
ここで、ドレイン電極の周端よりも外側の保護膜までエッチングする場合には、ドレイン電極の周端に導電膜を上層とする大きな段差ができて、導電膜が破壊されやすい構造となり、反射電極と透明電極との間の導通の妨げになる恐れがある。上記の製造方法によれば、ドレイン電極の周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成するので、ドレイン電極の周端よりも外側の保護膜がエッチングされることがない。そのため、大きな段差ができず、反射電極と透明電極との間の導通が確実になる。
本発明のTFTアレイ基板の製造方法は、上記第4工程では、上記ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、上記透明電極を形成してもよい。
上記の製造方法によれば、ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、透明電極を形成するので、透明電極と反射電極とは、その透明電極の周端で接続されることになる。それとは反対に、ドレイン電極露出部の周端よりも外側の導電膜がエッチングした場合には、透明電極と反射電極との接続が出来なくなるだけでなく、透明電極と反射電極との間に隙間が生じ、その隙間周辺において、透過率及び反射率の変調が発生してしまう。
本発明のTFTアレイ基板の製造方法は、上記反射電極が、アルミニウム膜又はアルミニウム合金膜で形成されていてもよい。
上記の製造方法によれば、アルミニウム膜又はアルミニウム合金膜は、反射率の高い材料であると共に、遮光性に優れた材料であるため、反射電極は、周囲光を効率よく反射すると共に、TFTに入射する光を確実に遮断することができる。
本発明のTFTアレイ基板の製造方法は、上記導電膜が、酸化インジウムと酸化スズとの化合物により形成された透明導電膜のみの単層により形成され、上記反射電極が、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により形成されていてもよい。
上記の製造方法によれば、ITO膜により構成された透明導電膜と、反射電極を形成するアルミニウム膜又はアルミニウム合金膜との間に、反射電極を形成するモリブデン膜又はモリブデン合金膜が介在することになる。そのため、アルミニウム膜又はアルミニウム合金膜をエッチングする際に、アルミニウム膜又はアルミニウム合金膜とITO膜との間で局部電池を形成することが抑止される。これにより、アルミニウム膜又はアルミニウム合金膜とITO膜との間の電気的な腐食(電蝕)を防止できる。
また、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャントにより、容易にエッチングすることができるので、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成され、上記第2工程では、上記複数のゲート線と交差する方向に、上記ソース電極に接続された複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されると共に、上記ゲート線及びソース線が、遮光性を有し、上記反射電極の周端が、上記ゲート線及びソース線と重なるように形成されてもよい。
上記の製造方法によれば、各反射電極の間に、遮光性のゲート線及びソース線が配置されるので、反射電極間における光漏れの発生が抑止される。また、ゲート線及びソース線が各画素間の光遮断パターン(ブラックマトリクス)として機能することにもなり、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。さらに、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。
本発明のTFTアレイ基板の製造方法は、上記保護層が、有機膜を含んでいてもよい。
上記の製造方法によれば、有機膜は比誘電率が低いため、反射電極の周端と、ゲート線及びソース線との重なり部分との間の保護層で構成される寄生容量を小さくできる。
本発明のTFTアレイ基板の製造方法は、上記ゲート電極を構成する第1金属積層膜がは、最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜と、により構成され、上記導電膜が、透明導電膜と、該透明導電膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、該モリブデン膜又はモリブデン合金膜を覆うように設けられアルミニウム膜又はアルミニウム合金膜と、により構成されると共に、上記反射電極が、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により構成され、上記第4工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させると共に、上記ソース線外部引出電極に対応する部分の上記透明導電膜を露出させてもよい。
上記の製造方法によれば、第4工程でのエッチングにより、ゲート線外部引出電極に対応する部分の酸化されやすいアルミニウム膜又はアルミニウム合金膜と、ソース線外部引出電極に対応する部分の酸化されやすいアルミニウム膜又はアルミニウム合金膜、及びモリブデン膜又はモリブデン合金膜と、が同時に除去されるので、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
本発明のTFTアレイ基板の製造方法は、透過型のTFTアレイ基板を、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で、また、半透過型のTFTアレイ基板を、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で、それぞれ製造することできる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の実施形態では、液晶表示装置を構成するTFTアレイ基板について説明する。但し、本発明は、以下の実施形態に限定されるもではなく、他の構成であってもよい。
《発明の実施形態1》
以下に、本発明の実施形態1に係るTFTアレイ基板20aについて説明する。
以下に、本発明の実施形態1に係るTFTアレイ基板20aについて説明する。
図1は、TFTアレイ基板20aの1画素の平面模式図であり、図2及び図3は、図1中のA−A’断面におけるTFTアレイ基板20aの製造工程を示す断面模式図である。なお、図3(c)がTFTアレイ基板20aの断面模式図に相当する。
TFTアレイ基板20aは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。
このTFTアレイ基板20aは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6とを備えている。そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極5aが設けられている。さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子2d及びソース線外部引出端子6eが配設している。
また、本実施形態では、画素がマトリクス状に配列して、ゲート線2及びソース線6が直交したTFTアレイ基板20aを例示しているが、本発明は、例えば、画素がデルタ配列したTFTアレイ基板の場合にも適用できる。なお、後述する実施形態2〜4についても同様に適用できる。
TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極6cと、半導体膜4上でソース電極6cと対峙するように設けられ画素電極5aに接続されたドレイン電極6dとにより構成されている。そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。
また、本実施形態では、ゲート電極2cがゲート線2から突出したTFT8を例示しているが、本発明は、例えば、ゲート線2上にTFTのチャネル部を配置した、いわゆる、TFTオンゲート構造等の場合にも適用できる。なお、後述する実施形態2〜4についても同様に適用できる。
対向基板は、絶縁基板上に、カラーフィルタ層、共通電極及び配向膜が順に積層された多層積層構造になっている。
カラーフィルタ層は、TFTアレイ基板20aの各画素に対応して、赤、緑及び青のうちの何れかの着色層が設けられている。なお、この着色層は、赤、緑及び青の組み合わせの他に、シアン、マゼンタ及びイエローの組み合わせであってもよい。
液晶層は、電気光学特性を有するネマチック液晶材料等から構成されている。
次に、本発明の実施形態1に係るTFTアレイ基板20aの製造方法について、説明する。
<第1工程(ゲート電極形成工程)>
図2(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)及びアルミニウム膜(厚さ3000Å程度)を順に成膜し、その後、フォトリソグラフィ技術(Photo Engraving Process、以下「PEP技術」と称する)によりパターン形成して、ゲート第1金属膜2a及びゲート第2金属膜2bからなる第1金属積層膜により構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。これによって、基板20a1が得られる。また、ゲート線2、その延設部であるゲート線外部引出電極、及びその突出部であるゲート電極2cが、同時に形成することにより、製造工程の短縮及び製造コストの低減が可能になる。
図2(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)及びアルミニウム膜(厚さ3000Å程度)を順に成膜し、その後、フォトリソグラフィ技術(Photo Engraving Process、以下「PEP技術」と称する)によりパターン形成して、ゲート第1金属膜2a及びゲート第2金属膜2bからなる第1金属積層膜により構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。これによって、基板20a1が得られる。また、ゲート線2、その延設部であるゲート線外部引出電極、及びその突出部であるゲート電極2cが、同時に形成することにより、製造工程の短縮及び製造コストの低減が可能になる。
ここで、ゲート電極2cを形成する第1金属積層膜は、低抵抗材料であるアルミニウム膜又はアルミニウム合金膜を含んでいるので、ゲート線2の配線抵抗を低下させることができる。
また、アルミニウム膜により構成されたゲート第2金属膜2bの上に、モリブデン膜又はモリブデン合金膜をさらに成膜してもよい。この構成によれば、アルミニウム膜の上層のモリブデン膜又はモリブデン合金膜により、アルミニウム膜の表面に発生する突起物(ヒロック)を抑制することができる。そのため、例えば、ヒロックが絶縁膜を貫通することによって起こる層間リークの発生が低減される。ここで、ヒロックとは、熱プロセスやプラズマプロセス等の熱履歴により、アルミニウム膜の表面に発生する突起物のことである。そして、モリブデン膜又はモリブデン合金膜は、アルミニウム膜又はアルミニウム合金膜のエッチングに使用するエッチャント、例えば、硝酸、リン酸及び酢酸の混合液により、容易にエッチングされるので、後述するアルミニウム膜のエッチングにより同時に除去され、別途エッチング工程を設ける必要がない。
<第2工程/積層体形成工程>
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)、アモルファスシリコン膜(厚さ1500Å程度)及びリン等の不純物ドープされたアモルファスシリコン膜(厚さ500Å程度)を、順に成膜する。
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)、アモルファスシリコン膜(厚さ1500Å程度)及びリン等の不純物ドープされたアモルファスシリコン膜(厚さ500Å程度)を、順に成膜する。
次いで、その基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)膜(厚さ1000Å程度)、モリブデン膜(厚さ1000Å程度)及びアルミニウム膜(厚さ1000Å程度)を、順に成膜する。
ここで、アルミニウム膜とITO膜との間にモリブデン膜が介在しているので、後工程でアルミニウム膜をエッチングする際に、アルミニウム膜とITO膜との間で局部電池を形成することが抑止される。これにより、アルミニウム膜とITO膜との間の電気的な腐食(電蝕)を防止できる。
このようにして、下層から順に、ゲート絶縁膜3、第1半導体膜4a、第2半導体膜4b、透明導電膜5、並びに、ソース第1金属膜6a及びソース第2金属膜6bからなる第2金属積層膜により構成された積層体が形成する。ここで、半導体膜4は、第1半導体膜4a及び第2半導体膜4bの2層により構成され、導電膜は、透明導電膜5、ソース第1金属膜6a及びソース第2金属膜6bの3層により構成される。透明導電膜5は、特に、ITOに限定されるものではなく、IZO(Indium Zinc Oxide)、酸化亜鉛、酸化スズ等、所望の抵抗値が得られるものであればよい。
また、本実施形態では、ソース第1金属膜6aとして、モリブデン膜を例示しているが、これに限定されるものではなく、チタン膜、クロム膜及びモリブデン合金膜のような合金膜等であってもよい。さらに、ソース第2金属膜6bとして、アルミニウム膜を例示しているが、これに限定されるものではなく、アルミニウム合金膜等であってもよい。
<第2工程/レジストパターン形成工程1>
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
次いで、基板全体に形成されたレジスト層に、スリットマスク等を用いて露光量を調整し、図2(b)に示すような複数の膜厚を有する第1レジストパターン7aを形成する。ここで、第1レジストパターン7aは、チャネル部14、ソース線6、ソース電極6c及びドレイン電極6dとなる部分以外の領域の上方位置に導電膜(ソース第2金属膜6b)を露出させる第1開口部7cと、ゲート電極2cの上方位置に、具体的にはチャネル部14となる上方位置に所定厚さの底部を有する第2開口部7dと、を備えている。そして、第2開口部7dのレジスト層の膜厚とその他の部分のレジスト層の膜厚との比は、後工程のエッチング条件やアッシング条件等によって最適な値は異なるが、例えば、第2開口部7dのレジスト層の膜厚が、15000〜20000Å程度であり、その他の部分の膜厚が、40000Å程度である。これによって、基板20a2が得られる。
<第2工程/第1エッチング工程>
図2(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上のソース第2金属膜6b、ソース第1金属膜6a及び透明導電膜5をこの順にウエットエッチングによりエッチングして、続いて、第2半導体膜4b及び第1半導体膜4aをこの順にドライエッチングによりエッチングして、ソースドレイン形成部6fを形成する。これによって、基板20a3が得られる。
図2(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上のソース第2金属膜6b、ソース第1金属膜6a及び透明導電膜5をこの順にウエットエッチングによりエッチングして、続いて、第2半導体膜4b及び第1半導体膜4aをこの順にドライエッチングによりエッチングして、ソースドレイン形成部6fを形成する。これによって、基板20a3が得られる。
<第2工程/レジストパターン形成工程2>
図3(a)に示すように、基板20a3上の第1レジストパターン7a全体をアッシングする。これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、導電膜(ソース第2金属膜6b)が露出した第2レジストパターン7bを形成する。これによって、基板20a4が得られる。
図3(a)に示すように、基板20a3上の第1レジストパターン7a全体をアッシングする。これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、導電膜(ソース第2金属膜6b)が露出した第2レジストパターン7bを形成する。これによって、基板20a4が得られる。
<第2工程/第2エッチング工程>
まず、第2レジストパターン7bをマスクとして、基板20a4上の透明導電膜5、ソース第1金属膜6a及びソース第2金属膜6b(ソースドレイン形成部6f)をウエットエッチングによりエッチングして、ソース電極6c、ドレイン電極6d’、ソース線6及びソース線外部引出電極を形成する。また、ソース線6、その延設部であるソース線外部引出電極、及びその突出部であるソース電極が、同時に形成されることにより、製造工程の短縮及び製造コストの低減が可能になる。
まず、第2レジストパターン7bをマスクとして、基板20a4上の透明導電膜5、ソース第1金属膜6a及びソース第2金属膜6b(ソースドレイン形成部6f)をウエットエッチングによりエッチングして、ソース電極6c、ドレイン電極6d’、ソース線6及びソース線外部引出電極を形成する。また、ソース線6、その延設部であるソース線外部引出電極、及びその突出部であるソース電極が、同時に形成されることにより、製造工程の短縮及び製造コストの低減が可能になる。
次いで、同じく第2レジストパターン7bをマスクとして、第2半導体膜4bをドライエッチングによりエッチングして、チャネル部を形成してTFT8を形成する。
次いで、基板上の第2レジストパターン7bを除去する。これによって、図3(b)に示すような基板20a5が得られる。
<第3工程(保護層・画素電極形成工程)>
前もって、カーボンが分散された感光性樹脂の樹脂膜を、PET(ポリエチレンテレフタレート)フィルム等のカバーフィルムで挟持させたOD値3.0、膜厚2.5μmの遮光性のドライフィルムを準備する。
前もって、カーボンが分散された感光性樹脂の樹脂膜を、PET(ポリエチレンテレフタレート)フィルム等のカバーフィルムで挟持させたOD値3.0、膜厚2.5μmの遮光性のドライフィルムを準備する。
ここで、OD値とは、遮光膜の光の遮蔽程度を示す値で、透過濃度を示す。入射光の強さをI、遮光膜を透過した後の透過光の強さをI’としたとき、OD値は、OD値=−log(I’/I)で示される。通常、400〜700nmの可視光領域での透過濃度を示し、OD値が大きい物質ほど透過率は低い。
まず、基板20a5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。
次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。この工程は、一般にドライフィルムを加熱しながら実行される、いわゆる熱転写工程であり、この樹脂膜を基板に転写する方法をドライフィルムラミネート法という。
ここで、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であってもよい。また、本実施形態では、保護膜の上層に遮光膜がある構成を例示したが、その反対に、保護膜の下層に遮光膜がある構成であってもよい。
このように、保護膜の上層又は下層に遮光膜を形成することにより、後工程のフォトリソグラフィ工程にて、保護層9と一緒に、遮光層10をパターン形成することが可能になる。これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層10を形成することができる。
また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。この場合には、上記遮光膜を省略することができ、遮光膜を形成する工程を設ける必要がなくなる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。
次いで、遮光層10をマスクとして、保護膜及び導電膜(ソース第1金属膜6a及びソース第2金属膜6b)をエッチングして、透明導電膜5の一部を露出させ、TFT8を覆う保護層9及び画素電極5aを形成する。ここでは、ドレイン電極6dの周端よりも内側の導電膜に対してエッチングを行うので、光透過性の画素電極5aの周囲は、遮光性の導電膜により構成されたドレイン電極6dによって、遮光されることになる。これにより、画素電極5a間の光漏れが抑止され、図3(c)に示すようなTFTアレイ基板20aが得られる。
また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。これにより、遮光性を有する保護層9及び遮光層10が、TFT8に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。
本実施形態では、第3工程においてドレイン電極6dの周端よりも内側の導電膜をエッチングする方法を例示したが、ドレイン電極6dの周端よりも外側の領域の保護膜及びゲート絶縁膜をエッチングしてもよい。
具体的には、例えば、第2工程の第1エッチング工程でエッチングされるべき半導体膜4が完全にエッチングされなかった場合、画素電極5aとソース線6との間にその半導体膜4が残留する恐れがある。しかしながら、第3工程において、ドレイン電極の周端よりも外側の領域の導電膜及びゲート絶縁膜3をエッチングする際に、ゲート絶縁膜3のエッチングと同時に残留した半導体膜4がエッチングされる。そのため、画素電極5aとソース線6との間の短絡が抑止される。なお、後述する実施形態2〜4についても同様に適用できる。
次に、ゲート線外部引出電極2d及びソース線外部引出電極6eについて、より詳細に説明する。
図4(a)は、複数のゲート線外部引出端子2dが配設されたTFTアレイ基板20aの端部の平面模式図であり、図4(b)は、図4(a)中のB−B’断面における断面模式図である。そして、図5(a)は、複数のソース線外部引出端子6eが配設されたTFTアレイ基板20aの端部の平面模式図であり、図5(b)は、図5(a)中のC−C’断面における断面模式図である。
まず、上記保護層9及び画素電極5aを形成する前の段階では、ゲート線外部引出電極2f及びソース線外部引出電極6gの上には、図17(a)及び図19(a)に示すように、保護膜(保護層9)及び遮光膜(遮光層10)が成膜されている。
そして、保護層9及び画素電極5aの形成と同時に、ゲート線外部引出電極2d上に積層されたゲート絶縁膜3、保護膜及び遮光膜を、ソース線外部引出電極6e上に積層された保護膜及び遮光膜を、それぞれ除去することにより、図17(b)及び図19(b)に示すように、ゲート線外部引出電極及2f及びソース線外部引出電極6gが露出する。
また、本実施形態では、ゲート線外部引出電極2fを構成しその最上層であるゲート第2金属膜2b、及びソース線外部引出電極6eを構成しその最上層であるソース第2金属膜6bが、それぞれアルミニウム膜であるので、ゲート線外部引出電極2f及びソース線外部引出電極6gが露出すると同時に、図17(c)及び図19(c)に示すように、それぞれのゲート第2金属膜2b、ソース第1金属膜6a及びソース第2金属膜6bがエッチングされ、ゲート第1金属膜2aが露出したゲート線外部引出端子2dが、透明導電膜5が露出したソース線外部引出端子6eが、それぞれ形成される。これにより、外部引出電極の部分において、酸化されやすいアルミニウム膜を除去することができ、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。
そして、ゲート第2金属膜2b及びソース第2金属膜6bを構成するアルミニウム膜(アルミニウム合金膜)を、アルミニウム膜(アルミニウム合金膜)上にモリブデン膜(モリブデン合金膜)を積層してなる膜としてもよい。
この場合には、アルミニウム膜(アルミニウム合金膜)の上層のモリブデン膜(モリブデン合金膜)により、アルミニウム膜(アルミニウム合金膜)の表面において突起物(ヒロック)の発生が抑止される。
さらに、上記モリブデン膜(モリブデン合金膜)の下層にITO膜が形成されている場合には、アルミニウム膜(アルミニウム合金膜)とITO膜との間にモリブデン膜(モリブデン合金膜)が介在することになるので、アルミニウム膜(アルミニウム合金膜)をエッチングする際に、アルミニウム膜(アルミニウム合金膜)とITO膜との間で局部電池を形成することが抑止され、アルミニウム膜(アルミニウム合金膜)とITO膜との間の電気的な腐食(電蝕)が抑止される。
ここで、ソース線外部引出電極6gにおいては、ソース第1金属膜6aがモリブデン膜であるので、硝酸、リン酸及び酢酸の混合液をエッチャントとしたウエットエッチングにより、ソース第1金属膜6aもソース第2金属膜6b(アルミニウム膜)と同時にエッチングされる。
また、ゲート線外部引出端子2d(ゲート線外部引出電極2f)及びソース線外部引出端子6e(ソース線外部引出電極6g)は、それぞれ一つの開口部によって露出しているので、ゲート線外部引出端子2d及びソース線外部引出端子6eの上層及びその間には、図17(c)及び図19(c)に示すように、いかなる薄膜材料も存在しないことになり、後述のオーバーハングとはならない。そのため、例えば、TAB(Tape Automated Bonding)法によって、ゲート線外部引出端子2d及びソース線外部引出端子6eに、各外部駆動回路を接続が容易で且つ安定したものになる。
これとは反対に、各外部引出電極ごとに、コンタクトホールを形成して、外部駆動回路との接続を図る場合には、図18(c)及び図20(c)に示すように、コンタクトホールの底部において、ゲート第2金属膜2b、ソース第1金属膜6a及びソース第2金属膜6bがウエットエッチングによって等方的にエッチングされることにより、オーバーハングと呼ばれる、下層に薄膜が存在しなく膜剥がれが生じ易い不安定な断面構造が形成されるため、外部引出電極(端子)と外部駆動回路との接続が不安定になる。なお、図18及び図20に示す各工程は、それぞれ図17及び図19に示した各工程に対応する。
本実施形態では、ゲート線2、ゲート電極2c及びゲート線外部引出電極2fを構成する第1金属積層膜の下層のゲート第1金属膜2aとして、チタン膜を例示しているが、これに限定されるものではなく、クロム膜、モリブデン膜等であってもよい。
しかしながら、具体的に、第1金属積層膜の下層のゲート第1金属膜2aとしてチタン膜を、その上層のゲート第2金属膜2bとしてアルミニウム膜又はアルミニウム合金膜を、それぞれ用いた場合には、ドライエッチングにより、ゲート線2、ゲート電極2c及びゲート線外部引出電極2fを容易にパターン形成できる。そして、ゲート線外部引出端子2dを形成する際には、ウエットエッチングを行うことにより、ゲート第1金属膜2aであるチタン膜のみを残して選択的にエッチングして、ゲート第2金属膜2bであるアルミニウム膜又はアルミニウム合金膜の対応部分を除去することができる。
上記のように、ゲート第1金属膜2aをチタン膜により形成すれば、チタン膜がアルミニウム膜又はアルミニウム合金膜と比べて、酸化されにくいことから、チタン膜により構成されたゲート外部引出端子2dと外部駆動回路とのTAB法による電気的接続が確実になり、その信頼性も向上できる。
ここで、TAB法とは、ポリイミド樹脂をベースとするテープ状のフイルムに形成された銅箔のリード配線パターンを利用して、例えば、導電体同士を電気的に接続するものである。
また、ゲート第2金属膜2bを、アルミニウム膜又はアルミニウム合金膜により形成することにより、配線抵抗を下げるという効果が得られるとともに、上記ウエットエッチングにより容易にチタン膜のみを残すという選択的なエッチングを確実に行うことができる。
以上のように、本発明の製造方法によれば、透過型のTFTアレイ基板20aを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子2d及びソース線外部引出端子6eの形成を含めて、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。そのため、透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
《発明の実施形態2》
以下に、本発明の実施形態2に係るTFTアレイ基板20bについて説明する。
以下に、本発明の実施形態2に係るTFTアレイ基板20bについて説明する。
図6及び図7は、図2及び図3に対応するTFTアレイ基板20bの製造工程を示す断面模式図である。なお、図7(c)がTFTアレイ基板20bの断面模式図に相当する。
TFTアレイ基板20bは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。
このTFTアレイ基板20bは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極5aが設けられている。さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出電極2d及びソース線外部引出電極6eが配設している。
TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体層4と、半導体層4上にソース線6から側方に突出した突出部からなるソース電極5bと、半導体層4上でソース電極5bと対峙するように設けられ画素電極5aに接続されたドレイン電極6dとにより構成されている。そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。
対向基板及び液晶層については、実施形態1と同様であるので、その説明を省略する。
次に、本発明の実施形態2に係るTFTアレイ基板20bの製造方法について、説明する。
<第1工程(ゲート電極形成工程)>
図6(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)、アルミニウム膜(厚さ3000Å程度)及び窒化チタン膜(厚さ1000Å程度)を順に成膜し、その後、PEP技術によりパターン形成して、ゲート第1金属膜2a、ゲート第2金属膜2b及びゲート第3金属膜2eからなる第1金属積層膜で構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。これによって、基板20b1が得られる。
図6(a)に示すように、ガラス基板1上の基板全体に、スパッタリング法により、チタン膜(厚さ500Å程度)、アルミニウム膜(厚さ3000Å程度)及び窒化チタン膜(厚さ1000Å程度)を順に成膜し、その後、PEP技術によりパターン形成して、ゲート第1金属膜2a、ゲート第2金属膜2b及びゲート第3金属膜2eからなる第1金属積層膜で構成されたゲート電極2c、ゲート線2、ゲート線外部引出電極を形成する。これによって、基板20b1が得られる。
ここで、ゲート第1金属膜2aとして用いられる金属膜は、特に、限定されないが、例えば、チタン膜、クロム膜、モリブデン膜等が挙げられる。また、ゲート第2金属膜2bとして用いられる金属膜は、特に限定されないが、例えば、アルミニウム膜、タンタル膜、チタン膜等が挙げられる。これら例示した金属のうち、特に、アルミニウム膜が好ましい。さらに、ゲート第3金属膜2eとして用いられる金属膜は、特に限定されないが、例えば、チタン膜、窒化チタン膜等が挙げられる。なお、これら金属膜の選択理由については、後で説明する。
<第2工程/積層体形成工程>
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)を成膜する。
まず、ゲート電極2c、ゲート線2、ゲート線外部引出電極が形成された基板20a1全体に、プラズマCVD法により、窒化シリコン膜(厚さ4000Å程度)を成膜する。
次いで、窒化シリコン膜が成膜された基板全体に、パルスレーザー堆積CVD法により、酸化亜鉛膜(厚さ1500Å程度)を成膜する。
次いで、酸化亜鉛膜が成膜された基板全体に、スパッタリング法により、ITO(Indium Tin Oxide)膜(厚さ1000Å程度)を成膜する。
これによって、下層から順に、ゲート絶縁膜3、半導体膜4及び透明導電膜5により構成された積層体が形成する。ここで、半導体膜4は、酸化亜鉛膜により構成され、導電膜は、透明導電膜5のみにより構成されている。
半導体膜4は、例示した酸化亜鉛膜の他に、酸化マグネシウム亜鉛膜、酸化カドミウム亜鉛膜、酸化カドミウム膜等のように、同じ厚さのアモルファスシリコンよりも光透過率の高い材料であってもよい。
また、半導体膜4は、所望の移動度及びon/off比(ゲートの電圧でドレイン電流のスイッチを行う際の、on状態の電流とoff状態のリーク電流との比)を得るために、透明性を失われない程度で、リン等の不純物をドープしてもよい。
透明導電膜5は、特に、ITOに限定されるものではなく、IZO(Indium Zinc Oxide)、酸化亜鉛膜、酸化スズ膜等、所望の抵抗値が得られるものであればよい。
このような構成により、画素電極5aを構成する透明導電膜5の下層が、透明性を有する酸化亜鉛膜で形成されているため、画素電極5aに対応する領域の光の透過率を向上させることができ、液晶表示装置のコントラスト及び輝度を向上させることができる。
また、導電膜が、透明導電膜5のみにより構成されているので、後述する第3工程において、実施形態1のように金属膜をエッチングして透明導電膜5を露出させる必要がない。そのため、第3工程では、保護層を形成するだけで、画素電極5aが形成されることになる。これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
<第2工程/レジストパターン形成工程1>
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
まず、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
次いで、基板全体に形成されたレジスト層に、スリットマスク等を用いて露光量を調整し、図6(b)に示すような複数の膜厚を有する第1レジストパターン7aを形成する。
ここで、第1レジストパターン7aは、チャネル部14、ソース線6、ソース電極6c及びドレイン電極6dとなる部分以外の領域の上方位置に導電膜(ソース第2金属膜6b)を露出させる第1開口部7cと、ゲート電極2cの上方位置に、具体的にはチャネル部14となる上方位置に所定厚さの底部を有する第2開口部7dと、を備えている。そして、第2開口部7dのレジスト層の膜厚とその他の部分のレジスト層の膜厚との比は、後工程のエッチング条件によって最適な値は異なるが、例えば、第2開口部7dのレジスト層の膜厚が、15000〜20000Å程度であり、その他の部分の膜厚が、40000Å程度である。これによって、基板20b2が得られる。
<第2工程/第1エッチング工程>
図6(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上の半導体膜4及び透明導電膜5をエッチングして、ソースドレイン形成部6fを形成する。これによって、基板20b3が得られる。
図6(c)に示すように、第1レジストパターン7aをマスクとして、基板20a2上の半導体膜4及び透明導電膜5をエッチングして、ソースドレイン形成部6fを形成する。これによって、基板20b3が得られる。
<第2工程/レジストパターン形成工程2>
図7(a)に示すように、基板20b3上の第1レジストパターン7a全体をアッシングする。これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、透明導電膜5が露出した第2レジストパターン7bを形成する。これによって、基板20b4が得られる。
図7(a)に示すように、基板20b3上の第1レジストパターン7a全体をアッシングする。これにより、第1レジストパターン7aの膜厚が全体に薄肉化し、第2開口部7dの底部が除去され、透明導電膜5が露出した第2レジストパターン7bを形成する。これによって、基板20b4が得られる。
<第2工程/第2エッチング工程>
まず、第2レジストパターン7bをマスクとして、基板20b4上の透明導電膜5をエッチングして、ソース電極5b、ドレイン電極5c、ソース線6及びソース線外部引出電極を形成する。これによって、TFT8が形成される。
まず、第2レジストパターン7bをマスクとして、基板20b4上の透明導電膜5をエッチングして、ソース電極5b、ドレイン電極5c、ソース線6及びソース線外部引出電極を形成する。これによって、TFT8が形成される。
次いで、基板上の第2レジストパターン7bを除去する。これによって、図7(b)に示すような基板20b5が得られる。
<第3工程(保護層・画素電極形成工程)>
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。
まず、基板20a5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。
次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。
なお、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であればよい。
また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。この場合には、遮光膜を省略することができる。
次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。
次いで、遮光層10をマスクとして、保護膜をエッチングして、TFT8を覆う保護層9及び画素電極5aを形成する。これによって、図7(c)に示すようなTFTアレイ基板20bが得られる。また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。
ここで、ゲート線外部引出電極2f及びソース線外部引出電極について、より詳細に説明する。
図8(a)は、複数のゲート線外部引出電極2fが配設されたTFTアレイ基板20bの端部の平面模式図であり、図8(b)は、図8(a)中のD−D’断面における断面模式図である。
ゲート線外部引出電極2fは、保護層9及び画素電極5aの形成と同時に、ゲート線外部引出電極上に積層されたゲート絶縁膜3、保護膜及び遮光膜からなる積層膜のゲート線外部引出電極2fの周端よりも内側部分に、コンタクトホール11cを形成することにより、露出することになる。これにより、第1金属積層膜のゲート第2金属膜2bを構成する酸化されやすいアルミニウム膜は露出されないことになる。また、エッチングにより露出する第1金属積層膜の最上層は、酸化されにくい窒化チタン膜である。これらの構成により、ゲート線外部引出電極2fは酸化されにくい構成をとることになる。そのため、ゲート線外部引出電極2fと外部駆動回路との電気的接続を確実にして、その信頼性を向上できる。さらに、実施形態1のように、酸化されやすいゲート第2金属膜2b(アルミニウム膜)をエッチングして、ゲート線外部引出端子2dを形成する必要がなくなり、製造工程の短縮、製造コストの低減が可能になる。
また、窒化チタン膜又はチタン膜は、アルミニウム膜と比較して、ゲート絶縁膜3を構成する窒化シリコン膜との密着性がよいため、膜剥れが起こりにくく、安定な製造歩留りを得ることができる。
ソース線外部引出電極は、実施形態1のように第2金属積層膜をエッチングする必要はなく、保護層9及び画素電極5aの形成と同時に、その上層の保護膜及び遮光膜をエッチングするだけで露出することになる。
本実施形態では、ゲート第2金属膜2bとしてアルミニウム膜を用いているので、ゲート線2の配線抵抗を下げるという効果が得られる。さらに、その上層のゲート第3金属膜2eとして、窒化チタン膜を用いているので、アルミニウム膜の表面のヒロックの発生が抑止され、ヒロックによるゲート線2とソース信号線6の層間リークを低減できる。
以上のように、本発明の製造方法によれば、透過型のTFTアレイ基板20bを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出電極2f及びソース線外部引出電極の形成を含めて、第1工程、第2工程及び第3工程の計3回のフォトリソグラフィ工程で製造することできる。そのため、透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
《発明の実施形態3》
以下に、本発明の実施形態3に係るTFTアレイ基板20cについて説明する。
以下に、本発明の実施形態3に係るTFTアレイ基板20cについて説明する。
図9は、TFTアレイ基板20cの平面模式図であり、図10、図11及び図12は、図1中のE−E’断面におけるTFTアレイ基板20cの製造工程を示す断面模式図である。なお、図12(b)がTFTアレイ基板20cの断面模式図に相当する。
TFTアレイ基板20cは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。
このTFTアレイ基板20cは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極(透明電極5d及び反射電極12)が設けられている。ここで、透明電極5dの周囲が反射電極12となって、透明電極5d及び反射電極12により画素電極を構成している。さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子及びソース線外部引出端子が配設している。
TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極6cと、半導体膜4上でソース電極6cと対峙するように設けられ透明画素5dに接続されたドレイン電極6dとにより構成されている。そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。
対向基板及び液晶層は、実施形態1と同様なので、その説明を省略する。
次に、本発明の実施形態3に係るTFTアレイ基板20cの製造方法について、説明する。
実施形態1と同様に、第1工程(ゲート電極形成工程)、第2工程/積層体形成工程、第2工程/レジストパターン形成工程1、第2工程/第1エッチング工程、第2工程/レジストパターン形成工程2及び第2工程/第2エッチング工程を、行うことにより、基板20c5が得られる。
<第3工程(保護層・画素電極形成工程)>
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。
実施形態1と同様に、前もって、遮光性のドライフィルムを準備する。
まず、基板20c5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、保護膜を成膜する。
次いで、準備したドライフィルムの片面のカバーフィルムを剥がした後、基板にそのカバーフィルムを剥がした方の面を押し当てながら、ドライフィルムを貼り合わせ、他方のカバーフィルムを剥離させる。これによって、カーボンが分散された感光性樹脂の樹脂膜が、基板上に転写され、遮光膜が成膜される。
なお、遮光膜としては、このカーボンが分散された感光性樹脂の樹脂膜に限ることはなく、顔料分散型黒色レジストなど、所望のOD値、テーパー形状、誘電率を得られる材料であればよい。また、本実施形態では、保護膜の上層に遮光膜がある構成を例示したが、その反対に、保護膜の下層に遮光膜がある構成であってもよい。
このように、保護膜の上層又は下層に遮光層を形成することにより、保護層9の形成すると一緒に、遮光層10が形成される。これにより、フォトリソグラフィ工程の数を増やすことなく、遮光層10を形成することができる。
また、保護膜は、遮光膜との2層構造ではなく、遮光性を有する黒色フォトレジストの1層構造であってもよい。この場合には、上記遮光膜を省略することができ、遮光膜を形成する工程を設ける必要がなくなる。そのため、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
ここで、保護膜として窒化シリコン膜を例示したが、酸化シリコン膜であってもよい。また、ポリイミドやアクリル樹脂等の樹脂膜を塗布し、熱硬化することにより、保護膜を形成してもよい。特に、樹脂膜は、窒化シリコン膜に比べて比誘電率が低く、反射電極12の周端と、ゲート線2及びソース線6との重なり部分との間の保護層9で構成される寄生容量を小さくできる。
次いで、基板全体に成膜された遮光膜に、フォトマスクを用いて、露光、現像、ポストベークを行い、遮光層10を形成する。
次いで、遮光層10をマスクとして、ドレイン電極の周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成すると共に、TFT8を覆う保護層9を形成する。これによって、図11(c)に示すような基板20c6が得られる。また、保護層9及び遮光層10は、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。
ここで、ドレイン電極6dの周端よりも内側の保護膜をエッチングして、ドレイン電極露出部を形成しているので、ドレイン電極6dの周端よりも外側の保護膜がエッチングされることがない。そのため、大きな段差ができず、反射電極12と透明電極5dとの間の導通が確実になる。それとは反対に、ドレイン電極6dの周端よりも外側の保護膜までエッチングする場合には、ドレイン電極6dの周端に導電膜を上層とする大きな段差ができて、導電膜が破壊されやすい構造となり、反射電極12と透明電極5dとの間の導通の妨げになる恐れがある。
<第4工程(反射電極・透明電極形成工程)>
まず、基板20c6全体に、スパッタリング法により、アルミニウム膜(厚さ1000Å程度)12aを成膜する。ここで、アルミニウム膜12aは、反射率の高い材料であると共に、遮光性に優れた材料であるため、反射電極12は、周囲光を効率よく反射すると共に、TFT8に入射する光を確実に遮断することができる。また、アルミニウム膜の代わりにアルミニウム合金膜を用いてもよい。
まず、基板20c6全体に、スパッタリング法により、アルミニウム膜(厚さ1000Å程度)12aを成膜する。ここで、アルミニウム膜12aは、反射率の高い材料であると共に、遮光性に優れた材料であるため、反射電極12は、周囲光を効率よく反射すると共に、TFT8に入射する光を確実に遮断することができる。また、アルミニウム膜の代わりにアルミニウム合金膜を用いてもよい。
次いで、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
次いで、基板全体に形成されたレジスト層に、フォトマスクを用いて、露光、現像、ポストベークを行い、ドレイン電極露出部の周端よりも内側の導電膜をエッチングするように構成されたレジストパターン7を形成する。
次いで、レジストパターン7をマスクとして、アルミニウム膜12a、ソース第1金属膜6a及びソース第2金属膜6bをエッチングして、反射電極12及び透明電極5bを形成する。これによって、TFTアレイ基板20cが得られる。ここで、ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、透明電極5bを形成するので、透明電極と反射電極とは、その透明電極の周端で接続されることになる。それとは反対に、ドレイン電極露出部の周端よりも外側の導電膜までエッチングした場合には、透明電極と反射電極との接続が出来なくなるだけではなく、透明電極と反射電極との間に隙間が生じ、その隙間周辺において、透過率及び反射率の変調が発生してしまう。
また、各反射電極12の間に、遮光性のゲート線2及びソース線6が配置されるので、反射電極12間における光漏れの発生が抑止される。また、ゲート線2及びソース線6が各画素間の光遮断パターン(ブラックマトリクス)として機能することにもなり、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。さらに、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFTでの光リーク電流の発生が抑止される。
なお、ゲート線外部引出端子及びソース線外部引出端子については、実施形態1では、第3工程の保護層9及び画素電極5aの形成と同時に形成されたが、本実施形態では、第4工程の反射電極12及び透明電極5dの形成と同時に形成されるものである。内容的には、実施形態1と実質的に同じであるので、その詳細な説明は省略するが、第4工程でのエッチングにより、ゲート線外部引出電極に対応する部分の酸化されやすいアルミニウム膜と、ソース線外部引出電極に対応する部分の酸化されやすいアルミニウム膜及びモリブデン膜と、が同時に除去されるので、ゲート線外部引出電極及びソース線外部引出電極の酸化を防止できる。これにより、TFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
以上のように、本発明の製造方法によれば、半透過型のTFTアレイ基板20cを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子及びソース線外部引出端子の形成を含めて、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。そのため、半透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
《発明の実施形態4》
以下に、本発明の実施形態4に係るTFTアレイ基板20dについて説明する。
以下に、本発明の実施形態4に係るTFTアレイ基板20dについて説明する。
図13、図14及び図15は、図10、図11及び図12に対応するTFTアレイ基板20dの製造工程を示す断面模式図である。なお、図15(b)がTFTアレイ基板20dの断面模式図に相当する。
TFTアレイ基板20dは、対向するように設けられた対向基板と、それら両基板に挟持されるように設けられた液晶層と共に、液晶表示装置を構成するものである。
このTFTアレイ基板20dは、絶縁基板1上に、相互に並行に延びるように設けられた複数のゲート線2と、ゲート線2に直交する方向で相互に並行に延びるように設けられた複数のソース線6と、を備えている。そして、ゲート線2とソース線6との各交差部には、TFT8が設けられている。また、各TFT8に対応して一対のゲート線2及び一対のソース線6で囲われる表示領域には画素を構成する画素電極(透明電極5d及び反射電極12)が設けられている。ここで、透明電極5dの周囲が反射電極12となって、透明電極5d及び反射電極12とにより画素電極を構成している。さらに、各ゲート線2及びソース線6の末端には、それぞれ、後述するゲート線外部引出端子及びソース線外部引出端子が配設している。
TFT8は、ゲート線2から側方に突出した突出部からなるゲート電極2cと、ゲート電極2c上にゲート絶縁膜3を介して設けられた半導体膜4と、半導体膜4上にソース線6から側方に突出した突出部からなるソース電極5bと、半導体膜4上でソース電極5bと対峙するように設けられ透明画素5dに接続されたドレイン電極6dとにより構成されている。そして、TFT8を覆うように、保護層9及び遮光層10が設けられている。さらに、半導体膜4には、ゲート電極2cに対応して、ソース電極6cとドレイン電極6dとの間の領域にチャネル部14が設けられている。
対向基板及び液晶層は、実施形態1と同様なので、その説明を省略する。
次に、本発明の実施形態4に係るTFTアレイ基板20dの製造方法について、説明する。
実施形態2と同様に、第1工程(ゲート電極形成工程)、第2工程/積層体形成工程、第2工程/レジストパターン形成工程1、第2工程/第1エッチング工程、第2工程/レジストパターン形成工程2及び第2工程/第2エッチング工程を、行うことにより、基板20d5が得られる。
<第3工程(保護層・画素電極形成工程)>
まず、基板20d5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、第1保護膜を成膜する。
まず、基板20d5全体に、プラズマCVD法により、窒化シリコン膜(厚さ2000Å程度)を成膜して、第1保護膜を成膜する。
次いで、第1保護膜が成膜された基板全体に、スピンコート法により、カーボン粉末を含む感光性アクリル樹脂膜(厚さ30000Å程度)を塗布する。
次いで、以下のように2段階の露光を行う。
ここで、感光性アクリル樹脂膜は露光した部分が易溶性となるものである。
まず、h線(波長405nmの紫外線)の光線を用いて、露光エネルギー40mJによりハーフ露光状態となるように露光を行い、感光性アクリル樹脂の表面に凹部を形成する。
次いで、ゲート線外部引出電極、ソース線外部引出電極及び透明電極を形成する部分にのみ、h線の光線を用いて、露光エネルギー240mJで完全露光を行い、現像、熱硬化して、表面が凹凸形状になった第2保護層9bを形成する。
このように、保護膜の最上層が感光性樹脂膜で形成されているので、光量を調整して感光性樹脂を露光することにより、保護膜の表面を容易に凹凸形状に形成することができる。
第2保護層9bは、構成材料である感光性アクリル樹脂にカーボン粉末が含まれているので、遮光膜としても機能する。また、感光性アクリル樹脂のような有機膜は一般に比誘電率が低いため、反射電極12の周端と、ゲート線2及びソース線6との重なり部分との間の第2保護層9bで構成される寄生容量を小さくできる。
次いで、第2保護層9bをマスクとして、第1保護膜をエッチングして、TFT8を覆う第1保護層9aを形成する。これによって、図11(c)に示すような基板20d6が得られる。
また、第1保護層9a及び第2保護層9bは、TFT8だけでなく、ゲート線2及びソース線6を覆うように形成する。これにより、遮光性を有する第2保護層9bが、TFT8に入射する光を遮断すると共に、各画素間の光遮断パターン(ブラックマトリクス)として機能することになる。そのため、通常、TFTアレイ基板と対向配置される対向基板に、ブラックマトリクスが不要になり、対向基板の製造工程が短縮される。また、TFTアレイ基板と対向基板との貼り合わせずれによる画素間の光漏れ及びTFT8での光リーク電流の発生が抑止される。
<第4工程(反射電極・透明電極形成工程)>
まず、基板20d6全体に、スパッタリング法により、モリブデン膜(厚さ1000Å程度)12b、アルミニウム膜(厚さ1000Å程度)12aを成膜する。
まず、基板20d6全体に、スパッタリング法により、モリブデン膜(厚さ1000Å程度)12b、アルミニウム膜(厚さ1000Å程度)12aを成膜する。
次いで、基板全体に、感光性樹脂からなるレジストを塗布して、レジスト層を形成する。
次いで、基板全体に形成されたレジスト層に、フォトマスクを用いて、露光、現像、ポストベークを行い、レジストパターン7を形成する。
次いで、レジストパターン7をマスクとして、アルミニウム膜12a及びモリブデン膜12bをエッチングして、反射電極12及び透明電極5dを形成する。
ここで、反射電極12の表面が、第2保護層9bの表面の凹凸形状を反映した形状になるので、反射電極12に入射した光の反射方向を、基板面の法線方向に集約することができる。そのため、基板面の法線方向の光量が増加するため、実質的に反射電極12の反射率が向上することになる。
また、ITO膜により構成された透明導電膜5と、反射電極12を構成するアルミニウム膜12aとの間に、モリブデン膜12bが介在することになる。そのため、アルミニウム膜12aをエッチングする際に、アルミニウム膜12aと透明導電膜5との間で局部電池を形成することが抑止される。これにより、アルミニウム膜12aと透明導電膜5との間の電気的な腐食(電蝕)を防止できる。
これによって、TFTアレイ基板20dが得られる。
なお、ゲート線外部引出電極及びソース線外部引出電極については、実施形態2では、第3工程の保護層9及び画素電極5aの形成と同時に露出されたが、本実施形態では、第4工程の反射電極12及び透明電極5dの形成と同時に露出されるものである。図16は、ゲート線外部引出電極2fの断面模式図であるが、実施形態2の図8(b)と実質的に同じであるので、その説明は省略する。
以上のように、本発明の製造方法によれば、半透過型のTFTアレイ基板20cを、TFT8を覆う遮光層10、画素間のブラックマトリクス及びゲート線外部引出端子及びソース線外部引出端子の形成を含めて、第1工程、第2工程、第3工程及び第4工程の計4回のフォトリソグラフィ工程で製造することできる。そのため、半透過型のTFTアレイ基板の製造工程の短縮及び製造コストの低減が可能になる。
以上説明したように、本発明は、TFTアレイ基板において製造工程の短縮及び製造コストの低減が可能になるので、TFTアレイ基板を備えた液晶表示装置について有用である。
1 絶縁基板
2 ゲート線
2a ゲート第1金属膜
2b ゲート第2金属膜
2c ゲート電極
2d ゲート線外部引出端子
2e ゲート第3金属膜
2f ゲート線外部引出電極
3 ゲート絶縁膜
4a 第1半導体膜
4b 第2半導体膜
4 半導体膜
5 透明導電膜
5a 画素電極
5b,6c ソース電極
5c,6d,6d’ ドレイン電極
5d 透明電極
6 ソース線
6a ソース第1金属膜
6b ソース第2金属膜
6f ソースドレイン形成部
6e ソース線外部引出端子
6g ソース線外部引出電極
7 レジストパターン
7a 第1レジストパターン
7b 第2レジストパターン
7c 第1開口部
7d 第2開口部
8 TFT
9 保護層
9a 第1保護層
9b 第2保護層
10 遮光層
11a,11b,11c 開口部
12 反射電極
12a アルミニウム膜
12b モリブデン膜
13 オーバーハング部
14 チャネル部
20a,20b,20c,20d TFTアレイ基板
2 ゲート線
2a ゲート第1金属膜
2b ゲート第2金属膜
2c ゲート電極
2d ゲート線外部引出端子
2e ゲート第3金属膜
2f ゲート線外部引出電極
3 ゲート絶縁膜
4a 第1半導体膜
4b 第2半導体膜
4 半導体膜
5 透明導電膜
5a 画素電極
5b,6c ソース電極
5c,6d,6d’ ドレイン電極
5d 透明電極
6 ソース線
6a ソース第1金属膜
6b ソース第2金属膜
6f ソースドレイン形成部
6e ソース線外部引出端子
6g ソース線外部引出電極
7 レジストパターン
7a 第1レジストパターン
7b 第2レジストパターン
7c 第1開口部
7d 第2開口部
8 TFT
9 保護層
9a 第1保護層
9b 第2保護層
10 遮光層
11a,11b,11c 開口部
12 反射電極
12a アルミニウム膜
12b モリブデン膜
13 オーバーハング部
14 チャネル部
20a,20b,20c,20d TFTアレイ基板
Claims (30)
- 基板に設けられた複数の画素と、該各画素毎に配置され、ゲート電極、ソース電極、ドレイン電極、及び上記ゲート電極に対応してチャネル部が形成された半導体膜を有する複数の薄膜トランジスタと、上記ソース電極に接続されたソース線と、上記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタアレイ基板の製造方法であって、
上記基板上に上記ゲート電極をフォトリソグラフィ法によりパターン形成する第1工程と、
上記ゲート電極が形成された基板に対し、ゲート絶縁膜、上記半導体膜、及び該半導体膜を覆うように設けられた透明導電膜を含む導電膜をこの順に積層して積層体を形成し、該積層体に対してフォトリソグラフィ法により上記薄膜トランジスタをパターン形成する第2工程と、
フォトリソグラフィ法によって、上記薄膜トランジスタを覆う保護層を形成すると共に、上記透明導電膜の一部を露出させて上記画素電極を形成する第3工程とを備え、
上記第2工程は、上記積層体を覆うレジスト層を形成した後に、該レジスト層に対し、上記積層体の領域であって上記チャネル部、ソース線、ソース電極及びドレイン電極となる部分以外の領域の上方位置に上記導電膜を露出させる第1開口部と、上記チャネル部となる積層体の領域の上方位置に所定厚さの底部を有する第2開口部とをそれぞれ形成するレジストパターン形成工程と、上記第1開口部から露出している上記導電膜と、該導電膜の下方の半導体膜とをエッチングする第1エッチング工程と、上記第2開口部の底部を除去して露出させた導電膜をエッチングする第2エッチング工程とを備えていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第3工程で形成された保護層の上に、反射電極をフォトリソグラフィ法によりパターン形成する第4工程を備えていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1に記載された薄膜トランジスタアレイ基板の製造方法において、
上記導電膜は、遮光性を有し、
上記第3工程で、上記ドレイン電極の周端よりも内側の導電膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記半導体膜は、上層の第1半導体膜と下層の第2半導体膜とにより構成され、
上記第2エッチング工程で、上記露出した導電膜及び上記第1半導体層をエッチングすることを特徴とする薄膜トランジスタアレイ基板 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記保護層の上層又は下層には、遮光層が形成され、
上記遮光層は、上記第3工程で上記保護層と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記保護層は、遮光性材料により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記ゲート電極は、複数の金属膜を積層して構成された第1金属積層膜で形成され、
上記第1金属積層膜は、アルミニウム膜又はアルミニウム合金膜により構成された金属膜を含んでいることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記導電膜は、上記透明導電膜のみの単層により構成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記導電膜は、酸化インジウムと酸化スズとの化合物により構成された上記透明導電膜と、該透明導電膜を覆うように設けられた複数の金属膜を積層して構成された第2金属積層膜と、により形成され、
上記第2金属積層膜は、下層のモリブデン膜又はモリブデン合金膜と上層のアルミニウム膜又はアルミニウム合金膜とにより形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記半導体膜は、同じ厚さのアモルファスシリコンよりも光透過率の高い材料で形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1又は2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項11に記載された薄膜トランジスタアレイ基板の製造方法において、
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成されていると共に、
上記第1金属積層膜の最下層は、チタン膜又はチタン合金膜により形成され、
上記第3工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項12に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第1金属積層膜は、上記最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜により構成された金属膜と、該金属膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項11に記載された薄膜トランジスタアレイ基板の製造方法において、
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜により形成されていると共に、
上記第1金属積層膜の最上層は、チタン膜又はチタン合金膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項14に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第1金属積層膜は、アルミニウム膜又はアルミニウム合金膜を含んでおり、
上記第3工程では、上記ゲート線外部引出電極の周端よりも内側の保護層及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1、2又は11に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第2工程では、上記複数のゲート線と交差する方向に、上記複数のソース線及びその延設部であるソース線外部引出電極が、上記ソース電極と同時に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、
上記ゲート電極、ゲート線及びゲート線外部引出電極は、複数の金属膜を積層して構成された第1金属積層膜で形成され、
上記ソース電極、ソース線及びソース線外部引出電極は、複数の金属膜を積層して構成された第2金属積層膜で形成されていると共に、
上記第3工程では、エッチングにより、上記ゲート線外部引出電極及びソース線外部引出電極に対応する部分の上記第1金属積層膜及び第2金属積層膜の少なくとも最上層を除去することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項17に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第1及び第2金属積層膜の最上層は、アルミニウム膜若しくはアルミニウム合金膜、又は、アルミニウム膜或いはアルミニウム合金膜上にモリブデン膜若しくはモリブデン合金膜を積層してなる膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、
上記保護層は、遮光性を有し、上記薄膜トランジスタ、ゲート線及びソース線を覆うように形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項16に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第3工程では、エッチングにより、上記複数のゲート線外部引出電極及び複数のソース線外部引出電極の少なくとも一方に対応して1つの開口部を形成することにより、該複数のゲート線外部引出電極及び複数のソース線外部引出電極を露出させるを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項1に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第3工程では、上記ドレイン電極の周端よりも外側の領域の上記保護層を形成する保護膜、及びゲート絶縁膜をエッチングすることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記保護層は、その最上層が感光性樹脂膜で形成され、上記第3工程で、その表面が凹凸形状に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項22に記載された薄膜トランジスタアレイ基板の製造方法において、
上記反射電極の表面は、上記保護層の表面の凹凸形状を反映した形状に形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第3工程では、上記薄膜トランジスタを覆う保護膜を成膜して、上記ドレイン電極の周端よりも内側の保護膜をエッチングすることにより、該ドレイン電極を構成する導電膜が露出したドレイン電極露出部を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項24に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第4工程では、上記ドレイン電極露出部の周端よりも内側の導電膜をエッチングして、上記透明電極を形成することを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記反射電極は、アルミニウム膜又はアルミニウム合金膜により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記導電膜は、酸化インジウムと酸化スズとの化合物により形成された透明導電膜のみの単層により形成され、
上記反射電極は、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により形成されていることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項2に記載された薄膜トランジスタアレイ基板の製造方法において、
上記第1工程では、上記ゲート電極に接続された複数のゲート線及びその延設部であるゲート線外部引出電極が、該ゲート電極と同時に形成され、
上記第2工程では、上記複数のゲート線と交差する方向に、上記ソース電極に接続された複数のソース線及びその延設部であるソース線外部引出電極が、該ソース電極と同時に形成されると共に、
上記ゲート線及びソース線は、遮光性を有し、
上記反射電極は、その周端が、上記ゲート線及びソース線と重なるように形成されることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項28に記載された薄膜トランジスタアレイ基板の製造方法において、
上記保護層は、有機膜を含んでいることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 請求項28に記載された薄膜トランジスタアレイ基板の製造方法において、
上記ゲート電極を構成する第1金属積層膜は、最下層のチタン膜又はチタン合金膜と、アルミニウム膜又はアルミニウム合金膜と、により構成され、
上記導電膜は、透明導電膜と、該透明導電膜を覆うように設けられたモリブデン膜又はモリブデン合金膜と、該モリブデン膜又はモリブデン合金膜を覆うように設けられアルミニウム膜又はアルミニウム合金膜と、により構成されると共に、
上記反射電極は、下層のモリブデン膜又はモリブデン合金膜と、その上層のアルミニウム膜又はアルミニウム合金膜との2層により構成され、
上記第4工程では、エッチングにより、上記ゲート線外部引出電極に対応する部分の上記チタン膜又はチタン合金膜を露出させると共に、上記ソース線外部引出電極に対応する部分の上記透明導電膜を露出させることを特徴とする薄膜トランジスタアレイ基板の製造方法。
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Cited By (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007115902A (ja) * | 2005-10-20 | 2007-05-10 | Canon Inc | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
JP2007142309A (ja) * | 2005-11-22 | 2007-06-07 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2007157916A (ja) * | 2005-12-02 | 2007-06-21 | Idemitsu Kosan Co Ltd | Tft基板及びtft基板の製造方法 |
JP2007158146A (ja) * | 2005-12-07 | 2007-06-21 | Toppan Printing Co Ltd | 半導体デバイスおよびその製造方法 |
JP2007173489A (ja) * | 2005-12-21 | 2007-07-05 | Idemitsu Kosan Co Ltd | Tft基板及びtft基板の製造方法 |
JP2007220820A (ja) * | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタアレイ及びその製法 |
JP2007329298A (ja) * | 2006-06-08 | 2007-12-20 | Mitsubishi Electric Corp | Tftアレイ基板、その製造方法、及び表示装置 |
JP2008006553A (ja) * | 2006-06-30 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
JP2009008895A (ja) * | 2007-06-28 | 2009-01-15 | Idemitsu Kosan Co Ltd | 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法 |
KR100958219B1 (ko) | 2006-12-29 | 2010-05-17 | 우 옵트로닉스 코포레이션 | 박막 트랜지스터의 제조방법 |
US7728331B2 (en) | 2006-10-02 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
CN101847631A (zh) * | 2009-03-27 | 2010-09-29 | 株式会社半导体能源研究所 | 半导体装置、显示装置及电子设备 |
JP2011086954A (ja) * | 2005-11-15 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8263977B2 (en) | 2005-12-02 | 2012-09-11 | Idemitsu Kosan Co., Ltd. | TFT substrate and TFT substrate manufacturing method |
KR101224049B1 (ko) | 2006-12-14 | 2013-01-18 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
JP2013507771A (ja) * | 2009-11-04 | 2013-03-04 | シーブライト・インコーポレイテッド | マスク・レベルを削減した金属酸化物fetの製造法 |
JP2013525925A (ja) * | 2010-05-04 | 2013-06-20 | ティーピーケイ タッチ ソリューションズ インコーポレーテッド | 容量性タッチセンサシステム、その生産工程及びそれを使用するタッチセンサ装置 |
JP2014149410A (ja) * | 2013-02-01 | 2014-08-21 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板およびその製造方法 |
US8981369B2 (en) | 2007-12-13 | 2015-03-17 | Idemitsu Kosan Co., Ltd | Field effect transistor using oxide semiconductor and method for manufacturing the same |
JP2015122539A (ja) * | 2008-09-01 | 2015-07-02 | 株式会社半導体エネルギー研究所 | 酸化物半導体膜、及び半導体装置 |
US9123820B2 (en) | 2010-05-31 | 2015-09-01 | Sharp Kabushiki Kaisha | Thin film transistor including semiconductor oxide layer having reduced resistance regions |
JP2016029742A (ja) * | 2010-09-10 | 2016-03-03 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
JP2017045964A (ja) * | 2015-08-28 | 2017-03-02 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2019176166A (ja) * | 2008-09-19 | 2019-10-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
JP2019216251A (ja) * | 2008-07-31 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR20200096679A (ko) * | 2009-10-09 | 2020-08-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2021085900A (ja) * | 2019-11-25 | 2021-06-03 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
US20220392927A1 (en) * | 2021-01-28 | 2022-12-08 | Tcl China Star Optoelectronics Technology Co., Ltd. | Array substrate and manufacturing method thereof, and display device |
-
2004
- 2004-04-07 JP JP2004112883A patent/JP2005302808A/ja active Pending
Cited By (49)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007115902A (ja) * | 2005-10-20 | 2007-05-10 | Canon Inc | アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置 |
US11705523B2 (en) | 2005-10-20 | 2023-07-18 | Canon Kabushiki Kaisha | Field-effect transistor including transparent oxide and light-shielding member, and display utilizing the transistor |
US8368079B2 (en) | 2005-11-15 | 2013-02-05 | Semicondutor Energy Laboratory Co., Ltd. | Semiconductor device including common potential line |
JP2011086954A (ja) * | 2005-11-15 | 2011-04-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
US8525165B2 (en) | 2005-11-15 | 2013-09-03 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device with bottom gate zinc oxide thin film transistor |
JP2007142309A (ja) * | 2005-11-22 | 2007-06-07 | Seiko Epson Corp | 半導体装置の製造方法 |
JP2007157916A (ja) * | 2005-12-02 | 2007-06-21 | Idemitsu Kosan Co Ltd | Tft基板及びtft基板の製造方法 |
US8263977B2 (en) | 2005-12-02 | 2012-09-11 | Idemitsu Kosan Co., Ltd. | TFT substrate and TFT substrate manufacturing method |
US8778722B2 (en) | 2005-12-02 | 2014-07-15 | Idemitsu Kosan Co., Ltd. | TFT substrate and method for producing TFT substrate |
JP5171258B2 (ja) * | 2005-12-02 | 2013-03-27 | 出光興産株式会社 | Tft基板及びtft基板の製造方法 |
JP2007158146A (ja) * | 2005-12-07 | 2007-06-21 | Toppan Printing Co Ltd | 半導体デバイスおよびその製造方法 |
JP2007173489A (ja) * | 2005-12-21 | 2007-07-05 | Idemitsu Kosan Co Ltd | Tft基板及びtft基板の製造方法 |
JP2007220820A (ja) * | 2006-02-15 | 2007-08-30 | Kochi Prefecture Sangyo Shinko Center | 薄膜トランジスタアレイ及びその製法 |
JP2007329298A (ja) * | 2006-06-08 | 2007-12-20 | Mitsubishi Electric Corp | Tftアレイ基板、その製造方法、及び表示装置 |
JP2008006553A (ja) * | 2006-06-30 | 2008-01-17 | Hitachi Ltd | 半導体装置の製造方法 |
US7993946B2 (en) | 2006-10-02 | 2011-08-09 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
US7728331B2 (en) | 2006-10-02 | 2010-06-01 | Samsung Electronics Co., Ltd. | Thin film transistor panel and manufacturing method thereof |
KR101224049B1 (ko) | 2006-12-14 | 2013-01-18 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
KR100958219B1 (ko) | 2006-12-29 | 2010-05-17 | 우 옵트로닉스 코포레이션 | 박막 트랜지스터의 제조방법 |
JP2009008895A (ja) * | 2007-06-28 | 2009-01-15 | Idemitsu Kosan Co Ltd | 表示装置用基板及びその製造方法、並びに、液晶表示装置及びその製造方法 |
KR101518091B1 (ko) * | 2007-12-13 | 2015-05-06 | 이데미쓰 고산 가부시키가이샤 | 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법 |
US8981369B2 (en) | 2007-12-13 | 2015-03-17 | Idemitsu Kosan Co., Ltd | Field effect transistor using oxide semiconductor and method for manufacturing the same |
US11296121B2 (en) | 2008-07-31 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
JP2019216251A (ja) * | 2008-07-31 | 2019-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP2015122539A (ja) * | 2008-09-01 | 2015-07-02 | 株式会社半導体エネルギー研究所 | 酸化物半導体膜、及び半導体装置 |
US11152397B2 (en) | 2008-09-19 | 2021-10-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US11646321B2 (en) | 2008-09-19 | 2023-05-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2019176166A (ja) * | 2008-09-19 | 2019-10-10 | 株式会社半導体エネルギー研究所 | 表示装置 |
KR20100108215A (ko) * | 2009-03-27 | 2010-10-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치, 표시장치 및 전자기기 |
US8759829B2 (en) | 2009-03-27 | 2014-06-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising oxide semiconductor layer as channel formation layer |
CN101847631A (zh) * | 2009-03-27 | 2010-09-29 | 株式会社半导体能源研究所 | 半导体装置、显示装置及电子设备 |
US9184189B2 (en) | 2009-03-27 | 2015-11-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device, and electronic appliance |
JP2010251721A (ja) * | 2009-03-27 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 半導体装置、表示装置、及び電子機器 |
CN105870128A (zh) * | 2009-03-27 | 2016-08-17 | 株式会社半导体能源研究所 | 用于制造半导体装置的方法 |
KR101681884B1 (ko) * | 2009-03-27 | 2016-12-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치, 표시장치 및 전자기기 |
JP2015062229A (ja) * | 2009-03-27 | 2015-04-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
KR20200096679A (ko) * | 2009-10-09 | 2020-08-12 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
KR102329380B1 (ko) * | 2009-10-09 | 2021-11-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
JP2013507771A (ja) * | 2009-11-04 | 2013-03-04 | シーブライト・インコーポレイテッド | マスク・レベルを削減した金属酸化物fetの製造法 |
JP2013525925A (ja) * | 2010-05-04 | 2013-06-20 | ティーピーケイ タッチ ソリューションズ インコーポレーテッド | 容量性タッチセンサシステム、その生産工程及びそれを使用するタッチセンサ装置 |
US9123820B2 (en) | 2010-05-31 | 2015-09-01 | Sharp Kabushiki Kaisha | Thin film transistor including semiconductor oxide layer having reduced resistance regions |
US10170500B2 (en) | 2010-09-10 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, liquid crystal display device, and manufacturing method thereof |
US11043509B2 (en) | 2010-09-10 | 2021-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, liquid crystal display device, and manufacturing method thereof |
JP2016029742A (ja) * | 2010-09-10 | 2016-03-03 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
JP2014149410A (ja) * | 2013-02-01 | 2014-08-21 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板およびその製造方法 |
JP2017045964A (ja) * | 2015-08-28 | 2017-03-02 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
JP2021085900A (ja) * | 2019-11-25 | 2021-06-03 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
JP7342648B2 (ja) | 2019-11-25 | 2023-09-12 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
US20220392927A1 (en) * | 2021-01-28 | 2022-12-08 | Tcl China Star Optoelectronics Technology Co., Ltd. | Array substrate and manufacturing method thereof, and display device |
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