JP2968252B2

JP2968252B2 - 液晶表示装置

Info

Publication number: JP2968252B2
Application number: JP9333098A
Authority: JP
Inventors: 昌輝涌井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-04-06
Filing date: 1998-04-06
Publication date: 1999-10-25
Anticipated expiration: 2014-10-25
Also published as: JPH10239712A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は液晶表示装置、特
に薄膜トランジスタ等を使用したアクティブ・マトリク
ス方式の液晶表示装置に関する。

【０００２】

【従来の技術】アクティブ・マトリクス方式の液晶表示
装置は、マトリクス状に配列された複数の画素電極の各
々に対応して非線形素子（スイッチング素子）を設けた
ものである。各画素における液晶は理論的には常時駆動
（デューティ比１．０）されているので、時分割駆動方
式を採用している、いわゆる単純マトリクス方式と比べ
てアクティブ方式はコントラストが良く特にカラーでは
欠かせない技術となりつつある。スイッチング素子とし
て代表的なものとしては薄膜トランジスタ（ＴＦＴ）が
ある。

【０００３】従来のアクティブ・マトリクス方式の液晶
表示装置においては、透明画素電極を一方の電極とし、
隣りの不透明金属膜からなる走査信号線を他方の電極と
し、薄膜トランジスタのゲート絶縁膜として使用される
絶縁膜と同一層の膜を誘電体膜とする保持容量素子を形
成している。

【０００４】この液晶表示装置においては、保持容量素
子が設けられているから、液晶に加わる直流成分の値を
小さくすることができるので、液晶の寿命を向上し、液
晶表示画面の切り替え時に前の画像が残るいわゆる焼き
付きを低減することができ、また保持容量素子は放電時
間を長くする作用もあるので、薄膜トランジスタがオフ
した後の映像情報を長く蓄積することができる。

【０００５】なお、薄膜トランジスタを使用したアクテ
ィブ・マトリクス方式の液晶表示装置は、たとえば「冗
長構成を採用した１２．５型アクティブ・マトリクス方
式カラー液晶ディスプレイ」、日経エレクトロニクス、
頁１９３〜２１０、１９８６年１２月１５日、日経マグ
ロウヒル社発行、で知られている。

【０００６】また、薄膜トランジスタのチャネル部を覆
う保護膜の上に画素電極を形成する公知例としては特開
昭６１−１５６０２５、特開昭６２−２７８５３７、特
開昭６３−１７０６８２、特開昭６３−２０８８９６、
特開平１−８６１１３、特表平１−５０１１００、特開
昭５９−２２０２９、特開平１−７６０３６および特開
平１−１１３７３１号公報があるが、何れの公知例に
も、薄膜トランジスタのソースおよびドレイン電極の一
方の電極を画素電極と同じ透明導電膜で構成し、かつ上
記一方の電極が薄膜トランジスタの半導体層と重ならな
い部分で画素電極と電気的に接続する構成の記載はな
い。

【０００７】また、データ線と画素電極とをＩＴＯで形
成し、データ線および画素電極を直接薄膜トランジスタ
の半導体層に接続した公知例には特開昭６３−１２１８
８６号公報があるが、該公報にも、薄膜トランジスタの
ソースおよびドレイン電極の一方の電極が、薄膜トラン
ジスタの半導体層と重ならない部分で画素電極と電気的
に接続する構成の記載はない。

【０００８】また、上記公知例はゲート電極とソース・
ドレイン電極との層関係が、この発明が対象とする液晶
表示装置とは逆である点でも、この発明と構成が異なっ
ている。

【０００９】さらに、ドレイン電極と半導体層とが重な
らない部分で、ドレイン電極と画素電極とを接続する先
行技術には特開平２−４８６３９号公報があるが、該先
行技術にも、ドレイン電極を透明電極で形成する記載は
ない。

【００１０】

【発明が解決しようとする課題】従来の液晶表示装置に
おいては、薄膜トランジスタを覆う保護膜の下に、画素
電極を設けているから、液晶に作用する電界を大きくす
ることができず、液晶表示装置の駆動電圧を下げること
ができなかった。

【００１１】また、保護膜の上に画素電極を設けたとし
ても、薄膜トランジスタのソースあるいはドレイン電極
と画素電極との接続部分には保護膜にスルーホールを形
成する必要があるため、薄膜トランジスタと画素電極と
が接続不良を起こしたり、薄膜トランジスタと画素電極
との接続のために開口率を犠牲にしなければならない等
の課題があった。

【００１２】この発明は上述の課題を解決するためにな
されたもので、開口率を低下させずに薄膜トランジスタ
と画素電極との接続を改善することで、保護膜の上に画
素電極を設け、液晶表示装置の駆動を容易にすることを
目的とする。

【００１３】

【課題を解決するための手段】この目的を達成するた
め、この発明においては、透明な絶縁性の基板上に形成
された薄膜トランジスタのゲート電極と、上記ゲート電
極の上に形成された上記薄膜トランジスタのゲート絶縁
膜と、上記ゲート絶縁膜の上に形成された上記薄膜トラ
ンジスタの半導体層と、上記ゲート絶縁膜および上記半
導体層の上に形成された上記薄膜トランジスタのソース
およびドレイン電極と、上記ソースおよびドレイン電極
上に形成されるとともに、上記ソースおよびドレイン電
極以外の上記ゲート絶縁膜上に形成された保護絶縁膜
と、上記保護絶縁膜上に形成され透明導電膜からなる画
素電極とを有し、上記ソースおよびドレイン電極の一方
の電極は上記ゲート絶縁膜上の上記半導体層の存在しな
い領域にまで延在した延在部を有し、上記延在部上の上
記保護絶縁膜にスルーホールを設け、該スルーホールを
介して、上記一方の電極と上記画素電極とを電気的に接
続するとともに、上記一方の電極は透明導電膜からなる
ことを特徴とする。

【００１４】この時、上記ゲート絶縁膜および上記保護
絶縁膜をシリコンの窒化膜で形成した場合は、上記スル
ーホールは上記一方の電極が存在する領域上のみに設け
る方がよい。またこの場合、上記薄膜トランジスタの半
導体層を遮光膜で覆うとさらによい。

【００１５】また、透明な絶縁性の基板上に形成された
薄膜トランジスタのゲート電極と、上記ゲート電極の上
に形成された上記薄膜トランジスタのゲート絶縁膜と、
上記ゲート絶縁膜の上に形成された上記薄膜トランジス
タの半導体層と、上記ゲート絶縁膜および上記半導体層
の上に形成された上記薄膜トランジスタのソースおよび
ドレイン電極と、上記ソースおよびドレイン電極上に形
成されるとともに、上記ソースおよびドレイン電極以外
の上記ゲート絶縁膜上に形成された保護絶縁膜と、上記
保護絶縁膜上に形成され透明導電膜からなる画素電極
と、上記画素電極の上に設けられた液晶層と、上記液晶
層の上に設けられた共通電極とを有し、上記ソースおよ
びドレイン電極の一方の電極は上記半導体層上に設けら
れた第１の部分と上記ゲート絶縁膜上の上記半導体層の
存在しない領域に設けられた第２の部分とを有し、上記
第２の部分上で、上記保護絶縁膜に設けられたスルーホ
ールを介して、上記一方の電極と上記画素電極とが電気
的に接続し、上記一方の電極は透明導電膜からなり、上
記液晶層よりも上層に、上記半導体層を遮光する遮光膜
を設けるとさらによい。

【００１６】

【００１７】この時、上記ゲート絶縁膜および上記保護
絶縁膜がシリコンの化合物からなる場合は、上記スルー
ホールは上記ソースおよびドレイン電極の一方の電極の
存在する領域内のみに設ける方がよい。

【００１８】

【００１９】

【作用】この発明により提供される液晶表示装置におい
ては、画素電極を保護膜上に設けているから、画素電極
が形成する電界が保護膜により弱められることがない。
したがって、液晶層に作用する電界を大きくすることが
できる。

【００２０】また、ソースおよびドレイン電極の一方の
電極を半導体層が存在しない領域まで延在し、上記一方
の電極の延在部上に保護膜のスルーホールを設けて画素
電極と上記一方の電極とを電気的に接続するので、半導
体領域に制限されずにスルーホールを大きく形成するこ
とができ、画素電極と薄膜トランジスタとを確実に接続
することができる。したがって、スルーホールの開口不
良による画素欠陥をなくすことができる。

【００２１】さらに、上記一方の電極は透明導電膜から
なるので、スルーホールを大きくするために上記一方の
電極を大きくしても、画素電極の開口率を低下させるこ
とがない。また、上記一方の電極を画素電極と同じ透明
導電膜で形成しているので、画素電極と上記一方の電極
との間の接触抵抗が大きくなる問題もない。

【００２２】また、保護膜とゲート絶縁膜とをシリコン
の化合物で形成した場合は、スルーホールを上記一方の
電極が存在する領域上のみに設けるので、スルーホール
形成時に上記一方の電極がゲート絶縁膜を保護する役目
を果たす。

【００２３】また、ソース・ドレイン電極を透明導電膜
で形成した場合は、外部光が薄膜トランジスタの半導体
層に当たり易くなり、薄膜トランジスタの誤動作の要因
になるが、ソース・ドレイン電極の上層に半導体層を覆
う遮光膜を設けることにより、ソース・ドレイン電極を
透明導電膜で形成したことによる外部光の影響は問題な
くなる。

【００２４】

【発明の実施の形態】以下、この発明の構成について、
アクティブ・マトリクス方式のカラー液晶表示装置にこ
の発明を適用した実施の形態とともに説明する。

【００２５】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。

【００２６】図１はこの発明が適用されるアクティブ・
マトリクス方式カラー液晶表示装置の一画素とその周辺
を示す平面図、図２は図１の一部拡大図、図３は図１、
図２のＡ−Ａ切断線における断面と表示パネルのシール
部付近の断面を示す図、図４は図１のＢ−Ｂ切断線にお
ける断面図、図５は図１に示す画素を複数配置したとき
の平面図、図６は図１の第１導電膜ｄ１のみを描いた平
面図である。

【００２７】《画素配置》図１に示すように、各画素は
隣接する２本の走査信号線（ゲート信号線または水平信
号線）ＧＬと、隣接する２本の映像信号線（ドレイン信
号線または垂直信号線）ＤＬとの交差領域内（４本の信
号線で囲まれた領域内）に配置されている。各画素は薄
膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１ｂおよび
保持容量素子Ｃaddを含む。走査信号線ＧＬは列方向に
延在し、行方向に複数本配置されている。映像信号線Ｄ
Ｌは行方向に延在し、列方向に複数本配置されている。

【００２８】《表示部断面全体構造》図３に示すよう
に、液晶ＬＣを基準に下部透明ガラス基板ＳＵＢ１側に
は薄膜トランジスタＴＦＴおよび透明画素電極ＩＴＯ１
ｂが形成され、上部透明ガラス基板ＳＵＢ２側にはカラ
ーフィルタＦＩＬ、遮光用ブラックマトリクスパターン
を形成する遮光膜ＢＭが形成されている。下部透明ガラ
ス基板ＳＵＢ１はたとえば１．１ｍｍ程度の厚さで構成
されている。

【００２９】図３の中央部は一画素部分の断面を示して
いるが、左側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の左
側縁部分で外部引出配線の存在する部分の断面を示して
おり、右側は透明ガラス基板ＳＵＢ１、ＳＵＢ２の右側
縁部分で外部引出配線の存在しない部分の断面を示して
いる。

【００３０】図３の左側、右側のそれぞれに示すシール
材ＳＬは液晶ＬＣを封止するように構成されており、液
晶封入口（図示していない）を除く透明ガラス基板ＳＵ
Ｂ１、ＳＵＢ２の縁周囲全体に沿って形成されている。
シール材ＳＬはたとえばエポキシ樹脂で形成されてい
る。

【００３１】上部透明ガラス基板ＳＵＢ２側の共通透明
画素電極ＩＴＯ２は、少なくとも一個所において、銀ペ
ースト材ＳＩＬによって下部透明ガラス基板ＳＵＢ１側
に形成された外部引出配線に接続されている。この外部
引出配線はゲート電極ＧＴ、ソース電極ＳＤ１、ドレイ
ン電極ＳＤ２のそれぞれと同一製造工程で形成される。

【００３２】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１ｂ、共通透明画素電極ＩＴＯ２、保護膜ＰＳＶ
１、ＰＳＶ２、絶縁膜ＧＩのそれぞれの層は、シール材
ＳＬの内側に形成される。偏光板ＰＯＬ１、ＰＯＬ２は
それぞれ下部透明ガラス基板ＳＵＢ１、上部透明ガラス
基板ＳＵＢ２の外側の表面に形成されている。

【００３３】液晶ＬＣは液晶分子の向きを設定する下部
配向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間に封入さ
れ、シール部ＳＬによってシールされている。

【００３４】下部配向膜ＯＲＩ１は下部透明ガラス基板
ＳＵＢ１側の保護膜ＰＳＶ１の上部に形成される。

【００３５】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００３６】この液晶表示装置は下部透明ガラス基板Ｓ
ＵＢ１側、上部透明ガラス基板ＳＵＢ２側のそれぞれの
層を別々に形成し、その後上下透明ガラス基板ＳＵＢ
１、ＳＵＢ２を重ね合わせ、両者間に液晶ＬＣを封入す
ることによって組み立てられる。

【００３７】《薄膜トランジスタＴＦＴ》薄膜トランジ
スタＴＦＴは、ゲート電極ＧＴに正のバイアスを印加す
ると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスを零にすると、チャネル抵抗は大きくなる
ように動作する。

【００３８】各画素の薄膜トランジスタＴＦＴは、画素
内において３つ（複数）に分割され、薄膜トランジスタ
（分割薄膜トランジスタ）ＴＦＴ１、ＴＦＴ２およびＴ
ＦＴ３で構成されている。薄膜トランジスタＴＦＴ１〜
ＴＦＴ３のそれぞれは実質的に同一サイズ（チャネル長
と幅が同じ）で構成されている。この分割された薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３のそれぞれは、主にゲー
ト電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質シ
リコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソー
ス電極ＳＤ１およびドレイン電極ＳＤ２で構成されてい
る。なお、ソース・ドレインは本来その間のバイアス極
性によって決まり、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明でも、便
宜上一方をソース、他方をドレインと固定して表現す
る。

【００３９】《ゲート電極ＧＴ》ゲート電極ＧＴは図７
（図１の第１導電膜ｇ１、第２導電膜ｇ２およびｉ型半
導体層ＡＳのみを描いた平面図）に詳細に示すように、
走査信号線ＧＬから垂直方向（図１および図７において
上方向）に突出する形状で構成されている（Ｔ字形状に
分岐されている）。ゲート電極ＧＴは薄膜トランジスタ
ＴＦＴ１〜ＴＦＴ３のそれぞれの形成領域まで突出する
ように構成されている。薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３のそれぞれのゲート電極ＧＴは、一体に（共通ゲ
ート電極として）構成されており、走査信号線ＧＬに連
続して形成されている。ゲート電極ＧＴは、薄膜トラン
ジスタＴＦＴの形成領域において大きい段差を作らない
ように、単層の第１導電膜ｇ１で構成する。第１導電膜
ｇ１はたとえばスパッタで形成されたクロム（Ｃｒ）膜
を用い、１０００Å程度の膜厚で形成する。

【００４０】このゲート電極ＧＴは図１、図３および図
７に示されているように、ｉ型半導体層ＡＳを完全に覆
うよう（下方からみて）それより大き目に形成される。
したがって、下部透明ガラス基板ＳＵＢ１の下方に蛍光
灯等のバックライトＢＬを取り付けた場合、この不透明
なクロムからなるゲート電極ＧＴが影となって、ｉ型半
導体層ＡＳにはバックライト光が当たらず、光照射によ
る導電現象すなわち薄膜トランジスタＴＦＴのオフ特性
劣化は起きにくくなる。なお、ゲート電極ＧＴの本来の
大きさは、ソース電極ＳＤ１とドレイン電極ＳＤ２との
間をまたがるに最低限必要な（ゲート電極ＧＴとソース
電極ＳＤ１、ドレイン電極ＳＤ２との位置合わせ余裕分
も含めて）幅を持ち、チャネル幅Ｗを決めるその奥行き
長さはソース電極ＳＤ１とドレイン電極ＳＤ２との間の
距離（チャネル長）Ｌとの比、すなわち相互コンダクタ
ンスgmを決定するファクタＷ／Ｌをいくつにするかによ
って決められる。

【００４１】この液晶表示装置におけるゲート電極ＧＴ
の大きさはもちろん、上述した本来の大きさよりも大き
くされる。

【００４２】なお、ゲート電極ＧＴのゲートおよび遮光
の機能面からだけで考えれば、ゲート電極ＧＴおよび走
査信号線ＧＬは単一の層で一体に形成してもよく、この
場合不透明導電材料としてシリコンを含有させたアルミ
ニウム（Ａｌ）、純アルミニウム、パラジウム（Ｐｄ）
を含有させたアルミニウム等を選ぶことができる。

【００４３】《走査信号線ＧＬ》走査信号線ＧＬは第１
導電膜ｇ１およびその上部に設けられた第２導電膜ｇ２
からなる複合膜で構成されている。この走査信号線ＧＬ
の第１導電膜ｇ１はゲート電極ＧＴの第１導電膜ｇ１と
同一製造工程で形成され、かつ一体に構成されている。
第２導電膜ｇ２はたとえばスパッタで形成されたアルミ
ニウム膜を用い、１０００〜５５００Å程度の膜厚で形
成する。第２導電膜ｇ２は走査信号線ＧＬの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。

【００４４】また、走査信号線ＧＬは第１導電膜ｇ１の
幅寸法に比べて第２導電膜ｇ２の幅寸法を小さく構成し
ている。すなわち、走査信号線ＧＬはその側壁の段差形
状がゆるやかになっている。

【００４５】《絶縁膜ＧＩ》絶縁膜ＧＩは薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３のそれぞれのゲート絶縁膜とし
て使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走査
信号線ＧＬの上層に形成されている。絶縁膜ＧＩはたと
えばプラズマＣＶＤで形成された窒化シリコン膜を用
い、３０００Å程度の膜厚で形成する。

【００４６】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、図７に示すように、複数に分割された薄膜トランジ
スタＴＦＴ１〜ＴＦＴ３のそれぞれのチャネル形成領域
として使用される。ｉ型半導体層ＡＳは非晶質シリコン
膜または多結晶シリコン膜で形成し、約１８００Å程度
の膜厚で形成する。

【００４７】このｉ型半導体層ＡＳは、供給ガスの成分
を変えてＳｉ₃Ｎ₄からなるゲート絶縁膜として使用され
る絶縁膜ＧＩの形成に連続して、同じプラズマＣＶＤ装
置で、しかもそのプラズマＣＶＤ装置から外部に露出す
ることなく形成される。また、オーミックコンタクト用
のＰをドープしたＮ⁺型半導体層ｄ０（図３）も同様に
連続して約４００Åの厚さに形成される。しかる後、下
部透明ガラス基板ＳＵＢ１はＣＶＤ装置から外に取り出
され、写真処理技術によりＮ⁺型半導体層ｄ０およびｉ
型半導体層ＡＳは図１、図３および図７に示すように独
立した島状にパターニングされる。

【００４８】ｉ型半導体層ＡＳは、図１および図７に詳
細に示すように、走査信号線ＧＬと映像信号線ＤＬとの
交差部（クロスオーバ部）の両者間にも設けられてい
る。この交差部のｉ型半導体層ＡＳは交差部における走
査信号線ＧＬと映像信号線ＤＬとの短絡を低減するよう
に構成されている。

【００４９】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔ上には保護膜ＰＳＶ１が設けられている。保護膜ＰＳ
Ｖ１は主に薄膜トランジスタＴＦＴを湿気等から保護す
るために形成されており、透明性が高くしかも耐湿性の
良いものを使用する。保護膜ＰＳＶ１はたとえばプラズ
マＣＶＤ装置で形成した酸化シリコン膜や窒化シリコン
膜で形成されており、８０００Å程度の膜厚で形成す
る。

【００５０】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》複数に分割された薄膜トランジスタＴＦＴ１〜ＴＦ
Ｔ３のそれぞれのソース電極ＳＤ１とドレイン電極ＳＤ
２とは、図１、図２、図３および図８（図１の第２導電
膜ｄ２〜第４導電膜ｄ４のみを描いた平面図）で詳細に
示すように、ｉ型半導体層ＡＳ上にそれぞれ離隔して設
けられている。

【００５１】ソース電極ＳＤ１は、Ｎ⁺型半導体層ｄ０
に接触した第１導電膜ｄ１と、保護膜ＰＳＶ１に設けら
れたスルーホールＣＯＮＴを介して第１導電膜ｄ１と接
続された第４導電膜ｄ４とで構成されており、ドレイン
電極ＳＤ２は、第１導電膜ｄ１と、保護膜ＰＳＶ１に設
けられたスルーホールＣＯＮＴを介して第１導電膜ｄ１
と接続された第４導電膜ｄ４と、第４導電膜ｄ４上に重
ね合わされた第２導電膜ｄ２、第３導電膜ｄ３とで構成
されている。

【００５２】第１導電膜ｄ１、第４導電膜ｄ４はスパッ
タリングで形成された透明導電膜（Induim-Tin-Oxide
ＩＴＯ：ネサ膜）からなり、１０００〜２０００Åの膜
厚（この液晶表示装置では、１２００Å程度の膜厚）で
形成される。この第１導電膜ｄ１はソース電極ＳＤ１、
ドレイン電極ＳＤ２を構成するとともに、図６にも示す
ような格子状の透明補助電極ＩＴＯ１ａを構成してお
り、第４導電膜ｄ４はソース電極ＳＤ１、ドレイン電極
ＳＤ２および映像信号線ＤＬを構成するとともに、透明
画素電極ＩＴＯ１ｂを構成している。また、第２導電膜
ｄ２はスパッタで形成したクロム膜を用い、５００〜１
０００Åの膜厚（この液晶表示装置では、６００Å程度
の膜厚）で形成する。クロム膜は膜厚を厚く形成すると
ストレスが大きくなるので、２０００Å程度の膜厚を越
えない範囲で形成する。なお、第２導電膜ｄ２として
は、クロム膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔａ、
Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ₂、ＴｉＳ
ｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜で形成してもよい。さら
に、第３導電膜ｄ３はスパッタリングで形成されたアル
ミニウムからなり、３０００〜５５００Åの膜厚（この
液晶表示装置では、３５００Å程度の膜厚）に形成され
る。アルミニウム膜はクロム膜に比べてストレスが小さ
く、厚い膜厚に形成することが可能で、ドレイン電極Ｓ
Ｄ２および映像信号線ＤＬの抵抗値を低減するように構
成されている。第３導電膜ｄ３としてはアルミニウム膜
の他にシリコンや銅（Ｃｕ）を添加物として含有させた
アルミニウム膜で形成してもよい。

【００５３】第１導電膜ｄ１を写真処理でパターニング
した後、同じ写真処理用マスクを用いて、あるいは第１
導電膜ｄ１をマスクとして、Ｎ⁺型半導体層ｄ０が除去
される。つまり、ｉ型半導体層ＡＳ上に残っていたＮ⁺
型半導体層ｄ０は第１導電膜ｄ１以外の部分がセルフア
ラインで除去される。このとき、Ｎ⁺型半導体層ｄ０は
その厚さ分は全て除去されるようエッチングされるの
で、ｉ型半導体層ＡＳも若干その表面部分でエッチング
されるが、その程度はエッチング時間で制御すればよ
い。

【００５４】ソース電極ＳＤ１は透明画素電極ＩＴＯ１
ｂに接続されている。ソース電極ＳＤ１は、ｉ型半導体
層ＡＳの段差形状（第１導電膜ｇ１の膜厚、Ｎ⁺型半導
体層ｄ０の膜厚およびｉ型半導体層ＡＳの膜厚を加算し
た膜厚に相当する段差）に沿って構成されている。

【００５５】《透明画素電極ＩＴＯ１ｂ》透明画素電極
ＩＴＯ１ｂは各画素毎に設けられており、液晶表示部の
画素電極の一方を構成する。透明画素電極ＩＴＯ１ｂは
画素の複数に分割された薄膜トランジスタＴＦＴ１〜Ｔ
ＦＴ３のそれぞれに対応して３つの分割透明画素電極Ｅ
１、Ｅ２、Ｅ３に分割されている。分割透明画素電極Ｅ
１〜Ｅ３は各々薄膜トランジスタＴＦＴのソース電極Ｓ
Ｄ１に接続されている。

【００５６】分割透明画素電極Ｅ１〜Ｅ３のそれぞれは
実質的に同一面積となるようにパターニングされてい
る。

【００５７】このように、１画素の薄膜トランジスタＴ
ＦＴを複数の薄膜トランジスタＴＦＴ１〜ＴＦＴ３に分
割し、この複数に分割された薄膜トランジスタＴＦＴ１
〜ＴＦＴ３のそれぞれに分割透明画素電極Ｅ１〜Ｅ３の
それぞれを接続することにより、分割された一部分（た
とえば、薄膜トランジスタＴＦＴ１）が点欠陥になって
も、画素全体でみれば点欠陥でなくなる（薄膜トランジ
スタＴＦＴ２および薄膜トランジスタＴＦＴ３が欠陥で
ない）ので、点欠陥の確率を低減することができ、また
欠陥を見にくくすることができる。

【００５８】また、分割透明画素電極Ｅ１〜Ｅ３のそれ
ぞれを実質的に同一面積で構成することにより、分割透
明画素電極Ｅ１〜Ｅ３のそれぞれと共通透明画素電極Ｉ
ＴＯ２とで構成されるそれぞれの液晶容量Ｃpixを均一
にすることができる。

【００５９】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光（図３では上方からの光）がチャネル
形成領域として使用されるｉ型半導体層ＡＳに入射され
ないように、遮光膜ＢＭが設けられ、遮光膜ＢＭは図９
のハッチングに示すようなパターンとされている。な
お、図９は図１におけるＩＴＯ膜からなる第４導電膜ｄ
４、カラーフィルタＦＩＬおよび遮光膜ＢＭのみを描い
た平面図である。遮光膜ＢＭは光に対する遮蔽性が高い
たとえばアルミニウム膜やクロム膜等で形成されてお
り、この液晶表示装置ではクロム膜がスパッタリングで
１３００Å程度の膜厚に形成される。

【００６０】したがって、薄膜トランジスタＴＦＴ１〜
ＴＦＴ３のｉ型半導体層ＡＳは上下にある遮光膜ＢＭお
よび大き目のゲート電極ＧＴによってサンドイッチにさ
れ、その部分は外部の自然光やバックライト光が当たら
なくなる。遮光膜ＢＭは図９のハッチング部分で示すよ
うに、画素の周囲に形成され、つまり遮光膜ＢＭは格子
状に形成され（ブラックマトリクス）、この格子で１画
素の有効表示領域が仕切られている。したがって、各画
素の輪郭が遮光膜ＢＭによってはっきりとし、コントラ
ストが向上する。つまり、遮光膜ＢＭはｉ型半導体層Ａ
Ｓに対する遮光とブラックマトリクスとの２つの機能を
もつ。

【００６１】なお、バックライトを上部透明ガラス基板
ＳＵＢ２側に取り付け、下部透明ガラス基板ＳＵＢ１を
観察側（外部露出側）とすることもできる。

【００６２】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素毎に設けられた透明画素電極ＩＴＯ１ｂに対向し、液
晶ＬＣの光学的な状態は各透明画素電極ＩＴＯ１ｂと共
通透明画素電極ＩＴＯ２との間の電位差（電界）に応答
して変化する。この共通透明画素電極ＩＴＯ２にはコモ
ン電圧Ｖcomが印加されるように構成されている。コモ
ン電圧Ｖcomは映像信号線ＤＬに印加されるロウレベル
の駆動電圧Ｖｄminとハイレベルの駆動電圧Ｖｄmaxとの
中間電位である。

【００６３】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬはアクリル樹脂等の樹脂材料で形成される染色基
材に染料を着色して構成されている。カラーフィルタＦ
ＩＬは画素に対向する位置に各画素毎にドット状に形成
され（図１０）、染め分けられている（図１０は図５の
第４導電膜層ｄ４とカラーフィルタＦＩＬのみを描いた
もので、Ｒ、Ｇ、Ｂの各カラーフィルターＦＩＬはそれ
ぞれ、４５°、１３５°、クロスのハッチを施してあ
る）。カラーフィルタＦＩＬは図９に示すように透明画
素電極ＩＴＯ１ｂ（Ｅ１〜Ｅ３）の全てを覆うように大
き目に形成され、遮光膜ＢＭはカラーフィルタＦＩＬお
よび透明画素電極ＩＴＯ１ｂのエッジ部分と重なるよう
透明画素電極ＩＴＯ１ｂの周縁部より内側に形成されて
いる。

【００６４】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面に染色基材を形成し、フォトリソグラフィ技術で赤
色フィルタ形成領域以外の染色基材を除去する。この
後、染色基材を赤色染料で染め、固着処理を施し、赤色
フィルタＲを形成する。つぎに、同様な工程を施すこと
によって、緑色フィルタＧ、青色フィルタＢを順次形成
する。

【００６５】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬを異なる色に染め分けた染料が液晶Ｌ
Ｃに漏れることを防止するために設けられている。保護
膜ＰＳＶ２はたとえばアクリル樹脂、エポキシ樹脂等の
透明樹脂材料で形成されている。

【００６６】《画素配列》液晶表示部の各画素は、図５
および図１０に示すように、走査信号線ＧＬが延在する
方向と同一列方向に複数配置され、画素列Ｘ１，Ｘ２，
Ｘ３，Ｘ４，…のそれぞれを構成している。各画素列Ｘ
１，Ｘ２，Ｘ３，Ｘ４，…のそれぞれの画素は、薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３および分割透明画素電極
Ｅ１〜Ｅ３の配置位置を同一に構成している。つまり、
奇数画素列Ｘ１，Ｘ３，…のそれぞれの画素は、薄膜ト
ランジスタＴＦＴ１〜ＴＦＴ３の配置位置を左側、分割
透明画素電極Ｅ１〜Ｅ３の配置位置を右側に構成してい
る。奇数画素列Ｘ１，Ｘ３，…のそれぞれの行方向の隣
りの偶数画素列Ｘ２，Ｘ４，…のそれぞれの画素は、奇
数画素列Ｘ１，Ｘ３，…のそれぞれの画素を映像信号線
ＤＬの延在方向を基準にして線対称でひっくり返した画
素で構成されている。すなわち、画素列Ｘ２，Ｘ４，…
のそれぞれの画素は、薄膜トランジスタＴＦＴ１〜ＴＦ
Ｔ３の配置位置を右側、透明画素電極Ｅ１〜Ｅ３の配置
位置を左側に構成している。そして、画素列Ｘ２，Ｘ
４，…のそれぞれの画素は、画素列Ｘ１，Ｘ３，…のそ
れぞれの画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を１．０（１．０ピッチ）とすると、次段の画素
列Ｘは、各画素間隔を１．０とし、前段の画素列Ｘに対
して列方向に０．５画素間隔（０．５ピッチ）ずれてい
る。各画素間を行方向に延在する映像信号線ＤＬは、各
画素列Ｘ間において、半画素間隔分（０．５ピッチ分）
列方向に延在するように構成されている。

【００６７】その結果、図１０に示すように、前段の画
素列Ｘの所定色フィルタが形成された画素（たとえば、
画素列Ｘ３の赤色フィルタＲが形成された画素）と次段
の画素列Ｘの同一色フィルタが形成された画素（たとえ
ば、画素列Ｘ４の赤色フィルタＲが形成された画素）と
が１．５画素間隔（１．５ピッチ）離隔され、またＲＧ
ＢのカラーフィルタＦＩＬは三角形配置となる。カラー
フィルタＦＩＬのＲＧＢの三角形配置構造は、各色の混
色を良くすることができるので、カラー画像の解像度を
向上することができる。

【００６８】また、映像信号線ＤＬは、各画素列Ｘ間に
おいて、半画素間隔分しか列方向に延在しないので、隣
接する映像信号線ＤＬと交差しなくなる。したがって、
映像信号線ＤＬの引き回しをなくしその占有面積を低減
することができ、また映像信号線ＤＬの迂回をなくし、
多層配線構造を廃止することができる。

【００６９】《表示装置全体等価回路》この液晶表示装
置の等価回路を図１１に示す。ＸｉＧ，Ｘｉ＋１Ｇ，…
は、緑色フィルタＧが形成される画素に接続された映像
信号線ＤＬである。ＸｉＢ，Ｘｉ＋１Ｂ，…は、青色フ
ィルタＢが形成される画素に接続された映像信号線ＤＬ
である。Ｘｉ＋１Ｒ，Ｘｉ＋２Ｒ，…は、赤色フィルタ
Ｒが形成される画素に接続された映像信号線ＤＬであ
る。これらの映像信号線ＤＬは、映像信号駆動回路で選
択される。Ｙｉは図５および図１０に示す画素列Ｘ１を
選択する走査信号線ＧＬである。同様に、Ｙｉ＋１，Ｙ
ｉ＋２，…のそれぞれは、画素列Ｘ２，Ｘ３，…のそれ
ぞれを選択する走査信号線ＧＬである。これらの走査信
号線ＧＬは垂直走査回路に接続されている。

【００７０】《保持容量素子Ｃaddの構造》分割透明画
素電極Ｅ１〜Ｅ３のそれぞれは、薄膜トランジスタＴＦ
Ｔと接続される端部と反対側の端部において、絶縁膜Ｇ
Ｉ上に形成された透明補助電極ＩＴＯ１ａと重なるよ
う、Ｌ字状に屈折して形成されている。この重ね合わせ
は、図４からも明らかなように、分割透明画素電極Ｅ１
〜Ｅ３のそれぞれを一方の電極ＰＬ２とし、透明補助電
極ＩＴＯ１ａを他方の電極ＰＬ１とする保持容量素子
（静電容量素子）Ｃaddを構成している。透明補助電極
ＩＴＯ１ａは銀ペースト材ＳＬを介して共通透明画素電
極ＩＴＯ２（Ｖcom）に接続されており、保持容量素子
Ｃaddの誘電体膜は、保護膜ＰＳＶ１と同一層で構成さ
れている。このように、保持容量素子Ｃaddの電極ＰＬ
１、ＰＬ２が透明補助電極ＩＴＯ１ａ、分割透明画素電
極Ｅ１〜Ｅ３から構成されているから、保持容量素子Ｃ
addの保持容量を大きくしたとしても、開口率が小さく
なることはないので、画面が明るくなり、しかも透明補
助電極ＩＴＯ１ａは共通透明画素電極ＩＴＯ２（Ｖco
m）に接続されており、走査信号線ＧＬには接続されて
いないから、ゲート駆動装置に大きな負荷が作用するこ
とがないので、ゲート駆動電圧を大きくする必要がな
い。また、透明補助電極ＩＴＯ１ａが格子状であるか
ら、透明補助電極ＩＴＯ１ａの抵抗が小さくなるので、
保持容量素子Ｃaddの作用が確実となる。さらに、透明
補助電極ＩＴＯ１ａとソース電極ＳＤ１、ドレイン電極
ＳＤ２を構成する導電膜とを同一の第１導電膜ｄ１で構
成するから、製造工程が簡単であるので、製造コストが
安価であるとともに、保護膜ＰＳＶ１にスルーホールＣ
ＯＮＴを設けるときに、保護膜ＰＳＶ１とともにＮ⁺型
半導体層ｄ０が除去されるのを防止することができる。
すなわち、Ｎ⁺型半導体層ｄ０上に第１導電膜ｄ１を設
けないときには、保護膜ＰＳＶ１とＮ⁺型半導体層ｄ０
との選択エッチングを行なうことができないので（保護
膜ＰＳＶ１の窒化シリコンのエッチング液は非晶質シリ
コンも溶かしてしまう。選択比が良くない。）、保護膜
ＰＳＶ１にスルーホールＣＯＮＴを設けるときに、保護
膜ＰＳＶ１とともにＮ⁺型半導体層ｄ０が除去されてし
まうが、Ｎ⁺型半導体層ｄ０上に第１導電膜ｄ１を設け
たときには、Ｎ⁺型半導体層ｄ０が除去されるのを防止
することができる。また、保持容量素子Ｃaddの誘電体
膜を保護膜ＰＳＶ１と同一膜で構成するから、製造工程
が簡単であるので、製造コストが安価である。さらに、
分割透明画素電極Ｅ１〜Ｅ３とソース電極ＳＤ１とを保
護膜ＰＳＶ１に設けられたスルーホールＣＯＮＴを介し
て接続して、分割透明画素電極Ｅ１〜Ｅ３を保護膜ＰＳ
Ｖ１上に設けているから、分割透明画素電極Ｅ１〜Ｅ３
と共通透明画素電極ＩＴＯ２との間に保護膜ＰＳＶ１は
存在しないから、液晶ＬＣに作用する電界を大きくする
ことができるので、言い換えればゲート駆動電圧を下げ
ることができる。

【００７１】また、上述のスルーホールＣＯＮＴの形成
は、表示マトリクス周辺の外部接続端子部を露出する工
程と同時にできるので、そのために工程数やフォトマス
クの枚数を増やさなくともよい。

【００７２】また、図１および図３に示すように、ソー
ス電極ＳＤ１の第１導電膜ｄ１をｉ型半導体層ＡＳが存
在しない領域まで延在し、ソース電極ＳＤ１の第１導電
膜ｄ１がｉ型半導体層ＡＳと重ならない部分にも保護膜
ＰＳＶ１のスルーホールＣＯＮＴを設けて透明画素電極
ＩＴＯ１ｂ（ｄ４）とソース電極ＳＤ１の第１導電膜ｄ
１とを電気的に接続するので、ｉ型半導体層ＡＳの領域
に制限されずにスルーホールＣＯＮＴを大きく形成する
ことができ、透明画素電極ＩＴＯ１ｂ（ｄ４）とソース
電極ＳＤ１の第１導電膜ｄ１とを確実に接続することが
できる。したがって、スルーホールＣＯＮＴの開口不良
による画素欠陥をなくすことができる。

【００７３】さらに、ソース電極ＳＤ１の第１導電膜ｄ
１は透明導電膜からなるので、図１および図３に示すよ
うに、スルーホールＣＯＮＴを拡大するためにソース電
極ＳＤ１の第１導電膜ｄ１をｉ型半導体層ＡＳが存在し
ない部分まで延在しても、透明画素電極ＩＴＯ１ｂ（ｄ
４）の開口率を低下させることがない。

【００７４】また、ソース電極ＳＤ１の第１導電膜ｄ１
を透明画素電極ＩＴＯ１ｂ（ｄ４）と同じ透明導電膜で
形成しているので、透明画素電極ＩＴＯ１ｂ（ｄ４）と
ソース電極ＳＤ１の第１導電膜ｄ１との間の接触抵抗が
大きくなる問題もない。

【００７５】また、本実施の形態では保護膜ＰＳＶ１と
ゲート絶縁膜ＧＩとをシリコンの化合物で形成している
が、図１および図３に示すように、スルーホールＣＯＮ
Ｔをソース電極ＳＤ１の第１導電膜ｄ１が存在する領域
上のみに設けるので、保護膜ＰＳＶ１にスルーホールＣ
ＯＮＴを形成する時に、透明導電膜からなるソース電極
ＳＤ１の第１導電膜ｄ１がゲート絶縁膜ＧＩを保護する
ので、ゲート絶縁膜ＧＩがスルーホールＣＯＮＴの部分
で除去されることがない。

【００７６】また、ソース電極ＳＤ１およびドレイン電
極ＳＤ２を透明導電膜で形成した場合は、外部光が薄膜
トランジスタＴＦＴのｉ型半導体層ＡＳに当たり易くな
り、薄膜トランジスタＴＦＴの誤動作の要因になるが、
図１および図３に示すように、ソース電極ＳＤ１および
ドレイン電極ＳＤ２の上層にｉ型半導体層ＡＳを覆う遮
光膜ＢＭを設けているので、本実施の形態ではソース電
極ＳＤ１およびドレイン電極ＳＤ２を透明導電膜で形成
したことによる外部光の影響は問題ない。

【００７７】《保持容量素子Ｃaddの等価回路とその動
作》図１に示される画素の等価回路を図１２に示す。図
１２において、Ｃgsは薄膜トランジスタＴＦＴのゲート
電極ＧＴとソース電極ＳＤ１との間に形成される寄生容
量である。寄生容量Ｃgsの誘電体膜は絶縁膜ＧＩであ
る。Ｃpixは透明画素電極ＩＴＯ１ｂ（ＰＩＸ）と共通
透明画素電極ＩＴＯ２（ＣＯＭ）との間に形成される液
晶容量である。液晶容量Ｃpixの誘電体膜は液晶ＬＣお
よび配向膜ＯＲＩ１、ＯＲＩ２である。Ｖlcは中点電位
である。

【００７８】保持容量素子Ｃaddは、薄膜トランジスタ
ＴＦＴがスイッチングするとき、中点電位（画素電極電
位）Ｖlcに対するゲート電位変化ΔＶgの影響を低減す
るように働く。この様子を式で表すと、次式のようにな
る。

【００７９】

【数１】 ΔＶlc＝{Ｃgs／(Ｃgs＋Ｃadd＋Ｃpix)}×ΔＶg ここで、ΔＶlcはΔＶgによる中点電位の変化分を表わ
す。この変化分ΔＶlcは液晶ＬＣに加わる直流成分の原
因となるが、保持容量Ｃaddを大きくすればする程、そ
の値を小さくすることができる。また、保持容量素子Ｃ
addは放電時間を長くする作用もあり、薄膜トランジス
タＴＦＴがオフした後の映像情報を長く蓄積する。液晶
ＬＣに印加される直流成分の低減は、液晶ＬＣの寿命を
向上し、液晶表示画面の切り替え時に前の画像が残るい
わゆる焼き付きを低減することができる。

【００８０】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、したがって寄生容量Ｃgsが大きくなり、中点
電位Ｖlcはゲート（走査）信号Ｖgの影響を受け易くな
るという逆効果が生じる。しかし、保持容量素子Ｃadd
を設けることによりこのデメリットも解消することがで
きる。

【００８１】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・
Ｃpix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８
〜３２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に
設定する。

【００８２】つぎに、図１３、図１４により図１〜図１
２に示した液晶表示装置の製造方法について説明する。

【００８３】まず、図１３(ａ)に示すように、７０５９
ガラス（商品名）からなる下部透明ガラス基板ＳＵＢ１
上に膜厚が１１００Åのクロムからなる第１導電膜ｇ１
をスパッタリングにより設ける。つぎに、第１フォト
（フォトレジスト塗布、露光等の写真処理）を行なった
のち、エッチング液として硝酸第２セリウムアンモニウ
ム溶液を使用して、第１導電膜ｇ１を選択的にエッチン
グすることによって、走査信号線ＧＬの第１層、ゲート
電極ＧＴをパターニングする。つぎに、レジストを剥離
液Ｓ５０２（商品名）で除去したのち、Ｏ₂アッシャー
を１分間行なう。つぎに、膜厚が１０００Åのアルミニ
ウム−パラジウム、アルミニウム−シリコン、アルミニ
ウム−シリコン−チタン、アルミニウム−シリコン−銅
等からなる第２導電膜ｇ２をスパッタリングにより設け
る。つぎに、第２フォトを行なったのち、エッチング液
としてリン酸と硝酸と酢酸との混酸を使用して、第２導
電膜ｇ２を選択的にエッチングすることにより、走査信
号線ＧＬの第２層をパターニングする。つぎに、ドライ
エッチング装置にＳＦ₆ガスを導入して、シリコン等の
残渣を除去したのち、レジストを除去する。

【００８４】つぎに、図１３(ｂ)に示すように、プラズ
マＣＶＤ装置にアンモニアガス、シランガス、窒素ガス
を導入して、膜厚が３５００Åの窒化シリコン膜ＧＩを
設け、プラズマＣＶＤ装置にシランガス、水素ガスを導
入して、膜厚が２１００Åのｉ型非晶質シリコン膜ＡＳ
を設けたのち、プラズマＣＶＤ装置に水素ガス、ホスフ
ィンガスを導入して、膜厚が３００ÅのＮ⁺型シリコン
膜ｄ０を連続的に成長させる。

【００８５】つぎに、図１３(ｃ)に示すように、第３フ
ォトを行なったのち、ドライエッチングガスとしてＳＦ
₆、ＣＣｌ₄を使用して、Ｎ⁺型シリコン膜、ｉ型非晶質
シリコン膜を選択的にエッチングすることにより、ｉ型
半導体層ＡＳをパターニングする。つぎに、レジストを
除去し、第４フォトを行なったのち、ドライエッチング
ガスとしてＳＦ₆を使用して、マトリクス周辺の外部接
続端子部（ゲート端子部）等の窒化シリコン膜を選択的
にエッチングすることによって、絶縁膜ＧＩをパターニ
ングする。

【００８６】つぎに、図１３(ｄ)に示すように、レジス
トを除去したのち、膜厚が１２００ÅのＩＴＯ膜からな
る第１導電膜ｄ１をスパッタリングにより設ける。つぎ
に、第５フォトを行なったのち、エッチング液として塩
酸と硝酸との混酸を使用して、第１導電膜ｄ１を選択的
にエッチングすることにより、ソース電極ＳＤ１、ドレ
イン電極ＳＤ２の第１層および透明補助電極ＩＴＯ１ａ
をパターニングする。このとき、図１３(ｄ)に示すよう
に、ソース電極ＳＤ１となる第１導電膜ｄ１を、ゲート
絶縁膜ＧＩ上でｉ型半導体層ＡＳが存在しない領域ま
で、延在して設ける。つぎに、レジストを除去する前
に、ドライエッチング装置にＣＣｌ₄、ＳＦ₆を導入し
て、Ｎ⁺型シリコン膜を選択的にエッチングすることに
より、Ｎ⁺型半導体層ｄ０をパターニングする。

【００８７】つぎに、図１４(ｅ)に示すように、レジス
トを除去したのち、プラズマＣＶＤ装置にアンモニアガ
ス、シランガス、窒素ガスを導入して、膜厚が１μｍの
窒化シリコン膜ＰＳＶ１を設ける。つぎに、第６フォト
を行なったのち、ドライエッチングガスとしてＳＦ₆を
使用して、窒化シリコン膜を選択的にエッチングするこ
とによって、保護膜ＰＳＶ１をパターニングするととも
に、保護膜ＰＳＶ１にスルーホールＣＯＮＴを設ける。
このとき、Ｎ⁺型非晶質シリコン層は透明導電膜ｄ１で
保護されているため、エッチングされることはない。ま
た、図１４(ｅ)に示すように、ソース電極ＳＤ１となる
第１導電膜ｄ１は、ゲート絶縁膜ＧＩ上でｉ型半導体層
ＡＳが存在しない領域まで、延在して設けられているの
で、ゲート絶縁膜ＧＩ上にスルーホールＣＯＮＴを設け
ても、透明導電膜からなる第１導電膜ｄ１が設けられた
部分では、窒化シリコン膜からなるゲート絶縁膜ＧＩが
エッチングされることがない。

【００８８】したがって、ｉ型半導体層ＡＳが存在する
領域に制限されずにスルーホールＣＯＮＴを設けること
ができるので、スルーホールＣＯＮＴを大きくすること
ができ、スルーホールＣＯＮＴの部分の保護膜ＰＳＶ１
を確実に除去することができる。

【００８９】つぎに、図１４(ｆ)に示すように、レジス
トを除去したのち、膜厚が１２００ÅのＩＴＯ膜からな
る第４導電膜ｄ４をスパッタリングにより設ける。つぎ
に、第７フォトを行なったのち、エッチング液として塩
酸と硝酸との混酸を使用して、第４導電膜ｄ４を選択的
にエッチングすることにより、映像信号線ＤＬの第１
層、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第２層お
よび透明画素電極ＩＴＯ１ｂをパターニングする。

【００９０】つぎに、図１４(ｇ)に示すように、レジス
トを除去したのち、膜厚が６００Åのクロムからなる第
２導電膜ｄ２をスパッタリングにより形成する。つぎ
に、第８フォトを行なったのち、エッチング液として硝
酸第２セリウムアンモニウム溶液を使用して、第２導電
膜ｄ２を選択的にエッチングすることにより、映像信号
線ＤＬの第２層、ドレイン電極ＳＤ２の第３層をパター
ニングする。つぎに、レジストを除去したのち、Ｏ₂ア
ッシャーを１分間行なう。

【００９１】つぎに、図１４(ｈ)に示すように、膜厚が
３５００Åのアルミニウム−パラジウム、アルミニウム
−シリコン、アルミニウム−シリコン−チタン、アルミ
ニウム−シリコン−銅等からなる第３導電膜ｄ３をスパ
ッタリングにより形成する。つぎに、第９フォトを行な
ったのち、エッチング液としてリン酸と硝酸と酢酸との
混酸を使用して、第３導電膜ｄ３を選択的にエッチング
することにより、映像信号線ＤＬの第３層、ソース電極
ＳＤ１の第４層をパターニングする。つぎに、レジスト
を除去したのち、Ｏ₂アッシャーを１分間行なう。

【００９２】図１５は参考例であるアクティブ・マトリ
クス方式カラー液晶表示装置の一画素とその周辺を示す
平面図、図１６は図１５の一部拡大図である。この液晶
表示装置においては、走査信号線ＧＬが第１導電膜ｇ１
のみから構成されている。また、ソース電極ＳＤ１、ド
レイン電極ＳＤ２は、保護膜ＰＳＶ１、第１導電膜ｄ１
に設けられたスルーホールＣＯＮＴを介してＮ⁺型半導
体層ｄ０と接続された第２導電膜ｄ２と、第２導電膜ｄ
２上に重ね合わされた第３導電膜ｄ３、第４導電膜ｄ４
とで構成されている。

【００９３】つぎに、図１７、図１８により図１５、図
１６に示した液晶表示装置の製造方法について説明す
る。まず、図１７(ａ)に示すように、下部透明ガラス基
板ＳＵＢ１上に第１導電膜ｇ１をスパッタリングにより
設ける。つぎに、第１フォトを行なったのち、第１導電
膜ｇ１を選択的にエッチングすることによって、走査信
号線ＧＬ、ゲート電極ＧＴをパターニングする。つぎ
に、図１７(ｂ)に示すように、プラズマＣＶＤ装置によ
り窒化シリコン膜、ｉ型非晶質シリコン膜、Ｎ⁺型シリ
コン膜を連続して設ける。つぎに、図１７(ｃ)に示すよ
うに、第２フォトを行なったのち、Ｎ⁺型シリコン膜、
ｉ型非晶質シリコン膜を選択的にエッチングすることに
より、ｉ型半導体層ＡＳをパターニングする。つぎに、
第３フォトを行なったのち、窒化シリコン膜を選択的に
エッチングすることによって、絶縁膜ＧＩをパターニン
グする。つぎに、図１７(ｄ)に示すように、第１導電膜
ｄ１をスパッタリングにより設ける。つぎに、第４フォ
トを行なったのち、第１導電膜ｄ１を選択的にエッチン
グすることにより、透明補助電極ＩＴＯ１ａをパターニ
ングするとともに、第１導電膜ｄ１をソース電極ＳＤ
１、ドレイン電極ＳＤ２部に残すようにパターニングす
る。つぎに、レジストを除去する前に、Ｎ⁺型シリコン
膜を選択的にエッチングすることにより、Ｎ⁺型半導体
層ｄ０をパターニングする。つぎに、図１８(ｅ)に示す
ように、プラズマＣＶＤ装置により窒化シリコン膜を設
ける。つぎに、第５フォトを行なったのち、窒化シリコ
ン膜を選択的にエッチングすることによって、保護膜Ｐ
ＳＶ１をパターニングするとともに、保護膜ＰＳＶ１に
スルーホールＣＯＮＴを設け、さらに保護膜ＰＳＶ１の
パターンをマスクにして第１導電膜ｄ１を選択的にエッ
チングすることによって、スルーホール部ＣＯＮＴの第
１導電膜ｄ１を除去する。つぎに、図１８(ｆ)に示すよ
うに、第２導電膜ｄ２をスパッタリングにより形成す
る。つぎに、第６フォトを行なったのち、第２導電膜ｄ
２を選択的にエッチングすることにより、映像信号線Ｄ
Ｌ、ソース電極ＳＤ１、ドレイン電極ＳＤ２の第１層を
パターニングする。つぎに、図１８(ｇ)に示すように、
第３導電膜ｄ３をスパッタリングにより設ける。つぎ
に、第７フォトを行なったのち、第３導電膜ｄ３を選択
的にエッチングすることにより、映像信号線ＤＬ、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２の第２層をパターニ
ングする。つぎに、図１８(ｈ)に示すように、第４導電
膜ｄ４をスパッタリングにより設ける。つぎに、第８フ
ォトを行なったのち、第４導電膜ｄ４を選択的にエッチ
ングすることにより、映像信号線ＤＬ、ソース電極ＳＤ
１、ドレイン電極ＳＤ２の第３層および透明画素電極Ｉ
ＴＯ１ｂをパターニングする。

【００９４】以上、本発明者によってなされた発明を、
前記発明の実施の形態に基づき具体的に説明したが、こ
の発明は、前記発明の実施の形態に限定されるものでは
なく、その要旨を逸脱しない範囲において種々変更可能
であることは勿論である。

【００９５】

【発明の効果】以上説明したように、この発明によって
提供される液晶表示装置においては、画素電極を保護膜
上に設けることができるので、画素電極が発生する電界
を大きくすることができる。

【００９６】したがって、液晶表示装置の駆動を容易に
することができる。

【００９７】このように、この発明の効果は顕著であ
る。

【図面の簡単な説明】

【図１】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素を示
す要部平面図である。

【図２】図１の一部拡大図である。

【図３】図１、図２のＡ−Ａ切断線で切った部分とシー
ル部周辺部の断面図である。

【図４】図１のＢ−Ｂ切断線における断面図である。

【図５】図１に示す画素を複数配置した液晶表示部の要
部平面図である。

【図６】図１の第１導電膜ｄ１のみを描いた平面図であ
る。

【図７】図１に示す画素の所定の層のみを描いた平面図
である。

【図８】図１に示す画素の所定の層のみを描いた平面図
である。

【図９】図１に示す画素の所定の層のみを描いた平面図
である。

【図１０】図５に示す画素電極層とカラーフィルタ層の
みを描いた要部平面図である。

【図１１】アクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部を示す等価回路図である。

【図１２】図１に記載される画素の等価回路図である。

【図１３】図１〜図１２に示した液晶表示装置の製造方
法の説明図である。

【図１４】図１〜図１２に示した液晶表示装置の製造方
法の説明図である。

【図１５】参考例であるアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を示す要部
平面図である。

【図１６】図１５の一部拡大図である。

【図１７】図１５、図１６に示した液晶表示装置の製造
方法の説明図（図１５、図１６のＣ−Ｃ断面、図１５の
Ｄ−Ｄ断面）である。

【図１８】図１５、図１６に示した液晶表示装置の製造
方法の説明図（図１５、図１６のＣ−Ｃ断面、図１５の
Ｄ−Ｄ断面）である。

【符号の説明】

ＳＵＢ…透明ガラス基板ＧＬ…走査信号線ＤＬ…映像信号線ＧＩ…絶縁膜ＧＴ…ゲート電極ＡＳ…ｉ型半導体層ＳＤ…ソース電極またはドレイン電極ＰＳＶ…保護膜ＢＭ…遮光膜ＬＣ…液晶ＴＦＴ…薄膜トランジスタＩＴＯ…透明画素電極ｇ、ｄ…導電膜Ｃadd…保持容量素子Ｃgs…寄生容量Ｃpix…液晶容量

Claims

(57)【特許請求の範囲】

【請求項１】透明な絶縁性の基板上に形成された薄膜ト
ランジスタのゲート電極と、上記ゲート電極の上に形成された上記薄膜トランジスタ
のゲート絶縁膜と、上記ゲート絶縁膜の上に形成された上記薄膜トランジス
タの半導体層と、上記ゲート絶縁膜および上記半導体層の上に形成された
上記薄膜トランジスタのソースおよびドレイン電極と、上記ソースおよびドレイン電極上に形成されるととも
に、上記ソースおよびドレイン電極以外の上記ゲート絶
縁膜上に形成された保護絶縁膜と、上記保護絶縁膜上に形成され透明導電膜からなる画素電
極とを有し、上記ソースおよびドレイン電極の一方の電極は上記ゲー
ト絶縁膜上の上記半導体層の存在しない領域にまで延在
した延在部を有し、上記延在部上の上記保護絶縁膜にスルーホールを設け、
該スルーホールを介して、上記一方の電極と上記画素電
極とを電気的に接続するとともに、上記一方の電極は透明導電膜からなることを特徴とする
液晶表示装置。
【請求項２】上記ゲート絶縁膜および上記保護絶縁膜は
シリコンの窒化膜からなり、上記スルーホールは上記一
方の電極が存在する領域上のみに設けることを特徴とす
る請求項１記載の液晶表示装置。
【請求項３】透明な絶縁性の基板上に形成された薄膜ト
ランジスタのゲート電極と、上記ゲート電極の上に形成された上記薄膜トランジスタ
のゲート絶縁膜と、上記ゲート絶縁膜の上に形成された上記薄膜トランジス
タの半導体層と、上記ゲート絶縁膜および上記半導体層の上に形成された
上記薄膜トランジスタのソースおよびドレイン電極と、上記ソースおよびドレイン電極上に形成されるととも
に、上記ソースおよびドレイン電極以外の上記ゲート絶
縁膜上に形成された保護絶縁膜と、上記保護絶縁膜上に形成され透明導電膜からなる画素電
極と、上記画素電極の上に設けられた液晶層と、上記液晶層の上に設けられた共通電極とを有し、上記ソースおよびドレイン電極の一方の電極は上記半導
体層上に設けられた第１の部分と上記ゲート絶縁膜上の
上記半導体層の存在しない領域に設けられた第２の部分
とを有し、上記第２の部分上で、上記保護絶縁膜に設けられたスル
ーホールを介して、上記一方の電極と上記画素電極とが
電気的に接続し、上記一方の電極は透明導電膜からなり、上記液晶層よりも上層に、上記半導体層を遮光する遮光
膜を設けたことを特徴とする液晶表示装置。
【請求項４】上記ゲート絶縁膜および上記保護絶縁膜は
シリコンの化合物からなり、上記スルーホールは上記ソ
ースおよびドレイン電極の一方の電極の存在する領域内
のみに設けることを特徴とする請求項３記載の液晶表示
装置。
【請求項５】上記薄膜トランジスタの半導体層を遮光膜
で覆ったことを特徴とする請求項１記載の液晶表示装
置。