JP2009103948A - 液晶表示装置 - Google Patents

Abstract

【課題】共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止する。
【解決手段】共通電極駆動回路２３は、極性制御信号ＲＥＶＣに従い、液晶パネル１１の共通電極３５に対する印加電圧を変化させる。タイミング制御回路２１は、極性制御信号ＲＥＶＣが変化するタイミングに合わせて、出力制御信号ＺＣＴＲＬを変化させる。データ信号線駆動回路１３は、出力制御信号ＺＣＴＲＬに従い、データ信号線Ｓｊをハイインピーダンス状態に設定する。共通電極電圧ＣＯＭの変化タイミングに合わせてデータ信号線Ｓｊをハイインピーダンス状態に設定し、共通電極電圧が変化したときの突き上げや突き下げによるデータ信号線電圧の変化を抑えて、データ信号線駆動回路１３の破壊を防止する。
【選択図】図１

Description

本発明は、液晶表示装置に関し、より特定的には、共通電極を交流駆動する液晶表示装置に関する。

液晶表示装置では、焼き付きを防止するために、液晶に対して正極性電圧と負極性電圧を切り替えて印加する交流駆動が行われる。また、データ信号線の電圧振幅を小さくするために、液晶印加電圧の極性に応じて、共通電極に対して相対的に低い電圧と相対的に高い電圧を切り替えて印加する駆動（共通電極の交流駆動）が行われることがある。

なお、本願発明に関連して、特許文献１には、２枚の液晶パネルを備えた液晶表示装置において、各液晶パネルの共通電極電圧を同時に互いに逆極性に反転させることが記載されている。
特開２００６−７２２１１号公報

共通電極を交流駆動する液晶表示装置では、表示画面の画質を向上させるために、共通電極の電圧振幅を大きくすることがある。ところが、共通電極の電圧振幅を大きくすると、共通電極電圧が変化したときに、データ信号線の電圧波形に大きなパルス状のノイズが発生し、データ信号線駆動回路が破壊されることがある。

図１１は、液晶パネルとデータ信号線駆動回路の一部を示す図である。図１１において、破線より上の回路は液晶パネル上に形成されており、破線より下の回路はデータ信号線駆動回路に内蔵されている。データ信号線Ｓｊは、データ信号線駆動回路に内蔵されたＰチャネル型のトランジスタ９１とＮチャネル型のトランジスタ９２とによって駆動される。また、液晶パネルでは、データ信号線Ｓｊと共通電極９３の間に寄生容量Ｃｓが発生する。

共通電極９３の電圧は、図１２に示すように、所定の周期で相対的に低いレベルＶｃｏｍＬと相対的に高いレベルＶｃｏｍＨに切り替えられる。共通電極９３とデータ信号線Ｓｊの間には寄生容量Ｃｓが介在しているので、共通電極電圧がＶｃｏｍＬからＶｃｏｍＨに上昇すると、データ信号線Ｓｊの電圧はその影響を受けて一時的に上昇する（以下、この現象を「突き上げ」という）。また、共通電極電圧がＶｃｏｍＨからＶｃｏｍＬに低下すると、データ信号線Ｓｊの電圧は一時的に低下する（以下、この現象を「突き下げ」という）。

共通電極の電圧振幅が小さいときには、突き上げや突き下げが発生しても、データ信号線Ｓｊの電圧はデータ信号線駆動回路の耐圧電圧を超えないので、データ信号線駆動回路が破壊されることはない。しかしながら、共通電極の電圧振幅を大きくすると、突き上げや突き下げによってデータ信号線Ｓｊの電圧が一時的にデータ信号線駆動回路の耐圧電圧を超え、データ信号線駆動回路が破壊されることがある。

このようなデータ信号線駆動回路の破壊を防止する方法として、データ信号線駆動回路の出力段トランジスタ（図１１ではトランジスタ９１、９２）のオン抵抗を小さくする方法が考えられる。この方法によれば、共通電極電圧が変化したときの突き上げエネルギーや突き下げエネルギーを電源やグランドに逃がし、突き上げや突き下げの影響を小さくすることができる。

しかしながら、出力段トランジスタのオン抵抗を小さくするにも限界があり、この方法では、共通電極の電圧振幅が大きいときに、突き上げや突き下げによるデータ信号線駆動回路の破壊を防止できないことがある。

それ故に、本発明は、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊をより効果的に防止できる液晶表示装置を提供することを目的とする。

第１の発明は、共通電極を交流駆動する液晶表示装置であって、
複数の走査信号線と、複数のデータ信号線と、前記走査信号線および前記データ信号線の交点近傍に設けられた複数のスイッチング素子と、前記スイッチング素子に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極とを含む液晶パネルと、
前記走査信号線を駆動する走査信号線駆動回路と、
前記データ信号線を駆動するデータ信号線駆動回路と、
前記共通電極に対して、相対的に低い電圧と相対的に高い電圧を切り替えて印加する共通電極駆動回路と、
前記走査信号線駆動回路、前記データ信号線駆動回路および前記共通電極駆動回路に対する制御信号を出力するタイミング制御回路とを備え、
前記データ信号線駆動回路は、前記共通電極の電圧が変化するタイミングに合わせて前記データ信号線をハイインピーダンス状態に設定することを特徴とする。

第２の発明は、第１の発明において、
前記データ信号線駆動回路は、前記タイミング制御回路から出力された出力制御信号に従い、前記データ信号線をハイインピーダンス状態に設定することを特徴とする。

第３の発明は、第２の発明において、
前記共通電極駆動回路は、前記タイミング制御回路から出力された極性制御信号に従い、前記共通電極に印加する電圧を変化させ、
前記タイミング制御回路は、前記極性制御信号が変化するタイミングに応じたタイミングで前記出力制御信号を変化させることを特徴とする。

第４の発明は、第３の発明において、
前記タイミング制御回路は、外部から値を設定可能なレジスタを含み、前記レジスタに設定された値に応じて、前記極性制御信号と前記出力制御信号が変化するタイミングを切り替えることを特徴とする。

第５の発明は、第１の発明において、
前記データ信号線駆動回路は、外部から値を設定可能なレジスタを含み、前記レジスタに設定された値に応じて、前記データ信号線をハイインピーダンス状態に設定するタイミングを切り替えることを特徴とする。

第６の発明は、第５の発明において、
前記共通電極駆動回路は、前記タイミング制御回路から出力された極性制御信号に従い、前記共通電極に印加する電圧を変化させ、
前記タイミング制御回路は、前記極性制御信号が変化するタイミングに応じて、前記レジスタに設定する値を切り替えることを特徴とする。

第７の発明は、複数の走査信号線と、複数のデータ信号線と、前記走査信号線および前記データ信号線の交点近傍に設けられた複数のスイッチング素子と、前記スイッチング素子に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極とを含む液晶パネルの駆動方法であって、
前記走査信号線を駆動するステップと、
前記データ信号線を駆動するステップと、
前記共通電極に対して、相対的に低い電圧と相対的に高い電圧を切り替えて印加するステップと、
前記走査信号線、前記データ信号線および前記共通電極を駆動するときのタイミングを制御するステップとを備え、
前記データ信号線を駆動するステップは、前記共通電極の電圧が変化するタイミングに合わせて前記データ信号線をハイインピーダンス状態に設定することを特徴とする。

上記第１または第７の発明によれば、共通電極電圧の変化タイミングに合わせてデータ信号線をハイインピーダンス状態に設定することにより、共通電極電圧が変化したときに、その影響を受けてデータ信号線電圧が変化することを防止することができる。したがって、共通電極電圧が変化したときの突き上げや突き下げによるデータ信号線電圧の変化を抑え、データ信号線駆動回路の破壊を効果的に防止することができる。

上記第２の発明によれば、タイミング制御回路から出力された出力制御信号を用いて、データ信号線をハイインピーダンス状態に設定するか否かを切り替えることができる。したがって、データ信号線をハイインピーダンス状態に設定するタイミングをタイミング制御回路で調整して、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止することができる。

上記第３の発明によれば、共通電極電圧の変化タイミングが極性制御信号によって定まる場合に、極性制御信号の変化タイミングに応じたタイミングで出力制御信号を変化させることにより、共通電極電圧の変化タイミングに合わせてデータ信号線をハイインピーダンス状態に設定することができる。これにより、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止することができる。

上記第４の発明によれば、タイミング制御回路のレジスタに値を設定することにより、極性制御信号と出力制御信号の変化タイミングを切り替えることができる。したがって、共通電極電圧の変化タイミングとデータ信号線のハイインピーダンス期間を好適に調整し、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止することができる。

上記第５の発明によれば、タイミング制御回路からデータ信号線駆動回路のレジスタに値を設定することにより、データ信号線をハイインピーダンス状態に設定するタイミングを切り換えることができる。したがって、データ信号線をハイインピーダンス状態に設定するタイミングをタイミング制御回路で調整して、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止することができる。

上記第６の発明によれば、共通電極電圧の変化タイミングが極性制御信号によって定まる場合に、極性制御信号の変化タイミングに対応した値をデータ信号線駆動回路のレジスタに設定することにより、共通電極電圧の変化タイミングに合わせてデータ信号線をハイインピーダンス状態に設定することができる。これにより、共通電極電圧の変化に起因するデータ信号線駆動回路の破壊を防止することができる。

図１は、本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。図１に示す液晶表示装置は、液晶パネル１１、走査信号線駆動回路１２、データ信号線駆動回路１３、タイミング制御回路２１、基準電圧生成回路２２、共通電極駆動回路２３、および、ＥＥＰＲＯＭ（Electronically Erasable Programmable Read Only Memory ）２４を備えている。なお、走査信号線駆動回路１２はゲートドライバ回路、データ信号線駆動回路１３はソースドライバ回路とも呼ばれる。

液晶パネル１１、走査信号線駆動回路１２およびデータ信号線駆動回路１３は、パネル基板１０に搭載されている。タイミング制御回路２１、基準電圧生成回路２２、共通電極駆動回路２３およびＥＥＰＲＯＭ２４は、制御基板（図示せず）に搭載されている。パネル基板１０にはフレキシブル回路基板１４が設けられており、フレキシブル回路基板１４の一端は制御基板に設けられたコネクタ２５に挿入可能に構成されている。制御基板上の回路から出力された信号は、コネクタ２５経由でパネル基板１０上の回路に供給される。

図２は、液晶パネル１１の構造を示す図である。図２に示すように、液晶パネル１１は、２枚のガラス基板３１、３２の間に液晶（図示せず）を挟み込んだ構造を有する。一方のガラス基板３１には、互いに平行に配置された複数の走査信号線Ｇ１〜Ｇｍと、走査信号線Ｇ１〜Ｇｍと直交するように互いに平行に配置された複数のデータ信号線Ｓ１〜Ｓｎと、走査信号線Ｇ１〜Ｇｍとデータ信号線Ｓ１〜Ｓｎの交点近傍に配置された複数のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）３３と、ＴＦＴ３３に対応して設けられた複数の画素電極３４とが形成される。ＴＦＴ３３はスイッチング素子として機能し、ＴＦＴ３３のゲート端子、ソース端子およびドレイン端子は、それぞれ、１本の走査信号線、１本のデータ信号線および１個の画素電極３４に接続される。他方のガラス基板３２には、すべての画素電極３４と対向するように共通電極３５が形成される。

走査信号線駆動回路１２は、走査信号線Ｇ１〜Ｇｍを駆動する。より詳細には、走査信号線駆動回路１２は、走査信号線Ｇ１〜Ｇｍの中から１本の走査信号線を順に選択し、選択した走査信号線には選択電圧（例えば、ハイレベル電圧）を印加し、それ以外の走査信号線には非選択電圧（例えば、ローレベル電圧）を印加する。これにより、選択された走査信号線に接続されたｎ個のＴＦＴ３３が導通状態となり、導通状態のＴＦＴ３３に接続されたｎ個の画素電極３４が電圧書き込み可能な状態となる。

データ信号線駆動回路１３は、データ信号線Ｓ１〜Ｓｎをライン反転駆動する。より詳細には、データ信号線駆動回路１３は、データ信号線Ｓ１〜Ｓｎに対して、１ラインごとに表示データに応じた正極性電圧と表示データに応じた負極性電圧を切り替えて印加する。これにより、電圧書き込み可能な状態にあるｎ個の画素電極３４に、表示データに応じた正極性電圧または負極性電圧が書き込まれる。

画素電極３４に正極性電圧を書き込むときには、共通電極３５には相対的に低い電圧ＶｃｏｍＬが印加され、画素電極３４に負極性電圧を書き込むときには、共通電極３５には相対的に高い電圧ＶｃｏｍＨ（ＶｃｏｍＬ＜ＶｃｏｍＨ）が印加される。画素電極３４は１個の画素に対応し、画素の輝度は画素電極３４と共通電極３５の電位差によって定まる。したがって、共通電極３５に電圧ＶｃｏｍＬまたはＶｃｏｍＨを印加し、画素電極３４に表示データに応じた正極性電圧または負極性電圧を書き込むことにより、液晶パネル１１に所望の画像を表示することができる。

タイミング制御回路２１、基準電圧生成回路２２および共通電極駆動回路２３は、パネル基板１０に対して映像信号と制御信号を出力する。タイミング制御回路２１には、水平同期信号ＨＳＹ、垂直同期信号ＶＳＹ、水平表示開始位置を指定するデータイネーブル信号ＤＥＮＡＢ、データクロックＤＣＬＫ、表示データＩｎＤａｔａなどが入力される。タイミング制御回路２１は、これらの入力信号に基づき、サンプリングクロックＣＬＤ、表示データＯｕｔＤａｔａ、データ側スタートパルスＳＰＯＩ、ラッチパルスＬＰ、出力制御信号ＺＣＴＲＬ、シフトクロックＣＬＳ、走査側スタートパルスＳＰＳ、第１の極性制御信号ＲＥＶＶ、および、第２の極性制御信号ＲＥＶＣを出力する。

シフトクロックＣＬＳと走査側スタートパルスＳＰＳは走査信号線駆動回路１２に供給され、サンプリングクロックＣＬＤ、表示データＯｕｔＤａｔａ、データ側スタートパルスＳＰＯＩ、ラッチパルスＬＰおよび出力制御信号ＺＣＴＲＬは、データ信号線駆動回路１３に供給される。第１の極性制御信号ＲＥＶＶは基準電圧生成回路２２に供給され、第２の極性制御信号ＲＥＶＣは共通電極駆動回路２３に供給される。なお、表示データＩｎＤａｔａ、ＯｕｔＤａｔａは例えばＲＧＢ各６ビットの映像信号であり、出力制御信号ＺＣＴＲＬ、第１の極性制御信号ＲＥＶＶおよび第２の極性制御信号ＲＥＶＣはハイレベルとローレベルに変化する２値の信号である。

基準電圧生成回路２２は、データ信号線駆動回路１３で必要とされる電源電圧を生成する。より詳細には、基準電圧生成回路２２は、データ信号線Ｓ１〜Ｓｎに印加される電圧の基準となる複数の基準電圧Ｖ０〜Ｖｋ（ｋは１以上の整数）を生成し、データ信号線駆動回路１３に供給する。データ信号線駆動回路１３は、供給された基準電圧Ｖ０〜Ｖｋに基づき、データ信号線Ｓ１〜Ｓｎに印加する電圧を生成する。上述したように、データ信号線駆動回路１３は、データ信号線Ｓ１〜Ｓｎに対して、正極性電圧と負極性電圧を切り替えて印加する。これに対応して、基準電圧生成回路２２は、基準電圧Ｖ０〜Ｖｋとして正極性の基準電圧と負極性の基準電圧を切り替えて生成する。

基準電圧生成回路２２には、第１の極性制御信号ＲＥＶＶと電源電圧ＶＤＤ２（例えば、５．３Ｖ）が入力される。基準電圧生成回路２２は、第１の極性制御信号ＲＥＶＶがローレベルのときには、電源電圧ＶＤＤ２に基づき正極性の基準電圧を生成し、第１の極性制御信号ＲＥＶＶがハイレベルのときには、電源電圧ＶＤＤ２に基づき負極性の基準電圧を生成する。第１の極性制御信号ＲＥＶＶが変化した後、指定された極性の基準電圧Ｖ０〜Ｖｋが基準電圧生成回路２２から出力されるまでには、数μｓ程度の時間がかかる。

共通電極駆動回路２３は、共通電極３５に対して、相対的に低い電圧ＶｃｏｍＬと相対的に高い電圧ＶｃｏｍＨを切り替えて印加する。より詳細には、共通電極駆動回路２３には、第２の極性制御信号ＲＥＶＣ、電圧ＶｃｏｍＨ、および、電圧ＶｃｏｍＬが入力される。共通電極駆動回路２３は、第２の極性制御信号ＲＥＶＣがローレベルのときには共通電極電圧ＣＯＭとして電圧ＶｃｏｍＬを出力し、第２の極性制御信号ＲＥＶＣがハイレベルのときには共通電極電圧ＣＯＭとして電圧ＶｃｏｍＨを出力する。第２の極性制御信号ＲＥＶＣが変化した後、指定された極性の共通電極電圧ＣＯＭが共通電極駆動回路２３から出力されるまでには、数μｓ程度の時間がかかる。

タイミング制御回路２１は、外部から値を設定可能なレジスタを含み、レジスタに設定された値に応じて、出力制御信号ＺＣＴＲＬおよび第２の極性制御信号ＲＥＶＣが変化するタイミングを切り替える。タイミング制御回路２１は、レジスタに設定された値に応じて、ラッチパルスＬＰや第１の極性制御信号ＲＥＶＶなどが変化するタイミングを切り替えてもよい。タイミング制御回路２１は、ホストとの間でシリアル通信を行うために２個の端子ＳＥＲＣＫ、ＳＥＲＤＩＯを有する。これらの端子にクロックとデータを与えることにより、タイミング制御回路２１内のレジスタに値を設定することができる。

ＥＥＰＲＯＭ２４は、タイミング制御回路２１内のレジスタに設定すべき初期値を記憶している。タイミング制御回路２１は、ＥＥＰＲＯＭ２４との間でシリアル通信を行うために２個の端子ＲＯＭＣＫ、ＲＯＭＤＩＯを有する。電源投入時に、タイミング制御回路２１は、これらの端子を用いてＥＥＰＲＯＭ２４に記憶された初期値を読み出し、読み出した初期値を内部のレジスタに設定する。ＥＥＰＲＯＭ２４に記憶された初期値は、端子ＳＥＲＣＫ、ＳＥＲＤＩＯにクロックとデータを与えることにより書き換え可能である。

図３は、図１に示す液晶表示装置のタイミングチャートである。ここでは、液晶パネル１１はノーマリーホワイト型であるとし、１フレーム時間は奇数個のライン時間に等しいとする。図３において、文字Ｂは１ライン時間に亘って表示データＩｎＤａｔａが黒レベルであることを表し、文字Ｗは１ライン時間に亘って表示データＩｎＤａｔａが白レベルであることを表す。なお、１フレーム時間が偶数個のライン時間に等しい場合のタイミングチャートは、図４に示すようになる。

図３に示すように、垂直同期信号ＶＳＹは、１フレーム時間のうち２ライン時間だけハイレベルになる。水平同期信号ＨＳＹは、１ライン時間の一部でハイレベルになる。データイネーブル信号ＤＥＮＡＢは、１ライン時間のうち水平同期信号ＨＳＹがローレベルである期間の一部でハイレベルになる。データイネーブル信号ＤＥＮＡＢがハイレベルである間に、有効な表示データＩｎＤａｔａが入力される。

タイミング制御回路２１は、データイネーブル信号ＤＥＮＡＢが立ち上がると、ハイレベルのデータ側スタートパルスＳＰＯＩを出力する。その後、タイミング制御回路２１は、サンプリングクロックＣＬＤに同期して１ライン分の表示データＯｕｔＤａｔａを順に出力する。データ信号線駆動回路１３は、タイミング制御回路２１から出力された１ライン分の表示データを内部メモリ（詳細は後述）に蓄積する。

タイミング制御回路２１は、１ライン分の表示データＯｕｔＤａｔａを出力するたびに、第１および第２の極性制御信号ＲＥＶＶ、ＲＥＶＣを逆のレベルに（ハイレベルならばローレベルに、ローレベルならばハイレベルに）切り替える。第１の極性制御信号ＲＥＶＶが変化してから数μｓ後に、第１の極性制御信号ＲＥＶＶで指定された極性の基準電圧Ｖ０〜Ｖｋが基準電圧生成回路２２から出力される。また、第２の極性制御信号ＲＥＶＣが変化してから数μｓ後に、第２の極性制御信号ＲＥＶＣで指定された極性の共通電極電圧ＣＯＭが共通電極駆動回路２３から出力される。

タイミング制御回路２１は、第１および第２の極性制御信号ＲＥＶＶ、ＲＥＶＣを逆のレベルに切り替えた後に、ハイレベルのラッチパルスＬＰを出力する。データ信号線駆動回路１３は、ハイレベルのラッチパルスＬＰを受け取ると、基準電圧生成回路２２から供給された基準電圧Ｖ０〜Ｖｋに基づき、内部メモリに蓄積された表示データに応じた電圧を生成し、データ出力端子ＳＤＯＵＴ１〜ＳＤＯＵＴｎから出力する。出力された電圧は、データ信号線Ｓ１〜Ｓｎに印加される。このようにデータ信号線駆動回路１３は、タイミング制御回路２１から出力されたラッチパルスＬＰに従い、データ信号線Ｓ１〜Ｓｎに印加する電圧を変化させる。

タイミング制御回路２１は、ハイレベルのラッチパルスＬＰを出力した後、所定時間だけハイレベルとなるシフトクロックＣＬＳを出力する。走査信号線駆動回路１２は、シフトクロックＣＬＳの立ち上がりで走査信号線Ｇ１〜Ｇｍの選択を切り替え、シフトクロックＣＬＳがハイレベルである間、選択した走査信号線に選択電圧を印加する。これにより、選択電圧が印加された走査信号線に接続されたｎ個のＴＦＴ３３が導通状態になり、導通状態のＴＦＴ３３を介してｎ個の画素電極３４にデータ信号線Ｓ１〜Ｓｎの電圧が書き込まれる。

図５は、データ信号線駆動回路１３の詳細を示すブロック図である。データ信号線駆動回路１３は、図３に示すように、シフトレジスタ４１、データラッチ４２、サンプリングメモリ４３、ホールドメモリ４４、レベルシフタ４５、階調電圧生成回路４６、Ｄ／Ａ変換器４７、および、出力回路４８を含んでいる。

データ信号線駆動回路１３には、タイミング制御回路２１から出力されたサンプリングクロックＣＬＤ、表示データＯｕｔＤａｔａ、データ側スタートパルスＳＰＯＩ、ラッチパルスＬＰおよび出力制御信号ＺＣＴＲＬ、並びに、基準電圧生成回路２２から出力された基準電圧Ｖ０〜Ｖｋが入力される。以下、データ信号線駆動回路１３に入力される表示データＯｕｔＤａｔａをＤｉｎといい、表示データＤｉｎの幅をｓビットとする。

シフトレジスタ４１は、ｎ段のシフトレジスタであり、サンプリングクロックＣＬＤに従いデータ側スタートパルスＳＰＯＩを順にシフトする。シフトレジスタ４１の出力信号は、表示データＤｉｎのサンプリング位置を定める。データラッチ４２は、サンプリングクロックＣＬＤに従い表示データＤｉｎを一時的にラッチし、ラッチしたデータをサンプリングメモリ４３に対して出力する。

サンプリングメモリ４３とホールドメモリ４４は、ｓビットのデータをｎ個記憶する。サンプリングメモリ４３は、データラッチ４２にラッチされたデータを、シフトレジスタ４１の出力信号によって指定された位置にサンプリングする。ホールドメモリ４４は、ラッチパルスＬＰの立ち上がりで、サンプリングメモリ４３に記憶されたｎ個のデータを一括してラッチする。

レベルシフタ４５は、ホールドメモリ４４に記憶されたｎ個のデータについて電圧レベル変換を行う。階調電圧生成回路４６は、抵抗分割回路を含み、これを用いて基準電圧Ｖ０〜Ｖｋに基づき、γ補正された２^s レベルの階調電圧を生成する。Ｄ／Ａ変換器４７は、レベルシフタ４５から出力されたｎ個のデータ（幅はｓビット）のそれぞれについて、階調電圧生成回路４６で生成された２^s レベルの階調電圧のうちから１つの階調電圧を選択する。これにより、レベルシフタ４５の出力信号はアナログ信号に変換される。

出力回路４８は、オペアンプ（図示せず）と出力バッファ４９で構成されたボルテージフォロワをｎ個含んでいる。出力バッファ４９の入力端子はオペアンプの出力端子に接続され、出力バッファ４９の制御端子には出力制御信号ＺＣＴＲＬが与えられる。出力バッファ４９の出力端子は、データ信号線駆動回路１３の出力端子ＳＤＯＵＴ１〜ＳＤＯＵＴｎに接続される。

出力制御信号ＺＣＴＲＬがローレベルのときには、出力バッファ４９は入力信号をそのまま出力する。この場合、出力端子ＳＤＯＵＴ１〜ＳＤＯＵＴｎから表示データＤｉｎに応じた電圧（Ｄ／Ａ変換器４７の出力電圧）が出力され、出力された電圧はデータ信号線Ｓ１〜Ｓｎに印加される。これに対して、出力制御信号ＺＣＴＲＬがハイレベルのときには、出力バッファ４９の出力端子とデータ信号線Ｓ１〜Ｓｎはハイインピーダンス状態になる。

このようにデータ信号線駆動回路１３は、タイミング制御回路２１から出力された出力制御信号ＺＣＴＲＬに従い、データ信号線Ｓ１〜Ｓｎに対して表示データに応じた電圧を印加するか、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定するかを切り替える。したがって、タイミング制御回路２１が好適なタイミングで出力制御信号ＺＣＴＲＬをハイレベルにすれば、データ信号線駆動回路１３は共通電極電圧ＣＯＭが変化するタイミングに合わせてデータ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定することができる。

図６は、タイミング制御回路２１の詳細を示すブロック図である。タイミング制御回路２１は、レジスタ部５０、水平カウンタ５５、水平表示開始カウンタ５６、垂直カウンタ５７、各種の信号生成回路６１〜６８、ラッチ回路７１、および、ＲＯＭ通信用回路７２を含んでいる。

レジスタ部５０は、液晶パネル１１の駆動に必要な値を記憶する複数のレジスタ（一部を図示）を含んでいる。特に、レジスタ部５０は、出力制御信号ＺＣＴＲＬおよび第２の極性制御信号ＲＥＶＣが変化するタイミングを調整するために、ＺＣＴＲＬタイミング調整用レジスタ５１、および、ＲＥＶＣタイミング調整用レジスタ５２を含んでいる。これ以外にも、レジスタ部５０は、ラッチパルスＬＰや第１の極性制御信号ＲＥＶＶなどが変化するタイミングを調整するためのレジスタを含んでいてもよい。

水平カウンタ５５は、水平同期信号ＨＳＹの立ち下がりでカウント値をリセットし、データクロックＤＣＬＫの立ち下がりでカウント値を更新するカウンタである。水平表示開始カウンタ５６は、データイネーブル信号ＤＥＮＡＢの立ち上がりでカウント値をリセットし、データクロックＤＣＬＫの立ち下がりでカウント値を更新するカウンタである。水平表示開始カウンタ５６は、水平カウンタ５５のカウント値がレジスタ部５０内のあるレジスタ（図示せず）に設定された値に等しくなったときに、カウント値をリセットしてもよい。

垂直カウンタ５７は、垂直同期信号ＶＳＹの立ち下がりでカウント値をリセットし、１ライン時間ごとにカウント値を更新するカウンタである。垂直カウンタ５７のカウント値は、水平表示開始カウンタ５６のカウント値がレジスタ部５０内のあるレジスタ（図示せず）に設定された値に等しくなったときに更新される。

ＣＬＤ信号生成回路６１は、外部から供給されたデータクロックＤＣＬＫをバッファリングし、データ信号線駆動回路１３に対してサンプリングクロックＣＬＤとして出力する。液晶パネル１１の駆動に用いられる制御信号は、すべて、サンプリングクロックＣＬＤの立ち下がりに同期して出力される。ＳＰＯＩ信号生成回路６２は、水平表示開始カウンタ５６のカウント値が所定値になったときに、ハイレベルのデータ側スタートパルスＳＰＯＩを出力する。同様に、ＬＰ信号生成回路６３は、水平表示開始カウンタ５６のカウント値に基づき、ラッチパルスＬＰを生成する。

ＺＣＴＲＬ信号生成回路６４は、水平表示開始カウンタ５６のカウント値と垂直カウンタ５７のカウント値が所定の条件を満たしているときには、出力制御信号ＺＣＴＲＬをハイレベルにし、それ以外のときには出力制御信号ＺＣＴＲＬをローレベルにする。同様に、ＲＥＶＶ信号生成回路６５、ＲＥＶＣ信号生成回路６６、ＣＬＳ信号生成回路６７およびＳＰＳ信号生成回路６８は、水平表示開始カウンタ５６と垂直カウンタ５７のカウント値に基づき、それぞれ、第１の極性制御信号ＲＥＶＶ、第２の極性制御信号ＲＥＶＣ、シフトクロックＣＬＳおよび走査側スタートパルスＳＰＳを生成する。

ラッチ回路７１は、外部から供給された表示データＩｎＤａｔａをラッチし、データ信号線駆動回路１３に対して表示データＯｕｔＤａｔａとして出力する。この際、ラッチ回路７１は、表示データＩｎＤａｔａを内部メモリ（図示せず）に一旦蓄積し、所定時間だけ遅延させてから出力してもよい。ラッチ回路７１は、表示データＩｎＤａｔａが有効でない期間では表示データＯｕｔＤａｔａを白データや黒データなどに固定する処理（出力マスク処理）を行う。ＲＯＭ通信用回路７２は、ＥＥＰＲＯＭ２４との間でシリアル通信を行うための回路である。

なお、タイミング制御回路２１の入出力信号の極性は、図３に示した以外でもよい。例えば、水平同期信号ＨＳＹと垂直同期信号ＶＳＹがハイアクティブ（ハイレベル時に有効）である場合には、水平カウンタ５５は水平同期信号ＨＳＹの立ち上がりでカウント値をリセットし、垂直カウンタ５７は垂直同期信号ＶＳＹの立ち上がりでカウント値をリセットする。

信号生成回路６１〜６８の中には、レジスタ部５０内のレジスタに設定された値に応じて、出力信号が変化するタイミングを切り替える機能を有するものがある。具体的には、ＺＣＴＲＬ信号生成回路６４は、ＺＣＴＲＬタイミング調整用レジスタ５１に設定された値に応じて、出力制御信号ＺＣＴＲＬが変化するタイミングを切り替える。ＲＥＶＣ信号生成回路６６は、ＲＥＶＣタイミング調整用レジスタ５２に設定された値に応じて、第２の極性制御信号ＲＥＶＣが変化するタイミングを切り替える。

例えば、ＲＥＶＣタイミング調整用レジスタ５２に設定された値が＋３のときには、ＲＥＶＣ信号生成回路６６は、標準的なタイミングよりもサンプリングクロックＣＬＤの３周期分だけ遅いタイミングで第２の極性制御信号ＲＥＶＣを変化させる。また、ＲＥＶＣタイミング調整用レジスタ５２に設定された値が−２のときには、ＲＥＶＣ信号生成回路６６は、標準的なタイミングよりもサンプリングクロックＣＬＤの２周期分だけ早いタイミングで第２の極性制御信号ＲＥＶＣを変化させる。

このようにタイミング制御回路２１は、外部から値を設定可能なレジスタを含み、レジスタに設定された値に応じて、出力制御信号ＺＣＴＲＬおよび第２の極性制御信号ＲＥＶＣが変化するタイミングを切り替える。したがて、データ信号線駆動回路１３は、共通電極３５の電圧が変化するタイミングに合わせてデータ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定することができる。

図７は、図１に示す液晶表示装置の１ライン時間分のタイミングチャートである。図７に示すように、タイミング制御回路２１は、１ライン分の表示データＯｕｔＤａｔａを出力した後に、ハイレベルのラッチパルスＬＰを出力する。タイミング制御回路２１は、ラッチパルスＬＰを出力するより前に、第１および第２の極性制御信号ＲＥＶＶ、ＲＥＶＣを逆のレベルに切り替える。共通電極電圧ＣＯＭは、第２の極性制御信号ＲＥＶＣが変化してから数μｓ後に変化する。

タイミング制御回路２１は、通常時は出力制御信号ＺＣＴＲＬをローレベルにし、共通電極電圧ＣＯＭが変化するときを含む所定の期間Ｔ２では出力制御信号ＺＣＴＲＬをハイレベルにする。出力制御信号ＺＣＴＲＬがハイレベルである間、データ信号線駆動回路１３の出力端子ＳＤＯＵＴ１〜ＳＤＯＵＴｎはハイインピーダンス状態になり、データ信号線Ｓ１〜Ｓｎもハイインピーダンス状態になる。

共通電極電圧ＣＯＭが変化するタイミングに合わせて出力制御信号ＺＣＴＲＬをハイレベルにするためには、ＺＣＴＲＬタイミング調整用レジスタ５１とＲＥＶＣタイミング調整用レジスタ５２に好適な値を設定すればよい。例えば、ＺＣＴＲＬタイミング調整用レジスタ５１には、データ側スタートパルスＳＰＯＩの立ち上がりから出力制御信号ＺＣＴＲＬの立ち上がりまでの期間Ｔ１の長さと、出力制御信号ＺＣＴＲＬがハイレベルである期間Ｔ２の長さとが設定される。期間Ｔ１、Ｔ２の長さを好適に設定することにより、共通電極電圧ＣＯＭが変化するタイミングに合わせて出力制御信号ＺＣＴＲＬをハイレベルにすることができる。

共通電極を交流駆動する従来の液晶表示装置では、共通電極電圧が変化したときの突き上げや突き下げによってデータ信号線電圧が一時的にデータ信号線駆動回路の耐圧電圧を超え、データ信号線駆動回路が破壊されることがある。例えば、図３のＰ１〜Ｐ４付近や図４のＱ１〜Ｑ４付近では、データ信号線駆動回路が破壊される可能性がある。これに対して、本実施形態に係る液晶表示装置では、共通電極電圧ＣＯＭが変化するタイミングに合わせてデータ信号線Ｓｊをハイインピーダンス状態に設定することにより、共通電極電圧ＣＯＭが変化したときの突き上げや突き下げによるデータ信号線Ｓ１〜Ｓｎの電圧の変化を防止し、データ信号線駆動回路１３の破壊を防止することができる。

図８は、従来の液晶表示装置の共通電極とデータ信号線の電圧波形を示す図であり、図９は、本実施形態に係る液晶表示装置の共通電極３５とデータ信号線Ｓｊの電圧波形を示す図である。図８と図９では、共通電極とデータ信号線の電圧が変化するタイミングは同じである。以下、データ信号線駆動回路の耐圧電圧の最大値をＶｍａｘ、最小値をＶｍｉｎとする。

従来の液晶表示装置（図８を参照）では、データ信号線の電圧が高い間に共通電極の電圧が上昇すると、データ信号線の電圧は突き上げによって一時的に高くなる。この際、データ信号線の電圧が最大耐圧電圧Ｖｍａｘより高くなると、データ信号線駆動回路は破壊される。また、データ信号線の電圧が低い間に共通電極の電圧が下降すると、データ信号線の電圧は突き下げによって一時的に低くなる。この際、データ信号線の電圧が最小耐圧電圧Ｖｍｉｎより低くなると、データ信号線駆動回路は破壊される。なお、共通電極の電圧振幅が大きく、データ信号線駆動回路の出力段トランジスタのオン抵抗が高いほど、突き上げや突き下げによるデータ信号線の電圧の変化量は大きくなる。

これに対して、本実施形態に係る液晶表示装置（図９を参照）では、共通電極電圧ＣＯＭが変化するときを含む期間Ｔ２では、データ信号線Ｓｊはハイインピーダンス状態に設定される。このため、共通電極電圧ＣＯＭが変化しても、その影響を受けてデータ信号線Ｓｊの電圧が変化することはない。したがって、共通電極電圧ＣＯＭが変化したときの突き上げや突き下げによるデータ信号線Ｓｊの電圧の変化を抑え、データ信号線駆動回路１３の破壊を効果的に防止することができる。

また、データ信号線駆動回路１３は、タイミング制御回路２１から出力された出力制御信号ＺＣＴＲＬに従い、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定する。したがって、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定するタイミングをタイミング制御回路２１で調整して、共通電極電圧ＣＯＭの変化に起因するデータ信号線駆動回路１３の破壊を防止することができる。

また、共通電極駆動回路２３は、タイミング制御回路２１から出力された第２の極性制御信号ＲＥＶＣに従い共通電極電圧ＣＯＭを変化させ、タイミング制御回路２１は、第２の極性制御信号ＲＥＶＣが変化するタイミングに応じたタイミングで出力制御信号ＺＣＴＲＬを変化させる。したがって、共通電極電圧ＣＯＭの変化タイミングに合わせてデータ信号線Ｓ１〜Ｓｊをハイインピーダンス状態に設定し、共通電極電圧ＣＯＭの変化に起因するデータ信号線駆動回路１３の破壊を防止することができる。

また、タイミング制御回路２１は、外部から値を設定可能なＺＣＴＲＬタイミング調整用レジスタ５１とＲＥＶＣタイミング調整用レジスタ５２を含み、これらのレジスタに設定された値に応じて、第２の極性制御信号ＲＥＶＣと出力制御信号ＺＣＴＲＬが変化するタイミングを切り替える。したがって、共通電極電圧ＣＯＭの変化タイミングとデータ信号線Ｓ１〜Ｓｎのハイインピーダンス期間を好適に調整し、共通電極電圧ＣＯＭの変化に起因するデータ信号線駆動回路１３の破壊を防止することができる。

なお、本実施形態に係る液晶表示装置については、図１０に示す変形例を構成することができる。図１０は、本発明の実施形態の変形例に係る液晶表示装置の主要部を示す図である。図１０に示すデータ信号線駆動回路８２は、レジスタ８３とＺＣＴＲＬ信号生成回路８４を含んでいる。タイミング制御回路８１は、データ信号線駆動回路８２との間でシリアル通信を行い、第２の極性制御信号ＲＥＶＶが変化するタイミングに応じた値をレジスタ８３に設定する。ＺＣＴＲＬ信号生成回路８５は、レジスタ８３に設定された値に応じたタイミングで出力制御信号ＺＣＴＲＬを変化させる。出力制御信号ＺＣＴＲＬは、データ信号線Ｓ１〜Ｓｎに表示データに応じた電圧を印加するか、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定するかを切り替えるために使用される。

このようにデータ信号線駆動回路８２は、外部から値を設定可能なレジスタ８３を含み、レジスタ８３に設定された値に応じて、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定するタイミングを切り替える。図１０に示す液晶表示装置でも、図１に示す液晶表示装置と同様に、データ信号線Ｓ１〜Ｓｎをハイインピーダンス状態に設定するタイミングをタイミング制御回路８１で調整し、共通電極電圧ＣＯＭの変化に起因するデータ信号線駆動回路８２の破壊を防止することができる。

以上に示すように、本発明の液晶表示装置によれば、共通電極電圧の変化タイミングに合わせてデータ信号線をハイインピーダンス状態に設定することにより、共通電極電圧が変化したときの突き上げや突き下げによるデータ信号線電圧の変化を抑え、データ信号線駆動回路の破壊を効果的に防止することができる。

本発明の実施形態に係る液晶表示装置の構成を示すブロック図である。 図１に示す液晶表示装置の液晶パネルの構造を示す図である。 図１に示す液晶表示装置のタイミングチャートである。 図１に示す液晶表示装置の別のタイミングチャートである。 図１に示す液晶表示装置のデータ信号線駆動回路の詳細を示すブロック図である。 図１に示す液晶表示装置のタイミング制御回路の詳細を示すブロック図である。 図１に示す液晶表示装置の１ライン時間分のタイミングチャートである。 従来の液晶表示装置の共通電極とデータ信号線の電圧波形を示す図である。 図１に示す液晶表示装置の共通電極とデータ信号線の電圧波形を示す図である。 本発明の実施形態の変形例に係る液晶表示装置の主要部を示すブロック図である。 液晶パネルとデータ信号線駆動回路の一部を示す図である。 共通電極とデータ信号線の電圧波形（突き上げなどが発生する場合）を示す図である。

符号の説明

１０…パネル基板
１１…液晶パネル
１２…走査信号線駆動回路
１３…データ信号線駆動回路
１４…フレキシブル回路基板
２１…タイミング制御回路
２２…基準電圧生成回路
２３…共通電極駆動回路
２４…ＥＥＰＲＯＭ
２５…コネクタ
３１、３２…ガラス基板
３３…ＴＦＴ
３４…画素電極
３５…共通電極
４９…出力バッファ
５１…ＺＣＴＲＬタイミング調整用レジスタ
５２…ＲＥＶＣタイミング調整用レジスタ
６４、８５…ＺＣＴＲＬ信号生成回路
６６…ＲＥＶＣ信号生成回路

Claims (7)

1. 共通電極を交流駆動する液晶表示装置であって、
   複数の走査信号線と、複数のデータ信号線と、前記走査信号線および前記データ信号線の交点近傍に設けられた複数のスイッチング素子と、前記スイッチング素子に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極とを含む液晶パネルと、
   前記走査信号線を駆動する走査信号線駆動回路と、
   前記データ信号線を駆動するデータ信号線駆動回路と、
   前記共通電極に対して、相対的に低い電圧と相対的に高い電圧を切り替えて印加する共通電極駆動回路と、
   前記走査信号線駆動回路、前記データ信号線駆動回路および前記共通電極駆動回路に対する制御信号を出力するタイミング制御回路とを備え、
   前記データ信号線駆動回路は、前記共通電極の電圧が変化するタイミングに合わせて前記データ信号線をハイインピーダンス状態に設定することを特徴とする、液晶表示装置。
2. 前記データ信号線駆動回路は、前記タイミング制御回路から出力された出力制御信号に従い、前記データ信号線をハイインピーダンス状態に設定することを特徴とする、請求項１に記載の液晶表示装置。
3. 前記共通電極駆動回路は、前記タイミング制御回路から出力された極性制御信号に従い、前記共通電極に印加する電圧を変化させ、
   前記タイミング制御回路は、前記極性制御信号が変化するタイミングに応じたタイミングで前記出力制御信号を変化させることを特徴とする、請求項２に記載の液晶表示装置。
4. 前記タイミング制御回路は、外部から値を設定可能なレジスタを含み、前記レジスタに設定された値に応じて、前記極性制御信号と前記出力制御信号が変化するタイミングを切り替えることを特徴とする、請求項３に記載の液晶表示装置。
5. 前記データ信号線駆動回路は、外部から値を設定可能なレジスタを含み、前記レジスタに設定された値に応じて、前記データ信号線をハイインピーダンス状態に設定するタイミングを切り替えることを特徴とする、請求項１に記載の液晶表示装置。
6. 前記共通電極駆動回路は、前記タイミング制御回路から出力された極性制御信号に従い、前記共通電極に印加する電圧を変化させ、
   前記タイミング制御回路は、前記極性制御信号が変化するタイミングに応じて、前記レジスタに設定する値を切り替えることを特徴とする、請求項５に記載の液晶表示装置。
7. 複数の走査信号線と、複数のデータ信号線と、前記走査信号線および前記データ信号線の交点近傍に設けられた複数のスイッチング素子と、前記スイッチング素子に対応して設けられた複数の画素電極と、前記画素電極に対向する共通電極とを含む液晶パネルの駆動方法であって、
   前記走査信号線を駆動するステップと、
   前記データ信号線を駆動するステップと、
   前記共通電極に対して、相対的に低い電圧と相対的に高い電圧を切り替えて印加するステップと、
   前記走査信号線、前記データ信号線および前記共通電極を駆動するときのタイミングを制御するステップとを備え、
   前記データ信号線を駆動するステップは、前記共通電極の電圧が変化するタイミングに合わせて前記データ信号線をハイインピーダンス状態に設定することを特徴とする、液晶パネルの駆動方法。

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