WO2004086628A1 - エンコーダ回路及びａ／ｄ変換回路 - Google Patents

エンコーダ回路及びａ／ｄ変換回路 Download PDF

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WO2004086628A1
WO2004086628A1 PCT/JP2003/003654 JP0303654W WO2004086628A1 WO 2004086628 A1 WO2004086628 A1 WO 2004086628A1 JP 0303654 W JP0303654 W JP 0303654W WO 2004086628 A1 WO2004086628 A1 WO 2004086628A1
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thermometer code
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Hiroyuki Nakamoto
Kunihiko Gotoh
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Fujitsu Limited
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    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/165—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages in which two or more residues with respect to different reference levels in a stage are used as input signals for the next stage, i.e. multi-residue type
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    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type

Definitions

  • the present invention generally relates to an encoder circuit used for an A / D converter and the like, and more particularly, to an encoder circuit that converts a thermometer code into a binary code.
  • AZD conversion is required to have higher performance and higher accuracy. To meet these requirements, it is necessary to reduce the occurrence of errors during AZD conversion.
  • the input analog potential is input to a plurality of comparison circuits, and the corresponding reference potentials are compared with the input potential by the plurality of comparison circuits.
  • the reference potentials are allocated at equal intervals from a low potential to a high potential, and the output of the comparator group is the lower comparator output, such as "0 ⁇ ⁇ ⁇ ⁇ 0 0 0 1 1 1 ⁇ ⁇ ⁇ 1 Is "1", and the output from the comparator on the way from lower to higher is "0".
  • a code is called a thermometer (thermometer) code.
  • thermometer code For example, exclusive OR between adjacent bits of the thermometer code is used to extract "1" only at the boundary of "0" / "1".
  • the detection signal can be converted into a binary code by a subsequent switch matrix amplifier.
  • the difference in clock signal delay when the comparator is operated at a high frequency due to the inherent offset variation of each comparator, the difference in clock signal delay when the comparator is operated at a high frequency, the influence of signal fluctuation due to noise, etc.
  • ⁇ There may be two or more “0” Z “1” boundaries that should be originally one, such as “0 0 1 0 1 1... 1”. In such a case, a simple encoder circuit that detects the boundary of "0" / "1” and encodes it cannot cope with it and generates a code far from the original correct binary code.
  • thermometer code error Even if such a thermometer code error occurs, the A / D conversion error
  • Patent Document 1 An encoder circuit designed so as not to become large has been proposed (Patent Document 1).
  • the exclusive OR is calculated between adjacent bits of the thermometer code. Therefore, if an error code such as "0 ' ⁇ ⁇ ⁇ 0 0 1 0 1 1' ⁇ ⁇ 1 is input, The consecutive 3 bits of the exclusive OR output become “1” as the boundary of “0” / 66 1. Next, the center “1” of the multiple “1” bits is made valid as the boundary. Finally, weight the signal with switch matrices. Finally, amplify the weighted signal with an amplifier to determine "0" / "1". And error correction.
  • Patent Document 2 discloses a binary search conversion method for encoding a thermometer code.
  • the thermometer code is divided into two parts at the center bit, and the location of the boundary is searched for in the code divided into two parts by "0" Z "1" of the center bit.
  • Patent Literature 3 and Patent Literature 4 disclose a conversion method according to a thermometer / binary conversion formula expressed by Boolean algebra.
  • Figure 1 shows the output value when a 3-bit thermometer code is input to the conventional encoder circuit.
  • eight patterns are shown for the three bits of the thermometer code, including all possible “0” / "1" combinations in the event of an error.
  • thermometer If an erroneous thermometer is input, there are two or more "0" / "1" boundaries, so the output encoded value will differ depending on which boundary is treated as the correct boundary. For example, in case 6 shown in Figure 1, the abnormal thermometer code [0, 1, 0] should have been correctly [0, 1, 1], or [0, 0, 0]. It cannot be determined whether it should have been [1] or [0, 0, 0]. Thus, when there are two or more "0" / "1" boundaries, there can be multiple values for the correct encode value. This is shown in Fig. 1 as “a possible value for the encoder output”.
  • thermometer code when there are a plurality of “possible values as encoder outputs”, the difference between the maximum value and the minimum value is shown as “distance”. Cases 1, 5, 7, and 8 are when a valid thermometer code is entered. In this case, any conventional example generates a correct encoder output.
  • Cases 3 and 6 are cases where the input thermometer code is abnormal and three candidates are possible as encoder outputs.
  • the “distance” at this time is 2.
  • bits 2 and 3 of the thermometer code constitute an abnormal pattern.
  • bits 2 and 3 of the thermometer code must be [1, 1] or [0, 1], not [1, 0], [0, 0].
  • the output values of the encoders as candidates are 3, 2, and 1, respectively.
  • thermometer code of Case 3 when the thermometer code of Case 3 is input, to minimize the average distance between the encoder output value and all possible output values, the possible encoder output values 3, 2, It is preferable that the output value of the encoder be 2 as the center of 1. Similarly, in case 6: ⁇ , it is preferable to set the encoder output value to 1.
  • the optimum encoder output value obtained in this way is shown in FIG. 1 as “the value to be taken as the encoder output in order to minimize the conversion error”.
  • Cases 2 and 4 are cases where four patterns of candidates are possible as encoder outputs, that is, “distance” is 3.
  • bit 1, bit 2, and bit 3 of the thermometer code constitute an abnormal pattern.
  • the thermometer code should be [1, 1, 1], [0, 1, 1], [0,. 0, 1] or [0, 0, 0].
  • the output values of the encoders listed as candidates are 3, 2, 1, and 0, respectively.
  • thermometer code of Case 2 when the thermometer code of Case 2 is input, the possible output values of the encoders 3, 2, and 3 are set to minimize the average distance between the encoder output value and all possible output values. It is preferable that the output value of the encoder be 2 or 1 as the median of 1 and 0. Similarly, in case 4, it is preferable to set the output value of the encoder to 2 or 1.
  • FIG. 1 what is shown as “conventional example” is the output of the encoder described in Patent Document 1, and “other conventional examples” is the output of the encoder described in Patent Documents 2 to 4. Is the output of As shown in Fig. 1, in the “conventional example”, the output may be undefined "X" depending on the case. In “other conventional examples”, the encoder output is often different from the "value to be taken as the encoder output”.
  • the conventional encoder circuit does not consider all possible thermometer code combinations, and therefore cannot always minimize the error of the encoder output when an error occurs.
  • an object of the present invention is to provide an encoder circuit and an AZD converter capable of minimizing an error of an encoder output for all possible thermometer code combinations.
  • Patent Document 1
  • Patent Document 2
  • thermometer code is input, and one or a plurality of encoder values corresponding to one or a plurality of boundaries between “0” and “1” in the thermometer code are distributed.
  • the logical configuration is such that the center value of the range is output as an encoded value.
  • the above encoder circuit outputs an encoded value corresponding to the position of the "0" / "1" boundary for a normal thermometer code, and outputs a plurality of "0" / "” s for an abnormal thermometer code.
  • the logic is configured to output the center value of the distribution range of a plurality of encoded values corresponding to the position of the 1 "boundary as a normal encode value. Therefore, all possible thermometer input patterns can be accommodated, the output does not become undefined for any input pattern, and the error of the encoder output value is always minimized. can do.
  • the encoder circuit is characterized in that the number of "1" (or "0") in the thermometer code is used as an encoded output.
  • the A / D converter according to the present invention includes: a comparator group that outputs a thermometer code by comparing an input analog potential with a plurality of reference potentials by a plurality of comparators; and an output from the comparator group. It is characterized in that it includes the encoder circuit that encodes the thermometer code.
  • FIG. 1 is a diagram showing output values when a 3-bit thermometer code is input to a conventional encoder circuit.
  • FIG. 2 is a diagram showing an example of the configuration of the first embodiment of the encoder circuit according to the present invention.
  • FIG. 3 is a diagram showing a truth table of input and output for the encoder circuit of the first embodiment of FIG.
  • FIG. 4 is a diagram showing an example of the configuration of a second embodiment of the encoder circuit according to the present invention.
  • FIG. 5 is a diagram showing a truth table of input and output for the encoder circuit of the second embodiment of FIG.
  • FIG. 6 is a diagram showing a first embodiment of the AZD conversion circuit according to the present invention.
  • FIG. 7 is a diagram illustrating a second embodiment of the A / D conversion circuit according to the present invention.
  • FIG. 8 is a diagram showing a third embodiment of the AZD conversion circuit according to the present invention.
  • FIG. 9 is a diagram showing a truth table of an encoder circuit in which extrapolation based on the principle of the present invention is considered.
  • the encoder circuit outputs an encoded value corresponding to the position of the "0" Z “1" boundary of the thermometer code output from the comparator group and the like, and "0" / If there are multiple "1" boundaries, the logic circuit is designed so that the center value of the distribution range of multiple encoder values corresponding to the positions of those boundaries is the normal encoder value. It is.
  • FIG. 2 is a diagram showing an example of the configuration of the first embodiment of the encoder circuit according to the present invention.
  • the encoder circuit 10 in FIG. 2 is a circuit that converts a 3-bit thermometer code into a binary value and outputs the binary value.
  • the input thermometer code is 3 bits.
  • the present invention is not limited to the number of bits of the input thermometer code. It may be composed of any number of bits.
  • the encoder circuit 10 in Fig. 2 is an EXNOR (output inversion of the EX OR circuit) circuit 11, an AND circuit 12 and 13, a NOR circuit 14, an OR circuit 15 and 16 and an Inverter 17 is included.
  • Input signals THM1 to THM3 correspond to bits 1 to 3 of the input thermometer code.
  • Outputs DO and D1 are encoder outputs obtained by converting thermometer codes into binary codes.
  • a circuit has been implemented. Note that the encoder circuit 10 of FIG. 2 is configured to output the larger central value when there are two central values. This need not be the larger center value, but may be configured to output the smaller center value. There is no reason why one of the larger or smaller forces is preferable to the other.
  • FIG. 3 is a diagram showing an input / output truth table for the encoder circuit 10 of the first embodiment of FIG.
  • the truth table in Figure 3 shows all eight "0" / "1" combinations for the three bits that make up the input thermometer code.
  • the boundary of "0" / "1” exists at the position of bit 1 and the position of bit 3.
  • the two encoder outputs corresponding to the position of the two "0" / "1" boundaries are 1 and 3. Therefore, the output of the encoder circuit 10 is 2 as the center value of the distribution range [1-3] of these two encoder outputs.
  • the boundary of “0” Z “1” exists at the position of bit 0 and the position of bit 3.
  • the determination that the position of bit 0 is a boundary is based on the idea that virtual bit 0 below bit 1 of “0” is “1”. This makes it consistent with setting the position of bit 0 as a boundary when the pattern is all zeros [0, 0, 0].
  • the determination that the position of bit 3 is a boundary is based on the idea that virtual bit 4 above bit 3 which is "1" is "0”. This is consistent with setting the position of bit 3 as the boundary when the pattern is all "1" [1, 1, 1].
  • the two encoder outputs corresponding to the positions of the above two “0” / “1” boundaries are 0 and 3.
  • the center value of the distribution range [0-3] of these two encoder outputs is 1 or 2, but in this example, the larger center value is selected and the output of the encoder circuit 10 is set to 2.
  • the boundary of “0” / “1” exists at the position of bit 0 and the position of bit 3.
  • the two encoder outputs corresponding to the positions of the two “0” Z “1” boundaries are 0 and 3. Therefore, the center value of the distribution range [0-3] of these two encoder outputs is 1 or 2. In this example, the larger center value is selected and the output of the encoder circuit 10 is set to 2.
  • the logic circuit that outputs the center value of the distribution range of the corresponding encode value for one or more “0” Z “1” boundaries as a normal encode code value is provided. It is realized with a simple configuration.
  • This encoder circuit is a conventional circuit With the configuration, even if the thermometer / binary conversion error (encoder output error) is large, the error can be minimized.
  • FIG. 4 is a diagram showing an example of the configuration of a second embodiment of the encoder circuit according to the present invention.
  • the force indicated when the input thermometer code is 3 bits Any number of bits may be used as long as the thermometer code is composed of a plurality of bits.
  • FIG. 5 is a diagram showing a truth table of input and output for the encoder circuit 1OA of the second embodiment of FIG.
  • the truth table in Fig. 5 shows the value of counting the number of "1" in the thermometer code.
  • the number of "1” in the thermometer code satisfies the condition of "value to be taken as encoder output to minimize conversion error".
  • the encoder circuit 1 OA in FIG. 4 is logically designed to output the number of “1” s of the thermometer code, and thereby, one or more “0” / “1” boundary corresponding encoders are output. It implements a logic circuit that outputs the center value of the value distribution range as a normal encoder value.
  • thermometer code coincides with the center value of the distribution range.
  • the "0" and “1" of the thermometer code are moved to the left and right, respectively, so that the "0" / "1" boundary is virtually reduced to one. It means that it is stipulated.
  • the encoder value can be determined as one output value.
  • thermometer codes "1" is calculated.
  • the logic circuit as the power is realized with a simple configuration. This encoder circuit can minimize the error even if the thermometer / pinary conversion error (encoder output error) is large in the conventional circuit configuration.
  • FIG. 6 is a diagram showing a first embodiment of the A / D conversion circuit according to the present invention.
  • the A / D conversion circuit 30 in FIG. 6 includes an encoder circuit 10 and a comparator group 31. Although the encoder circuit 10 is shown in FIG. 2, an encoder circuit 10A shown in FIG. 4 may be used instead.
  • the comparator group 31 includes comparators 41 to 43. The comparators 41 to 43 receive the input analog potential V IN and also receive the corresponding reference potentials VR F1 to VRF 3 respectively. Each of the comparators 41 to 43 compares the input analog potential V IN with a corresponding reference potential, and outputs the comparison result as thermometer codes THM 1 to THM 3.
  • the encoder circuit 10 encodes the thermometer codes THM1 to THM3 supplied from the comparator group 31 and outputs them as binary codes D0 and D1. At this time, the encoder circuit 10 is configured to output the center value of the distribution range of the encode value corresponding to one or a plurality of “0” / “1” boundaries as a normal encode value. It is possible to minimize the error of the thermometer code output encoder value. That is, even if there is a factor that causes an abnormality in the thermometer code such as signal fluctuation due to offset noise of the comparators 41 to 43, it is possible to obtain the AZD conversion result so as to minimize the error. it can.
  • FIG. 7 is a diagram showing a second embodiment of the A / D conversion circuit according to the present invention.
  • the A / D conversion circuit 50 in Fig. 7 is a sample-and-hold circuit 51 and 59, a switch circuit 52, an interpolation circuit 53, a switch control circuit 54, a comparator group 55, and an encoder circuit 56. , A comparator group 57, and an encoder circuit 58.
  • the sample and hold circuit 51 includes individual sample and hold circuits 61 to 63 that sample the input voltage at a predetermined timing and then hold the sampled voltage.
  • the switch circuit 52 includes switches 64 to 67 controlled by the switch control circuit 54.
  • the interpolation circuit 53 includes differential amplifiers 68 and 69 for amplifying the sample voltage selected by the switch circuit 52, and a resistance ladder for capturing the same voltage.
  • the comparator groups 55 and 57 may have the same configuration as the comparator group 31, and the encoder circuit 5 6 and 58 have the same configuration as the encoder circuit 10 or 1 OA.
  • the A / D conversion section composed of the comparator group 5 5 and the encoder circuit 56 outputs the upper 2 bits DO 1 and DO 2 of the result of A / D conversion of the input analog potential VIN, and the comparator group 5 7
  • the AZD conversion section composed of the encoder circuit 58 outputs the lower two bits DO 3 and D 04 of the AZD conversion result.
  • the sample-and-hold circuit 51 samples and holds the reference potentials VRF1 to VRF3 and the input analog potential VIN.
  • the magnitudes of the held reference potentials VRF1 to VRF3 and the input analog potential VIN are compared by the comparator group 55, and the higher-order binary signal DO is obtained by using the encoder circuit 56 of the present invention capable of error correction. Get 1 and ⁇ DO 2.
  • the switch control circuit 54 controls the switch group of the switch circuit 52.
  • the sample and hold circuit 59 samples the hold voltage of the sample and hold circuit 51 while a control signal from the comparator group 55 to the switch control circuit 54 is generated.
  • the sample-and-hold circuit 59 By configuring the sample-and-hold circuit 59 to output the hold signal «] £ at the timing when the signal of the switch control circuit 54 is output, the two lines corresponding to the“ 0 ”/“ 1 ”boundary are output.
  • the analog signal is transmitted from the sample and hold circuit 51 to the sampling circuit 53.
  • VIN force S is located between VRF1 and VRF2
  • switches 64 and 65 are controlled to connect VRF1 and VIN to differential amplifier 68
  • VRF Switches 66 and 67 are controlled to connect 2 and VIN to differential amplifier 69.
  • the capture circuit 53 amplifies the selected two sets of analog signals and then divides the voltage into four equal parts. To obtain the lower 2 bits (four gradations) as in the above example, the space between VRF1 and VRF2 is divided into four equal parts. The divided voltage is supplied to the comparator group 57, and the comparison operation is performed.
  • the thermometer code indicating the comparison result is encoded using the error-correctable encoder circuit 58 of the present invention, thereby obtaining lower binary signals DO 3 and DO 4.
  • FIG. 8 is a diagram showing a third embodiment of the AZD conversion circuit according to the present invention. 8, the same elements as those of FIG. 7 are referred to by the same numerals, and a description thereof will be omitted.
  • the A / D conversion circuit 70 in FIG. 8 is composed of sump / hold circuits 71 and 77, Switch circuit 72, switch control circuit 74, comparator group 55, encoder circuit 56, comparator group 75, and encoder circuit 76.
  • the sample and hold circuit 71 includes individual sample and hold circuits 81 to 85 that sample the input voltage at a predetermined timing and then hold the sampled voltage.
  • the switch circuit 72 includes switches 91 to 98 controlled by the switch control circuit 74.
  • the interpolation circuit 73 includes differential amplifiers 101 to 104 for amplifying the sample voltage selected by the switch circuit 72 and a resistance ladder for interpolating and extrapolating the same voltage. The output between each differential amplifier is divided by a 4 R resistor.
  • each circuit for the A / D conversion circuit 70 in FIG. 8 to generate the binary code is basically the same as the operation of each circuit in the A / D conversion circuit 50 in FIG.
  • the eighth A / D conversion circuit 70 even if an abnormal thermometer code is generated and erroneous upper bits DO1 and DO2 are generated, a correct encode output can be obtained. It is configured as follows.
  • the interpolation / extrapolation circuit 73 is provided with an extrapolation function
  • the encoder circuit 76 is configured in consideration of extrapolation.
  • VRF 1 ⁇ VIN ⁇ VRF2, and that VIN is in the vicinity of VRF2.
  • the sign of the output voltage of the sample-and-hold circuit 71 and the comparison result of the comparator group 55 are
  • Vs4, Vs3, Vs2, Vsl, VsO One, one,-, ten, +
  • thermometer code of the comparator group 55 becomes 001.
  • the encoder output of the encoder circuit 56 is 1 when represented by a decimal number, and is 0 1 when represented by a binary number (DO 1, D 0 2).
  • the switch control circuit 74 controls the switch circuit 72, and the input to the interpolation / extrapolation circuit 73 is as follows.
  • the switch control circuit 74 sets the input Vi2 and Vi3 of the two differential amplifiers 102 and 103 in the center in the normal operation to match the plus and minus boundaries.
  • the switch circuit 72 is controlled. In this example ⁇ , between VRF 2 and VRF 1, assuming that VIN is near VRF 2,
  • Vc24, Vc23, Vc22, Vc21, Vc20 (one, +, +, +)
  • FIG. 9 is a diagram showing a truth table of the encoder circuit 76 taking into account extraneous detection based on the principle of the present invention.
  • the case of the above example corresponds to case 2, and the output of encoder circuit 76 is 3 when expressed in decimal number, and is 01 1 when expressed in binary number.
  • 0100 + 0011 0111 is obtained as the output of the multi-stage A / D converter »70.
  • thermometer code is normally obtained.
  • thermometer code is above.
  • Vs4, Vs3, Vs2, Vsl, VsO (one,-,-, ten, +)
  • thermometer code of the comparator group 55 is 101 instead of 001.
  • the encode output of the encoder circuit 56 is 2 when represented by a decimal number, and is 10 when represented by a binary number (DOl, D02).
  • the switch control circuit 74 controls the switch circuit 72, and the input to the interpolation / trapping circuit 73 is as follows.
  • Vc24, Vc23, Vc22, Vc21, Vc20 (one, one, one, one)
  • ⁇ in the above example corresponds to case 10, and
  • the output of path 76 is "1-1" in decimal notation, and 11 1 (binary 11) in binary notation.
  • the error can be corrected by the extrapolation function in the multi-stage A / D converter 70.
  • the reason that the error correction can be performed using the extrapolation circuit that can detect ⁇ 1 is that the encoder circuit according to this effort is used to minimize the thermometer Z binary conversion error (within ⁇ 1).

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

全ての可能なサーモメータコードの組み合せに対して、エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及びＡ／Ｄ変換器を提供することを目的とする。この目的を達成するために、エンコーダ回路は、サーモメータコードを入力としてサーモメータコードにおける１つ又は複数の“０”と“１”の境界位置に対応する１つ又は複数のエンコード値が分布する範囲の中心値をエンコード値として出力するよう論理構成される。

Description

明 細 書 ェンコ一ダ回路及び AZ D変換回路 技術分野
本発明は、 一般に A/D変換器等に用いられるエンコーダ回路に関し、 詳しく はサーモメータコードをバイナリコードに変換するエンコーダ回路に関する。 背景技術
デジタル信号処理技術の発達と共に、 AZD変 には高 ^^能化及び高精度 化が要求されている。 これらの要求を満たすためには、 AZD変換時における誤 差の発生を低減することが必要である。
一般に A/D変婦では、 入力アナログ電位を複数の比較回路に入力し、 それ ら複数の比較回路によつて対応する参照電位と入力電位とを比較する。 この参照 電位は低い電位から高い電位まで等間隔で割り当てられており、 比較器群の出力 は、 " 0 · · · 0 0 0 1 1 1 · · · 1 "のように、下位の比較器出力は " 1 " であり、 下位から上位へ向かう途中の比較器以降の出力は " 0" となる。 このよ うなコードは、 サーモメータ（温度計）コードと呼ばれる。
例えば、 サーモメ一タコードの隣接するビット間の排他的論理和をとることに より、 " 0 " / " 1 "の境界部にのみ " 1 " を抽出する。 その検出信号を、後続の スィツチマトリクスゃ増幅器によってバイナリコードに変換することができる。 しかしながら A/D変 «においては、 各比較器が有する固有のオフセットの ばらつき、 高周波で比較器を動作させた場合のクロック信号の遅延差、 ノイズに よる信号揺らぎの影響等によって、 "0 · · · 0 0 1 0 1 1 · · · 1 "のよ うに、 本来 1箇所であるべき "0 " Z " 1 " の境界が 2箇所以上発生することが ある。 このような場合、 " 0 " / " 1 "の境界を検出してェンコードするような単 純なエンコーダ回路では対応できずに、 本来の正しいバイナリコードとはかけ離 れたコ一ドが生成されてしまう。
このようなサーモメータコードエラ一が発生した場合でも、 A/D変換誤差が 大きくならないよう設計されたェンコーダ回路が提案されている （特許文献 1 )。 このエンコーダ回路では、 サーモメータコードの隣接するビット間で排他的論理 和をとるので、 "0 ' · · 0 0 1 0 1 1 ' · · 1"のようなエラーコードが 入力された には、 "0" / 661"の境界として排他的論理和出力の連続 3ビッ トが "1" となる。 次に、 複数の "1" ビットのうち中央の "1" が境界として 有効になるように、 スィツチマトリタスで重み付けする。 最後に、 重み付けされ た信号を増幅器により増幅することで "0" / "1" を判定する。 これにより、 本来の正しいバイナリコードに近いコードが得られるように、 エラー訂正するこ とができる。
また特許文献 2には、 サーモメータコードをエンコードするための 2分探索変 換方法が開示されている。 この方法では、 中央に位置するビットを境にサーモメ ータコードを 2分割し、 中央に位置するビットの "0" Z "1" によって 2分割 したコード中のどの位置に境界があるのかを探索していく。 また特許文献 3及び 特許文献 4には、 ブール代数によつて表現されるサーモメータ /バイナリ変換式 に従った変換方法が開示されている。
図 1は、 3ビットからなるサーモメータコードを上記従来のエンコーダ回路に 入力した場合の出力値を示す。ここで、サーモメータコードの 3ビットについて、 エラーの場合に発生し得る全ての "0" / "1"組み合せを含めて、 全体で 8つ のパターンを示している。
誤りのあるサーモメータが入力された場合、 "0" / "1 "境界が 2つ以上存在 するので、 何れの境界を正しい境界として扱うかによつて、 出力エンコード値は 異なってくる。 例えば、 図 1に示すケース 6の場合であれば、 異常なサーモメー タコード [0， 1， 0] は、 正しくは [0， 1， 1] となるべきであったのか、 又は [0， 0， 1] となるべきであったのか、 [0， 0， 0] となるべきであった のか判別できない。 このように "0" / "1 "境界が 2つ以上存在する場合、 正 しいェンコ一ド値としては複数の値があり得る。 これを図 1において 「ェンコー ダ出力として取りうる値」 として示している。 また 「エンコーダ出力として取り うる値」 が複数存在する場合に、 最大値と最小値との差を 「距離」 として示して いる。 ケース 1、 5、 7、 及び 8は、 正常なサーモメータコードが入力された場合で ある。 この場合には、 何れの従来例も正しいエンコーダ出力を生成する。
ケース 3及び 6は、 入力サーモメータコードが異常であり、 エンコーダ出力と して 3つの候補が考えられる場合である。 このときの 「距離」 は 2となる。 例え ばケース 3では、 サーモメ一タコードのビット 2とビット 3とが異常なパターン を構成している場合である。 この入力が正常なサーモメータコードとなるために は、 サーモメータコードのビット 2とビット 3とは [1, 0] ではなく、 [1, 1] 又は [0, 1]力、、 [0, 0] であるべきだと考えられる。 この時、候補として挙げ られるエンコーダの出力値はそれぞれ 3、 2、 1である。
従って、 ケース 3のサーモメータコードが入力された場合、 エンコーダの出力 値と全ての取り得る出力値との距離を平均的に最小にするためには、 取り得るェ ンコーダの出力値 3、 2、 1の中 直として、 エンコーダの出力値を 2とするの が好ましい。 ケース 6の:^も同様に、 エンコーダの出力値を 1とするのが好ま しい。 このようにして求められる最適なエンコーダ出力値を 「変換誤差を最小に するためにエンコーダ出力として取るべき値」 として図 1に示している。
またケース 2及ぴ 4は、 エンコーダ出力として 4パターンの候補が考えられる 場合、 すなわち 「距離」 が 3の場合である。 例えばケース 2では、 サーモメータ コードのビット 1、 ビット 2、 及びビット 3が異常なパターンを構成している場 合である。 この入力が正常なサーモメータコードとなるためには、 サーモメ.ータ コードは [1, 1， 0]ではなく、 [1， 1， 1]、 [0， 1, 1]、 [0，.0， 1]、 [0，0， 0] の何れかであるべきだと考えられる。 この時、 候補として挙げられるェンコ ーダの出力値はそれぞれ 3、 2、 1、 0である。
従って、 ケース 2のサーモメータコードが入力された場合、 エンコーダの出力 値と全ての取り得る出力値との距離を平均的に最小にするためには、 取り得るェ ンコーダの出力値 3、 2、 1、 0の中央値として、 エンコーダの出力値を 2又は 1とするのが好ましい。 ケース 4の場合も同様に、 エンコーダの出力値を 2又は 1とするのが好ましい。
図 1において 「従来例」 として示すのは、 特許文献 1に記載のエンコーダの出 力であり、 「他の従来例」として示すのは、特許文献 2乃至 4に記載のエンコーダ の出力である。図 1に示されるように、 「従来例」においては、ケースによっては 出力が不定 "X" となる場合がある。 また 「他の従来例」 においては、 ェンコ一 ダ出力が 「エンコーダ出力として取るべき値」 とは異なる場合が多い。
このように従来例のエンコーダ回路は、 全ての可能なサーモメ一タコードの組 み合せを考慮していないため、 エラーが発生した場合にエンコーダ出力の誤差を 常に最小にすることができない。
以上を鑑みて、 本発明は、 全ての可能なサーモメータコードの組み合せに対し て、 エンコーダ出力の誤差を最小にすることが可能なエンコーダ回路及ぴ AZD 変 を提供することを目的とする。
特許文献 1
特開平 7— 95089号公報
特許文献 2
特開平 8— 36466号公報
特許文献 3
特開平 11一 103253号公報
特許文献 4
特開 2000— 134103号公報 発明の開示
本発明によるエンコーダ回路は、 サーモメータコードを入力として該サーモメ ータコードにおける 1つ又は複数の "0" と "1" の境^ ί立置に対応する 1つ又 は複数のェンコ一ド値が分布する範囲の中心値をェンコ一ド値として出力するよ う論理構成されたことを特徴とする。
上記エンコーダ回路は、 正常なサーモメータコードに対しては "0" / "1" 境界の位置に対応するエンコード値を出力し、 異常なサーモメータコードの場合 には、 複数の "0" / "1"境界の位置に対応する複数のエンコード値の分布範 囲の中心値を正規のェンコ一ド値として出力するように論理構成される。従って、 全ての可能なサーモメータ入力パターンに対応でき、 如何なる入力パターンに対 しても出力が不定状態になることはなく、 ェンコ一ド出力値の誤差を常に最小に することができる。
また本発明における別の側面によれば、 エンコーダ回路は、 サーモメータコー ドにおける " 1 " (又は" 0 " )の個数をエンコード出力とすることを特徴とする。 また本発明における A/D変換器は、 複数の比較器により入力アナ口グ電位を 複数の基準電位と比較することでサーモメータコードを出力する比較器群と、 該 比較器群から出力されるサーモメータコードをエンコードする上記ェンコーダ回 路を含むことを特 i とする。 図面の簡単な説明
図 1は、 3ビットからなるサーモメータコードを従来のエンコーダ回路に入力 した場合の出力値を示す図である。
図 2は、 本発明によるェンコ一ダ回路の第 1の実施例の構成の一例を示す図で あ 。
図 3は、 図 2の第 1の実施例のエンコーダ回路について入出力の真理値表を示 す図である。
図 4は、 本発明によるエンコーダ回路の第 2の実施例の構成の一例を示す図で あ 。
図 5は、 図 4の第 2の実施例のエンコーダ回路について入出力の真理値表を示 す図である。
図 6は、 本発明による AZD変換回路の第 1の実施例を示す図である。
図 7は、 本発日 による A/D変換回路の第 2の実施例を示す図である。
図 8は、 本発明による AZD変換回路の第 3の実施例を示す図である。
図 9は、 本発明の原理に基づく補外を考慮したエンコーダ回路の真理値表を示 す図である。 発明を実施するための最良の形態
以下に、 本発明の実施例を添付の図面を用いて詳細に説明する。
本発明におけるェンコーダ回路は、 比較器群等から出力されるサーモメータコ ードの "0 " Z " 1 "境界の位置に対応するエンコード値を出力し、 且つ "0" / " 1 "境界が複数含まれている場合は、 それらの境界の位置に対応する複数の ェンコ一ド値の分布範囲の中心値を正規のェンコ一ド値とするように設計された 論理回路である。
本発明におけるェンコーダ回路は、 全ての可能なサーモメータ入力パターンを 考慮して論理設計されるので、 如何なる入力パターンに対しても出力が不定状態 になることはない。 また異常なサ一モメータコードの場合には、 複数の " 0 " / " 1 "境界の位置に対応する複数のェンコ一ド値の分布範囲の中心値を正規のェ ンコード値とするので、 ェンコ一ド出力値の誤差を最小にすることができる。 図 2は、 本発明によるエンコーダ回路の第 1の実施例の構成の一例を示す図で ある。
図 2のエンコーダ回路 1 0は、 3ビットのサーモメータコードをバイナリ値に 変換して出力する回路である。 説明の便宜上、 入力サーモメータコードが 3ビッ トである場合について示すが、 本発明は入力サーモメータコードのビット数につ いて限定されるものではなく、 複数のビットからなるサーモメータコードであれ ば、 何ビットから構成されてもよい。
図 2のエンコーダ回路 1 0は、 E XNOR (E X OR回路の出力反転） 回路 1 1、 AND回路 1 2及ぴ 1 3、 NO R回路 1 4、 O R回路 1 5及ぴ 1 6、 及ぴィ ンバータ 1 7を含む。 入力信号 THM 1〜THM 3は、 入力サーモメータコード のビット 1〜ビット 3に対応する。 出力 D O及び D 1は、 サーモメータコードを バイナリコードに変換したエンコーダ出力である。
図 2に示される複数の論理ゲートによって、 1つ又は複数の " 0 " Z " 1 "境 界について対応するェンコ一ド値の分布範囲の中心値を正規のェンコ一ド値とし て出力する論理回路が実現されている。 なお図 2のエンコーダ回路 1 0において は、 中心値が 2つある場合には、 大きい方の中心値を出力するよう構成されてい る。 これは大きい方の中心値である必要はなく、 小さい方の中心値を出力するよ うに構成してもよい。 大きい方又は小さい方の何れ力一方が他方より好ましい理 由はない。
図 3は、 図 2の第 1の実施例のエンコーダ回路 1 0について入出力の真理値表 を示す図である。 図 3の真理値表には、 入力サ一モメータコードを構成する 3ビットについて、 8つの全ての "0" / "1" の組み合せを示し、 その 8つの組み合せについて図
2のエンコーダ回路 10の出力を示している。また図 1の場合と同様に、 「変換誤 差を最小にするためにエンコーダ出力として取るべき値」 を示し、 この値とェン コーダ回路 10の出力値との差を 「サーモメータ Zバイナリ変換誤差」 として示 している。
例えばケース 3の場合、 " 0" / " 1 "の境界は、 ビット 1の位置及ぴビット 3 の位置に存在する。 それら 2つの "0" / "1"境界の位置に対応する 2つのェ ンコーダ出力は、 1及ぴ 3である。 従って、 これら 2つのエンコーダ出力の分布 範囲 [1— 3] の中心値として、 エンコーダ回路 10の出力は 2となる。
またケース 2の場合については、 "0" Z " 1 "の境界は、 ビット 0の位置及ぴ ビット 3の位置に存在する。 ここで、 ビット 0の位置が境界であるとの判断は、 "0" であるビット 1の下にある仮想的なビット 0が "1" であるとの考えによ る。 これにより、 全てゼロのパターン [0， 0， 0] の時にビット 0の位置を境 界とすることと整合が取れる。 またビット 3の位置が境界であるとの判断は、 "1" であるビット 3の上にある仮想的なビット 4が "0" であるとの考えによ る。 これにより、 全て "1" のパターン [1， 1， 1] の時にビット 3の位置を 境界とすることと整合が取れる。 上記 2つの "0" / "1"境界の位置に対応す る 2つのエンコーダ出力は、 0及ぴ 3である。 これら 2つのエンコーダ出力の分 布範囲 [0— 3] の中心値は 1又は 2であるが、 本例では大きい方の中心値を選 択してエンコーダ回路 10の出力を 2とする。
またケース 4の場合については、 " 0 " / " 1 "の境界は、 ビット 0の位置及ぴ ビット 3の位置に存在する。 それら 2つの "0" Z "1"境界の位置に対応する 2つのエンコーダ出力は、 0及ぴ 3である。 従って、 これら 2つのエンコーダ出 力の分布範囲 [0— 3] の中心値は 1又は 2である力 本例では大きい方の中心 値を選択してェンコーダ回路 10の出力を 2とする。
このように第 1の実施例においては、 1つ又は複数の "0" Z " 1 "境界につ いて対応するェンコ一ド値の分布範囲の中心値を正規のェンコード値として出力 する論理回路を単純な構成で実現している。 このエンコーダ回路は、 従来の回路 構成ではサーモメータ/バイナリ変換誤差 （エンコーダ出力誤差） が大きかった 場合においても、 誤差を最小限に抑えることが可能である。
図 4は、 本発明によるエンコーダ回路の第 2の実施例の構成の一例を示す図で ある。 説明の便宜上、 入力サーモメータコードが 3ビットである場合について示 す力 複数のビットからなるサーモメータコードであれば、 何ビットから構成さ れてもよい。
図 4のエンコーダ回路 1 OAは、 NOR回路 21及び 22、 EXNOR (EX OR回路の出力反転） 回路 23及ぴ 24.、 AND回路 25、 OR回路 26、 及び インバータ 27を含む。 これらの論理ゲートによって、 1つ又は複数の "0" / " 1 "境界について対応するェンコ一ド値の分布範囲の中心値を正規のェンコ一 ド値として出力する論理回路が実現されている。
図 5は、 図 4の第 2の実施例のエンコーダ回路 1 OAについて入出力の真理値 表を示す図である。
図 5の真理値表には、 サーモメータコードの "1" の個数をカウントした値を 記載している。 図 5から分かるように、 サーモメータコードの "1" の個数は、 「変換誤差を最小にするためにエンコーダ出力として取るべき値」 の条件を満足 している。 図 4のエンコーダ回路 1 OAは、 サーモメータコードの "1" の個数 を出力するように論理設計されており、 これにより 1つ又は複数の "0" / "1 " 境界について対応するェンコ一ド値の分布範囲の中心値を正規のェンコ一ド値と して出力する論理回路を実現している。
なおサーモメータコードの "1" の個数が分布範囲の中心値と一致するのは、 サーモメータコードが 3ビットの^に特有の現象であり、 4ビット以上の には当てはまらない。 しかし "1" の個数をカウントすることは、 サーモメータ コードの "0"と "1"をそれぞれ左右に固まるように移動させることによって、 仮想的に "0" / "1"境界を 1つに定めていることを意味している。 サーモメ ータコードが 4ビット以上の場合であっても、 " 1 "の個数を力ゥントすることで 境界を 1つに定めることにより、 ェンコ一ド値を 1つの出力値として決定させる ことができる。
このように第 2の実施例においては、 サーモメータコードの "1" の個数を出 力とする論理回路を単純な構成で実現している。 このエンコーダ回路は、 従来の 回路構成ではサーモメータ/パイナリ変換誤差 (エンコーダ出力誤差) が大きか つた場合においても、 誤差を最小限に抑えることができる。
図 6は、 本発明による A/D変換回路の第 1の実施例を示す図である。
図 6の A/D変換回路 3 0は、 エンコーダ回路 1 0と比較器群 3 1を含む。 ェ ンコーダ回路 1 0は図 2に示されるが、 代わりに図 4に示されるエンコーダ回路 1 O Aを用いてもよい。 比較器群 3 1は、 比較器 4 1乃至 4 3を含む。 比較器 4 1乃至 4 3は、 入力アナ口グ電位 V I Nを受け取ると共に、 それぞれ対応する基 準電位 VR F 1乃至 VR F 3を受け取る。 各比較器 4 1乃至 4 3は、 入力アナ口 グ電位 V I Nを対応する基準電位と比較して、 その比較結果をサーモメータコー ド THM 1乃至 THM 3として出力する。
エンコーダ回路 1 0は、 比較器群 3 1から供給されるサーモメータコード TH M 1乃至 THM 3をェンコ一ドして、 バイナリコード D 0及ぴ D 1として出力す る。 この際、 エンコーダ回路 1 0は、 1つ又は複数の " 0 " / " 1 "境界につい て対応するェンコード値の分布範囲の中心値を正規のェンコード値として出力す るよう構成されており、 異常なサーモメ一タコード出力ェンコ一ド値の誤差を最 小限に抑えることが可能である。 即ち、 比較器 4 1乃至 4 3のオフセットゃノィ ズによる信号揺らぎ等、 サーモメータコードに異常が発生する要因があつたとし ても、 誤差を最小限にするように AZD変換結果を得ることができる。
図 7は、 本発明による A/D変換回路の第 2の実施例を示す図である。
図 7の A/D変換回路 5 0は、 サンプル 'ホールド回路 5 1及ぴ 5 9、 スイツ チ回路 5 2、 補間回路 5 3、 スィッチ制御回路 5 4、 比較器群 5 5、 エンコーダ 回路 5 6、 比較器群 5 7、 及びエンコーダ回路 5 8を含む。 サンプル'ホールド 回路 5 1は、 入力電圧を所定のタイミングでサンプノレしその後ホールドする個々 のサンプル'ホールド回路 6 1乃至 6 3を含む。スィツチ回路 5 2は、スィツチ制 御回路 5 4により制御されるスィツチ 6 4乃至 6 7を含む。 補間回路 5 3は、 ス イッチ回路 5 2により選択されたサンプル電圧を増幅するための差動増幅器 6 8 及ぴ 6 9、 及ぴ同電圧を捕間するための抵抗ラダーを含む。
比較器群 5 5及び 5 7は比較器群 3 1と同一の構成でよく、エンコーダ回路 5 6及び 5 8はエンコーダ回路 1 0又は 1 O Aと同一の構成でよレ、。 比較器群 5 5 及ぴエンコーダ回路 5 6からなる A/D変換部分が、 入力アナログ電位 V I Nを A/D変換した結果の上位 2ビット D O 1及ぴ D O 2を出力し、 比較器群 5 7及 ぴエンコーダ回路 5 8からなる AZD変換部分が、 AZD変換結果の下位 2ビッ ト D O 3及ぴ D 0 4を出力する。
まずサンプル ·ホールド回路 5 1が、 基準電位 V R F 1乃至 V R F 3と入力ァ ナ口グ電位 V I Nとをサンプルして保持する。 保持された基準電位 V R F 1乃至 V R F 3と入力アナ口グ電位 V I Nとの大小を比較器群 5 5により比較し、 エラ 一訂正可能な本発明のエンコーダ回路 5 6を用いて上位のバイナリ信号 D O 1及 ぴ D O 2を得る。
このバイナリ信号 D O 1及ぴ D O 2に応答して、 スィツチ制御回路 5 4がスィ ツチ回路 5 2のスィツチ群を制御する。 比較器群 5 5からスィツチ制御回路 5 4 への制御信号が生成される間、 サンプル ·ホールド回路 5 9はサンプル ·ホール ド回路 5 1のホールド電圧をサンプルする。 スィツチ制御回路 5 4の信号が出力 されるタイミングで、 サンプル ·ホールド回路 5 9がホールド «]£を出力するよ うに構成することによって、 " 0 " / " 1 "境界に対応する 2糸且のアナ口グ信号が サンプル ·ホールド回路 5 1から捕間回路 5 3に伝達される。 例えば、 V R F 1 と VR F 2の間に V I N力 S位置する場合には、 VR F 1と V I Nを差動増幅器 6 8に接続するようにスィッチ 6 4及び 6 5が制御されると共に、 VR F 2と V I Nを差動増幅器 6 9に接続するようにスィツチ 6 6及び 6 7が制御される。 捕間回路 5 3は、 選択された 2組のアナログ信号を増幅した後に、 4等分に分 圧する。 上記例のように、 下位 2ビット （4階調） を得る場合には、 VR F 1と V R F 2の間を 4等分する。 分圧された電圧は、 比較器群 5 7に供給されて、 比 較動作が実行される。 この比較結果を示すサーモメータコードを、 エラー訂正可 能な本発明のエンコーダ回路 5 8を用いてェンコ一ドすることで、 下位のバイナ リ信号 D O 3及ぴ D O 4を得る。
図 8は、 本発明による AZD変換回路の第 3の実施例を示す図である。 図 8に おいて、図 7と同一の構成要素は同一の番号により参照し、その説明は省略する。 図 8の A/D変換回路 7 0は、 サンプ /レ ·ホールド回路 7 1及び 7 7、 スイツ チ回路 7 2、 補間 ·補外回路 7 3、 スィツチ制御回路 7 4、 比較器群 5 5、 ェン コーダ回路 5 6、 比較器群 7 5、 及ぴエンコーダ回路 7 6を含む。 サンプル ·ホ ールド回路 7 1は、 入力電圧を所定のタイミングでサンプルしその後ホールドす る個々のサンプル 'ホールド回路 8 1乃至 8 5を含む。スィッチ回路 7 2は、スィ ツチ制御回路 7 4により制御されるスィツチ 9 1乃至 9 8を含む。 補間回路 7 3 は、 スィツチ回路 7 2により選択されたサンプル電圧を増幅するための差動増幅 器 1 0 1乃至 1 0 4、 及び同電圧を補間 ·補外するための抵抗ラダーを含む。 各 差動増幅器の出力間を 4 Rの抵抗で分圧した構成となっている。
図 8の A/D変換回路 7 0がバイナリコードを生成するための各回路の動作は、 図 7の A/D変換回路 5 0の各回路の動作と基本的な部分については同様である。 但し第 8の A/D変換回路 7 0においては、 異常なサーモメータコードが生成さ れ誤つた上位ビット D O 1及び D O 2が生成された場合であつても、 正しいェン コード出力が得られるように構成されている。 この目的のために、 補間 ·捕外回 路 7 3には捕外機能が設けられ、 またエンコーダ回路 7 6は補外を考慮した構成 となっている。
以下の説明において、 VR F 1 < V I N < VR F 2であり、 且つ VR F 2 の近傍に V I Nがある状態であるとする。 この場合、 サンプル ·ホールド回路 7 1の出力電圧の正負、 及び比較器群 5 5の比較結果は、
(Vs4, Vs3, Vs2, Vsl, VsO) （一，一，―，十， +)
(Vcl3，Vcl2，Vcll) = (—，一， +)
となる。 従って、 比較器群 5 5の出力サーモメータコードは 0 0 1となる。 この 場合、 ェンコーダ回路 5 6のェンコ一ド出力は 1 0進数で表現すれば 1となり、 2進数 (D O 1 , D 0 2 ) で表現すれば 0 1である。
このエンコーダ回路 5 6の出力に基づいて、 スィツチ制御回路 7 4がスィツチ 回路 7 2を制御し、 補間 ·捕外回路 7 3への入力は以下のようになる。
(Vi4, Vi3, Vi2, Vil) = (Vs3, Vs2s Vsl, VsO) = (—,—，+，+)
このように、 正常動作の場合に中央にある 2つの差動増幅器 1 0 2及ぴ 1 0 3の 入力 Vi2及ぴ Vi3が、 プラスマイナスの境界に一致するように、 スィッチ制御回 路 7 4によりスィッチ回路 7 2が制御される。 この例の^^、 VRF 2と VRF 1との間で VRF 2の近傍に V I Nがあると 仮定しているので、
(Vc24, Vc23, Vc22, Vc21， Vc20) = (一， +, +, +, +)
となる。
図 9は、 本発明の原理に基づく捕外を考慮したエンコーダ回路 76の真理値表 を示す図である。 図 9を参照して、 上記の例の場合はケース 2に対応し、 ェンコ ーダ回路 76の出力は 10進数で表現すれば 3であり、 2進数で表現すれば 01 1となる。
従って、 多段型 A/D変 »70の出力としては、 0100 + 0011 = 01 11を得る。
以上の説明は、サーモメータコードが正常に得られた場合に対応する。以下に、 サーモメータコードが以上であった場合を説明する。
上記同様に、 サンプル 'ホールド回路 71の出力電圧の正負、 及ぴ比較器群 5 5の比較結果は、
(Vs4, Vs3, Vs2， Vsl, VsO) = (一， -,―,十， +)
(Vcl3, Vcl2, Veil) = (―, -, +)
であるが、 比較器群 55の出力サーモメータコードが 001でなく 101となつ た場合を想定する。 図 3の真理値表から分かるように、 エンコーダ回路 56のェ ンコード出力は 10進数で表現すれば 2となり、 2進数 (DOl, D02) で表 現すれば 10である。
このエンコーダ回路 56の出力に基づいて、 スィツチ制御回路 74がスィツチ 回路 72を制御し、 補間 ·捕外回路 73への入力は以下のようになる。
(Vi4, Vi3, Vi2,Vil) = (Vs4, Vs3, Vs2, Vsl) = (—, _，一，+)
即ち、 2進数 10に基づいてスィッチ制御したために、前述の正常動作時（2進数 01のバイナリコードの場合）よりも、 1つ上位に位置する 4つの電位が接続され ることになる。
この場合、 Vi3及ぴ Vi2が共に "一，，であるので、
(Vc24， Vc23, Vc22, Vc21, Vc20) = (一，一，一，一，一）
となる。 図 9を参照して、 上記の例の^はケース 10に対応し、 エンコーダ回 路 76の出力は 10進数で表現すれば "一 1 " であり、 2進数で表現すれば 11 1 (捕数表現で一 1) となる。
従って、 多段型 AZD変 ¾晉 70の出力としては 0100— 0001 = 011 1を得ることができる。 このように、 異常なサ一モメータコードが生成された場 合であっても、 多段型 A/D変 »70においては、 捕外機能によって誤差を捕 正することができる。 ± 1捕正することができる捕外回路を用いてエラー補正が できるのは、 サーモメータ Zバイナリ変換誤差を最小 （±1以内） にする本努明 によるエンコーダ回路を用いているためである。
以上、 本発明を実施例に基づいて説明したが、 本発明は上記実施例に限定され るものではなく、 特許請求の範囲に記載の範囲内で様々な変形が可能である。

Claims

請 求 の 範 囲
1 . サーモメータコードを入力として該サーモメータコードにおける 1つ又は複 数の " 0 " と " 1 " の境界位置に対応する 1つ又は複数のェンコ一ド値が分布す る範囲の中心値をェンコ一ド値として出力するよう論理構成されたことを特徴と するエンコーダ回路。
2. 該中心値が 2つ存在する場合には大きい方の中心値又は小さい方の中心値の 何れか一方をェンコ一ド値として出力するよう論理構成されたことを特徴とする 請求項 1記載のェンコーダ回路。
3 . 複数の比較器により入力アナ口グ電位を複数の基準電位と比較することでサ ーモメータコードを出力する比較器群と、
該比較器群から出力される該サーモメータコードにおける 1つ又は複数の" 0 " と " 1 " の境界位置に対応する 1つ又は複数のェンコ一ド値が分布する範囲の中 心値をェンコ一ド値として出力するよう論理構成されたエンコーダ回路 を含むことを特徴とする A/D変換回路。
4 . 入力アナログ電位と複数の基準電位をサンプルして保持するサンプル ·ホー ルド回路と、
該サンプル 'ホールド回路の出力に基づいて、 複数の比較器により該入力アナ 口グ電位を該複数の基準電位と比較することでサーモメータコードを出力する第 1の比較器群と、
該第 1の比較器群から出力される該サーモメータコードにおける 1つ又は複数 の " 0 " と " 1 " の境界位置に対応する 1つ又は複数のェンコ一ド値が分布する 範囲の中心値をェンコ一ド値として出力するよう論理構成された第 1のェンコ一 ダ回路と、
該サンプル ·ホールド回路の出力を選択するスィツチ回路と、
該第 1のエンコーダ回路の出力により該スィツチ回路を制御するスィツチ制御 回路と、
該スィツチ回路により選択された該サンプル ·ホールド回路の出力間の電圧を 補間する捕間回路と、
該補間回路の出力に基づいてサーモメータコードを出力する第 2の比較器群と、 該第 2の比較器群から出力される該サーモメータコードにおける 1つ又は複数 の " 0 " と " 1 " の境 立置に対応する 1つ又は複数のエンコード値が分布する 範囲の中心値をェンコ一ド値として出力するよう論理構成された第 2のェンコ一 ダ回路
を含むことを特徴とする A/D変換回路。
5 . 該補間回路は補外機能を備え、 該第 2のエンコーダ回路は補外値に対応する エンコード値を出力するよう論理構成されることを特徴とする請求項 4記載の A ,D変換回路。
6 . サーモメータコードを入力として該サーモメータコードにおける " 0 "の個 数及び " 1 " の個数の何れか一方をェンコ"ド値として出力するよう論理構成さ れたことを特徴とするェンコーダ回路。
7. 複数の比較器により入力アナログ電位を複数の基準電位と比較することでサ ーモメータコードを出力する比較器群と、
該比較器群から出力される該サーモメータコードにおける " 0 " の個数及ぴ " 1 " の個数の何れ力一方をェンコ一ド値として出力するよう論理構成されたェ ンコーダ回路
を含むことを特徴とする AZD変換回路。
8. 入力アナログ電位と複数の基準電位をサンプルして保持するサンプル ·ホー ゾレド回路と、
該サンプル-ホールド回路の出力に基づいて、 複数の比較器により該入力アナ 口グ電位を該複数の基準電位と比較することでサーモメ一タコードを出力する第 1の比較器群と、
該第 1の比較器群から出力される該サーモメータコードにおける " 0 "の個数 及び " 1 " の個数の何れ力 "方をェンコ一ド値として出力するよう論理構成され た第 1のエンコーダ回路と、
該サンプル ·ホールド回路の出力を選択するスィツチ回路と、
該第 1のエンコーダ回路の出力により該スィツチ回路を制御するスィツチ制御 回路と、
該スィツチ回路により選択された該サンプル ·ホールド回路の出力間の電圧を 補間する補間回路と、
該補間回路の出力に基づいてサーモメータコードを出力する第 2の比較器群と、 該第 2の比較器群から出力される該サーモメータコードにおける " 1 "の個数 をェンコ一ド値として出力するよう論理構成された第 2のエンコーダ回路 を含むことを特徴とする A/D変換回路。
9. 該捕間回路は捕外機能を備え、 該第 2のエンコーダ回路は補外値に対応する ェンコ一ド値を出力するよう論理構成されることを特徴とする請求項 8記載の A ZD変換回路。
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