ITMI20012795A1 - Circuito di codifica binaria - Google Patents

Description

Descrizione

La presente invenzione si riferisce ad un circuito di codifica binaria per la conversione di una pluralità di segnali binari d'ingresso in un codice binario d'uscita.

Secondo la tecnica nota, tali circuiti di codifica sono realizzati mediante reti combinatorie che forniscono segnali d'uscita, costituenti il codice d'uscita, in funzione dei livelli logici assunti dai segnali binari simultaneamente presenti all'ingresso.

In generale, una rete combinatoria è implementata circuitalmente mediante porte logiche (NOT, AND, OR ecc.) e la progettazione dell'architettura della rete è ottenibile a partire da tabelle-codice (oppure da mappe di Karnaugh) che esprimono il legame ingressouscita del circuito di codifica desiderato.

Tuttavia, queste tecniche di progettazione convenzionali non consentono di ottenere reti combinatorie e, in particolare, circuiti di codifica che impieghino un numero minimo di porte logiche e che presentino una architettura non complessa.

La minimizzazione del numero di porte logiche e la complessità dell 'architettura della rete combinatoria di codifica è particolarmente critica nella realizzazione della rete stessa con circuiti integrati a semiconduttore. A tal proposito, si osservi ad esempio che nel caso di utilizzo di una tecnologia CMOS (Compìementary Metal-Oxide Semiconductor) una singola porta logica NAND è realizzata mediante due transistori P-MOS e due transistori N-MOS.

Inoltre, si noti che i convenzionali circuiti di codifica consentono l'asserzione (o attivazione) di una singola linea d'ingresso per volta, ossia, in ogni specifica condizione operativa deve essere asserita una sola linea d'ingresso. Ad esempio, un circuito di decodifica (che ha una struttura duale a quella di un circuito di codifica) impiegato per l'elaborazione di codici d'indirizzo di riga di matrici di celle di memoria in tecnologia FAMOS (Floating-gate Avalanche MOS), consente l'asserzione solo di una singola linea d'uscita, una word-line della matrice di memoria, in ogni specifica condizione operativa. Inoltre, secondo la tecnica nota questa limitazione è superabile solo realizzando circuiti di codifica con priorità, per i quali i segnali d'ingresso non hanno lo stesso peso nella successiva elaborazione di codifica.

È stato osservato che possono presentarsi delle applicazioni dei circuiti di codifica per le quali la possibilità di attivazione di una singola linea d'uscita in ogni specifica condizione operativa oppure la necessità di introdurre una priorità fra gli ingressi, offerta dai circuiti convenzionali, costituisce una limitazione non accettabile.

Scopo della presente invenzione è quello di proporre un circuito di codifica che consenta di superare le limitazioni e gli svantaggi sopra descritti con riferimento alla tecnica nota.

Lo scopo della presente invenzione è raggiunto con un circuito di codifica come definito nelle annesse rivendicazioni.

Ulteriori caratteristiche ed i vantaggi della presente invenzione risulteranno dalla descrizione di seguito riportata di forme di realizzazione preferite, date a titolo indicativo e non limitativo, con riferimento alle figure allegate, in cui:

- la figura 1 rappresenta schematicamente un esempio di un primo circuito di codifica realizzato in accordo con l'invenzione;

- la figura 2 rappresenta schematicamente un esempio di un secondo circuito di codifica realizzato in accordo con l'invenzione;

- la figura 3 mostra una tabella-codice relativa al circuito di codifica di figura 3.

La figura 1 mostra un esempio particolare di un circuito di codifica 1 realizzato in accordo con l'invenzione. Il circuito di codifica consente di convertire un primo segnale binario d'ingresso RO e un secondo segnale binario d'ingresso RI in un codice binario reso disponibile mediante segnali binari d'uscita presenti su una prima linea d'uscita codice Digit-0 e su una seconda linea d'uscita codice Digit-1.

Da un punto di vista architetturale, il circuito di codifica 1 ha una struttura a moduli che si sviluppa, nel caso particolare della figura, su due livelli tra loro collegati.

Il circuito di codifica 1 comprende un primo circuito di selezione SC-1 (o circuito di primo livello) tale da ricevere in ingresso il primo segnale binario RO e un secondo circuito di selezione SC-2 (o circuito di secondo livello) tale da ricevere in ingresso il secondo segnale binario RI.

Inoltre, in figura 1 sono rappresentati terminali di alimentazione Vdd e terminali di terra o massa GR. Ad esempio, il terminale di alimentazione Vdd fornisce un segnale in tensione a cui si associa un livello logico alto (bit 1) e il terminale di terra GR fornisce un segnale di tensione a cui si associa un livello logico basso (bit 0). Questi segnali di tensione hanno la funzione di segnali di riferimento a partire dai quali sono ottenuti i segnali d'uscita presenti sulle linee Digit-0 e Digit-1 .

Il primo circuito di selezione SC-1 comprende una prima linea di controllo o comando LC1-1 destinata a recare il primo segnale binario R0 e una seconda linea di controllo LC1-2 destinata a recare un segnale negato del segnale R0, ottenuto con una porta NOT, NT, realizzata, ad esempio, in tecnologia CMOS. Tale primo circuito di selezione SC-1 è provvisto di una prima linea d'uscita L-l e di una seconda linea d'uscita L-2. Nell'esempio particolare della figura 1, la prima e la seconda linea d'uscita L-l e L-2 sono rispettivamente rappresentate da due linee conduttive cortocircuitate.

Inoltre, il primo circuito di selezione SC-1 è provvisto di primo gruppo di transistori di primo livello, indicato complessivamente con Tl e di un secondo gruppo di transistori di primo livello, indicato complessivamente con Q1.

Il primo gruppo di transistori Tl include un primo transistore di primo livello Tl-1 e di un secondo transistore di primo livello Tl-2. Vantaggiosamente, tali transistori Tl-1 e Tl-2 sono MOSFET e, preferibilmente, sono à canale N.

II primo transistore di primo livello Tl-1 ha il rispettivo terminale di gate collegato alla prima lìnea di controllo LC1-1 e presenta un rispettivo terminale d'ingresso (ad esempio, il terminale di drain) collegato al terminale di alimentazione Vdd per ricevere il segnale di livello logico alto. Un terminale d'uscita (ad esempio, il terminale di source) del primo transistore di primo livello Tl-1 è collegato alla prima linea d'uscita L-l.

Il secondo transistore di primo livello Tl-2 ha il rispettivo terminale di gate collegato alla prima linea di controllo LC1-1 e presenta un rispettivo terminale d'ingresso (ad esempio, il terminale di source) collegato al terminale di terra GR per ricevere il segnale di livello logico basso. Un terminale d'uscita (ad esempio, il terminale di drain) del secondo transistore di primo livello Tl-2 è collegato alla seconda linea d'uscita L-2.

I transistori di primo livello Tl-1 e T2-2 sono attivabili/disattivabili alla/dalla conduzione in base al livello logico del primo segnale binario d'ingresso RO applicato ai loro terminali di gate. In particolare, nel caso che i transistori Tl-1 e T2-2 siano MOSFET di tipo N (più brevemente, N-MOS), essi sono attivati (disattivati) alla (dalla) conduzione con un segnale di livello logico alto (basso).

Il secondo gruppo di transistori di primo livello Q1 include un terzo transistore di primo livello Ql-1 e di un quarto transistore di primo livello Ql-2. Tali transistori Ql-1 e Ql-2 sono analoghi ai transitori Tl-1 e Tl-2 sopra descritti e, ad esempio, sono realizzati mediante transistori N-

MOS .

II terzo (quarto) transistore di primo livello Ql-1 (Ql-2) ha il rispettivo terminale di gate collegato alla seconda linea di controllo LC1-2 e presenta un rispettivo terminale d'ingresso collegato al terminale di terra GR (di alimentazione Vdd) per ricevere il segnale di livello logico basso (alto).

Un terminale d'uscita del terzo (quarto) transistore di primo livello Ql-1 (Ql-2) è collegato alla prima (secondo) linea d'uscita L-l (L-2).

I transitori di primo livello Ql-1 e Ql-2 sono attivati e disattivati alla/dalla conduzione in base al livello logico assunto dal segnale presente sulla seconda linea di controllo LC1-2.

Il primo circuito di selezione SC-1, in base al livello logico del primo segnale binario RO, e quindi a anche quello del suo negato, consente di collegare selettivamente la prima (seconda) linea d'uscita L-l (L-2) al terminale di alimentazione Vdd e al terminale di terra GR per ricevere sulla prima (seconda) linea d'uscita L-l (L-2) il segnale di livello logico basso o alto.

Si osservi che il primo circuito di selezione SC-1 è tale che quando il primo Tl-1 ed il secondo Tl-2 transistore di primo livello sono attivati alla conduzione, il terzo Ql-1 e quarto Ql-2 transistore di primo livello risultano disattivati dalla conduzione. In particolare, il primo circuito di selezione SC-1 è tale che la prima L-l e la seconda L-2 linea d'uscita presentano segnali d'uscita di livello logico invertito. Inoltre, il primo circuito di selezione SC-1 è tale che al commutare (dal bit 1 al bit 0, e viceversa) del livello logico del primo segnale binario RO, commutano i livelli logici dei segnali presenti sulle uscite L-l ed L-2.

Il secondo circuito di selezione SC-2 comprende una terza linea di controllo o comando LC2-1 destinata a recare il secondo segnale binario RI, e una quarta linea di controllo LC2-2 destinata a recare un segnale negato del segnale RI, ottenuto con la porta NOT, NT. Il secondo circuito di selezione SC-2 è collegato alla prima linea d'uscita L-l e alla seconda linea d'uscita L-2.

Inoltre, tale secondo circuito di selezione SC-2 è provvisto di una terza linea d'uscita L-3 e di una quarta linea d'uscita L-4 che, nell'esempio, di figura 1, coincidono rispettivamente con la prima linea d'uscita codice Digit-0 e la seconda linea d'uscita codice Digit-1. Al secondo circuito di selezione SC-2 sono, anche, collegate una quinta linea d'uscita L-5 e una sesta linea d'uscita L-6.

Le linee d'uscita L-3, L-5, L-4 e L-6 del secondo circuito di selezione SC—2 sono collegate rispettivamente a terminali di gate di transistori P2, PI, P4, P3, alimentati dalla tensione Vdd. Tali transitori, sono realizzati, preferibilmente mediante MOS di canale P. Tali transistori consentono di alimentare il circuito 1 in modo che siano ridotte al minimo le correnti elettriche che si instaurano nel circuito allo scopo di limitare la dissipazione di potenza.

Il secondo circuito di selezione SC-2 comprende un primo gruppo di transitori di secondo livello, indicato in figura 1 complessivamente con T2, e un secondo gruppo di transistori di secondo livello, indicato complessivamente con Q2.

Il primo gruppo di transistori di secondo livello T2 comprende un primo Τ2-Γ, un secondo T2-2, un terzo T2-3 e un quarto T2-4 transistore, ciascuno, preferibilmente, realizzato mediante un N-MOS. Tali transitori del primo gruppo di secondo livello T2 presentano i rispettivi terminali di gate collegati alla terza linea di controllo LC2-1 in modo che la loro attivazione/disattivazione alla/dalla conduzione avvenga in base al livello logico del secondo segnale binario d'ingresso RI.

Il primo transistore T2-1 del gruppo T2 ha terminali d'ingresso e uscita collegati rispettivamente alla seconda linea d'uscita L-2 e alla terza linea d'uscita L-3. Il secondo transistore T2-2 del gruppo T2 ha terminali d'ingresso e uscita collegati rispettivamente alla prima linea d'uscita L-l e alla quinta linea d'uscita L-5. Il terzo transistore T2-3 del gruppo T2 ha terminali d'ingresso e uscita collegati rispettivamente alla prima linea d'uscita L-l e alla quarta linea d'uscita L-4. Il quarto transistore T2-4 del gruppo T2 ha terminali d'ingresso e uscita collegati rispettivamente alla seconda linea d'uscita L-2 e alla sesta linea d'uscita L-6.

Il secondo gruppo di transistori di secondo livello, indicato complessivamente con Q2, comprende un primo Q2-1, un secondo Q2-2, un terzo Q2-3 e un quarto Q2-4 transistore, ciascuno, preferibilmente, realizzato mediante un N-MOS. Tali transitori del secondo gruppo di secondo livello Q2 presentano i rispettivi terminali di gate collegati alla quarta linea di controllo LC2-2 in modo che la loro attivazione/disattivazione alla/dalla conduzione avvenga in base al livello logico del secondo segnale negato del secondo segnale binario d'ingresso RI.

Il primo transistore Q2-1 del gruppo Q2 ha terminali d'ingresso e uscita rispettivamente collegati alla prima linea d'uscita L-l e alla terza linea d'uscita L-3. Il secondo transistore Q2-2 del gruppo Q2 ha terminali d'ingresso e uscita rispettivamente collegati alla seconda linea d'uscita L-2 e alla quinta linea d'uscita L-5. Il terzo transistore Q2-3 del gruppo Q2 ha terminali d'ingresso e uscita rispettivamente collegati al terminale di terra GR e alla quarta linea d'uscita L-4. Il quarto transistore Q2-4 del gruppo Q2 ha terminali d'ingresso e uscita rispettivamente collegati al terminale di alimentazione Vdd e alla sesta linea d'uscita L-6.

Il secondo circuito di selezione SC-2, in base al livello logico del secondo segnale binario RI, e quindi a quello del suo negato, consente collegamenti selettivi della terza (L-3) e quarta (L-4) linea d'uscita ad almeno uno dei terminali di riferimento (Vdd,GR) e ad almeno una di detta prima (L-l) e seconda (L2) linea d'uscita per ricevere il segnale di livello logico alto o basso.

In particolare, il secondo circuito di selezione SC-2 consente un collegamento selettivo della terza linea d'uscita (L-3) con la prima linea d'uscita (L-1) e la seconda linea d'uscita (L-2). Inoltre, la quarta linea d'uscita (L-4) è selettivamente collegabile ad uno dei terminali Vdd e GR (ad esempio, il terminale GR) e alla prima linea d'uscita (L-l).

Si osservi che il secondo circuito di selezione SC-1 è tale che quando i transistori del primo gruppo T2 sono attivati alla conduzione i transistori del secondo gruppo Q2 sono disattivati dalla conduzione, e viceversa.

Si noti che il livello logico dei segnali presenti sulle linee L-3 e L-4, e quindi il valore assunto dalle uscite codice Digit-1 e Digit-0, è funzione non solo del secondo segnale binario d'ingresso RI ma anche dei livelli logici dei segnali disponibili sulle uscite (L-l e L-2) del primo circuito di selezione SC-1.

II particolare circuito di codifica 1 mostrato in figura è tale da operare secondo la seguente tabella-codice 1, che mostra la relazione fra gli ingressi RI e RO e le uscite codice Digit-1 e Digit-0:

Sulla linea d'uscita Digit-0 è presente il bit meno significativo, mentre quello più significativo è reso disponibile sulla linea d'uscita Digit-1.

Si osservi che la codifica stabilita dalla tabella-codice 1 fornisce in uscita la parola codice 00 quando nessuno degli ingressi è asserito (o attivato) la parola codice 01 quando è asserita (o attivata) una sola linea d'ingresso (R0 o RI) e fornisce in uscita la parola codice 10 quando sono asseriti (o attivati) entrambi gli ingressi R0, RI.

Nella presente descrizione si intende con l'espressione "segnale asserito" che il segnale assume il livello logico alto (bit 1). È chiaro che gli insegnamenti della presente invenzione sono applicabili, con modifiche del circuito di figura 1 evidenti al tecnico del ramo, anche al caso che con l'espressione "segnale asserito" si intendesse che il segnale assume il livello logico basso.

Ad esempio, con ingressi R0=0 e R1=0 sono attivati alla conduzione i soli transitori del secondo gruppo Ql, inclusi nel primo circuito di selezione SC-1, e i transitori del secondo gruppo Q2, inclusi nel primo circuito di selezione SC-1.

In particolare, è attivato alla conduzione il transistore Ql-1 che fornisce sulla prima linea d'uscita L-l un segnale di livello logico basso. Il transistore Q2-1, collegato con il proprio terminale d'ingresso alla detta linea L-l, fornisce sulla terza linea d'uscita L-3 e, quindi, sulla prima linea d'uscita codice Digit-0 un segnale di, livello logico basso (bit 0).

Inoltre, è attivato alla conduzione il transistore Q2-3, collegato in ingresso al terminale di terra GR, che fornisce alla quarta linea d'uscita L-4 e, quindi, alla seconda linea d'uscita codice, il segnale di livello logico basso.

Si consideri, ora, una condizione operativa per la quale i due segnali binari d'ingresso assumono i livelli logici R0=1 e R1=0.

II circuiti di selezione SC-1 e SC-2 commutano dallo stato precedente ad un nuovo stato in cui sono effettuati collegamenti fra le rispettive uscite diversi da quelli realizzati con gli ingressi R0=0 e R1=0 .

Con il primo ingresso binario R0=1 i transitori Q1 vengono disattivati dalla conduzione e sono attivati alla conduzione i transistori Tl. In particolare, è attivato alla conduzione il transistore Tl-1 in modo che sulla prima linea di uscita L-l sia presente un segnale di livello logico alto. Inoltre, è attivato alla conduzione il transistore Tl-2 in modo che sulla seconda linea d'uscita sia reso disponibile un segnale di livello logico basso.

II secondo circuito di selezione SC-2 mediante il transistore Q2-1, collegato alla prima linea d'uscita L-l, fornisce un segnale di livello logico alto (bit 1) alla prima uscita codice Digit-0, e mediante il transistore Q2-3 fornisce un segnale di livello logico basso (bit 0) alla seconda linea d'uscita codice Digit-1.

Nel caso in cui gli ingressi binari assumano i livelli R0=1 e Rl=l, sono attivati alla conduzione i transitori dei gruppi TI e T2, mentre rispetto alla condizione precedentemente descritta (R0=1 e R1=0) vendono disattivati i transistori del gruppo Q2.

In questo caso, il primo circuito di selezione fornisce sulla prima uscita L-l un segnale di livello logico alto e sulla seconda uscita L-2 un segnale di livello logico basso. Il secondo circuito di selezione SC-2, mediante il transistore T2-1 collegato alla seconda linea d'uscita L-2, fornisce sulla prima uscita codice Digit-0 il segnale di livello logico basso. Inoltre, il secondo circuito di selezione SC-2, mediante il transistore T2-2 collegato alla prima linea d'uscita, fornisce sulla seconda uscita codice Digit-1 il segnale di livello logico alto.

Si noti che, vantaggiosamente, il circuito 1 di figura 1 è tale da operare in modo che detto codice di uscita sia indipendente dalla particolare combinazione degli ingressi simultaneamente asseriti ma dipenda solo dal numero degli ingressi simultaneamente asseriti.

Inoltre, il circuito di codifica è indipendente dall'ordine in cui tali gli ingressi sono asseriti ossia, è un codificatore senza priorità. Ad esempio, a partire da una condizione iniziale degli ingressi R0=0 e R1=0, la parola codice in uscita assumerà il valore 10 (Digit-0=0 e Digit-l=l) indipendentemente dal fatto che sia stato l'ingresso RO ad assumere il livello logico alto (bit 1) o l'ingresso RI ad assumere tale livello logico.

Inoltre, come si può dedurre dalla tabellacodice 1, si osservi che il secondo circuito di selezione SC-2 consente una commutazione del livello logico del secondo segnale binario d'uscita Digit-1 solo se detto primo segnale binario d'ingresso RO è asserito (cioè, secondo l'esempio, pari al bit 1).

Inoltre, si osservi che a differenza dei convenzionali circuiti di codifica, il circuito di codifica 1 secondo l'invenzione non è limitato ad operare con una singola linea d'ingresso attivata per ciascuna possibile condizione di funzionamento, ma prevede anche la simultanea attivazione di più di una linee d'ingresso. Infatti, il circuito di figura 1 presenta una condizione di funzionamento in cui sono attivate simultaneamente due linee che recano i segnali binari d'ingresso; nell'esempio le linee RO ed RI entrambi pari al bit 1.

Inoltre, si osservi che la struttura in accordo con l'invenzione, che prevede più circuiti di selezione fra loro collegati e cooperanti per la definizione del codice d'uscita, è notevolmente meno complessa dei circuiti di codifica convenzionali aventi la forma di reti combinatorie che utilizzano porte logiche (OR, AND ecc.).

Si consideri anche che il circuito secondo l'invenzione, che comprende un numero limitato di dispostivi (quali i transistori MOS) e che presenta una struttura modulare, può essere implementato come circuito integrato a semiconduttore in modo meno complesso e più compatto, offrendo un ingombro ridotto, rispetto ai circuiti convenzionali che utilizzano porte logiche.

Inoltre, la codifica in forma binaria effettuata dal circuito 1 fornisce segnali d'uscita adatti a successive elaborazioni digitali.

Si noti che come risulterà evidente al tecnico del ramo, in accordo con la presente invenzione possono essere progettati e realizzati circuiti di codifica che hanno un numero degli ingressi binari e delle uscite codice diverso da quello del circuito 1 di figura 1.

A tal proposito e per completezza di descrizione è mostrato schematicamente in figura 2 un circuito di codifica 2.

Il circuito di codifica 2 consente la conversione di otto segnali binari d'ingresso RO-R7 in un codice d'uscita disponibile su quattro linee d'uscita codice Digit-0 - Digit-3. L'uscita Digit-0 rende disponibile il bit meno significativo, mentre l'uscita Digit-3 rende disponibile il bit più significativo .

Il circuito di codifica 2 comprende otto circuiti di selezione SC-1 - SC-8, ciascuno dei quali è tale da ricevere il rispettivo segnale binario d'ingresso, R0-R7. Nell'esempio di figura 2, i circuiti di selezione SC-1 e SC-2 sono identici a quelli aventi i medesimi riferimenti numerici descritti dettagliatamente per il circuito 1 di figura 1.

I circuiti dei livelli superiori SC-3 - SC4 sono analoghi ai circuiti SC-1 e SC-2 e non necessitano di una descrizione dettagliata perché la loro struttura e il loro funzionamento risulta facilmente comprensibile dalla precedente descrizione e dalla figura 2.

Va notato che per un generico circuito di selezione SC-i, il livello logico delle uscite che concorrono alla formazione del codice d'uscita (e quindi anche di una qualsiasi uscita codice Digit-0 -Digit-1) è ottenuto non solo in base allo stato di selezione del circuito SC-i stesso ma anche a partire dallo stato di selezione del circuito di selezione di livello inferiore SC-i-1. Ad esempio, il livello della linea d'uscita codice Digit-1 dipenderà dal livello logico del segnale d'ingresso binario R7 (e quindi dallo stato di selezione del circuito SC-8) ma anche dai livelli logici delle linee d'uscita del circuito di selezione di livello inferiore SC-7.

Quanto detto con riferimento ai circuiti di selezione SC-1 e SC-2 del circuito di codifica 1, è valido, a meno di evidenti adattamenti, a due qualsiasi consecutivi circuiti del circuito di codifica 2 di figura 2. Ad esempio, si considerino il circuito di selezione SC-2 ed il circuito di selezione SC-3. Il ruolo svolto dai terminali di alimentazione Vdd e terra GR possono essere svolti, per il circuito SC—2, dalle uscite L-l e L-2 del circuito di selezione SC-1. Il circuito di selezione SC-2 è provvisto dell'uscita L-3 e della uscita L-5, precedentemente introdotte.

Quindi, come risulta evidente da quanto detto in precedenza e dalla figura 2, il circuito di selezione SC-2 consente, in base al livello logico del secondo segnale binario RI, di collegare selettivamente ciascuna delle linee di uscita L-3 e L-5 alle linee d'uscita L-l e L-2 per ricevere il corrispondente segnale livello logico alto o di livello logico basso.

In figura 2, sono mostrate linee d'uscita L-9 ed L-10 del circuito di selezione SC-3. Il segnale presente sull'uscita L-9 può concorrere alla definizione del segnale presente sull'uscita codice Digit-0, e il segnale presente sull'uscita L-10 può concorrere alla definizione del segnale presente sull'uscita codice Digit-1.

Come risulta evidente dalla figura 2 e da quanto detto in precedenza, il circuito di selezione SC-3, in base al livello logico del terzo segnale binario R2, consente di collegare selettivamente la linea d'uscita L-9 e la linea d'uscita L-10 ad almeno una di dette linee L-3 ed L-5, per ricevere il segnale di livello logico alto o basso.

Il circuito di codifica 2 di figura 2 comprende, vantaggiosamente, anche stadi di rigenerazione o buffer B1-B3, interposti fra alcuni circuiti di selezione per l'amplificazione dei segnali. I buffer B-l - B-3 sono vantaggiosamente impiegati quando il numero degli stadi di selezione lo richiede. Secondo, l'esempio, tali buffer B-l - B-3 sono di tipo convenzionale e comprendono transitori MOS a canale P di polarizzazione e circuiti invertitori rappresentati in figura con porte NOT.

La figura 3 mostra la tabella-codice relativa al circuito di codificai .

Nella porzione superiore della tabella di figura 3, sono mostrati in ogni colonna i valori assunti dalle uscite Digit-0 - Digit-3 in corrispondenza dei valori assunti dagli ingressi R0 - R7, mostrati nelle rispettive colonne della porzione inferiore della tabella.

Anche il circuito di codifica 2, consente di indicare con il codice d'uscita il numero espresso in binario degli ingressi simultaneamente asseriti.

Per semplicità di rappresentazione, per ogni numero degli ingressi R0-R7 simultaneamente asseriti, non sono state mostrate nella tabella di figura 3 tutte le possibili loro combinazioni ma solo alcune di esse. Ad esempio, nel caso di 2 ingressi asseriti, sono state mostrate solo le colonne CL-1 -CL-5 mentre le altre colonne relative ad altre possibili combinazioni degli ingressi sono state omesse e rappresentate con puntini e frecce.

Si noti che il codice d'uscita rappresenta il numero degli ingressi simultaneamente asseriti indipendentemente dalla combinazione assunta da tali segnali asseriti. Ad esempio, se sono asseriti i 3 ingressi R0=1, Rl=l e R2=l oppure i tre ingressi R0=5, R6=l e R7=l, in uscita si avrà comunque la parola codice 0011 (Digit-3=0, Digit-2=0,Digit-l=l, Digit-0=1, che rappresenta in binario il numero 3).

Inoltre, si noti che analogamente al circuito 1, il circuito 2 opera con configurazioni che prevedono più di un segnale d'ingresso simultaneamente asserito.

Dall'analisi della tabella di figura 3 o dall'analisi del circuito di figura 2, si nota che il circuito 2 è tale che con l'asserzione di un numero pari dei segnali d'ingresso R0-R7 si verifica la deasserzione del segnale binario d'uscita corrispondente al bit meno significativo, cioè, secondo l'esempio, il Digit-0 assume il livello logico basso (bit 0). Inoltre, con l'asserzione di un numero dispari di segnali d'ingresso R0-R7 si verifica l'asserzione del segnale binario d'uscita corrispondente al bit meno significativo, cioè, secondo l'esempio, il Digit-0 assume il livello logico alto (bit 1).

Facendo riferimento agli indici numerici indicati nelle figure, indicando con K+l l'ordine di uno dei circuiti di selezione SC-1 - SC-8, il rispettivo segnale d'ingresso avrà ordine K. Ad esempio, il circuito SC-8 riceve in ingresso il segnale binario R7.

Inoltre, si consideri il caso in cui un'uscita del circuito di selezione di ordine K+l corrisponda ad una uscita codice (Digit-N) che occupa una posizione di ordine N. Ad esempio, l'uscita del circuito SC-8 corrisponde al Digit-3 (K+l= 8, K=7 e N=3) .

Si osservi che nel circuito di codifica 2 il livello logico del segnale d'uscita di posizione N è dipendente dal livello logico di un segnale binario d'uscita di posizione N-l. Secondo l'esempio, il Digit-3 dipende dal Digit-2, o, in altre parole, è funzione del Digit-2.

Questa dipendenza è ottenuta dal collegamento del circuito di selezione di ordine K+l con un circuito di selezione di ordine (o livello) inferiore destinato a ricevere in ingresso un segnale binario d'ingresso di ordine M. Si noti che tale collegamento fra i circuiti di selezione avviene per la prima volta in corrispondenza di un determinato segnale d'ingresso .

Nel caso preso in esempio, tale collegamento avviene per la prima volta fra il circuito SC-8 e le uscite indicate con cerchi in figura 2 del circuito SC-7 (che riceve in ingresso il segnale R-6, M=6).

Si può constatare che l'ordine M del segnale binario d'ingresso del circuito con il quale avviene questo primo collegamento è legato alla posizione N del segnale binario d'uscita dalla relazione: M+1=2<N>-1 (per N>0).

Infatti, secondo l'esempio: N=3 e M+1=2<N>-1=8-1=7, e quindi M=6,ossia si tratta del segnale d'ingresso R6.

Inoltre, dall'analisi della tabella di figura 3 e del circuito di figura 2, si ricava che la commutazione di livello logico del segnale di uscita di posizione N può avvenire soltanto se il numero complessivo dei segnali binari d'ingresso asseriti è pari a 2<N>. Infatti, per N=3, 2<N>=8 e, come si conferma da quanto è mostrato dalle colonne CL della tabella di figura 3, il digit-3 è commutato da 0 a 1 solo quando tutti gli 8 ingressi sono stati asseriti (dal bit 0 al bit 1).

Inoltre, per il circuito di codifica 2 possono essere ripetuti i medesimi vantaggi in termini di compattezza sopra citati con riferimento al circuito di codifica 1.

II circuito di codifica realizzato in accordo con gli insegnamenti dell'invenzione ha applicazioni particolarmente vantaggiose. Come già detto, il circuito 1 di figura 1 può essere impiegato per generare un codice d'uscita che rappresenta il numero di segnali binari d'ingresso (RO, RI) simultaneamente attivati in particolare, secondo l'esempio, aventi livello logico alto. Tali segnali binari d'ingresso RO e RI possono essere rappresentativi di eventi che si vuole monitorare.

Ad esempio, ciascuno dei segnali binari d'ingresso RO e RI possono essere segnali ottenuti dalla comparazione (maggiore/minore) di un numero Ai memorizzato in un registro i-esimo (non mostrato) e un numero di riferimento F prefissato. Ad esempio, il segnale binario RO assumerà un livello logico alto se il numero Ai memorizzato in un corrispondente registro i-esimo è superiore (inferiore) ad un dato numero F prefissato.

Il circuito di codifica 1 potrà indicare mediante numero binario quanti sono i registri che immagazzinano un rispettivo numero Ai superiore al numero prefissato F.

Secondo un'altra applicazione, il circuito di codifica dell'invenzione può essere impiegato nell'ambito di operazioni di cancellazione o di programmazione di matrici di celle di memoria non volatili quali, ad esempio, le memorie Flash o le memorie MTP (Multiple Time Programmarle).

Ad esempio, come noto, l'operazione di cancellazione "Erase" prevede l'applicazione più impulsi di cancellazione ad un determinato settore di celle della matrice o a tutta la matrice stessa fino al raggiungimento della cancellazione completa.

Può verificarsi che la maggior parte delle celle risulti cancellata dopo un ragionevole numero di impulsi e solo un numero limitato di queste presenti difficoltà nella cancellazione e quindi necessiti di un numero di impulsi superiore. Può essere conveniente arrestare l'operazione di cancellazione rinunciando alla cancellazione di questo limitato numero di celle e al loro ulteriore utilizzo. In tal modo si evita di sottoporre l'intera matrice a stress indotti dagli impulsi di cancellazione applicati su tutta la matrice ma aventi solo lo scopo di cancellare questo numero limitato di celle. L'inutile applicazione successiva di impulsi, anche se conduce al successo della cancellazione, potrebbe aver sovracancellato alcune celle con conseguente limitazione della vita dell'intera matrice di memoria.

Come noto, in un operazione di programmazione delle celle sono applicati più impulsi a carattere crescente per imporre un livello fine di conducibilità delle celle. Può essere conveniente arrestare l'applicazione degli impulsi di programmazione dopo un opportuno numero di tentativi se le celle che necessitano di un numero di impulsi maggiore delle altre è limitato. In tal caso, si procederà alla sostituzione di queste celle.

Quindi, per i due casi esemplificativamente descritti è utile monitorare il numero degli impulsi applicati (di cancellazione o di programmazione) in modo da riconoscere quelle celle di memoria che mostrano problemi nella esecuzione della specifica operazione.

Ad esempio, in un insieme opportuno di registri associati alle celle di memoria possono essere memorizzati il numero di impulsi applicati alle celle per l'esecuzione di una specifica operazione e può essere opportuno conoscere il numero delle celle di memoria che dopo un numero prefissato di tentativi non permettono di concludere con successo l'operazione specifica eseguita. Queste funzioni di monitoraggio possono essere eseguite impiegando opportunamente il circuito di codifica in accordo con 1'invenzione .

Ovviamente ai circuiti di codifica della presente invenzione un tecnico del ramo, allo scopo di soddisfare esigenze contingenti e specifiche, potrà apportare numerose modifiche e varianti, tutte peraltro contenute nell'ambito di produzione dell'invenzione, quale definito dalle seguenti rivendicazioni .

Claims (23)

1. Rivendicazioni 1. Circuito di codifica binaria (1;2) per convertire una pluralità di segnali binari d'ingresso includente almeno un primo (RO) ed un secondo (RI) segnale binario d'ingresso in un codice d'uscita formato da una pluralità di segnali d'uscita includente almeno un primo (Digit-0) ed un secondo segnale binario d'uscita (Digit-1), detto circuito essendo provvisto di almeno due terminali per rendere disponibili segnali di livello logico alto (Vdd) e basso (GR), caratterizzato dal fatto che inoltre comprende: almeno un primo circuito di selezione (SC-1) comprendente una prima (L-l) ed una seconda (L-2) linea d'uscita ciascuna selettivamente collegabile in base al livello logico del primo segnale binario (RO) a detti terminali (Vdd, GR) per ricevere il segnale di livello logico alto o basso, almeno un secondo circuito di selezione (SC-2) comprendente una terza (L-3) ed una quarta (L-4) linea d'uscita, detto secondo circuito consentendo in base al livello logico del secondo segnale binario (RI) collegamenti selettivi di detta terza (L-3) e quarta (L-4) linea d'uscita ad almeno una di detta prima (L-l) e seconda (L-2) linea d'uscita per ricevere detto segnale di livello logico alto o basso, detto primo (Digit-0) e secondo (Digit-1) segnale binario d'uscita essendo ottenibili mediante segnali disponibili sulla terza (L-3) e quarta (L-4) linea d'uscita.
2. 2. Circuito (1) secondo la rivendicazione 1, in cui la terza linea d'uscita (L-3) del secondo circuito di selezione (SC-2) è selettivamente collegabile ad alla prima (L-l) e seconda (L-2) linea d'uscita.
3. 3. Circuito (1) secondo la rivendicazione 1, in cui detti almeno un primo (RO) ed un secondo (RI) segnale binario d'ingresso possono essere simultaneamente asseriti.
4. 4. Circuito (1) secondo la rivendicazione 3, in cui detti almeno un primo ed un secondo segnale binario d'uscita rappresentano il numero espresso in binario dei detti segnali binari d'ingresso simultaneamente asseriti .
5. 5. Circuito (1) secondo la rivendicazione 4, in cui il livello logico dei detti segnali binari d'uscita è indipendente dall'ordine di asserzione dei detti segnali binari d'ingresso.
6. 6. Circuito (1) secondo la rivendicazione 1, in cui detti primo (SC-1) e secondo (SC-2) circuito di selezione comprendono un rispettivo gruppo di transistori (T1,Q1; T2,Q2) attivabili/disattivabili alla/dalla conduzione rispettivamente in base al livello logico di detti primo (RO) e secondo (RI) segnale binario d'ingesso.
7. 7. Circuito (1) secondo la rivendicazione 1, in cui detto secondo circuito di selezione (SC-2) consente inoltre di collegare selettivamente la quarta linea d'uscita (L-4) ai detti terminali (Vdd; GR) per ricevere su detta quarta linea il segnale di livello logico alto o di livello logico basso.
8. 8. Circuito (1) secondo la rivendicazione 6, in cui detto primo (SC-1) e secondo (SC-2) circuito di selezione comprendono ciascuno un primo (T1;T2) ed un secondo (Q1;Q2) gruppo di transistori MOS collegati a detta prima lìnea (L-l) o a detta seconda (L-2) linea d'uscita, il primo gruppo di transistori MOS (T1;T2) essendo attivato alla conduzione quando il secondo gruppo di transistori MOS (Q1;Q2) è disattivato.
9. 9. Circuito (1) secondo la rivendicazione 8, in cui detto primo gruppo di transistori MOS (Tl) del primo circuito di selezione (SC-1) comprende: primi transitori di primo livello (Tl-1, Tl-2) aventi un rispettivo terminale di gate collegato ad una prima linea di controllo (LC1-1) recante il primo segnale binario d'ingresso (RO) e un rispettivo terminale d'ingresso collegato a uno di detti terminali (Vdd,GR) per ricevere il segnale di livello logico alto o basso, detti primi transistori di primo livello (Tl-1, TI-2) avendo un rispettivo terminale d'uscita collegato alla prima linea d'uscita (L-l) o alla seconda linea d'uscita (L-2).
10. 10. Circuito (1) secondo la rivendicazione 8, in cui detto secondo gruppo di transistori MOS (Ql) del primo circuito di selezione (SC-1) comprende: secondi transitori di primo livello (Ql-1, Ql-2) aventi un rispettivo terminale di gate collegato ad una seconda linea di controllo (LC1-2) recante un primo segnale negato del primo segnale binario d'ingresso (RO) e un rispettivo terminale d'ingresso collegato a uno di detti terminali (Vdd,GR) per ricevere il segnale dì riferimento di livello logico alto o basso, detti secondi transistori di primo livello (Ql-1, Ql-2) avendo un rispettivo terminale d'uscita collegato alla prima linea d'uscita (L-l) o alla seconda linea d'uscita (L-2).
11. 11. Circuito (1) secondo la rivendicazione 8, in cui detto primo gruppo di transistori MOS (T2) del secondo circuito di selezione (SC-2) comprende: primi transitori di secondo livello (T2-1 - T2-4) aventi un rispettivo terminale di gate collegato ad una terza linea di controllo (LC2-1) recante il secondo segnale binario d'ingresso (RI) e un rispettivo terminale d'ingresso collegato a detta prima linea d'uscita (L-l) o a detta seconda linea d'uscita (L-2) per ricevere il segnale di livello logico alto o basso, almeno un sottogruppo di detti primi transistori di secondo livello (T2-1, T2-3) avendo un rispettivo terminale d'uscita collegato alla terza linea d'uscita (L-3) o alla quarta linea d'uscita (L-4) del circuito (1).
12. 12. Circuito (1) secondo la rivendicazione 8, in cui detto secondo gruppo di transistori MOS (Q2) del secondo circuito di selezione (SC-2) comprende secondi transitori di secondo livello (Q2-1 - Q2-4) aventi un rispettivo terminale di gate collegato ad una quarta linea di controllo (LC2-2) recante un secondo segnale negato di del secondo segnale binario d'ingresso (RI), detti secondi transitori di secondo livello (Q2-1 - Q2-4) comprendendo: almeno un transistore (Q2-1) avente un terminale d'ingresso collegato a detta prima linea d'uscita (L-1) e un terminale d'uscita collegato a detta terza linea d'uscita (L-3), almeno un ulteriore transistore (Q2-3) avente un terminale d'ingresso collegato a uno di detti terminali (Vdd,GR) per detti segnali di riferimento e un terminale d'uscita collegato a detta quarta linea d'uscita (L-4).
13. 13. Circuito (1) secondo la rivendicazione 5, in cui detto gruppo di transistori attivabili/disattivabili alla conduzione di detti primo (SC-1) e secondo (SC-2) circuito di selezione sono MOS a canale N.
14. 14. Circuito (1) secondo la rivendicazione 12, inoltre comprendente transistori MOS (P1-P4) canale P
15. 15. Circuito (1) secondo la rivendicazione 1, in cui detto primo circuito di selezione (SC-1) è tale che per una commutazione del livello logico del primo segnale binario d'ingresso (RO) si verifica una commutazione del livello logico dei segnali presenti sulla prima (L-l) e sulla seconda (L-2) linea d'uscita .
16. 16. Circuito (1)' secondo la rivendicazione 1, in cui detto secondo circuito di selezione è tale che per una commutazione del livello logico del secondo segnale binario d'ingresso (RI) si verifica una commutazione del livello logico dei segnali presenti sulla terza (L-3) e sulla quarta (L-4) linea d'uscita.
17. 17. Circuito (1) secondo la rivendicazione 1, in cui detto primo segnale binario d'uscita (Digit-0) coincide con il bit meno significativo di detto segnale codice d'uscita, detto circuito (1) essendo tale che con l'asserzione di un numero pari di detti almeno un primo (R-0) e un secondo (R-l) segnale d'ingresso si verifica la deasserzione del primo segnale binario d'uscita (Digit-0) e tale che con l'asserzione di un numero dispari di detti almeno un primo (R-0) e un secondo (R-l) segnale d'ingresso si verifica l'asserzione del primo segnale binario d'uscita (Digit-0).
18. 18. Circuito (1) secondo la rivendicazione 17, in cui detto secondo segnale binario d'uscita (Digit-1) coincide con un bit più significativo rispetto a detto primo segnale binario d'uscita (Digit-0), detto secondo circuito di selezione (SC-2) consentendo una commutazione del livello logico del secondo segnale binario d'uscita (Digit-1) solo se detto primo segnale binario d'ingresso (RO) è asserito.
19. 19. Circuito (2) secondo la rivendicazione 1, inoltre comprendente almeno un ulteriore circuito di selezione di ordine K+l comandato da un segnale binario d'ingresso di ordine K per ricevere segnali di livello logico alto o basso, detto ulteriore circuito di selezione fornendo in uscita un segnale avente una posizione N nel codice binario d'uscita.
20. 20. Circuito (1) secondo la rivendicazione 19, detto circuito di codifica (2) essendo tale che il livello logico di detto segnale d'uscita di posizione N è dipendente dal livello logico di un segnale binario d'uscita di posizione N-l nel codice binario, detta dipendenza essendo ottenuta dal collegamento di detto ulteriore circuito di selezione con un circuito di selezione di ordine inferiore destinato a ricevere in ingresso un segnale binario d'ingresso di ordine M.
21. 21. Circuito (1) secondo la rivendicazione 20, in cui l'ordine M del detto segnale binario d'ingresso di ordine M è legato alla posizione N del segnale binario d'uscita di posizione N dalla relazione: M-1=2<N>-1.
22. 22. Circuito secondo la rivendicazione 20, in cui la commutazione di livello logico del segnale di uscita di posizione N può avvenire soltanto se il numero complessivo dei segnali binari d'ingresso asseriti è pari a 2<N>.
23. 23. Circuito (1) secondo la rivendicazione 1, inoltre comprendente almeno uno stadio di rigenerazione (B-l) interposto fra detto primo e secondo circuito di selezione.