JP2800233B2 - Ａｄ変換器 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はAD変換器（以下、「ADC」ともいう）に関
し、特に並列形AD変換器に関する。
し、特に並列形AD変換器に関する。
一般に、並列形ADCは第９図に示す如く、ｎを出力ビ
ット数とした場合、（2n−１）レベルに分圧された参照
電圧Vjのそれぞれとアナログ入力電圧VINを比較する（2
n−１）個（オーバーフローを含む場合は2n個）の比較
器11Aと、これら比較器からの出力パターンを２進化符
号に変換するエンコーダ（符号変換回路）200から成
る。また、比較器11Aは、参照電圧Vjと入力信号を比較
する比較部分111Aと排他的OR回路121から成る。
ット数とした場合、（2n−１）レベルに分圧された参照
電圧Vjのそれぞれとアナログ入力電圧VINを比較する（2
n−１）個（オーバーフローを含む場合は2n個）の比較
器11Aと、これら比較器からの出力パターンを２進化符
号に変換するエンコーダ（符号変換回路）200から成
る。また、比較器11Aは、参照電圧Vjと入力信号を比較
する比較部分111Aと排他的OR回路121から成る。
これらの比較部分111Aの出力は、参照電圧Vjが入力電
圧VINより低いところではすべて高電位（以下“1"と表
示）となり、その逆のところではすべて低電位（以下
“0"と表示）となる。隣接するレベルの参照電圧を受け
る１対の比較器の比較部分111Aの出力は、排他的OR回路
により一致性が検査される。従って、一連の比較部分11
1Aの出力が“0"から“1"に変わる位置に対応する排他的
OR回路121のみが“1"の出力を生じ、他はすべて“0"を
生じる。すなわち、この“1"出力を発生する排他的OR回
路は、入力電圧VINのレベルに対応する。この出力が対
応する２進符号の各ビット線に接続し、ワイヤードORを
とることによりエンコーダ２は構成されている。
圧VINより低いところではすべて高電位（以下“1"と表
示）となり、その逆のところではすべて低電位（以下
“0"と表示）となる。隣接するレベルの参照電圧を受け
る１対の比較器の比較部分111Aの出力は、排他的OR回路
により一致性が検査される。従って、一連の比較部分11
1Aの出力が“0"から“1"に変わる位置に対応する排他的
OR回路121のみが“1"の出力を生じ、他はすべて“0"を
生じる。すなわち、この“1"出力を発生する排他的OR回
路は、入力電圧VINのレベルに対応する。この出力が対
応する２進符号の各ビット線に接続し、ワイヤードORを
とることによりエンコーダ２は構成されている。
上述の如く構成されているADCでは、比較器11Aの比較
部分111Aにはラッチングコンパレータが使用されるが、
高速に変化する入力信号が入力したとき、入力信号が各
比較器に到達するまでの時間のずれや、ラッチングコン
パレータへのクロック信号の時間的ずれにより、本来た
だ一つの比較器の排他的OR回路の出力が“1"となるもの
が、２つ以上の排他的OR回路出力が“1"となることがあ
る。
部分111Aにはラッチングコンパレータが使用されるが、
高速に変化する入力信号が入力したとき、入力信号が各
比較器に到達するまでの時間のずれや、ラッチングコン
パレータへのクロック信号の時間的ずれにより、本来た
だ一つの比較器の排他的OR回路の出力が“1"となるもの
が、２つ以上の排他的OR回路出力が“1"となることがあ
る。
符号変換回路でORをとっているために、この場合デジ
タル出力は全く別の値となり、いわゆるビット欠けを生
じる。これは特に上位ビットの切り換わり点で大きなビ
ット欠けとなる。例えば２進化符号で“011…11"となる
ところが、これの次の値を示す比較器出力も“1"となる
と、デジタル出力は“011…11"と“100…00"のORをとっ
て“111…11"となり、フルスケールの1/2の大きな誤差
が生じることになる。
タル出力は全く別の値となり、いわゆるビット欠けを生
じる。これは特に上位ビットの切り換わり点で大きなビ
ット欠けとなる。例えば２進化符号で“011…11"となる
ところが、これの次の値を示す比較器出力も“1"となる
と、デジタル出力は“011…11"と“100…00"のORをとっ
て“111…11"となり、フルスケールの1/2の大きな誤差
が生じることになる。
この影響を避けるため、従来の装置では、例えば、松
沢等による「超高速８ビットA/D変換器」（電子通信学
会技術報告,84巻11号pp.79（1984年））に記載の如く、
上位ビットの切り換わり点を境にして比較器群のブロッ
ク分けを行い、上位ブロック中の符号変換回路出力で下
位のブロックの符号変換回路出力をゲートする方法がと
られていた。
沢等による「超高速８ビットA/D変換器」（電子通信学
会技術報告,84巻11号pp.79（1984年））に記載の如く、
上位ビットの切り換わり点を境にして比較器群のブロッ
ク分けを行い、上位ブロック中の符号変換回路出力で下
位のブロックの符号変換回路出力をゲートする方法がと
られていた。
第10図は、この従来の方法を示した図である。各ブロ
ック毎に第一の符号変換がなされ、上位ブロックの符号
変換回路出力によって下位ブロックの符号変換回路から
の出力がゲートされるようになっている。
ック毎に第一の符号変換がなされ、上位ブロックの符号
変換回路出力によって下位ブロックの符号変換回路から
の出力がゲートされるようになっている。
〔発明が解決しようとする課題〕 上記従来技術では、上位ブロック中のいくつかの比較
器の出力で作られる禁止信号によって下位ブロックの符
号変換回路出力をゲートする方法がとられていたため、
符号変換回路のビット線にゲート回路を設ける必要があ
り、また、禁止信号でゲートされるブロックの大きさ
は、チップレイアウトの都合まで決まる１つの符号変換
回路に接続される比較器の数で決まっていた。上位ブロ
ックからの禁止信号で下位ブロックからの出力をゲート
する方法では、同じブロック内でのデータの二重発生に
よるビット欠けを防止することができないため、禁止信
号によってゲートされるブロックの大きさはAD変換器の
ビット数などに応じて任意に選べることが望まれるが、
上記従来技術では、この点についての配慮がなされてお
らず、ブロックの大きさが大きい場合には、同一ブロッ
ク内でのデータの二重発生による誤りが大きくなるとい
う問題があった。
器の出力で作られる禁止信号によって下位ブロックの符
号変換回路出力をゲートする方法がとられていたため、
符号変換回路のビット線にゲート回路を設ける必要があ
り、また、禁止信号でゲートされるブロックの大きさ
は、チップレイアウトの都合まで決まる１つの符号変換
回路に接続される比較器の数で決まっていた。上位ブロ
ックからの禁止信号で下位ブロックからの出力をゲート
する方法では、同じブロック内でのデータの二重発生に
よるビット欠けを防止することができないため、禁止信
号によってゲートされるブロックの大きさはAD変換器の
ビット数などに応じて任意に選べることが望まれるが、
上記従来技術では、この点についての配慮がなされてお
らず、ブロックの大きさが大きい場合には、同一ブロッ
ク内でのデータの二重発生による誤りが大きくなるとい
う問題があった。
本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来の技術における上述の如き問題を
解消し、比較器の動作ばらつきに起因するデータの二重
発生による誤差を極力小さくし、ビット欠けの生じにく
いAD変換器を提供することにある。
とするところは、従来の技術における上述の如き問題を
解消し、比較器の動作ばらつきに起因するデータの二重
発生による誤差を極力小さくし、ビット欠けの生じにく
いAD変換器を提供することにある。
上記目的を達成するため、本発明のAD変換器は、比較
器を複数個をまとめてグループとし、各グループ内の各
比較器の出力を加算する加算手段と、この加算回路の加
算結果がある閾値を超えたかどうかでグループ出力とす
るレベル判定器と、このレベル判定器からのグループ出
力を、このグループ出力に予め対応付けられた符号に変
換することによりデジタル信号の上位ビットを求める上
位用エンコーダと、閾値を超えないグループ内の加算結
果を２進化符号に変換してデジタル信号の下位ビットを
求める下位用エンコーダとを有することを特徴とする。
器を複数個をまとめてグループとし、各グループ内の各
比較器の出力を加算する加算手段と、この加算回路の加
算結果がある閾値を超えたかどうかでグループ出力とす
るレベル判定器と、このレベル判定器からのグループ出
力を、このグループ出力に予め対応付けられた符号に変
換することによりデジタル信号の上位ビットを求める上
位用エンコーダと、閾値を超えないグループ内の加算結
果を２進化符号に変換してデジタル信号の下位ビットを
求める下位用エンコーダとを有することを特徴とする。
本発明に係るAD変換器においては、排他的OR回路によ
り比較器出力の変化点を検出するのではなく、“1"出力
の数によりデジタルデータを求めるために本質的にデー
タの二重発生が起きず、ビット欠けを防止することがで
きる。
り比較器出力の変化点を検出するのではなく、“1"出力
の数によりデジタルデータを求めるために本質的にデー
タの二重発生が起きず、ビット欠けを防止することがで
きる。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック構成図
である。第１図において、10は比較器、１は比較器群、
６は比較器からの出力を加算する加算回路、５は加算結
果があるレベルを超えているかを判定するレベル判定
器、２は上位のビットを決める上位用エンコーダ、３は
下位のビットを決定する下位用エンコーダである。各比
較器には入力信号と量子化レベルに対応した参照電圧が
入力される。ここでは、説明の都合上、４個の比較器で
１比較器群を構成するものとする。
である。第１図において、10は比較器、１は比較器群、
６は比較器からの出力を加算する加算回路、５は加算結
果があるレベルを超えているかを判定するレベル判定
器、２は上位のビットを決める上位用エンコーダ、３は
下位のビットを決定する下位用エンコーダである。各比
較器には入力信号と量子化レベルに対応した参照電圧が
入力される。ここでは、説明の都合上、４個の比較器で
１比較器群を構成するものとする。
ある入力信号が参照電圧を超える比較器の出力を“1"
とし、超えていない比較器の出力を“0"とする。今、ｊ
番目までの比較器の出力が“1"であるとする。また、こ
こでｊ＝4n＋ｉとし、ｎは群内の比較器出力がすべて
“1"である比較器群の番号、ｉ＝０〜３である。このと
き、（ｎ）番目までの比較器群からの出力の加算結果は
４となり、（ｎ＋１）番目の比較器群からの加算結果は
ｉとなる。そこで、加算結果が４以上であるかどうかを
レベル判定器５により判定する。
とし、超えていない比較器の出力を“0"とする。今、ｊ
番目までの比較器の出力が“1"であるとする。また、こ
こでｊ＝4n＋ｉとし、ｎは群内の比較器出力がすべて
“1"である比較器群の番号、ｉ＝０〜３である。このと
き、（ｎ）番目までの比較器群からの出力の加算結果は
４となり、（ｎ＋１）番目の比較器群からの加算結果は
ｉとなる。そこで、加算結果が４以上であるかどうかを
レベル判定器５により判定する。
この判定結果をエンコーダ２に入力し、入力電圧がど
の比較器群のレベルに対応するかを判定する。これによ
って上位のビットを決定できる。この結果から（ｎ＋
１）番目の比較器群からの比較器出力の加算結果のみを
２進化符号に変換するように下位ビット用エンコーダ３
を制御する。これによって、下位ビットを決定する。
の比較器群のレベルに対応するかを判定する。これによ
って上位のビットを決定できる。この結果から（ｎ＋
１）番目の比較器群からの比較器出力の加算結果のみを
２進化符号に変換するように下位ビット用エンコーダ３
を制御する。これによって、下位ビットを決定する。
第２の実施例を第２図に示す。図において、６は加算
回路、５はレベル判定器である。第１の実施例と同様
に、レベル判定器で比較器群からの比較器出力の和が４
以上であるかどうかを判定し、例えば、４以上のとき
“1"を、また３以下のとき“0"を出力する。ここで、第
１図と同様に（ｎ）番目までの比較器群からの出力の加
算結果が４以上であり、（ｎ＋１）番目で比較器群から
の出力の加算結果が３以下のｉであるとする。
回路、５はレベル判定器である。第１の実施例と同様
に、レベル判定器で比較器群からの比較器出力の和が４
以上であるかどうかを判定し、例えば、４以上のとき
“1"を、また３以下のとき“0"を出力する。ここで、第
１図と同様に（ｎ）番目までの比較器群からの出力の加
算結果が４以上であり、（ｎ＋１）番目で比較器群から
の出力の加算結果が３以下のｉであるとする。
この動作は、レベル判定器出力を排他的論理和（EX−
OR）回路25に入力し、どの比較器群まで各比較器の出力
が“1"であるかを判定する。このとき、（ｎ）番目のEX
−OR出力のみが“1"となり、このEX−OR回路出力をOR回
路から成るエンコーダ20に入力し、下位２ビットを除く
上位ビットを２進化符号に変換する。また、EX−OR回路
出力は、スイッチ回路31を制御する。
OR）回路25に入力し、どの比較器群まで各比較器の出力
が“1"であるかを判定する。このとき、（ｎ）番目のEX
−OR出力のみが“1"となり、このEX−OR回路出力をOR回
路から成るエンコーダ20に入力し、下位２ビットを除く
上位ビットを２進化符号に変換する。また、EX−OR回路
出力は、スイッチ回路31を制御する。
ここでは、（ｎ）番目のEX−OR回路出力のみが“1"で
あるため、（ｎ＋１）番目のスイッチ回路のみが閉じ、
（ｎ＋１）番目の加算回路出力が下位を決定するエンコ
ーダ回路30に接続され、２進化符号に変換される。但
し、加算回路６による加算結果が２進化符号となってい
る場合にはエンコーダ回路30は必要としない。
あるため、（ｎ＋１）番目のスイッチ回路のみが閉じ、
（ｎ＋１）番目の加算回路出力が下位を決定するエンコ
ーダ回路30に接続され、２進化符号に変換される。但
し、加算回路６による加算結果が２進化符号となってい
る場合にはエンコーダ回路30は必要としない。
第１および第２の実施例に基づいたAD変換結果につい
て、具体的例を用いて説明する。まず、第11図（ａ）
に、いくつかの場合の比較器出力パターンを示す。ここ
では、簡単のために６ビットADCを例とした。同図に示
したデジタル対応値とは、ある比較器までが出力“1"で
あり時のADCの２進化符号出力である。ここでは、正常
時には“011010"というデータを出力する場合を考え
る。
て、具体的例を用いて説明する。まず、第11図（ａ）
に、いくつかの場合の比較器出力パターンを示す。ここ
では、簡単のために６ビットADCを例とした。同図に示
したデジタル対応値とは、ある比較器までが出力“1"で
あり時のADCの２進化符号出力である。ここでは、正常
時には“011010"というデータを出力する場合を考え
る。
比較器出力パターンＡの場合は、各比較器が正常に動
作している場合であり、“011010"に対応する比較器以
下が“1"を出力し、それ以上の比較器は“0"を出力して
いる。Ｂ〜Ｄでは、隣接する比較器群内で本来“0"とな
る比較器が誤動作により“1"を出力した場合を示してい
る。Ｅは隣接する比較器群を越えた比較器の出力が“1"
となった場合である。次いで、ＦとＧは本来“1"となる
比較器が“0"を出力した場合、Ｈは本来“0"となる比較
器が“1",“1"となるべき比較器が“0"と出力した場合
を示している。
作している場合であり、“011010"に対応する比較器以
下が“1"を出力し、それ以上の比較器は“0"を出力して
いる。Ｂ〜Ｄでは、隣接する比較器群内で本来“0"とな
る比較器が誤動作により“1"を出力した場合を示してい
る。Ｅは隣接する比較器群を越えた比較器の出力が“1"
となった場合である。次いで、ＦとＧは本来“1"となる
比較器が“0"を出力した場合、Ｈは本来“0"となる比較
器が“1",“1"となるべき比較器が“0"と出力した場合
を示している。
このような比較器出力パターンに対応するADC出力を
従来のビット欠け防止を考慮していないエンコード方式
により得た場合と、本発明の第１および第２の実施例に
示した方式により得た場合についての比較を第11図
（ｂ）に示す。すなわち、従来方式では、例えば比較器
出力パターンＢに関しては、“011010"における変化点
のみならず“011100"においても変化点を検出し、従来
の技術の欄で説明したようにそれぞれの変化点でのデジ
タル対応値のORをとるので、そのデジタル出力は“0111
10"となり、その誤差は“4"となる。一方、本例では、
同じ比較器出力パターンＢに関して考えると、デジタル
対応値“010101"から“011000"までの比較器群の内の各
比較器の出力は全て“1"であるから、少なくとも“0110
00"以上の入力であることは確かであり、上位の４ビッ
ト“0110"は確定する。そして、この比較器群より１つ
上のレベルの比較器群の中では３つの比較器が“1"とな
るので、図１および図２の加算器６の出力は“3"とな
り、２進化符号で“11"となる。これを上位ビットに加
えることにより“011011"を得ることができ、その誤差
は“1"となり、従来方式に比べて小さくなる。比較器出
力パターンＣ〜Ｈに関しても同様である。
従来のビット欠け防止を考慮していないエンコード方式
により得た場合と、本発明の第１および第２の実施例に
示した方式により得た場合についての比較を第11図
（ｂ）に示す。すなわち、従来方式では、例えば比較器
出力パターンＢに関しては、“011010"における変化点
のみならず“011100"においても変化点を検出し、従来
の技術の欄で説明したようにそれぞれの変化点でのデジ
タル対応値のORをとるので、そのデジタル出力は“0111
10"となり、その誤差は“4"となる。一方、本例では、
同じ比較器出力パターンＢに関して考えると、デジタル
対応値“010101"から“011000"までの比較器群の内の各
比較器の出力は全て“1"であるから、少なくとも“0110
00"以上の入力であることは確かであり、上位の４ビッ
ト“0110"は確定する。そして、この比較器群より１つ
上のレベルの比較器群の中では３つの比較器が“1"とな
るので、図１および図２の加算器６の出力は“3"とな
り、２進化符号で“11"となる。これを上位ビットに加
えることにより“011011"を得ることができ、その誤差
は“1"となり、従来方式に比べて小さくなる。比較器出
力パターンＣ〜Ｈに関しても同様である。
このように、従来方式では30LSBを越える大きな誤差
が生じるのに対し、本発明による方式では高々３〜4LSB
の誤差に収まることが分かる。
が生じるのに対し、本発明による方式では高々３〜4LSB
の誤差に収まることが分かる。
第11図から、入力電圧より高いレベルに対応する比較
器、すなわち、本来“0"を出力すべき比較器の誤動差に
対しては、本発明による方法はそれらを無視するように
動作するため、ADCの誤差は小さくなることがわかる。
上記実施例に示したADCは、回路構成が比較的簡単であ
りビデオ信号の如く、波形として捉え、信号の精度をS/
Nで規定する性格のものについて用いるに適している。
器、すなわち、本来“0"を出力すべき比較器の誤動差に
対しては、本発明による方法はそれらを無視するように
動作するため、ADCの誤差は小さくなることがわかる。
上記実施例に示したADCは、回路構成が比較的簡単であ
りビデオ信号の如く、波形として捉え、信号の精度をS/
Nで規定する性格のものについて用いるに適している。
しかし、波形ディジタイザの如く、波形を個々のディ
ジタル値として捉える性格のものについては、上記実施
例に示したADCより、以下に示すADCの方が適性が高い。
すなわち、以下に示すADCは、上述の実施例の如く、入
力電圧より低いレベルに対応する比較器、すなわち、本
来“1"を出力すべき比較器の誤動作に対し、そこが変化
点と判断して上位ビットを決定するのではなく、これを
無視することにより、誤差の発生を防止するようにした
ものである。
ジタル値として捉える性格のものについては、上記実施
例に示したADCより、以下に示すADCの方が適性が高い。
すなわち、以下に示すADCは、上述の実施例の如く、入
力電圧より低いレベルに対応する比較器、すなわち、本
来“1"を出力すべき比較器の誤動作に対し、そこが変化
点と判断して上位ビットを決定するのではなく、これを
無視することにより、誤差の発生を防止するようにした
ものである。
第３図は、第３の実施例を示したものである。同図に
おいて、各符号は第２図のそれと対応している。本実施
例では加算回路６には同一比較器群からの比較器出力と
その上位に隣接する比較器群からの比較器出力とが加え
られる。第３図には、同一比較器群内の４個の比較器出
力とその上位にある２個の比較器出力を加算回路６に加
えた場合を示した。この図を用いて本実施例を説明す
る。尚、ここでは、正常時、（ｎ）番目の比較器群まで
の各比較器の出力が全て“1"であり、（ｎ＋１）番目の
比較器群において、“1"を出力する比較器の数が３であ
るものと仮定する。
おいて、各符号は第２図のそれと対応している。本実施
例では加算回路６には同一比較器群からの比較器出力と
その上位に隣接する比較器群からの比較器出力とが加え
られる。第３図には、同一比較器群内の４個の比較器出
力とその上位にある２個の比較器出力を加算回路６に加
えた場合を示した。この図を用いて本実施例を説明す
る。尚、ここでは、正常時、（ｎ）番目の比較器群まで
の各比較器の出力が全て“1"であり、（ｎ＋１）番目の
比較器群において、“1"を出力する比較器の数が３であ
るものと仮定する。
この正常時の場合には、（ｎ）番目の加算回路まで、
各加算回路の加算結果は６となり、（ｎ＋１）番目の加
算回路の加算結果が３となる。本例の構成では、（ｎ−
１）番目までの各比較器群においては、１つの比較器群
に、本来“1"を出力すべき比較器が誤動作して“0"を出
力した比較器が最大２つあっても、加算結果は“4"とな
る。すなわち、本来、比較器の出力が全て“1"となるべ
き比較器群に対応する加算器の加算結果は“４〜6"とな
る。この加算結果は、レベル判定器５に入力され、比較
器出力の和が４以上であるかどうかが判定される。更
に、第２の実施例と同様にレベル判定器５の出力は排他
的論理和（EX−OR）25に入力し、全比較器の出力が“1"
である比較器群からそうでない比較器群に変化する点が
検出できる。
各加算回路の加算結果は６となり、（ｎ＋１）番目の加
算回路の加算結果が３となる。本例の構成では、（ｎ−
１）番目までの各比較器群においては、１つの比較器群
に、本来“1"を出力すべき比較器が誤動作して“0"を出
力した比較器が最大２つあっても、加算結果は“4"とな
る。すなわち、本来、比較器の出力が全て“1"となるべ
き比較器群に対応する加算器の加算結果は“４〜6"とな
る。この加算結果は、レベル判定器５に入力され、比較
器出力の和が４以上であるかどうかが判定される。更
に、第２の実施例と同様にレベル判定器５の出力は排他
的論理和（EX−OR）25に入力し、全比較器の出力が“1"
である比較器群からそうでない比較器群に変化する点が
検出できる。
この出力をエンコーダ20に入力し、上位ビットを決定
する。それと同時に、（ｎ）番目のEX−OR回路の出力に
より、（ｎ＋１）番目のスイッチ回路を閉じ、（ｎ＋
１）番目の加算回路出力がエンコーダ回路30に接続さ
れ、その加算結果に応じた下位ビットを得るのは第２の
実施例と同じである。
する。それと同時に、（ｎ）番目のEX−OR回路の出力に
より、（ｎ＋１）番目のスイッチ回路を閉じ、（ｎ＋
１）番目の加算回路出力がエンコーダ回路30に接続さ
れ、その加算結果に応じた下位ビットを得るのは第２の
実施例と同じである。
この方式によれば、第11図（ａ）に示したＦ〜Ｈの比
較器出力パターンのように、本来“1"となる比較器が誤
動作しても“0"を出力しても、各加算器の加算結果は５
〜４となり、そこが比較器群の変化点と誤って判定する
ことが無くなり、ADCの交換誤差を減少できることにな
る。
較器出力パターンのように、本来“1"となる比較器が誤
動作しても“0"を出力しても、各加算器の加算結果は５
〜４となり、そこが比較器群の変化点と誤って判定する
ことが無くなり、ADCの交換誤差を減少できることにな
る。
この方式によるAD変換結果を、第11図（ａ）の比較器
出力パターンを例として調べてみる。その結果を第12図
に示す。比較器出力パターンＧを例に取ると、本方式で
は、第11図（ａ）において、“011000"までの比較器群
まで、その加算結果は“4"となり、この“0110"が上記
ビットとして求められ、その次の比較器群における加算
結果“2"の２進化歩号“10"が下位ビットとして求めら
れ、“011010"のデジタル出力が得られる。このように
本例では、本来“1"となる比較器が“0"と誤動作しても
それは無視され誤差を生じない。そのため極めて正確に
AD変換値を得ることができるようになる。
出力パターンを例として調べてみる。その結果を第12図
に示す。比較器出力パターンＧを例に取ると、本方式で
は、第11図（ａ）において、“011000"までの比較器群
まで、その加算結果は“4"となり、この“0110"が上記
ビットとして求められ、その次の比較器群における加算
結果“2"の２進化歩号“10"が下位ビットとして求めら
れ、“011010"のデジタル出力が得られる。このように
本例では、本来“1"となる比較器が“0"と誤動作しても
それは無視され誤差を生じない。そのため極めて正確に
AD変換値を得ることができるようになる。
次に、加算回路６の具体的な構成について説明する。
比較器の出力は、既にデジタル値であるから、通常のデ
ジタル加算回路で構成することができる。しかし、数段
のロジックゲートで構成するために、遅延時間や素子数
などが問題となる。そこで、比較的簡単な構成で実現で
きる加算回路を第４図に示す。
比較器の出力は、既にデジタル値であるから、通常のデ
ジタル加算回路で構成することができる。しかし、数段
のロジックゲートで構成するために、遅延時間や素子数
などが問題となる。そこで、比較的簡単な構成で実現で
きる加算回路を第４図に示す。
この回路は、前置増幅器やラッチ回路などから成る比
較器10に、電源スイッチを設けたものである。例えば、
比較器の出力が“1"のときに電流出力端子111側に電流
が流れ、同112側には流れないとする。この電流出力端
子を、第２の実施例の場合には、同一比較器群内で相互
に接続することにより、加算された電流を得ることがで
き、この端子に負荷抵抗を接続すれば、加算された電圧
を得ることができる。
較器10に、電源スイッチを設けたものである。例えば、
比較器の出力が“1"のときに電流出力端子111側に電流
が流れ、同112側には流れないとする。この電流出力端
子を、第２の実施例の場合には、同一比較器群内で相互
に接続することにより、加算された電流を得ることがで
き、この端子に負荷抵抗を接続すれば、加算された電圧
を得ることができる。
上で得られた電圧を、第５図に示す如く、閾値VTHCと
比較する。今、１比較器の電流出力をIO、負荷抵抗をR
LA電流電圧をVCCとすると、 VCC−3IO・RLA＞VTHC＞VCC−4IO・RLA となるように閾値VTHCを選んでおけば、加算した結果が
４を越えているかどうか判定できる。同図において251
は比較器であり、16は比較器10と電流加算用の電流スイ
ッチを含んだものである。
比較する。今、１比較器の電流出力をIO、負荷抵抗をR
LA電流電圧をVCCとすると、 VCC−3IO・RLA＞VTHC＞VCC−4IO・RLA となるように閾値VTHCを選んでおけば、加算した結果が
４を越えているかどうか判定できる。同図において251
は比較器であり、16は比較器10と電流加算用の電流スイ
ッチを含んだものである。
ここで、比較器251の出力が、第２図のレベル判定器
５の出力に対応する。更に、レベル判定器とEX−OR回路
で制御されるスイッチ回路により、加算結果が４から３
以下となる比較器群が選択され、この加算結果を２進化
符号に変換することで下位ビットを得る。
５の出力に対応する。更に、レベル判定器とEX−OR回路
で制御されるスイッチ回路により、加算結果が４から３
以下となる比較器群が選択され、この加算結果を２進化
符号に変換することで下位ビットを得る。
このとき、上述の負荷抵抗RLAでの電圧降下、すなわ
ち、アナログ量として得た加算結果を、アナログスイッ
チを介して２ビットのAD変換回路に入力して、下位ビッ
トを得ることができる。あるいは、各比較器群の加算結
果をまず、２ビットのAD変換回路によりデジタル値に変
換し、その結果をレベル判定器とEX−OR回路で制御され
るスイッチ回路またはゲート回路により、加算結果が４
から３以下となる比較器群の加算結果のみを選択して出
力するようにしても良い。
ち、アナログ量として得た加算結果を、アナログスイッ
チを介して２ビットのAD変換回路に入力して、下位ビッ
トを得ることができる。あるいは、各比較器群の加算結
果をまず、２ビットのAD変換回路によりデジタル値に変
換し、その結果をレベル判定器とEX−OR回路で制御され
るスイッチ回路またはゲート回路により、加算結果が４
から３以下となる比較器群の加算結果のみを選択して出
力するようにしても良い。
更に、第３の実施例に対応した加算回路およびレベル
判定回路を、第６図に示す。４個の比較器で１比較器群
を構成し、１比較器群内の全比較器と上位に隣接する２
個の比較器、合計６個の比較器出力を加算する場合を示
している。これらは各比較器群の比較器の内、２個は２
つの電流出力を持つことで実現できる。第６図において
は、１つの電流出力を持つ比較器を16a、２つの電流出
力を持つものを16bとしてある。
判定回路を、第６図に示す。４個の比較器で１比較器群
を構成し、１比較器群内の全比較器と上位に隣接する２
個の比較器、合計６個の比較器出力を加算する場合を示
している。これらは各比較器群の比較器の内、２個は２
つの電流出力を持つことで実現できる。第６図において
は、１つの電流出力を持つ比較器を16a、２つの電流出
力を持つものを16bとしてある。
レベル判定器については、第５図と同様に閾値VTHCを VCC−3IO・RLA＞VTHC＞VCC−4IO・RLA となるように選んだ比較器251実現できることは明らか
である。ここで、６個の比較器の出力電流がすべて負荷
抵抗RLAに流れたとき、その電圧降下が最大となる。こ
のときでも電流スイッチを構成するトランジスタが飽和
しないためには、１比較器の出力電流IOによる電圧降下
IO・RLAを大きく取ることができず、高々0.2V程度であ
る。このため、IOおよびRLAが変動しても上式が成り立
つように閾値VTHCを決めることが難しい場合がある。こ
の問題を解決した方式を次に示す。
である。ここで、６個の比較器の出力電流がすべて負荷
抵抗RLAに流れたとき、その電圧降下が最大となる。こ
のときでも電流スイッチを構成するトランジスタが飽和
しないためには、１比較器の出力電流IOによる電圧降下
IO・RLAを大きく取ることができず、高々0.2V程度であ
る。このため、IOおよびRLAが変動しても上式が成り立
つように閾値VTHCを決めることが難しい場合がある。こ
の問題を解決した方式を次に示す。
第７図に、加算回路とレベル判定回路の構成を示す。
図において、比較器出力が“1"のとき電流が流れる出力
端子111と、その反転出力端子112に同一の負荷抵抗を接
続し、更に、反転出力端子112側に１比較器の出力電流I
Oと等しい電流を別の電流源Iodにより流す。この時の出
力端子111と反転出力端子112の電圧は、各比較器が順に
“0"から“1"になるに従って、第８図に示すように変化
し、ちょうど“1"を出力する比較器の数が３からに変わ
るところで切り替わることになる。
図において、比較器出力が“1"のとき電流が流れる出力
端子111と、その反転出力端子112に同一の負荷抵抗を接
続し、更に、反転出力端子112側に１比較器の出力電流I
Oと等しい電流を別の電流源Iodにより流す。この時の出
力端子111と反転出力端子112の電圧は、各比較器が順に
“0"から“1"になるに従って、第８図に示すように変化
し、ちょうど“1"を出力する比較器の数が３からに変わ
るところで切り替わることになる。
従って、端子111と112の電圧を比較器251で比較する
ことにより、加算結果が４を越えているかどうか判定す
ることができる。この方式によれば、出力電流IOおよび
負荷抵抗RLAが変動しても全く問題が無くなり、安定に
レベル判定ができるようになる。
ことにより、加算結果が４を越えているかどうか判定す
ることができる。この方式によれば、出力電流IOおよび
負荷抵抗RLAが変動しても全く問題が無くなり、安定に
レベル判定ができるようになる。
第６図および第７図に示した構成例の場合も、下位ビ
ットを得る方法として、第５図の場合と同様に、加算結
果である電圧降下量をアナログスイッチで選択し、２ビ
ットAD変換器により下位ビットを得ることができる。ま
た、各比較器群の加算結果をそれぞれ２ビットAD変換器
によりデジタル値に変換し、それをスイッチあるいはゲ
ート回路により選択して、下位ビットを得ることもでき
る。
ットを得る方法として、第５図の場合と同様に、加算結
果である電圧降下量をアナログスイッチで選択し、２ビ
ットAD変換器により下位ビットを得ることができる。ま
た、各比較器群の加算結果をそれぞれ２ビットAD変換器
によりデジタル値に変換し、それをスイッチあるいはゲ
ート回路により選択して、下位ビットを得ることもでき
る。
なお、以上の説明で、２ビットAD変換器としたのは、
選択される加算結果の最大値が３であるためで、これは
比較器群を構成する比較器の数を４としたことによる。
ここでは、説明の都合上、比較器群を構成する比較器の
数を４としたが、この数は任意に選ぶことができる。但
し、2M（Ｍ＝2,3,…）に選ぶ方が２進化符号への変換が
容易となる。
選択される加算結果の最大値が３であるためで、これは
比較器群を構成する比較器の数を４としたことによる。
ここでは、説明の都合上、比較器群を構成する比較器の
数を４としたが、この数は任意に選ぶことができる。但
し、2M（Ｍ＝2,3,…）に選ぶ方が２進化符号への変換が
容易となる。
第１から第３の実施例で述べた如く、上位各比較器群
に接続されたレベル判定器出力を排他的論理和回路に入
力し、その結果から上位ビットが決定される。このと
き、一般的には、２進化符号に変換するのが処理に都合
が良いが、その他のコード（例えば、グレイコード等）
に変換しても良いことは明らかである。
に接続されたレベル判定器出力を排他的論理和回路に入
力し、その結果から上位ビットが決定される。このと
き、一般的には、２進化符号に変換するのが処理に都合
が良いが、その他のコード（例えば、グレイコード等）
に変換しても良いことは明らかである。
以上、詳細に説明した如く、本発明によれば、比較器
の動作ばらつきを起因とするデータの二重発生を防止す
ることができ、高速の入力信号に対して変換誤差を極め
て小さくすることができる。また、集積回路として実現
する場合に特別なプロセスも要求することもなく、回路
規模も従来より増大することもないため、経済的に性能
向上が図れるという効果がある。
の動作ばらつきを起因とするデータの二重発生を防止す
ることができ、高速の入力信号に対して変換誤差を極め
て小さくすることができる。また、集積回路として実現
する場合に特別なプロセスも要求することもなく、回路
規模も従来より増大することもないため、経済的に性能
向上が図れるという効果がある。
第１図、第２図および第３図はそれぞれ本発明の第１、
第２および第３の実施例を示す図、第４図は加算回路の
具体的構成を示す図、第５図は第２の実施例に対応した
具体的構成例を示す図、第６図は第３の実施例に対応し
た具体的構成例を示す図、第７図は第３の実施例に対応
した他の具体的構成例を示す図、第８図は第７図のレベ
ル判定を説明するための図、第９図は並列形ADCの構成
図、第10図は従来例を示す図、第11図，第12図は実施例
の動作の比較図である。 1:比較器群、10:比較器、2,20:上位用エンコーダ、3,3
0:下位用エンコーダ、5:レベル判定器、6:加算回路、2
5:排他的論理和回路、31:スイッチ回路、251:レベル判
定用比較器。
第２および第３の実施例を示す図、第４図は加算回路の
具体的構成を示す図、第５図は第２の実施例に対応した
具体的構成例を示す図、第６図は第３の実施例に対応し
た具体的構成例を示す図、第７図は第３の実施例に対応
した他の具体的構成例を示す図、第８図は第７図のレベ
ル判定を説明するための図、第９図は並列形ADCの構成
図、第10図は従来例を示す図、第11図，第12図は実施例
の動作の比較図である。 1:比較器群、10:比較器、2,20:上位用エンコーダ、3,3
0:下位用エンコーダ、5:レベル判定器、6:加算回路、2
5:排他的論理和回路、31:スイッチ回路、251:レベル判
定用比較器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/36 H03M 1/14
Claims (7)
- 【請求項１】入力信号と分解能に応じた各レベルの参照
番号とを比較して前記入力信号と各参照信号との大小関
係を判定する比較器を複数個、並列に接続し、各比較器
からの判定出力結果に基づき前記入力信号のデジタル信
号への変換を行うAD変換器であって、 前記比較器複数個をまとめてグループとし、各グループ
内の各比較器の出力を加算する加算手段と、 該加算手段の加算結果がある閾値を超えたかどうかでグ
ループ出力とするレベル判定手段と、 該レベル判定手段のグループ出力を該グループ出力に予
め対応付けられた符号に変換することにより前記デジタ
ル信号の上位ビットを求める手段と、 前記閾値を超えないグループ内の加算結果を２進化符号
に変換して前記デジタル信号の下位ビットを求める手段
と を有することを特徴とするAD変換器。 - 【請求項２】入力信号と分解能に応じた各レベルの参照
番号とを比較して前記入力信号と各参照信号との大小関
係を判定する複数の比較器を並列に接続し、各比較器か
らの判定出力結果に基づき前記入力信号のデジタル信号
への変換を行うAD変換器であって、 前記比較器複数個をまとめてグループとし、各グループ
内の各比較器の出力を加算する加算手段と、 該加算手段の加算結果とある閾値とを比較するレベル判
定手段と、 該レベル判定手段の判定結果が変化するグループを検出
する変化点検出手段と、 該変化点検出手段で検出した前記グループに予め対応付
けられた符号を前記デジタル信号の上位ビットとして求
める上位ビット出力手段と、 前記変化点検出手段による前記グループの検出結果に基
づき開閉され前記レベル判定手段の判定結果が変化した
グループの前記加算回路の加算結果を出力するスイッチ
手段と、 該スイッチ手段からの出力を２進化符号に変換して前記
デジタル信号の下位ビットを求める下位ビット出力手段
と 有することを特徴とするAD変換器。 - 【請求項３】請求項２に記載のAD変換器において、 前記グループのそれぞれは2M個の前記比較器からなり、
前記レベル判定手段では、１グループ内の各比較器出力
の前記加算手段による加算結果が１比較器出力の2M倍以
上かどうかを比較、判定し、前記変化点検出手段では、
隣合う前記レベル判定手段の各判定結果を排他的論理和
演算して前記加算結果の１比較器出力の2M倍から2M倍未
満への変化点を求め、前記レベル判定手段の判定結果が
変化するグループを検出することを特徴とするAD変換
器。 - 【請求項４】請求項１から請求項３のいずれかに記載の
AD変換器において、 前記１グループ内の各比較器と共に、該グループより上
位レベルの参照信号と前記入力信号との比較を行なう上
位グループ内の比較器のいくつかを前記加算手段に接続
し、前記加算手段では、接続された前記１グループ内の
各比較器の出力と前記上位グループ内の比較器の出力を
加算することを特徴とするAD変換器。 - 【請求項５】請求項１から請求項４のいずれかに記載の
AD変換器において、 前記比較器の出力を電流出力とし、前記加算手段は、各
比較器からの電流出力を加算することを特徴とするAD変
換器。 - 【請求項６】請求項１から請求項５のいずれかに記載の
AD変換器において、 前記加算手段は、加算すべき各比較器の出力によって制
御される各電流スイッチの出力端子をまとめて負荷抵抗
を介して電源に接続してなり、前記レベル判定手段は、
前記負荷抵抗の端子電圧を閾値と比較する比較器からな
ることを特徴とするAD変換器。 - 【請求項７】請求項１から請求項５のいずれかに記載の
AD変換器において、 前記加算手段は、加算すべき各比較器の出力によって制
御される各電流スイッチの正出力端子と反転出力とをそ
れぞれ個別にまとめて第1,第２の負荷抵抗を介して共通
の接続してなり、前記レベル判定手段は、前記第1,第２
の負荷抵抗のそれぞれの端子電圧を比較する比較器から
なることを特徴とするAD変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059430A JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
| US07/475,799 US4978957A (en) | 1989-03-10 | 1990-02-06 | High-speed analog-to-digital converter |
| KR1019900001677A KR900015472A (ko) | 1989-03-10 | 1990-02-12 | 고속 아날로그 디지탈 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1059430A JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02238717A JPH02238717A (ja) | 1990-09-21 |
| JP2800233B2 true JP2800233B2 (ja) | 1998-09-21 |
Family
ID=13113045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059430A Expired - Fee Related JP2800233B2 (ja) | 1989-03-10 | 1989-03-10 | Ａｄ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4978957A (ja) |
| JP (1) | JP2800233B2 (ja) |
| KR (1) | KR900015472A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192395A (en) * | 1990-10-12 | 1993-03-09 | Texas Instruments Incorporated | Method of making a digital flexure beam accelerometer |
| JPH06112827A (ja) * | 1992-09-28 | 1994-04-22 | Nec Corp | セミフラッシュ型ａ／ｄ変換器 |
| JP3122865B2 (ja) | 1992-12-09 | 2001-01-09 | 日本テキサス・インスツルメンツ株式会社 | Ａ／ｄコンバータ |
| US5459465A (en) * | 1993-10-21 | 1995-10-17 | Comlinear Corporation | Sub-ranging analog-to-digital converter |
| KR100203907B1 (ko) * | 1996-11-06 | 1999-06-15 | 김영환 | 병렬 데이타 비트 카운터 |
| DE10060159A1 (de) * | 2000-12-04 | 2002-06-13 | Infineon Technologies Ag | Analog-Digital-Wandler und Verfahren zur Wandlung eines Analogsignals in ein Digitalsignal |
| US7173551B2 (en) | 2000-12-21 | 2007-02-06 | Quellan, Inc. | Increasing data throughput in optical fiber transmission systems |
| US7149256B2 (en) | 2001-03-29 | 2006-12-12 | Quellan, Inc. | Multilevel pulse position modulation for efficient fiber optic communication |
| US7307569B2 (en) | 2001-03-29 | 2007-12-11 | Quellan, Inc. | Increasing data throughput in optical fiber transmission systems |
| IL158211A0 (en) | 2001-04-04 | 2004-05-12 | Quellan Inc | Method and system for decoding multilevel signals |
| US20030030873A1 (en) * | 2001-05-09 | 2003-02-13 | Quellan, Inc. | High-speed adjustable multilevel light modulation |
| AU2003211094A1 (en) | 2002-02-15 | 2003-09-09 | Quellan, Inc. | Multi-level signal clock recovery technique |
| US6816101B2 (en) | 2002-03-08 | 2004-11-09 | Quelian, Inc. | High-speed analog-to-digital converter using a unique gray code |
| US6573853B1 (en) * | 2002-05-24 | 2003-06-03 | Broadcom Corporation | High speed analog to digital converter |
| US7019679B2 (en) * | 2002-05-31 | 2006-03-28 | Broadcom Corporation | Multiplexer with low parasitic capacitance effects |
| US7035361B2 (en) | 2002-07-15 | 2006-04-25 | Quellan, Inc. | Adaptive noise filtering and equalization for optimal high speed multilevel signal decoding |
| WO2004045078A2 (en) | 2002-11-12 | 2004-05-27 | Quellan, Inc. | High-speed analog-to-digital conversion with improved robustness to timing uncertainty |
| US7132972B2 (en) * | 2003-06-27 | 2006-11-07 | The Trustees Of Columbia University In The City Of New York | Continuous-time digital signal generation, transmission, storage and processing |
| US7804760B2 (en) | 2003-08-07 | 2010-09-28 | Quellan, Inc. | Method and system for signal emulation |
| GB2421674B (en) | 2003-08-07 | 2006-11-15 | Quellan Inc | Method and system for crosstalk cancellation |
| JP4510832B2 (ja) | 2003-11-17 | 2010-07-28 | ケラン インコーポレイテッド | アンテナ干渉消去のための方法およびシステム |
| US7616700B2 (en) | 2003-12-22 | 2009-11-10 | Quellan, Inc. | Method and system for slicing a communication signal |
| US20090096650A1 (en) * | 2004-12-07 | 2009-04-16 | Yannis Tsividis | Methods and systems for continuous-time digital modulation |
| US7725079B2 (en) | 2004-12-14 | 2010-05-25 | Quellan, Inc. | Method and system for automatic control in an interference cancellation device |
| US7522883B2 (en) | 2004-12-14 | 2009-04-21 | Quellan, Inc. | Method and system for reducing signal interference |
| DE112007001045B4 (de) | 2006-04-26 | 2019-05-16 | Intersil Americas LLC | Verfahren und System zur Reduzierung von Strahlungs-Emissionen aus einem Kommunikationskanal |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3405438A1 (de) * | 1984-02-15 | 1985-08-29 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer analog/digitalwandler |
| JPS61120530A (ja) * | 1984-11-15 | 1986-06-07 | Toshiba Corp | アナログ・デジタル変換器 |
| US4719447A (en) * | 1987-02-09 | 1988-01-12 | Tektronix, Inc. | Analog-to-digital converter with push-pull input signal configuration |
| US4763106A (en) * | 1987-07-20 | 1988-08-09 | Zdzislaw Gulczynski | Flash analog-to-digital converter |
-
1989
- 1989-03-10 JP JP1059430A patent/JP2800233B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-06 US US07/475,799 patent/US4978957A/en not_active Expired - Lifetime
- 1990-02-12 KR KR1019900001677A patent/KR900015472A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US4978957A (en) | 1990-12-18 |
| JPH02238717A (ja) | 1990-09-21 |
| KR900015472A (ko) | 1990-10-27 |
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