JP4842989B2 - プライオリティエンコーダならびにそれを利用した時間デジタル変換器、試験装置 - Google Patents
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Description
「メモリ素子」は、1(ハイレベル)まはた0(ローレベル)の2値の電位を保持可能なデバイスをすべて包含する。
この場合、スタート信号よりもストップ信号が先に入力された場合、全ビットを1に設定できる。
この場合、スタート信号にストップ信号が追いつかなかった場合、全ビットを0に設定できる。
Pi,j=int((j−1)mod(2i))/2i−1
で与えられる所定値Pi,jが入力されてもよい。
この場合、プライオリティエンコーダは、サーモメータコードをバイナリコードに変換することができる。
j列目のセレクタは、j−1列目のセレクタの出力信号を受けて動作する。したがって上位ビットから順に値が確定するサーモメータコードの符号化に好適に利用できる。
Dラッチを設けることにより、サーモメータコードの値が途中で変化した場合でも、確実に符号化を行うことができる。
また、i行j列目(1≦i≦M、1≦j≦N+1)のセレクタとi行j列目のDラッチのペアは、第1、第2トランスファゲートの共通接続される端子と固定電圧端子の間に設けられたキャパシタをさらに含んで構成されてもよい。
第1多段遅延回路は、多段接続されたN個の第1遅延素子を含み、スタート信号に1段ごとに第1所定量の遅延を与え、異なる遅延が付与された(N+1)個の遅延スタート信号を出力する。第2多段遅延回路は、多段接続されたN個の第2遅延素子を含み、ストップ信号に1段ごとに第2所定量の遅延を与え、異なる遅延が付与された(N+1)個の遅延ストップ信号を出力する。j番目(0≦j≦N)のサーモメータラッチは、j段目から出力される遅延ストップ信号を、j段目から出力される遅延スタート信号でラッチし、サーモメータコードの上位(j+1)ビット目として出力する。
図2は、第1の実施の形態に係るプライオリティエンコーダ100aを備えたTDC300aの構成を示す図である。TDC300aは、自動試験装置(ATE:Automatic Test Equipment)、タイムインターバルアナライザ、ジッタ測定器などの試験装置に搭載される。TDC300aは、バーニア遅延回路200と、プライオリティエンコーダ100aを備える。バーニア遅延回路200は、スタート信号Sstartとストップ信号Sstopを受け、時間差に応じた位置でビットが変化する(N+1)ビットのサーモメータコードTC[0:N]を生成する。バーニア遅延回路200の構成は、図1のそれと同様であるから詳細な説明を省略する。サーモメータコードTC[0]が最上位ビットMSBであり、TC[N]が上位N+1ビット目、すなわち最下位ビットLSBを表す。
Pi,j=int((j−1)mod(2i))/2i−1 …(1)
で与えられる所定値Pi,jが入力される。modは除余演算子を、関数int(x)は、引数xの小数点以下を切り捨てた整数、つまり引数x以下の最大の整数を表す。
またセットアップ調整用遅延回路は、図4に示すようにインバータを用いて構成してもよい。
図4は、第2の実施の形態に係るプライオリティエンコーダ100bを備えたTDC300bの構成を示す図である。図4のプライオリティエンコーダ100bには、符号化の対象となるサーモメータコードTCに加えて、バーニア遅延回路200の第1多段遅延回路210により生成される遅延スタート信号SA0〜SANが入力される。
ANDゲート14は、サーモメータコードTC[j−1]と遅延スタート信号SA(j−1)の論理積を、同じ列の第1トランスファゲートTG1の制御端子Sに供給する。
インバータ18は、サーモメータコードTC[j−1]を反転する。ANDゲート16は、サーモメータコードTC[j−1]の反転信号と遅延スタート信号SA(j−1)の論理積を、同じ列の第2トランスファゲートTG2の制御端子Sに供給する。
同様に、第2トランスファゲートTG2を構成するPチャンネルMOSFETの制御信号*S(*は論理反転を示す)を生成するためのインバータ22を、同一の列に配置される複数の第2トランスファゲートTG2に対して共通に設けている。
この構成によれば、図5のプライオリティエンコーダ100cに比べてより回路面積を削減できる。
第1バッファBUF1は、(N+1)個の遅延スタート信号SA0〜SANを出力する経路に設けられる。また、第2バッファBUF2は、(N+1)個の遅延ストップ信号SB0〜SBNを出力する経路に設けられる。
Claims (18)
- (N+1)ビット(Nは自然数)のサーモメータコードを符号化するプライオリティエンコーダであって、
制御端子に入力される信号に応じて第1、第2入力端子のいずれかの信号を選択出力する、M行(N+1)列(Mは自然数)のマトリクス状に配置された複数のセレクタを備え、
i行j列目(1≦i≦M、2≦j≦N+1)のセレクタは、前記第1入力端子にi行(j−1)列目のセレクタの出力信号が入力され、前記第2入力端子に1または0の所定値が入力され、前記制御端子に前記サーモメータコードの上位jビット目が入力されることを特徴とするプライオリティエンコーダ。 - M行N列のマトリクス状に配置され、1または0の所定値を格納する複数のメモリ素子をさらに備え、
i行j列目(1≦i≦M、1≦j≦N)の前記セレクタの前記第2入力端子には、i行j列目の前記メモリ素子に格納された所定値が入力されることを特徴とする請求項1に記載のプライオリティエンコーダ。 - i行1列目(1≦i≦M)のセレクタの前記第1入力端子には、1が入力されることを特徴とする請求項1に記載のプライオリティエンコーダ。
- i行(N+1)列目(1≦i≦M)のセレクタの前記第2入力端子には、0が入力されることを特徴とする請求項1に記載のプライオリティエンコーダ。
- i行j列目(1≦i≦M、1≦j≦N)のセレクタの前記第2入力端子には、除余演算子modおよび小数点以下を切り捨てるint関数を用いて、
Pi,j=int((j−1)mod(2i))/2i−1
で与えられる所定値Pi,jが入力されることを特徴とする請求項1から4のいずれかに記載のプライオリティエンコーダ。 - 行ごとに設けられたM個のラッチ回路をさらに備え、i行目(1≦i≦M)のラッチ回路は、i行(N+1)列目のセレクタの出力信号をラッチすることを特徴とする請求項1から5のいずれかに記載のプライオリティエンコーダ。
- 前記サーモメータコードは、上位ビットから順に値が確定することを特徴とする請求項1から6のいずれかに記載のプライオリティエンコーダ。
- M行(N+1)列のマトリクス状に配置された複数のDラッチをさらに備え、
i行j列目(1≦i≦M、1≦j≦N+1)のDラッチは、入力端子にi行j列目のセレクタの出力信号が入力され、ゲート端子に前記サーモメータコードの上位jビット目の値が確定するタイミングでハイレベルとなるパルス信号が入力され、その出力信号をi行(j+1)列目のセレクタの前記第1入力端子に供給することを特徴とする請求項7に記載のプライオリティエンコーダ。 - i行j列目(1≦i≦M、1≦j≦N+1)のセレクタと前記i行j列目のDラッチのペアが、
一端が前記セレクタの第1入力端子が接続される第1トランスファゲートと、
一端に前記セレクタの第2入力端子が接続され、他端が前記第1トランスファゲートの他端と接続された第2トランスファゲートと、
を含んで構成され、
前記パルス信号がハイレベルの期間、前記サーモメータコードの上位jビット目の値に応じて、i行j列目の前記第1、第2トランスファゲートのいずれか一方をオンすることを特徴とする請求項8に記載のプライオリティエンコーダ。 - 前記i行j列目(1≦i≦M、1≦j≦N+1)のセレクタと前記i行j列目のDラッチのペアは、
前記第1、第2トランスファゲートの共通接続される端子の電位を受けるバッファをさらに含んで構成されることを特徴とする請求項9に記載のプライオリティエンコーダ。 - 前記i行j列目(1≦i≦M、1≦j≦N+1)のセレクタと前記i行j列目のDラッチのペアは、
前記第1、第2トランスファゲートの共通接続される端子と固定電圧端子の間に設けられたキャパシタをさらに含んで構成されることを特徴とする請求項9または10に記載のプライオリティエンコーダ。 - スタート信号とストップ信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換器であって、
前記スタート信号と前記ストップ信号の時間差に応じた位置でビットが変化するサーモメータコードを生成するバーニア遅延回路と、
前記バーニア遅延回路から出力される前記サーモメータコードを符号化する請求項1から5のいずれかに記載のプライオリティエンコーダと、
を備え、
前記バーニア遅延回路は、
多段接続されたN個の第1遅延素子を含み、スタート信号に1段ごとに第1所定量の遅延を与え、異なる遅延が付与された(N+1)個の遅延スタート信号を出力する第1多段遅延回路と、
多段接続されたN個の第2遅延素子を含み、ストップ信号に1段ごとに第2所定量の遅延を与え、異なる遅延が付与された(N+1)個の遅延ストップ信号を出力する第2多段遅延回路と、
(N+1)個のサーモメータラッチと、
を含み、
j番目(0≦j≦N)のサーモメータラッチは、j段目から出力される遅延ストップ信号を、j段目から出力される遅延スタート信号でラッチし、サーモメータコードの上位(j+1)ビット目として出力することを特徴とする時間デジタル変換器。 - 前記プライオリティエンコーダは、M行(N+1)列のマトリクス状に配置された複数のDラッチをさらに備え、
i行j列目(1≦i≦M、1≦j≦N+1)のDラッチは、入力端子にi行j列目のセレクタの出力信号が入力され、ゲート端子にk段目(k=j−1)から出力される遅延スタート信号が入力され、その出力信号をi行(j+1)列目のセレクタの前記第1入力端子に供給することを特徴とする請求項12に記載の時間デジタル変換器。 - 前記バーニア遅延回路は、
(N+1)個の遅延スタート信号を出力する経路に設けられた(N+1)個の第1バッファと、
(N+1)個の遅延ストップ信号を出力する経路に設けられた(N+1)個の第2バッファと、
を含むことを特徴とする請求項12に記載の時間デジタル変換器。 - 前記第1多段遅延回路に含まれるN個の第1遅延素子および前記第2多段遅延回路に含まれるN個の第2遅延素子はインバータであり、
奇数段目の第1遅延素子の出力を受ける第1バッファと、奇数番目の第2遅延素子の出力を受ける第2バッファは、インバータであることを特徴とする請求項14に記載の時間デジタル変換器。 - 前記プライオリティエンコーダは、行ごとに設けられたM個のラッチ回路をさらに備え、i行目(1≦i≦M)のラッチ回路は、その入力端子にi行(N+1)列目のセレクタの出力信号が入力され、そのクロック端子に前記第1多段遅延回路のN段目から出力される遅延スタート信号が入力されることを特徴とする請求項12に記載の時間デジタル変換器。
- 前記第1多段遅延回路のN段目から出力される遅延スタート信号を遅延させて、前記M個のラッチ回路のクロック端子に供給するセットアップ調整用遅延回路をさらに備えることを特徴とする請求項16に記載の時間デジタル変換器。
- 請求項12から17のいずれかに記載の時間デジタル変換器を備えることを特徴とする試験装置。
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