JP2017191964A - Ad変換回路 - Google Patents
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Abstract
【課題】本発明は、従来のオフセットを有し応答速度の遅いコンパレータを用い、そのため消費電流を抑えることができる、精度の向上したAD変換回路を提供する。【解決手段】入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用基準電圧選択スイッチ群を有し、前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する。【選択図】図1
Description
本発明は、アナログ信号をディジタル信号に変換して出力するAD変換回路に関する。
近年、ディジタル電気製品では、例えば画像処理の高精細化が進んでおり、AD変換回路の高解像化、高ビット化、高速化が求められている。また、例えばセンサのアナログフロントエンドで使用されるAD変換回路などでは、さらに低消費電力が求められている。このような高解像化、高ビット化、高速化の要求に対し、従来のAD変換回路では対応が出来難くなっている。
図4は従来の並列型AD変換回路の一例である。抵抗Rを直列接続したラダー抵抗101と、ラダー抵抗101より出力される基準電圧と入力電圧VINとを比較して高低電圧を出力するコンパレータ群回路102と、コンパレータ群回路102の出力からディジタル量に変換して出力するエンコード回路103と、から形成されている。ラダー抵抗101にはオペアンプより出力されるリファレンス電圧REFが印加され、各抵抗間から、基準電圧が出力される。入力電圧は、変換の対象であるアナログ信号である。
入力電圧に対し、それより低い基準電圧が接続されているコンパレータは、全て高電圧が出力される。それ以上の基準電圧が接続されているコンパレータは低電圧が出力される。このようなコンパレータの出力に対し、エンコード回路103で符号化され、ディジタル信号が出力される。並列型AD変換回路は入力電圧VINに対し、クロックで同時に各ビットが出力されるので、高速AD変換に有利である。
しかし、このようなAD変換回路の精度を向上させるには、特許文献1のように、コンパレータの精度を良くしなければならない。また、応答速度やオフセットにより誤判定が起きてしまうことも阻害要因である。そしてオフセットを抑えるため、また応答速度を速めるためにコンパレータの面積を広くすると全体の面積が増加し、さらに電流が増加し消費電力が増えてしまうという問題が起こる。nビット符号の信号では、2n−1個のコンパレータが必要とされる。
本発明は、従来のオフセットを有し、応答速度の遅いコンパレータを用いることで、消費電流を抑えることができ、かつ精度の向上したAD変換回路を提供することを課題とする。
本発明は上記の課題を解決するために、入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、
前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、
前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用
基準電圧選択スイッチ群を有し、
前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する下位ビットディジタルデータ作成回路を有することを特徴とするAD変換回路である。
前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、
前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用
基準電圧選択スイッチ群を有し、
前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する下位ビットディジタルデータ作成回路を有することを特徴とするAD変換回路である。
本発明は、これにより、従来の仕様のサイズ、従来のオフセットを有する上位ビット用低精度コンパレータを用い、従ってコンパレータの面積が削減でき、応答速度が遅くても良く、そのため消費電流を抑えることができる、精度の向上したAD変換回路とすることができる効果がある。
また、本発明は、上記のAD変換回路であって、前記入力電圧の入力端子と前記上位ビット用基準電圧の入力端子にバッファ回路を備えた上位ビット用低精度コンパレータ群回路を用いて前記入力電圧を前記上位ビット用基準電圧と比較することを特徴とするAD変換回路である。
本発明のAD変換回路は、以上のような構成であるので、使用すべき高精度のコンパレータは、上位ビット用の1つのみで済む。また、ラダーに接続される低精度コンパレータは高精度を必要としないため、面積が小さく応答速度が遅い低精度コンパレータを用いることができる。
すなわち、本発明によれば、精度が高く応答速度が速いAD変換回路でありながら、従来の仕様のサイズ、従来のオフセットを有するコンパレータを用いることができ、コンパレータの消費電力を抑え、製造コストも低減できるAD変換回路が得られる効果がある。
<第1の実施形態>
以下本発明の第1の実施形態について図1を参照して説明する。図1は、本発明のAD変換回路の第1の実施形態における高精度上位ビットディジタルデータ作成回路と、1ビットの下位ビットディジタルデータ作成回路との全体回路をあらわす回路図である。
以下本発明の第1の実施形態について図1を参照して説明する。図1は、本発明のAD変換回路の第1の実施形態における高精度上位ビットディジタルデータ作成回路と、1ビットの下位ビットディジタルデータ作成回路との全体回路をあらわす回路図である。
(1ビットの下位ビットディジタルデータ作成回路)
1ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群6と、下位ビット用コンパレータ回路Bから成る。
1ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群6と、下位ビット用コンパレータ回路Bから成る。
(下位ビット用基準電圧選択スイッチ群6)
下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データで制御され、下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる下位ビット用基準電圧を選択し、その下位ビット用基準電圧の信号を下位ビット用コンパレータ回路Bの一方の入力端子に接続する。
下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データで制御され、下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる下位ビット用基準電圧を選択し、その下位ビット用基準電圧の信号を下位ビット用コンパレータ回路Bの一方の入力端子に接続する。
下位ビット用コンパレータ回路Bの他方の入力端子には入力電圧VINを接続して、入力電圧VINと与えられた下位ビット用の基準電圧とを比較する。
(高精度上位ビットディジタルデータ作成回路)
高精度上位ビットディジタルデータ作成回路は、複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗1と、上位ビット用低精度コンパレータAの群による上位ビット用低精度コンパレータ群回路2と、仮上位ビット電圧選択回路3と、高精度コンパレータ回路4と、上位ビットディジタルデータ補正エンコード回路5から成る。高精度コンパレータ回路4は、回路のオフセット電圧を小さくして精度の良い電圧比較をするオフセットキャンセル機能を有する
高精度上位ビットディジタルデータ作成回路は、複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗1と、上位ビット用低精度コンパレータAの群による上位ビット用低精度コンパレータ群回路2と、仮上位ビット電圧選択回路3と、高精度コンパレータ回路4と、上位ビットディジタルデータ補正エンコード回路5から成る。高精度コンパレータ回路4は、回路のオフセット電圧を小さくして精度の良い電圧比較をするオフセットキャンセル機能を有する
(上位ビット用低精度コンパレータ群回路2)
図1のように、高精度上位ビットディジタルデータ作成回路は、ラダー抵抗1が発生した複数の基準電圧のうちの上位ビット用基準電圧と入力電圧VINを比較する上位ビット用低精度コンパレータAの群から成る上位ビット用低精度コンパレータ群回路2を持つ。
図1のように、高精度上位ビットディジタルデータ作成回路は、ラダー抵抗1が発生した複数の基準電圧のうちの上位ビット用基準電圧と入力電圧VINを比較する上位ビット用低精度コンパレータAの群から成る上位ビット用低精度コンパレータ群回路2を持つ。
上位ビット用低精度コンパレータ群回路2の2値データの信号の出力端子は、仮上位ビット電圧選択回路3及び上位ビットディジタルデータ補正エンコード回路5の入力端子に接続する。
(仮上位ビット電圧選択回路3)
1つの仮上位ビット電圧選択回路3毎に1つの3入力論理和回路3aを備え、その3入力論理和回路の各入力端子に、上位ビット用低精度コンパレータ群回路2において隣り合う3つの上位ビット用低精度コンパレータAの出力端子を接続する。
1つの仮上位ビット電圧選択回路3毎に1つの3入力論理和回路3aを備え、その3入力論理和回路の各入力端子に、上位ビット用低精度コンパレータ群回路2において隣り合う3つの上位ビット用低精度コンパレータAの出力端子を接続する。
詳しくは、仮上位ビット電圧選択回路3に接続する3つの上位ビット用低精度コンパレータAの内の最下位の上位ビット用低精度コンパレータAの出力端子を3入力論理和回路3aの1つの入力端子に接続する。そして、その上位ビット用低精度コンパレータAより上位の2つの上位ビット用低精度コンパレータAの出力信号をインバータで反転した出力信号端子を3入力論理和回路3aの残りの入力端子に接続する。
3入力論理和回路3aはその3入力の論理和を取って出力端子から出力する。その出力端子は、その仮上位ビット電圧選択回路3毎の、仮上位ビット電圧信号出力スイッチ回路3bの制御端子に出力する。
ここで、ある3入力論理和回路3aの3つの入力端子へ接続する3つの上位ビット用低精度コンパレータAの出力信号が、下位の端子から順に(論理 '1')、(論理 '0')、(論理 '0')である場合に、その3入力論理和回路3aが、仮上位ビット電圧信号出力スイッチ回路3bの制御端子を制御して、仮上位ビット電圧信号出力スイッチ回路3bに仮上位ビット電圧信号を出力させる。
仮上位ビット電圧信号出力スイッチ回路3bは、3入力論理和回路3aの入力端子に接続する3つの低精度コンパレータAの入力端子が接続する3つの基準電圧のうち、最下位の基準電圧の上の基準電圧を仮上位ビット電圧信号として出力し、その出力端子を高精度コンパレータ回路4の入力端子に接続する。
(高精度コンパレータ回路4)
高精度コンパレータ回路4は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路に構成する。その高精度チョッパー型コンパレータにより、仮上位ビ
ット電圧選択回路3から受け取った仮上位ビット電圧信号と入力電圧VINを比較し、比較結果の上位ビットディジタルデータの1ビット補正信号を上位ビットディジタルデータ補正エンコード回路5に出力する。
高精度コンパレータ回路4は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路に構成する。その高精度チョッパー型コンパレータにより、仮上位ビ
ット電圧選択回路3から受け取った仮上位ビット電圧信号と入力電圧VINを比較し、比較結果の上位ビットディジタルデータの1ビット補正信号を上位ビットディジタルデータ補正エンコード回路5に出力する。
(上位ビットディジタルデータ補正エンコード回路5)
上位ビットディジタルデータ補正エンコード回路5は、上位ビット用低精度コンパレータ群回路2の出力信号の2値データを作成する。詳しくは、高精度コンパレータ回路4(高精度チョッパー型コンパレータ)から受信した上位ビットディジタルデータの1ビット補正信号に基づき1ビット補正した正確な上位ビットディジタルデータを作成する。
上位ビットディジタルデータ補正エンコード回路5は、上位ビット用低精度コンパレータ群回路2の出力信号の2値データを作成する。詳しくは、高精度コンパレータ回路4(高精度チョッパー型コンパレータ)から受信した上位ビットディジタルデータの1ビット補正信号に基づき1ビット補正した正確な上位ビットディジタルデータを作成する。
(高精度上位ビットディジタルデータ作成回路の動作)
以下で、高精度上位ビットディジタルデータ作成回路の動作を説明する。
以下で、高精度上位ビットディジタルデータ作成回路の動作を説明する。
(仮上位ビット電圧選択回路3)
仮上位ビット電圧選択回路3の3入力論理和回路3aの3つの入力端子に、上位ビット用低精度コンパレータ群回路2において隣り合う3つの上位ビット用低精度コンパレータAの出力端子を接続する。
仮上位ビット電圧選択回路3の3入力論理和回路3aの3つの入力端子に、上位ビット用低精度コンパレータ群回路2において隣り合う3つの上位ビット用低精度コンパレータAの出力端子を接続する。
そして、仮上位ビット電圧選択回路3は、隣り合う3つの上位ビット用低精度コンパレータAのうちの最下位の上位ビット用低精度コンパレータAの出力電圧が高電圧(論理‘1’)となっていて、その上に続く2つの上位ビット用低精度コンパレータAの出力が低電圧(論理‘0’)となっている場合に、仮上位ビット電圧信号出力スイッチ回路3bに仮上位ビット電圧信号を出力させる。
仮上位ビット電圧信号出力スイッチ回路3bは、3入力論理和回路3aの入力端子に接続する3つの低精度コンパレータAの入力端子が接続する3つの基準電圧のうち、最下位の基準電圧の上の基準電圧を仮上位ビット電圧信号として、高精度コンパレータ回路4の入力端子に出力する。
(高精度コンパレータ回路4)
高精度コンパレータ回路4は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路で構成する。その高精度チョッパー型コンパレータにより、仮上位ビット電圧選択回路3から受け取った仮上位ビット電圧信号と入力電圧VINを比較し、上位ビットディジタルデータの1ビット補正信号を出力する。
高精度コンパレータ回路4は、オフセットキャンセル機能を有する高精度チョッパー型コンパレータの回路で構成する。その高精度チョッパー型コンパレータにより、仮上位ビット電圧選択回路3から受け取った仮上位ビット電圧信号と入力電圧VINを比較し、上位ビットディジタルデータの1ビット補正信号を出力する。
高精度チョッパー型コンパレータの回路構成の高精度コンパレータ回路4は、インバータDの入力側に、コンデンサC1を経由してスイッチSW1の出力端子を接続し、スイッチSW1の第1の入力端子は入力電圧VINに接続し、第2の入力端子は選択された仮上位ビット電圧信号に接続する。スイッチSW1により、コンデンサC1に、入力電圧VINと選択された仮上位ビット電圧信号を切り替えて接続する。またインバータDの入力を、スイッチSW2を経由してインバータDの出力端子に接続する。
このような高精度チョッパー型コンパレータの回路構成により、高精度コンパレータ回路4は、まず、スイッチSW2を接続し、スイッチSW1を入力電圧VIN側に接続し、コンデンサC1を入力電圧VIN(高精度コンパレータの閾値電圧を減じる)で充電しておく。この場合に、インバータDの入力には、閾値電位と、コンデンサを介して入力電圧VINとが直列に印加され、オフセットキャンセルがなされる。
次に、スイッチSW2を切り、スイッチSW1を仮上位ビット電圧信号側に切り替える。そうすると、インバータDの入力には、コンデンサC1に充電された入力電圧VINと、仮上位ビット電圧信号との差、Δ=仮上位ビット電圧信号−VINが印加される。
高精度コンパレータ回路4(高精度チョッパー型コンパレータ)は、インバータDのオフセットが補償されて動作する。
そして、Δが正の場合は、インバータDの出力が低電圧(論理‘0’)になる。その出力信号を受け取った上位ビットディジタルデータ補正エンコード回路5が、上位ビット用低精度コンパレータ群回路2の出力信号の2値データから正規な上位ビットディジタルデータを作成して出力する。
一方、Δが負の場合は、インバータDの出力が高電圧(論理‘1’)になる。その出力信号を受け取った上位ビットディジタルデータ補正エンコード回路5は、上位ビット用低精度コンパレータ群回路2の出力信号の2値データを1ビット増したデータから正規な上位ビットディジタルデータを作成して出力する。
このようにして、コンパレータ回路2の精度が低精度であっても、オフセットがキャンセルされた高精度コンパレータ回路4を用いることにより、正確にAD変換した上位ビットディジタルデータが得られる。
この高精度上位ビットディジタルデータ作成回路では、特に、上位ビット用低精度コンパレータAが、時間的に遅延が存在するので、最大の誤差を含む。そのため、先ず、上位ビット用低精度コンパレータ群回路2が、複数の基準電圧から、誤差を含んだ仮上位ビット電圧信号を選択し、仮の決定をしておく。
次に、その仮上位ビット電圧信号を高精度コンパレータ回路4(高精度チョッパー型コンパレータ)で入力電圧VINと比較し、最小ビットに対応する基準電圧を正確に決定し、その結果に基づき上位ビットディジタルデータ補正エンコード回路5が1ビット補正した正確な上位ビットディジタルデータを作成して出力する。これにより、コンパレータの持つ誤差を含まない出力データを得ることができる。
(1ビットの下位ビットディジタルデータ作成回路)
以下で、1ビット下位ビットディジタルデータ作成回路の動作を説明する。
以下で、1ビット下位ビットディジタルデータ作成回路の動作を説明する。
(基準電圧選択スイッチ)
図1の回路図のように、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5が作成した高精度上位ビットディジタルデータで制御されて下位ビット用コンパレータ回路Bに接続する下位ビット用基準電圧を選択して出力する。その出力端子を下位ビット用コンパレータ回路Bの入力端子に接続する。
図1の回路図のように、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5が作成した高精度上位ビットディジタルデータで制御されて下位ビット用コンパレータ回路Bに接続する下位ビット用基準電圧を選択して出力する。その出力端子を下位ビット用コンパレータ回路Bの入力端子に接続する。
詳しくは、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5の出力する高精度上位ビットディジタルデータで制御されて下位ビット用基準電圧選択スイッチ6aを選択して回路を閉じることで、下位ビット用基準電圧を選択して下位ビット用コンパレータ回路Bの入力端子に接続する。
(下位ビット用コンパレータ回路B)
下位ビット用コンパレータ回路Bのもう1つの入力端子に入力電圧VINを接続する。そして、下位ビット用コンパレータ回路Bの出力信号の2値データを、1ビットの下位ビットディジタルデータ作成回路の下位ビットディジタルデータとして出力する。
下位ビット用コンパレータ回路Bのもう1つの入力端子に入力電圧VINを接続する。そして、下位ビット用コンパレータ回路Bの出力信号の2値データを、1ビットの下位ビットディジタルデータ作成回路の下位ビットディジタルデータとして出力する。
こうして、上位ビットディジタルデータ補正エンコード回路5が出力した正確な上位ビ
ットディジタルデータと、下位ビット用コンパレータ回路Bが出力した下位ビットディジタルデータとを合わせて、正確にAD変換したディジタルデータを得ることができる。
ットディジタルデータと、下位ビット用コンパレータ回路Bが出力した下位ビットディジタルデータとを合わせて、正確にAD変換したディジタルデータを得ることができる。
本実施形態は以上のような構成、および作用を有するから、低速仕様の小さい面積を持ち、低精度用のオフセットを有する低精度コンパレータを主な素子に用いることができるので、高速AD変換回路の集積回路の面積を削減できる効果がある。また、用いるコンパレータの応答速度が遅くても良いため、AD変換回路の消費電流を抑えることができる、高精度高速AD変換回路が得られる効果がある。
<第2の実施形態>
以下本発明の第2の実施形態について図2を参照して説明する。第2の実施形態のAD変換回路は、図2の様に2ビットの下位ビットディジタルデータ作成回路を有する。それ以外の回路は、第1の実施形態と同様に、ラダー抵抗1と高精度上位ビットディジタルデータ作成回路を有する。
以下本発明の第2の実施形態について図2を参照して説明する。第2の実施形態のAD変換回路は、図2の様に2ビットの下位ビットディジタルデータ作成回路を有する。それ以外の回路は、第1の実施形態と同様に、ラダー抵抗1と高精度上位ビットディジタルデータ作成回路を有する。
(高精度上位ビットディジタルデータ作成回路)
高精度上位ビットディジタルデータ作成回路は、第1の実施形態と同様に構成し、同様に動作させる。
高精度上位ビットディジタルデータ作成回路は、第1の実施形態と同様に構成し、同様に動作させる。
(下位ビットディジタルデータ作成回路)
第2の実施形態の2ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群6と、下位ビット用コンパレータ回路Bの群による下位ビット用コンパレータ群回路2bと下位ビット用エンコード回路5bから構成する。
第2の実施形態の2ビットの下位ビットディジタルデータ作成回路は、下位ビット用基準電圧選択スイッチ群6と、下位ビット用コンパレータ回路Bの群による下位ビット用コンパレータ群回路2bと下位ビット用エンコード回路5bから構成する。
(下位ビット用基準電圧選択スイッチ群6)
下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データで制御される。下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる複数の下位ビット用基準電圧を選択し、その複数の下位ビット用基準電圧の信号を下位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bの入力端子に接続する。
下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データで制御される。下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる複数の下位ビット用基準電圧を選択し、その複数の下位ビット用基準電圧の信号を下位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bの入力端子に接続する。
各下位ビット用コンパレータ回路Bの他の入力端子には入力電圧VINを接続して、各下位ビット用コンパレータ回路Bに、入力電圧VINと与えられた基準電圧とを比較させる。
(下位ビットディジタルデータ作成回路の動作)
以下で、図2を参照して、第2の実施形態の下位ビットディジタルデータ作成回路の動作を説明する。
以下で、図2を参照して、第2の実施形態の下位ビットディジタルデータ作成回路の動作を説明する。
(下位ビット用基準電圧選択スイッチ群6の動作)
図2の回路図のように、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5の出力信号により、すなわち、図1の高精度上位ビットディジタルデータ作成回路が作成した高精度上位ビットディジタルデータに制御される。そして、下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる複数の下位ビット用基準電圧を選択し、下位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bに接続する。
図2の回路図のように、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5の出力信号により、すなわち、図1の高精度上位ビットディジタルデータ作成回路が作成した高精度上位ビットディジタルデータに制御される。そして、下位ビット用基準電圧選択スイッチ群6は、上位ビットディジタルデータ補正エンコード回路5の出力データに係わる複数の下位ビット用基準電圧を選択し、下位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bに接続する。
詳しくは、下位ビット用基準電圧選択スイッチ群6が、上位ビットディジタルデータ補正エンコード回路5の出力する高精度上位ビットディジタルデータにより制御されて下位ビット用基準電圧選択スイッチ6aを選択して複数の下位ビット用基準電圧を選択し、下
位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bに接続する。
位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bに接続する。
図2の様に、下位ビット用コンパレータ群回路2bの各下位ビット用コンパレータ回路Bの出力信号の2値データを下位ビット用エンコード回路5bに導く。下位ビット用エンコード回路5bは、各下位ビット用コンパレータ回路Bの出力信号を用いて、下位ビットである2ビットの下位ビットディジタルデータを作成する。
こうして、上位ビットディジタルデータ補正エンコード回路5が出力した正確な上位ビットディジタルデータと、下位ビット用エンコード回路5bが出力した2ビットの下位ビットディジタルデータとを合わせて、正確にAD変換したディジタルデータを得ることができる。
<第3の実施形態>
以下本発明の第3の実施形態について図3を参照して説明する。本実施形態のAD変換回路の構成は第1の実施形態と同様に、図3の様に、ラダー抵抗1と高精度上位ビットディジタルデータ作成回路と、下位ビットディジタルデータ作成回路で構成する。
以下本発明の第3の実施形態について図3を参照して説明する。本実施形態のAD変換回路の構成は第1の実施形態と同様に、図3の様に、ラダー抵抗1と高精度上位ビットディジタルデータ作成回路と、下位ビットディジタルデータ作成回路で構成する。
(高精度上位ビットディジタルデータ作成回路)
第3の実施形態は、図3の様に、高精度上位ビットディジタルデータ作成回路の上位ビット用低精度コンパレータ群回路2の、ラダー抵抗1が発生した複数の基準電圧を入力する入力端子に、ソースフォロア回路等で構成するバッファ回路7を設置する。また、上位ビット用低精度コンパレータ群回路2の、入力電圧VINを入力する入力端子に、ソースフォロア回路等で構成するバッファ回路8を設置する。
第3の実施形態は、図3の様に、高精度上位ビットディジタルデータ作成回路の上位ビット用低精度コンパレータ群回路2の、ラダー抵抗1が発生した複数の基準電圧を入力する入力端子に、ソースフォロア回路等で構成するバッファ回路7を設置する。また、上位ビット用低精度コンパレータ群回路2の、入力電圧VINを入力する入力端子に、ソースフォロア回路等で構成するバッファ回路8を設置する。
それ以外の回路は、第1の実施形態又は第2の実施形態と同様に、複数の、仮上位ビット電圧選択回路3と、1つの高精度コンパレータ回路4と、上位ビットディジタルデータ補正エンコード回路5、下位ビットディジタルデータ作成回路で構成する。
先の実施形態では、入力電圧VINの信号線に、低精度コンパレータ回路Aの入力端子が複数接続されることにより入力容量が大きくなってしまう問題があった。第3の実施形態は、バッファ回路8を用いることで、入力電圧VINの信号線に接続する入力容量を小さくできる効果がある。
通常の回路では、低精度コンパレータ回路Aの入力端子にバッファ回路7とバッファ回路8を挿入するとバッファ回路のオフセットにより、低精度コンパレータ回路Aの変換誤差を生じる。しかし、本実施形態では、高精度コンパレータ回路4と、上位ビットディジタルデータ補正エンコード回路5を用いることで、正確な上位ビットディジタルデータを得ることができるので、バッファ回路7とバッファ回路8によるオフセット誤差を1LSB以下にすれば、変換誤差を生じさせずにバッファ回路を挿入することが可能である。
このため、通常では変換誤差を生じるために挿入することができないバッファ回路7とバッファ回路8を低精度コンパレータ回路Aの入力端子に設置することが可能になる効果がある。そして、そのバッファ回路7とバッファ回路8を挿入することにより、入力電圧VINの信号線に接続する入力容量と、ラダー抵抗1が発生した基準電圧の信号線に接続する入力容量を大きく減らすことができる効果がある。それにより、低精度コンパレータ回路Aの動作を高速化できる効果がある。
1、101・・・ラダー抵抗
2・・・上位ビット用低精度コンパレータ群回路
2b・・・下位ビット用コンパレータ群回路
3・・・仮上位ビット電圧選択回路
3a・・・3入力論理和回路
3b・・・仮上位ビット電圧信号出力スイッチ回路
4・・・高精度コンパレータ回路
5・・・上位ビットディジタルデータ補正エンコード回路
5b・・・下位ビット用エンコード回路
6・・・下位ビット用基準電圧選択スイッチ群
6a・・・下位ビット用基準電圧選択スイッチ
7、8・・・バッファ回路
102・・・コンパレータ群回路
103・・・エンコード回路
A・・・(上位ビット用)低精度コンパレータ回路
B・・・(下位ビット用)コンパレータ回路
C1・・・高精度コンパレータ回路用コンデンサ
D・・・インバータ
OutPut・・・ディジタルデータ
REF・・・リファレンス電圧
SW1・・・高精度コンパレータ回路入力端子スイッチ
SW2・・・高精度コンパレータ回路のインバータDの入出力短絡用スイッチ
VIN・・・入力電圧
2・・・上位ビット用低精度コンパレータ群回路
2b・・・下位ビット用コンパレータ群回路
3・・・仮上位ビット電圧選択回路
3a・・・3入力論理和回路
3b・・・仮上位ビット電圧信号出力スイッチ回路
4・・・高精度コンパレータ回路
5・・・上位ビットディジタルデータ補正エンコード回路
5b・・・下位ビット用エンコード回路
6・・・下位ビット用基準電圧選択スイッチ群
6a・・・下位ビット用基準電圧選択スイッチ
7、8・・・バッファ回路
102・・・コンパレータ群回路
103・・・エンコード回路
A・・・(上位ビット用)低精度コンパレータ回路
B・・・(下位ビット用)コンパレータ回路
C1・・・高精度コンパレータ回路用コンデンサ
D・・・インバータ
OutPut・・・ディジタルデータ
REF・・・リファレンス電圧
SW1・・・高精度コンパレータ回路入力端子スイッチ
SW2・・・高精度コンパレータ回路のインバータDの入出力短絡用スイッチ
VIN・・・入力電圧
Claims (2)
- 入力電圧を上位ビット用基準電圧と比較した結果に基づき仮上位ビット電圧信号を作成する仮上位ビット電圧選択回路と、前記入力電圧と前記仮上位ビット電圧信号を比較する高精度コンパレータ回路を有し、
前記高精度コンパレータ回路の出力に基づき上位ビットディジタルデータを補正して作成する上位ビットディジタルデータ補正エンコード回路を有し、
前記上位ビットディジタルデータに係わる下位ビット用基準電圧を選択する下位ビット用基準電圧選択スイッチ群を有し、
前記入力電圧を前記下位ビット用基準電圧と比較して下位ビットディジタルデータを作成する下位ビットディジタルデータ作成回路を有することを特徴とするAD変換回路。 - 請求項1記載のAD変換回路であって、前記入力電圧の入力端子と前記上位ビット用基準電圧の入力端子にバッファ回路を備えた上位ビット用低精度コンパレータ群回路を用いて前記入力電圧を前記上位ビット用基準電圧と比較することを特徴とするAD変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016078798A JP2017191964A (ja) | 2016-04-11 | 2016-04-11 | Ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016078798A JP2017191964A (ja) | 2016-04-11 | 2016-04-11 | Ad変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2017191964A true JP2017191964A (ja) | 2017-10-19 |
Family
ID=60084919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016078798A Pending JP2017191964A (ja) | 2016-04-11 | 2016-04-11 | Ad変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2017191964A (ja) |
-
2016
- 2016-04-11 JP JP2016078798A patent/JP2017191964A/ja active Pending
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