JP4526919B2 - Ａ／ｄ変換装置 - Google Patents

Description

本発明はＡ／Ｄ変換装置に関わり、特に上位ビットと下位ビットを分けて変換するＡ／Ｄ変換装置に関する。

Ａ／Ｄ変換装置はアナログ入力信号をサンプル・ホールド回路でサンプリングした後、サンプリングしたアナログ入力信号をＡ／Ｄ変換回路でデジタル信号に変換するものである。Ａ／Ｄ変換装置には、逐次比較型、あるいは並列比較型の２種類のＡ／Ｄ変換装置がある。図８は、並列型Ａ／Ｄ変換装置を概略的に示したブロック図である。図８に示すように、並列型Ａ／Ｄ変換装置は分圧抵抗列８０、複数の比較器８１およびエンコーダ８２を有している。エンコーダ８２の出力側はデジタル出力端子８３に接続され、エンコーダ８２の入力側には複数の比較器８１が接続されている。各比較器８１の一方の入力端はアナログ入力端子Ａ８４に接続され、他方の入力端は各分割抵抗Ｒの一端に接続されている。全体としての分圧抵抗列８０の一端は参照入力電圧端子８５に接続され、他端はアースされている。
上記した並列比較型Ａ／Ｄ変換装置の動作について説明する。アナログ入力端子からのアナログ入力電圧Ａｉｎは各比較器に同時に加えられている。アナログ入力電圧Ａｉｎは、参照入力電圧端子８５から印加されて各分割抵抗Ｒで分圧されたそれぞれの参照入力電圧と比較される。エンコーダ８２は、比較器８１からの出力に基づいて、アナログ入力電圧を２進数のビット列データに符号化する。

つまり、アナログ量のデジタル量への変換は各比較器における電圧比較の動作と、エンコーダでのビット列データへの符号化の動作で実現される。なお、ビット列の各ビットには基準電圧に基づく重み付けがされている。

従来の８ビットのデジタル信号を生成するＡ／Ｄ変換装置では、比較器の数を減少させるために、並列比較型のＡ／Ｄ変換装置を２段構成としている。このＡ／Ｄ変換装置の例を図９に示す。

図９に示したＡ／Ｄ変換装置では、上位５ビットが、上位Ａ／Ｄ変換装置９１によって変換される。下位Ａ／Ｄ変換装置９２には上位５ビットの変換結果に基づいて参照電圧が与えられる。その後、下位Ａ／Ｄ変換装置が下位３ビットの変換を行う。上位Ａ／Ｄ変換装置の出力と、下位Ａ／Ｄ変換装置の出力は結合回路で結合され、８ビットのデジタルデータＤｏｕｔとして出力される。

しかしながら、このように上位ビットと下位ビットの２段構成にしても、並列比較型のＡ／Ｄ変換装置では、多くの比較器が必要となる。多くの比較器が使用されることにより、Ａ／Ｄ変換装置で消費される電力も大きくなり、回路規模も大きなものとなる。

これに対し、逐次比較型のＡ／Ｄ変換装置を用いた場合、比較器の数は減少するものの、フルスケール入力電位差を２^ｎ（ｎは分解能）で割った、１ＬＳＢあたりの電位差（ＬＳＢ電位差）の１／４〜１／８の電位差を変換できる比較器が必要となる。この極めて小さな電位差を比較するため、多段構成とした増幅器が必要となり、結果として消費電力が大きくなってしまう。
特開平５−６３５７１

上述のように、従来のＡ／Ｄ変換装置では、比較器の多さ、増幅器の要求精度の高さから消費電力が大きくなり、消費電力を低くすることは困難であった。

上記の課題を解決するために、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置は、アナログ信号が入力され、デジタル信号の上位データを出力する逐次比較型Ａ／Ｄ変換器と、アナログ信号が入力され、デジタル信号の下位データを出力する並列型Ａ／Ｄ変換器と、上位データおよび下位データを結合してデジタル信号を出力する結合回路とを有している。

また、Ａ／Ｄ変換方法は、入力されたアナログ信号を、複数回逐次比較することにより、第１の所定ビット数のデジタル信号に変換して上位データを生成し、アナログ信号と上位データに基づいて設定された参照電圧とを並列比較することにより、入力されたアナログ信号を第２の所定ビット数のデジタル信号に変換して下位データを生成し、上位データおよび下位データを結合して入力されたアナログ信号をデジタル出力信号に変換する。

Ａ／Ｄ変換装置の消費電力を低減させることが可能となる。

以下、図面を参照して本発明の実施の形態について説明する。図１は本発明の実施の形態のＡ／Ｄ変換装置１００の構成を示すブロック図である。この実施の形態のＡ／Ｄ変換装置１００は与えられたアナログ信号のアナログ入力電圧Ａｉｎを８ビットのデジタル出力信号Ｄｏｕｔに変換し、出力するものである。図１に示すように、この実施の形態のＡ／Ｄ変換器１００は、上位逐次比較型Ａ／Ｄ変換器１、下位並列型Ａ／Ｄ変換器２、結合補正回路３を有している。

上位逐次比較型Ａ／Ｄ変換器１にはアナログ入力電圧Ａｉｎ、クロック信号ＣＬＫが入力されている。上位逐次比較型Ａ／Ｄ変換器１は、与えられたクロック信号ＣＬＫに基づいてアナログ入力電圧Ａｉｎをデジタル信号に変換する。この上位逐次比較型Ａ／Ｄ変換器１は、デジタル出力信号Ｄｏｕｔの８ビットのうちの上位６ビットを出力する。つまり、第１の所定ビット数に対応する上位データを出力する。
下位並列型Ａ／Ｄ変換器２には、アナログ入力電圧Ａｉｎ、クロック信号ＣＬＫが入力されている。下位並列型Ａ／Ｄ変換器２は、与えられたクロックに基づいてアナログ入力電圧Ａｉｎをデジタル信号に変換する。下位並列型Ａ／Ｄ変換器２はデジタル出力信号Ｄｏｕｔの８ビットのうちの下位２ビットを出力する。つまり、第２の所定ビット数に対応する下位データを出力する。
また、下位並列型Ａ／Ｄ変換器２は、下位２ビットに加え、２ビットの補正ビットも出力する。この補正ビットに関しては後述する。

結合補正回路３には、上位逐次比較型Ａ／Ｄ変換器１および下位並列型Ａ／Ｄ変換器２の出力が与えられている。結合補正回路３は、上位６ビットと下位２ビットの結合を行う結合回路である。また、結合補正回路３は、補正ビットに基づいて、上位６ビットの値を補正して出力する補正回路でもある。この結合補正回路３の出力が、Ａ／Ｄ変換装置１００の出力するデジタル信号Ｄｏｕｔとなる。

以下、この実施の形態のＡ／Ｄ変換装置１００の動作の概要について説明する。Ａ／Ｄ変換装置１００にアナログ入力電圧Ａｉｎが印加されると、その入力電圧Ａｉｎは上位逐次比較型Ａ／Ｄ変換器１、下位並列型Ａ／Ｄ変換器２に入力される。上位逐次比較型Ａ／Ｄ変換器１では、入力された電圧Ａｉｎと最上位ビット（ＭＳＢ）に対応する電圧の比較が行われ、その比較結果を最上位ビットのデータとして出力する。以降、同様の動作が繰り返され、上位から６ビット目までの上位データが出力される。

上位逐次比較型Ａ／Ｄ変換器１から出力された上位データは、下位並列型Ａ／Ｄ変換器２および結合補正回路３へと与えられる。下位並列型Ａ／Ｄ変換器２では、与えられた上位６ビットから下位参照電圧が設定される。その後、アナログ入力電圧Ａｉｎとの比較が行われ、下位並列型Ａ／Ｄ変換器２は、下位２ビットに対応する下位データ、２ビットの補正ビットを出力する。

結合補正回路３は、上位６ビット（上位データ）、下位２ビット（下位データ）の結合を行い、８ビットの出力データＤｏｕｔとする。また、このとき、上位６ビットに関して補正を行う必要がある場合は、結合補正回路３が上位６ビットに関して補正を行う。この補正は下位並列型Ａ／Ｄ変換器２が出力する補正ビットに基づいて行われる。結合補正回路３によって、結合され、補正されたデータがＡ／Ｄ変換装置１００の出力データＤｏｕｔとして出力される。

このような構成とすることにより、並列型の下位Ａ／Ｄ変換器２では、下位２ビットのみのデータ変換を行えばよく、ビット数に応じて並列型Ａ／Ｄ変換器２の比較器が増加してしまうことはない。上位ビットは逐次比較型Ａ／Ｄ変換器で変換される。そのため、上位データを並列型Ａ／Ｄ変換器で作成した場合に比べ、比較器の数を大幅に減少することが可能となる。また、上位の逐次比較型Ａ／Ｄ変換器は、６ビット目までの電位差に対して比較することが可能であればよく、多段増幅などの複雑な構成により電力消費が増加してしまうこともない。

以下、この実施の形態のＡ／Ｄ変換装置１００のさらに詳細な構成について説明する。図２は、図1に示したＡ／Ｄ変換装置１００を、より詳細に示した回路図である。本実施形態のＡ／Ｄ変換装置１００は、差動信号が入力される構成となっている。図２中、太線で示した配線は、差動信号が伝達される部分を示している。また、図１では上位逐次比較型Ａ／Ｄ変換器１、下位並列型Ａ／Ｄ変換器２に同一のクロックが与えられているように示していたが、詳細には基準となるクロックを元に図示しないクロックジェネレータで各Ａ／Ｄ変換器１、２の動作に応じたタイミング制御用のクロックが生成され、それぞれのＡ／Ｄ変換器に与えられている。

図２に示された上位逐次比較Ａ／Ｄ変換器１は、サンプル・ホールド回路１１、比較器１２、制御部１３、Ｄ／Ａ変換器１４を有している。サンプル・ホールド回路１１は、アナログ入力信号Ａｉｎをサンプリングし、保持する回路である。比較器１２の一方の入力端子にはサンプル・ホールド回路１１の出力電圧が与えられ、他方の入力端子にはＤ／Ａ変換器１４からの出力が与えられている。比較器１２は、入力端子に与えられた電圧を比較し、その比較結果を出力している。一般的に比較器１２はオペアンプなどを用いて構成されている。制御部（論理部）１３は、図示しない逐次比較用レジスタやデータラッチ部などを有しており、上位６ビットのデジタル信号を結合補正回路３に出力している。また、制御部１３は逐次比較動作でＤ／Ａ変換器が生成するアナログ電圧のためのデジタル信号をＤ／Ａ変換器に出力している。Ｄ／Ａ変換器１４は、制御部１３から与えられたデジタル信号に基づいてアナログ電圧を生成し、比較器１２へと出力している。

この逐次比較型Ａ／Ｄ変換器１が出力した上位６ビットのデータは、下位ビット変換用の下位参照電圧生成のために下位並列型Ａ／Ｄ変換器へと与えられている。

下位並列型Ａ／Ｄ変換器２は、第１の比較部２１、第２の比較部２２、下位分圧抵抗列２３、デコーダ２４およびエンコーダ２５を有している。

第１の比較部２１および第２の比較部２２は基本的に同一の構成であり、インターリーブ動作を行っている。第１および第２の比較部２１、２２はそれぞれ７個の比較器を有している。第１および第２の比較部は入力されたアナログ入力電圧Ａｉｎと下位参照電圧を分圧した電位とを比較して、その結果をエンコーダに出力している。下位分圧抵抗部２３は、下位参照電圧を第１の比較部２１あるいは第２の比較部２２に与える。この下位参照電圧は上位６ビットの変換結果に基づいて、デコーダ２４により決定されている。エンコーダ２５は、第１あるいは第２の比較部から与えられた比較結果から下位２ビットおよび補正ビット（２ビット）に対応するデータを生成して出力する。なお、以下の説明では第１の比較部２１の動作を中心に説明する。

図３は、図２に示したＡ／Ｄ変換装置１００の動作を説明するためのタイミングチャートである。以下に、図３を用いて、本実施形態のＡ／Ｄ変換装置１００の動作について説明する。以下の説明では、本実施の形態のＡ／Ｄ変換装置１００の動作を、それぞれ、図３（ａ）の８クロック分の３つの期間Ａ，Ｂ，Ｃに分けて説明する。なお、図３（ａ）に示すクロックは、上位逐次比較型Ａ／Ｄ変換装置に与えられるクロック信号を示している。

まず、第１の期間（上位ビット決定期間）Ａで、サンプル・ホールド回路１１は入力されたアナログ信号Ａｉｎをサンプリングし、所定期間保持する。この実施の形態では、図３（ａ）の２クロックに相当する期間でサンプリングを行い、その後、第１の期間Ａの間（６クロック分）、サンプリングした電圧を保持する。（図３（ｂ）参照）

上位逐次比較型Ａ／Ｄ変換器１は、与えられたクロックＣＬＫの３クロック目（図３中のｔ１参照）から逐次比較動作を開始する。上位逐次比較型Ａ／Ｄ変換器１は、第１の期間Ａの３クロック目から８クロック目まで逐次比較動作を６回繰り返し、上位６ビットを決定する。

この第１の期間Ａで、下位並列型Ａ／Ｄ変換器２の第１の比較部２１では上位逐次比較型Ａ／Ｄ変換器１のサンプリング期間と同じ期間でアナログ入力電圧Ａｉｎのサンプリングを行っている。ここでサンプリングされたアナログ入力電圧は第１の比較部２１内のサンプリング容量に保持される。（図３（ｃ）参照）
第１の期間Ａが終わった時点（図３中のｔ２参照）で、上位逐次比較型Ａ／Ｄ変換器１は決定した上位６ビットを下位並列型Ａ／Ｄ変換器２へと出力する。下位並列型Ａ／Ｄ変換器２では、この上位６ビットに基づいてデコーダ２４により、下位分圧抵抗列のどの抵抗に比較部２１又は２２を接続するかが決定される。

第２の期間（下位ビット決定期間）Ｂでは、まず、下位並列型Ａ／Ｄ変換器２が下位参照電圧のサンプリングを行う。このサンプリングは図３（ａ）に示すクロックで２クロック分行われる。（図３（ｄ）参照）その後、下位分圧抵抗列２３の各ノードと、第１の期間Ａで保持したアナログ入力電圧Ａｉｎとの比較が第１の比較部２１内の７個の比較器で行われる。通常、下位２ビットのみを決定するのであれば、第１の比較部２１内の比較器は３個で良いが、本実施の形態では補正ビットを生成するため、７個の比較器を用いて比較が行われている。

図４および図５は、この補正動作を説明するための電圧範囲と分圧抵抗、出力されるデータの関係を示す図である。以下図４および図５を用いて補正ビットの生成について説明する。

ここで、８ビットのデジタル信号Ｄｏｕｔで示せる電圧値は２５６段階に分けられる。図２のＶＲＴとＶＲＢ間の電位差である、この２５６段階の両端の電位差をＶ_{ｗｈｏｌｅ}とする。上位６ビットが決定されると２５６段階の電圧のうち連続する４段階の電圧範囲が決定されることとなる。（仮にＶ_ｒｅｆ１とする）この電圧範囲Ｖ_ｒｅｆ１を説明するために、このＶ_{ｗｈｏｌｅ}を全て直列に接続した抵抗で分圧したとすると上位６ビットにより、４つの抵抗の範囲に電圧が絞られる。この様子を示したものが図４である。上位６ビットに誤りがないとすれば、下位並列型Ａ／Ｄ変換器２に与える下位参照電圧はこの４つの抵抗の両端に相当する電圧を基準に生成することが出来る。上位６ビットに誤りがないとすれば、この４つの抵抗の、どの抵抗に対応する電圧がアナログ入力なのかを比較して下位２ビットを生成することが可能である。ただし、本実施の形態では、上位６ビットが選択する電圧範囲Ｖ_ｒｅｆ１がずれた場合のために、本来下位２ビット出力に必要となる３個の比較器の、上位、下位に２つずつ比較器を追加する事で補正ビットを生成している。

図５は、上位６ビットが選択する電圧範囲Ｖ_ｒｅｆ１およびその上下２ＬＳＢ分の補正可能な電圧範囲（Ｖ_{＋２ＬＳＢ}、Ｖ_{−２ＬＳＢ}）と、補正ビットを含んだデータの出力例を示したものである。図５において抵抗列５０は、例えば下位分圧抵抗列２３である。この下位分圧抵抗列２３は、８個の抵抗を有しており各抵抗間のノードＮ１〜Ｎ７から分圧された電圧が取り出されている。このノードＮ１〜Ｎ７の電圧は、それぞれ第１の比較部２１の７個の比較器へと入力されている。

ここで、上位６ビットの選択した電圧範囲が正しい場合は、アナログ入力電圧は、上位６ビットの選択した電圧範囲Ｖ_ｒｅｆ１内に納まるはずである。この場合のアナログ入力電圧を図５中、矢印Ａで示す。図５中、矢印Ａで示すアナログ入力電圧が与えられていた場合は、ノードＮ３からＮ７に接続された比較器は例えば「Ｈ」レベル、ノードＮ１，Ｎ２に接続された比較器は例えば「Ｌ」レベルを出力する。これらの比較器の出力を受けて、エンコーダ２５では補正ビットとして「００」、比較結果の下位２ビットとして「１１」が生成される。以上の動作の結果、下位並列型Ａ／Ｄ変換器２は、４ビットのデータ「００１１」を出力する。（図５参照）

一方、上位６ビットの選択した電圧範囲が何らかの影響でずれていた場合、アナログ入力電圧はこの範囲に納まらなくなる。この場合のアナログ入力電圧を、図５中、矢印Ｂで示す。矢印Ｂで示したアナログ入力電圧は、上位６ビットが選択した電圧範囲が下方にずれてしまっていた場合である。この場合、ノードＮ１〜Ｎ７に接続された比較器が例えば全て「Ｈ」レベルとなる。これらの比較器の出力を受けて、エンコーダ２５では補正ビットとして「１０」、比較結果の下位２ビットとして「０１」が生成される。以上の動作の結果、下位並列型Ａ／Ｄ変換器２は、４ビットの「１００１」を出力する。（図５参照）同様に上位６ビットの選択した電圧範囲が上方にずれた場合でも図５に示したような補正ビット「１１」と下位２ビットの組み合わせが出力される。（図５参照）

このように、本実施形態の下位並列型Ａ／Ｄ変換器２では、７個の比較器を用いることで、＋２ＬＳＢ分、あるいは−２ＬＳＢ分の電圧補正が可能な補正ビットおよび下位２ビットを出力する。

以上説明したように、第２の期間Ｂでは、下位並列型Ａ／Ｄ変換器２により補正ビットおよび下位２ビットが出力される。

下位２ビットが決定されると第３の期間Ｃで上位６ビットおよび下位２ビットの結合、および補正動作が行われる。結合補正回路３では、第１の期間Ａで決定され、図示しないラッチ回路などに保持された上位６ビットと、第２の期間Ｂで決定された２ビットが結合される。また、このとき補正ビットの「１０」、「１１」あるいは「００」に基づいて上位６ビットの補正が行われる。補正ビットが「００」であれば上位６ビットに対する補正は行われないが、補正ビットが「１０」あるいは「１１」のときは上位６ビットの補正が行われる。例えば補正ビットが「１０」のときは上位６ビットに対し「０００００１」が加算される。補正ビットが「１１」のときは上位６ビットから「０００００１」が減算される。

図６は、上述の上位、下位の結合および補正の動作を行うための論理回路を示す図である。なお、補正ビットと論理演算の関係は上述および図６に示された関係のものに限らず、補正ビットから必要な上位６ビットの補正が行えるものであれば良い。したがって、結合補正回路は図６の回路に限らず、さまざまな論理素子の組み合わせで、変形が可能である。上位、下位の結合および補正が行われたデジタル信号がＡ／Ｄ変換装置１００のデジタル出力Ｄｏｕｔとして出力される。

以上説明したように、本実施形態のＡ／Ｄ変換装置１００では、第１の期間から第３の期間までの動作を行って、アナログ信号Ａｉｎがデジタル信号Ｄｏｕｔとして出力される。

なお、上述したように、本実施形態では、下位並列型Ａ／Ｄ変換器２はインターリーブ動作を行っている。そのため、上位逐次比較型Ａ／Ｄ変換器１は、第１の期間Ａで上位６ビットの変換が終了し、それをラッチ回路などに保持すると、第２の期間Ｂでは、次のアナログ入力信号Ａｉｎのサンプリングおよび変換動作へと移行する。この第２の期間Ｂでは、上述した下位並列型Ａ／Ｄ変換器２の第２の比較部２２がアナログ入力電圧のサンプリングと保持を行う。第２の比較部２２は、第３の期間Ｃで第２の期間Ｂでサンプリングされたアナログ入力電圧の下位２ビットの変換を行う。その後第３の期間Ｃの次に来る期間で、上位ビット、下位ビットの結合、出力が行われている。第３の期間Ｃで下位並列型Ａ／Ｄ変換器２の第２の比較部が変換動作を行っている間は、再び第１の比較部２１がサンプリング、保持動作を行っている。本実施の形態ではこのように第１の比較部、第２の比較部が交互に動作するインターリーブ構成としているが、下位並列型Ａ／Ｄ変換器２に、サンプル・ホールド回路を複数設けて、比較部をひとつとすることも可能である。

上述したように、本実施の形態によれば、上位ビットを並列型Ａ／Ｄ変換器で作成した場合に比べ、比較器の数を大幅に減少することが可能となる。また、上位の逐次比較Ａ／Ｄ変換器は、６ビット目までの電位差に対して比較することが可能であればよく、多段増幅などの複雑な構成により電力消費が増加してしまうこともない。

そこで、本実施の形態に基づいたＡ／Ｄ変換装置１００が必要とする増幅度と消費電流の関係について説明する。本実施の形態のＡ／Ｄ変換装置１００では、上位逐次比較型Ａ／Ｄ変換器１は、最上位から６ビット目の差電圧が検出でき、後段の制御部（論理部）１３でその論理値が判断できる出力を出せばよい。このために、比較器１２で用いられる増幅器が必要とするゲインは以下の式で計算される。
Ｇａｉｎ＝２０ｌｏｇ_１０（２^ｍ）−６ （ｄＢ）
ここで、ｍは上位逐次比較Ａ／Ｄ変換器１で変換されるビット数である。この実施の形態では上位６ビットであるため、必要とされる増幅度は３０．１２ｄＢとなる。一方、全ビット逐次比較型Ａ／Ｄの場合は、ＬＳＢ電位差の１／８の差電位が検出でき、後段の制御部（論理部）１３でその論理値が判断できる出力を出す必要があるため、この場合のゲインは以下の式で計算される。 Ｇａｉｎ＝２０ｌｏｇ_１０（２^ｍ＊８）−６ （ｄＢ）
この場合、ｍ＝８となるため、必要とされる増幅度は６０．２２ｄＢとなる。一般に高いゲイン（６０〜７０ｄＢ）を得られる比較器を設計すると、増幅度を上げるため多段構成のアンプが必要となる。多段構成のアンプにすると段数に応じて消費電流が増加してしまう。一方、低いゲイン（３０〜４０ｄＢ）の場合は１段の増幅器で比較器を構成できる。つまり、この実施の形態では１段の構成のアンプで上位逐次比較型Ａ／Ｄ変換器１の比較器１２を形成することが可能である。

このことを言い換えれば、実施の形態のＡ／Ｄ変換装置１００は、上位ビットのＡ／Ｄ変換を比較器の数が少ない逐次比較型Ａ／Ｄ変換器とする一方で、この上位逐次比較型Ａ／Ｄ変換器に、複雑な多段構成を必要としない範囲までの上位ビットをＡ／Ｄ変換させるものである。したがって、比較器の消費電流は全ビット逐次比較型とした場合の１／２程度となり、この実施の形態では、この比較器１２は、１段の増幅器で構成され、その消費電流は約５００μＡである。

また下位並列型Ａ／Ｄ変換器２では第１、第２の比較部を合わせて１４個の比較器が用いられている。この下位並列型Ａ／Ｄ変換器２内で用いられる比較器は、図７に示した構成のチョッパー型コンパレータである。このチョッパー型コンパレータの詳細な動作は、特開２００２−３７４１５３により、公知であるため割愛する。

このチョッパー型コンパレータ１個の消費電流は１５μＡであるため、本実施の形態のＡ／Ｄ変換装置１００全体の消費電流は、５００＋１４＊１５＝７１０μＡとなる。

これに対し、図９に示したような上位５ビット、下位３ビットを分けて、並列型Ａ／Ｄ変換器でＡ／Ｄ変換する場合は、上位、下位、それぞれのＡ／Ｄ変換器を合わせて、５７個の比較器が必要な構成となる。図７と同一のチョッパー型コンパレータを用いた場合は、図８のＡ／Ｄ変換装置の消費電流は、５７＊１５＝８５５μＡとなる。

このように、本実施の形態のＡ／Ｄ変換装置１００は、全ビット逐次比較型Ａ／Ｄ、もしくは上位ビット、下位ビットともに並列型Ａ／Ｄ変換器を用いた場合に比べて消費電力を低減させることが可能である。また、上位ビットのＡ／Ｄ変換を比較器の数が少ない逐次比較型Ａ／Ｄ変換器とする一方で、この上位逐次比較型Ａ／Ｄ変換器に、複雑な多段構成を必要としない範囲までの上位ビットをＡ／Ｄ変換させている。逐次比較型Ａ／Ｄ変換器に用いられる比較器の増幅部分が多段構成などを取る場合は、段数に応じて消費電流が増加していくが、本実施の形態では、上位逐次比較型Ａ／Ｄ変換器に、複雑な多段構成を必要としない範囲までの上位ビットをＡ／Ｄ変換させる構成としているため、逐次比較型Ａ／Ｄ変換器による、消費電流の増加も押さえることが可能である。

本発明の実施の形態による消費電力削減の効果は、Ａ／Ｄ変換装置１００の変換周波数によって多少の差が生じてくるが、数百ｋＨｚ〜４ＭＨｚ程度の変換周波数であれば本実施の形態の効果は大きく、Ａ／Ｄ変換装置１００の消費電力を有効に削減することが可能である。

以上、本発明の実施の形態に、基づいて詳細に説明したが、実施の形態に限らず種々の変形が可能である。実施の形態にて説明したように下位並列型Ａ／Ｄ変換器２は、インターリーブ動作を行うＡ／Ｄ変換器に限らず、二つ以上のサンプル・ホールド回路の切替などにより下位ビットの変換を行うものでも良い。また、補正ビットは実施の形態の補正ビットの形式、図６の論理回路に限らず、上位ビットを補正できる論理演算が形成できるものであれば結合回路と別に設けることなどの変更も可能である。

本発明の実施の形態のＡ／Ｄ変換装置を示すブロック図である。 実施の形態のＡ／Ｄ変換装置を示す回路図である。 実施の形態のＡ／Ｄ変換装置の動作を示すタイミングチャートである。 上位６ビットが示す電圧範囲を示す図である。 補正可能範囲と出力されるデータの関係を示す図である。 結合補正回路を示す回路図である。 実施の形態の下位並列型Ａ／Ｄ変換器に用いられる比較器を示す回路図である。 並列型Ａ／Ｄ変換装置を示すブロック図である。 従来のＡ／Ｄ変換装置を示すブロック図である。

符号の説明

１ 上位逐次比較型Ａ／Ｄ変換器
２ 下位並列型Ａ／Ｄ変換器
３ 結合補正回路
１１ サンプル・ホールド回路
１２ 比較器
１３ 制御部
１４ Ｄ／Ａ変換器
２１ 第１の比較部
２２ 第２の比較部
２３ 下位分圧抵抗列
２４ デコーダ
２５ エンコーダ
５０ 抵抗列
１００ Ａ／Ｄ変換装置

Claims (6)

1. アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置であって、
   前記アナログ信号が入力され、前記デジタル信号の上位データを出力する逐次比較型Ａ／Ｄ変換器と、
   複数の直列に接続された抵抗を有し、前記上位データに基づいて決定された分圧用参照電圧が与えられる分圧抵抗と、前記分圧抵抗によって複数に分圧された参照電圧と前記アナログ信号を比較する複数の比較器を有し、前記デジタル信号の下位データを出力する並列型Ａ／Ｄ変換器と、
   前記上位データおよび前記下位データを結合して前記デジタル信号を出力する結合回路とを有するＡ／Ｄ変換装置。
2. 前記並列形Ａ／Ｄ変換器は、前記下位データと共に前記上位データを補正する補正ビットを出力する請求項１に記載のＡ／Ｄ変換装置。
3. 前記Ａ／Ｄ変換装置は、前記補正ビットに基づいて前記上位データを補正する補正回路を有することを特徴とする請求項２に記載のＡ／Ｄ変換装置。
4. 前記並列形Ａ／Ｄ変換器は、前記複数の比較器の比較結果に基づいて前記補正ビットを生成することを特徴とする請求項１に記載のＡ／Ｄ変換装置。
5. 前記逐次比較型Ａ／Ｄ変換器は、１段の増幅段により構成される比較器を有することを特徴とする請求項１乃至４に記載のＡ／Ｄ変換装置。
6. 入力されたアナログ信号を、複数回逐次比較することにより、第１の所定ビット数のデジタル信号に変換して上位データを生成し、
   前記アナログ信号と前記上位データに基づいて設定された参照電圧とを並列比較することにより、前記入力されたアナログ信号を第２の所定ビット数のデジタル信号に変換して下位データを生成し、
   前記上位データおよび前記下位データを結合して前記入力されたアナログ信号をデジタル出力信号に変換するＡ／Ｄ変換方法。

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