JP4526919B2 - A/d変換装置 - Google Patents
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Description
上記した並列比較型A/D変換装置の動作について説明する。アナログ入力端子からのアナログ入力電圧Ainは各比較器に同時に加えられている。アナログ入力電圧Ainは、参照入力電圧端子85から印加されて各分割抵抗Rで分圧されたそれぞれの参照入力電圧と比較される。エンコーダ82は、比較器81からの出力に基づいて、アナログ入力電圧を2進数のビット列データに符号化する。
下位並列型A/D変換器2には、アナログ入力電圧Ain、クロック信号CLKが入力されている。下位並列型A/D変換器2は、与えられたクロックに基づいてアナログ入力電圧Ainをデジタル信号に変換する。下位並列型A/D変換器2はデジタル出力信号Doutの8ビットのうちの下位2ビットを出力する。つまり、第2の所定ビット数に対応する下位データを出力する。
また、下位並列型A/D変換器2は、下位2ビットに加え、2ビットの補正ビットも出力する。この補正ビットに関しては後述する。
第1の期間Aが終わった時点(図3中のt2参照)で、上位逐次比較型A/D変換器1は決定した上位6ビットを下位並列型A/D変換器2へと出力する。下位並列型A/D変換器2では、この上位6ビットに基づいてデコーダ24により、下位分圧抵抗列のどの抵抗に比較部21又は22を接続するかが決定される。
Gain=20log10(2m)−6 (dB)
ここで、mは上位逐次比較A/D変換器1で変換されるビット数である。この実施の形態では上位6ビットであるため、必要とされる増幅度は30.12dBとなる。一方、全ビット逐次比較型A/Dの場合は、LSB電位差の1/8の差電位が検出でき、後段の制御部(論理部)13でその論理値が判断できる出力を出す必要があるため、この場合のゲインは以下の式で計算される。 Gain=20log10(2m*8)−6 (dB)
この場合、m=8となるため、必要とされる増幅度は60.22dBとなる。一般に高いゲイン(60〜70dB)を得られる比較器を設計すると、増幅度を上げるため多段構成のアンプが必要となる。多段構成のアンプにすると段数に応じて消費電流が増加してしまう。一方、低いゲイン(30〜40dB)の場合は1段の増幅器で比較器を構成できる。つまり、この実施の形態では1段の構成のアンプで上位逐次比較型A/D変換器1の比較器12を形成することが可能である。
2 下位並列型A/D変換器
3 結合補正回路
11 サンプル・ホールド回路
12 比較器
13 制御部
14 D/A変換器
21 第1の比較部
22 第2の比較部
23 下位分圧抵抗列
24 デコーダ
25 エンコーダ
50 抵抗列
100 A/D変換装置
Claims (6)
- アナログ信号をデジタル信号に変換するA/D変換装置であって、
前記アナログ信号が入力され、前記デジタル信号の上位データを出力する逐次比較型A/D変換器と、
複数の直列に接続された抵抗を有し、前記上位データに基づいて決定された分圧用参照電圧が与えられる分圧抵抗と、前記分圧抵抗によって複数に分圧された参照電圧と前記アナログ信号を比較する複数の比較器を有し、前記デジタル信号の下位データを出力する並列型A/D変換器と、
前記上位データおよび前記下位データを結合して前記デジタル信号を出力する結合回路とを有するA/D変換装置。 - 前記並列形A/D変換器は、前記下位データと共に前記上位データを補正する補正ビットを出力する請求項1に記載のA/D変換装置。
- 前記A/D変換装置は、前記補正ビットに基づいて前記上位データを補正する補正回路を有することを特徴とする請求項2に記載のA/D変換装置。
- 前記並列形A/D変換器は、前記複数の比較器の比較結果に基づいて前記補正ビットを生成することを特徴とする請求項1に記載のA/D変換装置。
- 前記逐次比較型A/D変換器は、1段の増幅段により構成される比較器を有することを特徴とする請求項1乃至4に記載のA/D変換装置。
- 入力されたアナログ信号を、複数回逐次比較することにより、第1の所定ビット数のデジタル信号に変換して上位データを生成し、
前記アナログ信号と前記上位データに基づいて設定された参照電圧とを並列比較することにより、前記入力されたアナログ信号を第2の所定ビット数のデジタル信号に変換して下位データを生成し、
前記上位データおよび前記下位データを結合して前記入力されたアナログ信号をデジタル出力信号に変換するA/D変換方法。
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