JPH09107289A - エンコード回路及びアナログ/デジタル変換装置 - Google Patents
エンコード回路及びアナログ/デジタル変換装置Info
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- JPH09107289A JPH09107289A JP29040495A JP29040495A JPH09107289A JP H09107289 A JPH09107289 A JP H09107289A JP 29040495 A JP29040495 A JP 29040495A JP 29040495 A JP29040495 A JP 29040495A JP H09107289 A JPH09107289 A JP H09107289A
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Abstract
(57)【要約】
【課題】 コンパレータ出力(エンコード入力)に不正
規(特異なエラー)状態が生じた場合(とくに正規状態
に対して大きくかけ離れた上位ビットにエラーが生じた
ような場合)でも正規もしくは正規に近い値が得られる
エンコード回路及びADコンバータを提供する。 【解決手段】 エンコード回路26にコンパレータ12
の出力の“H”レベル又は“L”レベルの数を数える手
段を設けることにより従来より正確なバイナリ変換を行
う。“H”レベルまたは“L”レベルの数をカウントす
ることによりバイナリーコードの変換を行うので1デー
タの重みが同じであり、電源ノイズ等により正値よりか
け離れたデータ部に突発的にエラーが発生した場合でも
エンコード結果は極めて正値に近い値を得ることができ
る。
規(特異なエラー)状態が生じた場合(とくに正規状態
に対して大きくかけ離れた上位ビットにエラーが生じた
ような場合)でも正規もしくは正規に近い値が得られる
エンコード回路及びADコンバータを提供する。 【解決手段】 エンコード回路26にコンパレータ12
の出力の“H”レベル又は“L”レベルの数を数える手
段を設けることにより従来より正確なバイナリ変換を行
う。“H”レベルまたは“L”レベルの数をカウントす
ることによりバイナリーコードの変換を行うので1デー
タの重みが同じであり、電源ノイズ等により正値よりか
け離れたデータ部に突発的にエラーが発生した場合でも
エンコード結果は極めて正値に近い値を得ることができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、“M”ビットのデ
ータラインから“N”ビットのデータコードに変換する
エンコード回路に関し、特に並列或いは直並列型アナロ
グ/デジタル変換器などの不正規入力が発生する半導体
集積回路装置に使用される。
ータラインから“N”ビットのデータコードに変換する
エンコード回路に関し、特に並列或いは直並列型アナロ
グ/デジタル変換器などの不正規入力が発生する半導体
集積回路装置に使用される。
【0002】
【従来の技術】図7を参照して補正型エンコーダが用い
られている従来の3ビットの並列型アナログ/デジタル
変換装置(以下、ADコンバータ(Analog Digital Conv
erter)という)を説明する。まず補正の意味について説
明する。一般的なADコンバータは図7に示すように、
サンプル&ホールド回路10、基準電圧生成回路11、
コンパレータアレイ12及びエンコーダ13から構成さ
れている。入力電圧AINをサンプル&ホールド回路1
0でホールドし、入力レンジの分解能に対応する電圧を
生成する基準電圧生成回路11で生成された入力レンジ
の分解能に対応する基準電圧VREF(1〜n)と入力
電圧AINとをコンパレータアレイ12で比較する。基
準電圧生成回路では、例えば、入力電圧VRT(2V)
及び入力電圧VRB(1V)の入力によって1Vから2
Vまでの7つの基準電圧VREF(1〜7)が生成され
る。そして、これら基準電圧に対してアナログ入力値
(AIN)が“H”レベルかもしくは“L”レベルかを
コンパレータアレイ12で判定し、その比較データをエ
ンコーダ13でバイナリコードに変換し10進数の出力
を得ている。
られている従来の3ビットの並列型アナログ/デジタル
変換装置(以下、ADコンバータ(Analog Digital Conv
erter)という)を説明する。まず補正の意味について説
明する。一般的なADコンバータは図7に示すように、
サンプル&ホールド回路10、基準電圧生成回路11、
コンパレータアレイ12及びエンコーダ13から構成さ
れている。入力電圧AINをサンプル&ホールド回路1
0でホールドし、入力レンジの分解能に対応する電圧を
生成する基準電圧生成回路11で生成された入力レンジ
の分解能に対応する基準電圧VREF(1〜n)と入力
電圧AINとをコンパレータアレイ12で比較する。基
準電圧生成回路では、例えば、入力電圧VRT(2V)
及び入力電圧VRB(1V)の入力によって1Vから2
Vまでの7つの基準電圧VREF(1〜7)が生成され
る。そして、これら基準電圧に対してアナログ入力値
(AIN)が“H”レベルかもしくは“L”レベルかを
コンパレータアレイ12で判定し、その比較データをエ
ンコーダ13でバイナリコードに変換し10進数の出力
を得ている。
【0003】この時、例えば、アナログ入力値が基準電
圧の3、4レベルの間にあるとすると、コンバレータア
レイの正規の出力14は、例えば、AIN>VREFn
のとき“H”レベルとし、AIN≦VREFnのとき
“L”レベルとする場合、理論上上位から(LLLHH
H)となる。その結果、エンコード出力値は3(10進
数)となるのが本来の動作である。しかし、コンパレー
タの出力は、実際には電源ノイズや各コンパレータ間の
特性差によって正規の出力14のように、一様な出力
(“L”レベルグループと“H”レベルグループが完全
に二分されている状態を示す)とはならず、実際には出
力15の様にコードの飛びが発生する不正規な状態にな
ることが多い(以下、一様に分かれている状態を正規出
力((LLLLHHH)など)、コード飛びが発生して
いる状態を不正規出力((LHLLHLH)など)とい
う)。この不正規出力は基準電圧の分解能が高い程生じ
易く、高速変換時や高周波入力時などに発生し易い傾向
がある。こうした不正規出力は、通常のエンコーダでは
大きな誤動作となるため、極力正規の値に近いよう補正
を行うタイプのエンコーダが用いられている。
圧の3、4レベルの間にあるとすると、コンバレータア
レイの正規の出力14は、例えば、AIN>VREFn
のとき“H”レベルとし、AIN≦VREFnのとき
“L”レベルとする場合、理論上上位から(LLLHH
H)となる。その結果、エンコード出力値は3(10進
数)となるのが本来の動作である。しかし、コンパレー
タの出力は、実際には電源ノイズや各コンパレータ間の
特性差によって正規の出力14のように、一様な出力
(“L”レベルグループと“H”レベルグループが完全
に二分されている状態を示す)とはならず、実際には出
力15の様にコードの飛びが発生する不正規な状態にな
ることが多い(以下、一様に分かれている状態を正規出
力((LLLLHHH)など)、コード飛びが発生して
いる状態を不正規出力((LHLLHLH)など)とい
う)。この不正規出力は基準電圧の分解能が高い程生じ
易く、高速変換時や高周波入力時などに発生し易い傾向
がある。こうした不正規出力は、通常のエンコーダでは
大きな誤動作となるため、極力正規の値に近いよう補正
を行うタイプのエンコーダが用いられている。
【0004】次に、補正型エンコーダの動作原理を図8
の従来例を参照して説明する。最も簡単な方式として
は、図に示すように、最上位の“H”レベルで下位を
“H”レベルにマスクする論理和回路を用いたOR−T
ree回路18を設けて出力値を強制的に一様化する。
次に、L/Hの変化部を検出するアドレスデコーダ19
に送り、論理積回路を用いて最上位の“H”レベルの1
データのみ“H”レベルの形態にする。そして、NOR
回路とNAND回路とを組合わせてなる8to3エンコ
ーダ20でバイナリ変換して出力する(この場合3ビッ
トを出力する)。図7に示す不正規出力15(LHLL
HLH)が入力された場合には、図8に示すOR−Tr
ee回路18は、最上位の“H”レベルでマスクするこ
とから、OR−Tree回路18の不正規出力22は
(LHHHHHH)となる。この不正規出力22がアド
レスレコーダ19に入力される。このアドレスデコーダ
19の不正規出力24は、(LHLLLLL)となる。
の従来例を参照して説明する。最も簡単な方式として
は、図に示すように、最上位の“H”レベルで下位を
“H”レベルにマスクする論理和回路を用いたOR−T
ree回路18を設けて出力値を強制的に一様化する。
次に、L/Hの変化部を検出するアドレスデコーダ19
に送り、論理積回路を用いて最上位の“H”レベルの1
データのみ“H”レベルの形態にする。そして、NOR
回路とNAND回路とを組合わせてなる8to3エンコ
ーダ20でバイナリ変換して出力する(この場合3ビッ
トを出力する)。図7に示す不正規出力15(LHLL
HLH)が入力された場合には、図8に示すOR−Tr
ee回路18は、最上位の“H”レベルでマスクするこ
とから、OR−Tree回路18の不正規出力22は
(LHHHHHH)となる。この不正規出力22がアド
レスレコーダ19に入力される。このアドレスデコーダ
19の不正規出力24は、(LHLLLLL)となる。
【0005】この不正規出力24が前記エンコーダ20
に入力されると不正規出力17aは、(HHL)として
出力される。一方、図7に示す正規出力14(LLLL
HHH)が入力された場合には、図8に示すようにOR
−Tree回路18の正規出力21は(LLLLHH
H)となる。この不正規出力21がアドレスレコーダ1
9に入力される。このアドレスデコーダ19の正規出力
23は、(LLLLHLL)となる。この不正規出力2
3が前記エンコーダ20に入力されると正規出力16は
(LHH)として出力される。(HHL)は2進数で1
10を表し、10進数にすると6となる。(LHH)は
2進数で11を表し、10進数にすると3となる。従っ
て、不正規出力と正規出力とは6−3=+3と大きな差
を有している。
に入力されると不正規出力17aは、(HHL)として
出力される。一方、図7に示す正規出力14(LLLL
HHH)が入力された場合には、図8に示すようにOR
−Tree回路18の正規出力21は(LLLLHH
H)となる。この不正規出力21がアドレスレコーダ1
9に入力される。このアドレスデコーダ19の正規出力
23は、(LLLLHLL)となる。この不正規出力2
3が前記エンコーダ20に入力されると正規出力16は
(LHH)として出力される。(HHL)は2進数で1
10を表し、10進数にすると6となる。(LHH)は
2進数で11を表し、10進数にすると3となる。従っ
て、不正規出力と正規出力とは6−3=+3と大きな差
を有している。
【0006】次に、図9を参照して他の従来例を説明す
る。この方式のADコンバータは、前の方式を2つ組み
合わせた構成となっている。すなわち、OR−Tree
回路18a及びAND−Tree回路18bを用意す
る。そして、最上位の“H”レベルで下位を“H”レベ
ルにマスクするOR−Tree回路18aを用い、その
結果をアドレスレコーダ19及び8to3エンコーダ2
0で処理を行う経路と、最下位の“L”レベルで上位を
“L”レベルにマスクするAND−Tree回路18b
の結果をアドレスレコーダ19及び8to3エンコーダ
20で処理する経路の2つを設ける。そして、2つの経
路の結果を入力し、各々を加算し、さらに演算回路25
でこれを1/2にすることによってADコンバータの結
果を得ており、両系列の平均値を出力としている。
る。この方式のADコンバータは、前の方式を2つ組み
合わせた構成となっている。すなわち、OR−Tree
回路18a及びAND−Tree回路18bを用意す
る。そして、最上位の“H”レベルで下位を“H”レベ
ルにマスクするOR−Tree回路18aを用い、その
結果をアドレスレコーダ19及び8to3エンコーダ2
0で処理を行う経路と、最下位の“L”レベルで上位を
“L”レベルにマスクするAND−Tree回路18b
の結果をアドレスレコーダ19及び8to3エンコーダ
20で処理する経路の2つを設ける。そして、2つの経
路の結果を入力し、各々を加算し、さらに演算回路25
でこれを1/2にすることによってADコンバータの結
果を得ており、両系列の平均値を出力としている。
【0007】図9において、不正規入力15を(LHL
LHLH)とする。OR−Tree回路18aを用いる
図の上部系列では、OR−Tree回路18aの不正規
出力22aは(LHHHHHH)となり(正規出力21
aは(LLLLHHH)となる)、この出力がアドレス
レコーダ19、8to3エンコーダ20を経てエンコー
ド結果の110(10進数で6)を得る。AND−Tr
ee回路18bを用いる下部系列ではその不正規出力2
2bは(LLLLLLH)となり(正規出力21bは
(LLLLHHH)となる)、この出力がアドレスレコ
ーダ19、8to3エンコーダ20を経てエンコード結
果の1(10進数でも1)を得る。この2系列のエンコ
ード結果を演算器25で平均して平均値4を得る。正規
入力14を(LLLLHHH)とすると、ADコンバー
タの出力は10進数で3であるから誤差分は1となり、
前の方式のADコンバータより回路規模が大きくなって
しまうが誤差が少なくなる。
LHLH)とする。OR−Tree回路18aを用いる
図の上部系列では、OR−Tree回路18aの不正規
出力22aは(LHHHHHH)となり(正規出力21
aは(LLLLHHH)となる)、この出力がアドレス
レコーダ19、8to3エンコーダ20を経てエンコー
ド結果の110(10進数で6)を得る。AND−Tr
ee回路18bを用いる下部系列ではその不正規出力2
2bは(LLLLLLH)となり(正規出力21bは
(LLLLHHH)となる)、この出力がアドレスレコ
ーダ19、8to3エンコーダ20を経てエンコード結
果の1(10進数でも1)を得る。この2系列のエンコ
ード結果を演算器25で平均して平均値4を得る。正規
入力14を(LLLLHHH)とすると、ADコンバー
タの出力は10進数で3であるから誤差分は1となり、
前の方式のADコンバータより回路規模が大きくなって
しまうが誤差が少なくなる。
【0008】
【発明が解決しようとする課題】ところで、前記従来の
2方式のADコンバータでは、最上位の“H”レベル及
び最下位の“L”レベルを検出し平均化しているので、
正負が均等な不正規入力に対しては効果があるが、先に
示した不正規入力15の様に不正規の部分が片寄って発
生した場合(とくに正規入力における最上位の“H”ビ
ットから大きくかけ離れた上位ビットに突発的な“H”
ビットが発生したような場合)には、依然誤差が発生し
ているように効果は少なくなる。通常ノイズによる誤動
作ではコンパレータの位置などが関係し、また高周波入
力時には、前の値が影響することから、必ずしも均一な
エラーが発生するとは限らないのでこれら従来のADコ
ンバータは理想的な方式とは言えない。特に、CMOS
プロセスによるデジタル回路へのオンチップ化、半導体
集積回路装置の高分解能化及び高速動作化が進んでいる
現状では不正規出力が増大して大きな問題になってい
る。本発明は、このような事情によりなされたものであ
り、コンパレータ出力、つまりエンコード入力に不正規
(特異なエラー)状態が生じた場合(とくに正規状態に
対して大きくかけ離れた上位ビットにエラーが生じたよ
うな場合)でも正規もしくは正規に近い値が得られるエ
ンコード回路及びエンコード回路を用いたADコンバー
タを提供することにある。
2方式のADコンバータでは、最上位の“H”レベル及
び最下位の“L”レベルを検出し平均化しているので、
正負が均等な不正規入力に対しては効果があるが、先に
示した不正規入力15の様に不正規の部分が片寄って発
生した場合(とくに正規入力における最上位の“H”ビ
ットから大きくかけ離れた上位ビットに突発的な“H”
ビットが発生したような場合)には、依然誤差が発生し
ているように効果は少なくなる。通常ノイズによる誤動
作ではコンパレータの位置などが関係し、また高周波入
力時には、前の値が影響することから、必ずしも均一な
エラーが発生するとは限らないのでこれら従来のADコ
ンバータは理想的な方式とは言えない。特に、CMOS
プロセスによるデジタル回路へのオンチップ化、半導体
集積回路装置の高分解能化及び高速動作化が進んでいる
現状では不正規出力が増大して大きな問題になってい
る。本発明は、このような事情によりなされたものであ
り、コンパレータ出力、つまりエンコード入力に不正規
(特異なエラー)状態が生じた場合(とくに正規状態に
対して大きくかけ離れた上位ビットにエラーが生じたよ
うな場合)でも正規もしくは正規に近い値が得られるエ
ンコード回路及びエンコード回路を用いたADコンバー
タを提供することにある。
【0009】
【課題を解決するための手段】本発明は、エンコード回
路にコンパレータ出力の“H”レベル又は“L”レベル
の数を数える手段を設けることにより従来より正確なバ
イナリ変換を行うことを特徴にしている。請求項1の発
明は、エンコード回路において、入力電圧を基準電圧と
比較し、その比較結果に基づき複数の“H”レベルデー
タ又は“L”レベルデータとの組み合わせとして前記入
力電圧値を表したデータを入力する手段と、この“H”
レベル又は“L”レベルのいづれかをカウントする手段
とを備え、この“H”レベル又は“L”レベルの合計数
に基づいてコード変換を行うことを特徴とする。請求項
2の発明は、アナログ/デジタル変換装置において、入
力電圧をホールドする手段と、入力レンジの分解能に対
応する基準電圧を生成する手段と、前記入力電圧と前記
基準電圧とを比較し、その比較結果に基づき前記入力電
圧値を複数の“H”レベルデータ又は“L”レベルデー
タとの組み合わせとして出力する手段と、前記“H”レ
ベル又は“L”レベルのいづれかをカウントする手段と
を備え、前記“H”レベル又は“L”レベルの合計数に
基づいてコード変換を行うことを特徴とする。
路にコンパレータ出力の“H”レベル又は“L”レベル
の数を数える手段を設けることにより従来より正確なバ
イナリ変換を行うことを特徴にしている。請求項1の発
明は、エンコード回路において、入力電圧を基準電圧と
比較し、その比較結果に基づき複数の“H”レベルデー
タ又は“L”レベルデータとの組み合わせとして前記入
力電圧値を表したデータを入力する手段と、この“H”
レベル又は“L”レベルのいづれかをカウントする手段
とを備え、この“H”レベル又は“L”レベルの合計数
に基づいてコード変換を行うことを特徴とする。請求項
2の発明は、アナログ/デジタル変換装置において、入
力電圧をホールドする手段と、入力レンジの分解能に対
応する基準電圧を生成する手段と、前記入力電圧と前記
基準電圧とを比較し、その比較結果に基づき前記入力電
圧値を複数の“H”レベルデータ又は“L”レベルデー
タとの組み合わせとして出力する手段と、前記“H”レ
ベル又は“L”レベルのいづれかをカウントする手段と
を備え、前記“H”レベル又は“L”レベルの合計数に
基づいてコード変換を行うことを特徴とする。
【0010】請求項3の発明は、アナログ/デジタル変
換装置において、入力電圧をホールドするサンプル・ホ
ールド回路と、入力レンジの分解能に対応する基準電圧
を生成する基準電圧生成回路と、前記入力電圧と前記基
準電圧とを比較し、その比較結果に基づき前記入力電圧
値を複数の“H”レベルデータ又は“L”レベルデータ
との組み合わせとして出力する複数のコンパレータと、
前記比較データを入力させるエンコード回路とを備え、
前記エンコード回路は前記“H”レベル又は“L”レベ
ルのいづれかの数をカウントするカウンタを有すること
を特徴とする。請求項4の発明は、請求項3の発明にお
いて、前記カウンタは複数の全加算器を組み合わせて構
成されていることを特徴とする。請求項5の発明は、ア
ナログ/デジタル変換装置において、請求項1に記載の
エンコード回路を組み込んだことを特徴とする。
換装置において、入力電圧をホールドするサンプル・ホ
ールド回路と、入力レンジの分解能に対応する基準電圧
を生成する基準電圧生成回路と、前記入力電圧と前記基
準電圧とを比較し、その比較結果に基づき前記入力電圧
値を複数の“H”レベルデータ又は“L”レベルデータ
との組み合わせとして出力する複数のコンパレータと、
前記比較データを入力させるエンコード回路とを備え、
前記エンコード回路は前記“H”レベル又は“L”レベ
ルのいづれかの数をカウントするカウンタを有すること
を特徴とする。請求項4の発明は、請求項3の発明にお
いて、前記カウンタは複数の全加算器を組み合わせて構
成されていることを特徴とする。請求項5の発明は、ア
ナログ/デジタル変換装置において、請求項1に記載の
エンコード回路を組み込んだことを特徴とする。
【0011】
【発明の実施の形態】以下、図1を参照して本発明の実
施の形態を説明する。図は、アナログ/デジタル変換装
置(ADコンバータ)のブロック図である。ADコンバ
ータは、コンパレータアレイとエンコード回路もしくは
エンコーダから構成されている。この発明の実施の形態
に用いるADコンバータは、例えば、図7に示すADコ
ンバータのコンパレータアレイを用いており、エンコー
ド回路にその特徴を有している。コンパレータアレイ
は、基準電圧生成回路の出力と、アナログ値を入力する
サンプル&ホールド回路の出力を入力とし、その比較結
果を出力するものであるが、その構成及び動作の詳細
は、前述の図7に関する説明の通りなので省略する。こ
のコンパレータアレイの出力は、エンコード回路に入力
されてバイナリコードに変換される。エンコード回路
に、例えば、8データ−3データコード変換のバイナリ
エンコーダを採用した場合について説明する。このバイ
ナリエンコーダは、入力される“H”レベルを数えるた
めの4つの全加算器26a、26b、26c、26dか
ら構成されている。即ち、本発明のエンコード回路は、
入力されるコンパレータの出力の“H”レベル(もしく
は“L”レベル)の数をカウントする手段として全加算
器を用いている。
施の形態を説明する。図は、アナログ/デジタル変換装
置(ADコンバータ)のブロック図である。ADコンバ
ータは、コンパレータアレイとエンコード回路もしくは
エンコーダから構成されている。この発明の実施の形態
に用いるADコンバータは、例えば、図7に示すADコ
ンバータのコンパレータアレイを用いており、エンコー
ド回路にその特徴を有している。コンパレータアレイ
は、基準電圧生成回路の出力と、アナログ値を入力する
サンプル&ホールド回路の出力を入力とし、その比較結
果を出力するものであるが、その構成及び動作の詳細
は、前述の図7に関する説明の通りなので省略する。こ
のコンパレータアレイの出力は、エンコード回路に入力
されてバイナリコードに変換される。エンコード回路
に、例えば、8データ−3データコード変換のバイナリ
エンコーダを採用した場合について説明する。このバイ
ナリエンコーダは、入力される“H”レベルを数えるた
めの4つの全加算器26a、26b、26c、26dか
ら構成されている。即ち、本発明のエンコード回路は、
入力されるコンパレータの出力の“H”レベル(もしく
は“L”レベル)の数をカウントする手段として全加算
器を用いている。
【0012】全加算器は、図2に示されているように、
例えば、NAND回路から構成された2つの半加算器を
組み合わせて構成されている。mビットの加算器はこの
全加算器をm個用いて構成されている。全加算器は、加
算する2つの入力a、bと桁上げ入力Ciを有し、和出
力Sと桁上げ出力Coを有しており、その動作は図3に
示す真理値表のようになる。以上のことから、全加算器
は、1個当たり3データ分をカウントし、2ビットのバ
イナリ変換ができるので、コンパレータの出力(D1〜
D7)を入力するには、2個の全加算器が必要である。
出力D1は、2段目の全加算器(4個目の全加算器26
d)の桁上げ入力Ciに入力される。出力D7〜D5
は、全加算器26aで変換され、出力D4〜D2は、全
加算器26bで変換される。そして、次段の全加算器2
6c、26bにより全加算器26a、26bの演算結果
と、更に前述のようにコンパレータの出力D1の加算を
行う。このエンコーダの出力は、全加算器26cの桁上
げ出力Co、和出力S及び全加算器26dの和出力Sの
3ビット出力(全加算器26dの桁上げ出力Coは全加
算器26cに出力される)であり、2進数が出力され
る。
例えば、NAND回路から構成された2つの半加算器を
組み合わせて構成されている。mビットの加算器はこの
全加算器をm個用いて構成されている。全加算器は、加
算する2つの入力a、bと桁上げ入力Ciを有し、和出
力Sと桁上げ出力Coを有しており、その動作は図3に
示す真理値表のようになる。以上のことから、全加算器
は、1個当たり3データ分をカウントし、2ビットのバ
イナリ変換ができるので、コンパレータの出力(D1〜
D7)を入力するには、2個の全加算器が必要である。
出力D1は、2段目の全加算器(4個目の全加算器26
d)の桁上げ入力Ciに入力される。出力D7〜D5
は、全加算器26aで変換され、出力D4〜D2は、全
加算器26bで変換される。そして、次段の全加算器2
6c、26bにより全加算器26a、26bの演算結果
と、更に前述のようにコンパレータの出力D1の加算を
行う。このエンコーダの出力は、全加算器26cの桁上
げ出力Co、和出力S及び全加算器26dの和出力Sの
3ビット出力(全加算器26dの桁上げ出力Coは全加
算器26cに出力される)であり、2進数が出力され
る。
【0013】この発明の実施の形態では、データの正し
い入力(正規入力)14を(LLLLHHH)とする。
この場合において突発的なノイズにより実際にはコンパ
レータから、例えば、(LHLLHLH)の不正規出力
があり、これがエンコーダの不正規入力15となる。こ
の不正規入力15が入力されると、エンコーダは“H”
レベルの数を演算し、(LHH)を出力する。これは2
進数の11を表し、10進数で3となる。上記正規入力
14でもこの入力に対して、(LHH)が出力されるの
で、やはり10進数で3が出力される。したがって、こ
の場合、正規入力でも不正規入力でも同じ結果が出たの
で誤差がなくなり、突発的に発生するノイズの影響が零
であることになる。勿論実際には完全に誤差をなくすこ
とは難しい。しかし、エラーは第1の従来方式を越える
ことは絶対に無く、正しい値に著しく収斂させることが
できる。以上のように、加算によるエンコード方式で
は、入力データビットの重みが同じであり、突発的にか
け離れた部分にエラーが生じた場合でも極めて正値に近
い値が得られる。
い入力(正規入力)14を(LLLLHHH)とする。
この場合において突発的なノイズにより実際にはコンパ
レータから、例えば、(LHLLHLH)の不正規出力
があり、これがエンコーダの不正規入力15となる。こ
の不正規入力15が入力されると、エンコーダは“H”
レベルの数を演算し、(LHH)を出力する。これは2
進数の11を表し、10進数で3となる。上記正規入力
14でもこの入力に対して、(LHH)が出力されるの
で、やはり10進数で3が出力される。したがって、こ
の場合、正規入力でも不正規入力でも同じ結果が出たの
で誤差がなくなり、突発的に発生するノイズの影響が零
であることになる。勿論実際には完全に誤差をなくすこ
とは難しい。しかし、エラーは第1の従来方式を越える
ことは絶対に無く、正しい値に著しく収斂させることが
できる。以上のように、加算によるエンコード方式で
は、入力データビットの重みが同じであり、突発的にか
け離れた部分にエラーが生じた場合でも極めて正値に近
い値が得られる。
【0014】なお、多ビットについては、この例を基本
として加算器の個数を増やすことで容易に拡張できる。
また、2ステップ・フラッシュ方式ADコンバータで用
いられているオーバーラップ構造方式についても、この
結果により加減算を行うことで対応可能である。また、
エンコード回路における“H”レベル又は“L”レベル
のカウントには、全加算器に限らずROMを使用するこ
ともできる。ADコンバータには代表的な例としてフラ
ッシュ方式と2ステップフラッシュ方式がある。図7に
示すフラッシュ方式ADコンバータは、並列型ともいわ
れ、アナログからデジタルへの変換では最も単純で原理
的な方式である。この方式は、Nビットの分解能を得る
ために2N −1個のコンパレータとコンパレータのタッ
プに相当する基準抵抗及びコンパレータの出力をNビッ
トのバイナリコードに変換するエンコーダとにより構成
されている。実際には、オーバーフローを検出するため
のコンパレータが付加されるために2N 個のコンパレー
タが使われる。入力信号は、全コンパレータに並列に接
続されている。
として加算器の個数を増やすことで容易に拡張できる。
また、2ステップ・フラッシュ方式ADコンバータで用
いられているオーバーラップ構造方式についても、この
結果により加減算を行うことで対応可能である。また、
エンコード回路における“H”レベル又は“L”レベル
のカウントには、全加算器に限らずROMを使用するこ
ともできる。ADコンバータには代表的な例としてフラ
ッシュ方式と2ステップフラッシュ方式がある。図7に
示すフラッシュ方式ADコンバータは、並列型ともいわ
れ、アナログからデジタルへの変換では最も単純で原理
的な方式である。この方式は、Nビットの分解能を得る
ために2N −1個のコンパレータとコンパレータのタッ
プに相当する基準抵抗及びコンパレータの出力をNビッ
トのバイナリコードに変換するエンコーダとにより構成
されている。実際には、オーバーフローを検出するため
のコンパレータが付加されるために2N 個のコンパレー
タが使われる。入力信号は、全コンパレータに並列に接
続されている。
【0015】基準抵抗(数10〜数100Ω)の両端に
はフルスケール電圧に相当する基準電圧が供給される。
各コンパレータでは入力信号AINと各コンパレータに
おける参照電圧レベル(VREF1〜n)とが比較され
る。ここにおいてAIN>VREFnの関係にあるコン
パレータの出力は、すべて“H”となり、AIN<VR
EFnの関係にあるコンパレータの出力はすべて“L”
になる。これらのコンパレータの出力は、エンコード回
路ですべてバイナリコードに変換される(図7参照)。
本発明では、2ステップフラッシュ方式のADコンバー
タも適用することができる。前述のフラッシュ方式では
2N 個のコンパレータが必要になるため8ビット以上の
ADコンバータになるとチップサイズも大きくなり、価
格も安くはない。そこで、この変換方式が8〜10ビッ
ト、20〜30Mサンプル/secのADコンバータに
採用されている。この変換方式では、変換動作を上位ビ
ットと下位ビットの2ステップに分けて行われることに
特徴がある。
はフルスケール電圧に相当する基準電圧が供給される。
各コンパレータでは入力信号AINと各コンパレータに
おける参照電圧レベル(VREF1〜n)とが比較され
る。ここにおいてAIN>VREFnの関係にあるコン
パレータの出力は、すべて“H”となり、AIN<VR
EFnの関係にあるコンパレータの出力はすべて“L”
になる。これらのコンパレータの出力は、エンコード回
路ですべてバイナリコードに変換される(図7参照)。
本発明では、2ステップフラッシュ方式のADコンバー
タも適用することができる。前述のフラッシュ方式では
2N 個のコンパレータが必要になるため8ビット以上の
ADコンバータになるとチップサイズも大きくなり、価
格も安くはない。そこで、この変換方式が8〜10ビッ
ト、20〜30Mサンプル/secのADコンバータに
採用されている。この変換方式では、変換動作を上位ビ
ットと下位ビットの2ステップに分けて行われることに
特徴がある。
【0016】図4の回路図に示す2ステップ・フラッシ
ュ型ADコンバータは、上位2ビット、下位3ビットに
分けて変換が行われる。第1ステップでは、上位コンパ
レータCP1 、CP2 、CP3 により入力電圧AINと
参照電圧レベルV1 、V2 、V3 とが比較される。例え
ば、AIN>V1 とすると、CP1 の出力が“H”、C
P2 及びCP2 の出力が“L”になる。第2ステップで
は、CP1 〜CP3 の出力結果によりスイッチS1 〜S
4 がコントロールされる。AIN<V1 ならS1 スイッ
チ群がオンする。V1 <AIN<V2 ならS2 スイッチ
群がオンする。V2 <AIN<V3 ならS3 スイッチ群
がオンする。AIN>V3 ならS4 スイッチ群がオンす
る。すなわち、上位コンパレータの出力結果により、下
位コンパレータ群に供給される比較参照電圧レベルが切
り替えられる。入力信号は上位、下位コンパレータ群す
べてに並列接続されている。したがって、第2ステップ
は、各下位コンパレータの比較動作により下位ビットが
求められる。2ステップ・フラッシュ方式を採用するこ
とにより素子数を大幅に減らすことができ、8〜10ビ
ットのADコンバータも低コストで製造することができ
る。
ュ型ADコンバータは、上位2ビット、下位3ビットに
分けて変換が行われる。第1ステップでは、上位コンパ
レータCP1 、CP2 、CP3 により入力電圧AINと
参照電圧レベルV1 、V2 、V3 とが比較される。例え
ば、AIN>V1 とすると、CP1 の出力が“H”、C
P2 及びCP2 の出力が“L”になる。第2ステップで
は、CP1 〜CP3 の出力結果によりスイッチS1 〜S
4 がコントロールされる。AIN<V1 ならS1 スイッ
チ群がオンする。V1 <AIN<V2 ならS2 スイッチ
群がオンする。V2 <AIN<V3 ならS3 スイッチ群
がオンする。AIN>V3 ならS4 スイッチ群がオンす
る。すなわち、上位コンパレータの出力結果により、下
位コンパレータ群に供給される比較参照電圧レベルが切
り替えられる。入力信号は上位、下位コンパレータ群す
べてに並列接続されている。したがって、第2ステップ
は、各下位コンパレータの比較動作により下位ビットが
求められる。2ステップ・フラッシュ方式を採用するこ
とにより素子数を大幅に減らすことができ、8〜10ビ
ットのADコンバータも低コストで製造することができ
る。
【0017】しかし、変換動作が2回に分けられている
ので、この2回の変換時間中は入力信号は変化しないこ
とが要求される。そこで、ADコンバータの入力段には
サンプル&ホールド回路(図示せず)が必要である。こ
のサンプル&ホールド回路も含めてADコンバータを1
チップ化することにより、高集積化された半導体チップ
を得ることができる。次に、本発明の効果を説明するた
めに図5及び図6を参照して4ビットのバイナリコード
を出力するADコンバータを説明する。図5は、従来の
ADコンバータを構成するエンコード回路の回路図、図
6は、本発明のADコンバータを構成するコンパレータ
及びエンコード回路のブロック回路図である。このAD
コンバータは、フラッシュ方式及び2ステップ・フラッ
シュ方式のどちらを採用することもできる。
ので、この2回の変換時間中は入力信号は変化しないこ
とが要求される。そこで、ADコンバータの入力段には
サンプル&ホールド回路(図示せず)が必要である。こ
のサンプル&ホールド回路も含めてADコンバータを1
チップ化することにより、高集積化された半導体チップ
を得ることができる。次に、本発明の効果を説明するた
めに図5及び図6を参照して4ビットのバイナリコード
を出力するADコンバータを説明する。図5は、従来の
ADコンバータを構成するエンコード回路の回路図、図
6は、本発明のADコンバータを構成するコンパレータ
及びエンコード回路のブロック回路図である。このAD
コンバータは、フラッシュ方式及び2ステップ・フラッ
シュ方式のどちらを採用することもできる。
【0018】ここで使用するエンコード回路は、OR−
Tree18とアドレスデコーダ19を用いる(図8参
照)。すなわち、まず、最上位の“H”レベルで下位を
“H”レベルにマスクする論理和回路を用いたOR−T
ree回路18を設けて出力値を強制的に一様化する。
次に、その出力をL/Hの変化部を検出するアドレスデ
コーダ19に送り、論理積回路を用いて最上位の“H”
データの1データのみ“H”レベルの形態にする。そし
て、その出力をNOR回路とNAND回路とを組合わせ
てなる16to4エンコーダ30でバイナリ変換して4
ビットを出力する。このADコンバータには正規入力と
して(LLLLLLLLLHHHHHH)が入力される
ものとする。このエンコード回路にコンパレータの不正
規出力(LHLHLLLLLHHLHHH)が入力され
た場合、OR−Tree回路18は、最上位の“H”レ
ベルでマスクすることから、OR−Tree回路18の
不正規出力22は(LHHHHHHHHHHHHHH)
となる。この不正規出力がアドレスレコーダ19に入力
される。このアドレスデコーダ19の不正規出力24は
(LHLLLLLLLLLLL)となる。
Tree18とアドレスデコーダ19を用いる(図8参
照)。すなわち、まず、最上位の“H”レベルで下位を
“H”レベルにマスクする論理和回路を用いたOR−T
ree回路18を設けて出力値を強制的に一様化する。
次に、その出力をL/Hの変化部を検出するアドレスデ
コーダ19に送り、論理積回路を用いて最上位の“H”
データの1データのみ“H”レベルの形態にする。そし
て、その出力をNOR回路とNAND回路とを組合わせ
てなる16to4エンコーダ30でバイナリ変換して4
ビットを出力する。このADコンバータには正規入力と
して(LLLLLLLLLHHHHHH)が入力される
ものとする。このエンコード回路にコンパレータの不正
規出力(LHLHLLLLLHHLHHH)が入力され
た場合、OR−Tree回路18は、最上位の“H”レ
ベルでマスクすることから、OR−Tree回路18の
不正規出力22は(LHHHHHHHHHHHHHH)
となる。この不正規出力がアドレスレコーダ19に入力
される。このアドレスデコーダ19の不正規出力24は
(LHLLLLLLLLLLL)となる。
【0019】この不正規出力24が前記エンコーダ30
に入力されると不正規出力17aは、(HHHL)とし
て出力される。一方、正規出力(LLLLLLLLLH
HHHHH)が入力された場合には、OR−Tree回
路18の正規出力21は(LLLLLLLLLHHHH
HH)となる。この不正規出力21がアドレスレコーダ
19に入力される。このアドレスデコーダ19の正規出
力23は(LLLLLLLLLLHLLLLL)となる
(図8参照)。この不正規出力23がエンコーダ30に
入力されると正規出力16は(LHHL)として出力さ
れる。(HHHL)は2進数で1110を表し、10進
数にすると14となる。(LHHL)は2進数で110
を表し、10進数にすると6となる。したがって、不正
規出力と正規出力の差は14−6=+8となる。また、
前述の図9に示す従来方式でADコンバータによる変換
を行うと不正規出力は10進数で8となり、正規出力と
の差は2となる。
に入力されると不正規出力17aは、(HHHL)とし
て出力される。一方、正規出力(LLLLLLLLLH
HHHHH)が入力された場合には、OR−Tree回
路18の正規出力21は(LLLLLLLLLHHHH
HH)となる。この不正規出力21がアドレスレコーダ
19に入力される。このアドレスデコーダ19の正規出
力23は(LLLLLLLLLLHLLLLL)となる
(図8参照)。この不正規出力23がエンコーダ30に
入力されると正規出力16は(LHHL)として出力さ
れる。(HHHL)は2進数で1110を表し、10進
数にすると14となる。(LHHL)は2進数で110
を表し、10進数にすると6となる。したがって、不正
規出力と正規出力の差は14−6=+8となる。また、
前述の図9に示す従来方式でADコンバータによる変換
を行うと不正規出力は10進数で8となり、正規出力と
の差は2となる。
【0020】一方、図6に示す本発明に係るADコンバ
ータを用いて図5に示す不正規入力をADコンバータに
入力するとその出力は(LHHH)となり、10進数で
7となる。正規出力は、前述のように、(LHHL)で
あって、10進数で6となるから、不正規出力と正規出
力との差は1となり、全く同じでは無いが両者は著しく
近い値を示す。図5のADコンバータのエンコード回路
26は、11個の全加算器26a〜26kを図のように
組み合わせて構成されており、15の入力(D15〜D
1)に対して4ビットのバイナリコード(Q4、Q3、
Q2、Q1)を出力する。以上のように、本発明のAD
コンバータにおいて正規出力と不正規出力とに誤差があ
っても、その値は前述した従来の2つの方式のどれより
も小さいことが分かる。
ータを用いて図5に示す不正規入力をADコンバータに
入力するとその出力は(LHHH)となり、10進数で
7となる。正規出力は、前述のように、(LHHL)で
あって、10進数で6となるから、不正規出力と正規出
力との差は1となり、全く同じでは無いが両者は著しく
近い値を示す。図5のADコンバータのエンコード回路
26は、11個の全加算器26a〜26kを図のように
組み合わせて構成されており、15の入力(D15〜D
1)に対して4ビットのバイナリコード(Q4、Q3、
Q2、Q1)を出力する。以上のように、本発明のAD
コンバータにおいて正規出力と不正規出力とに誤差があ
っても、その値は前述した従来の2つの方式のどれより
も小さいことが分かる。
【0021】
【発明の効果】以上の通り、本発明のエンコード回路
は、“H”または“L”レベルの数をカウントすること
によりバイナリーコードの変換を行うので1データの重
みが同じであり、電源ノイズ等により正値よりかけ離れ
たデータ部に突発的にエラーが発生した場合でもエンコ
ード結果は極めて正値に近い値を得ることができる。
は、“H”または“L”レベルの数をカウントすること
によりバイナリーコードの変換を行うので1データの重
みが同じであり、電源ノイズ等により正値よりかけ離れ
たデータ部に突発的にエラーが発生した場合でもエンコ
ード結果は極めて正値に近い値を得ることができる。
【図1】本発明のエラー補正型エンコード回路の回路
図。
図。
【図2】本発明のエンコード回路に用いる全加算器の回
路図。
路図。
【図3】全加算器に用いる真理値表を示す図。
【図4】2ステップフラッシュ方式のADコンバータの
ブロック回路図。
ブロック回路図。
【図5】従来のエンコード回路部分ブロック図。
【図6】本発明のADコンバータのブロック回路図。
【図7】従来のエンコード回路が用いられているADコ
ンバータのブロック図。
ンバータのブロック図。
【図8】従来の補正型エンコーダの動作原理を示す回路
図。
図。
【図9】従来のエンコーダの回路図。
10・・・サンプル及びホールド回路、 11・・・
基準電圧生成回路、12・・・コンパレータアレイ、1
2a・・・上位2ビットコンパレータ、12b・・・下
位3ビットコンパレータ、13・・・補正型エンコード
回路、13a・・・上位2ビットエンコーダ、13b・
・・下位3ビットエンコーダ、14・・・コンパレータ
の正規出力、15・・・コンパレータの不正規出力、1
6・・・正規出力を入力した時のエンコード出力、17
・・・不正規出力を入力した時のエンコード出力、17
a・・・24aを入力した時のエンコード回路の出力値
(10進数)、17b・・・24bを入力した時のエン
コード回路の出力値(10進数)、17c・・・17a
と17bの演算結果、17d・・・不正規出力を入力し
たときの本発明エンコード回路の出力値(2進数)、1
8・・・OR−Tree回路、18a・・・“H”レベ
ル優先OR−Tree回路、18b・・・“L”レベル
優先AND−Tree回路、19・・・アドレスデコー
ダ、 20・・・8to3エンコーダ、21・・・正
規出力を入力したときのOR−Tree回路の出力値、
21a・・・正規出力を入力した時の“H”レベル優先
OR−Tree回路の出力値、21b・・・正規出力を
入力した時の“L”レベル優先AND−Tree回路の
出力値、22・・・不正規出力を入力した時のOR−T
ree回路の出力値、22a・・・不正規出力を入力し
た時の“H”レベル優先OR−Tree回路の出力値、
22b・・・不正規出力を入力した時の“L”レベル優
先AND−Tree回路の出力値、23・・・正規出力
を入力した時のアドレスデコーダの出力値、24・・・
不正規出力を入力した時のアドレスデコーダの出力値、
24a・・・“H”レベル優先OR−Tree回路の不
正規出力を入力した時のアドレスデコーダの出力値、2
4b・・・“L”レベル優先AND−Tree回路の不
正規出力を入力した時のアドレスデコーダの出力値、2
5・・・演算器、 26・・・エンコード回路、26
a〜26k・・・全加算器、 30・・・16to4
エンコーダ。
基準電圧生成回路、12・・・コンパレータアレイ、1
2a・・・上位2ビットコンパレータ、12b・・・下
位3ビットコンパレータ、13・・・補正型エンコード
回路、13a・・・上位2ビットエンコーダ、13b・
・・下位3ビットエンコーダ、14・・・コンパレータ
の正規出力、15・・・コンパレータの不正規出力、1
6・・・正規出力を入力した時のエンコード出力、17
・・・不正規出力を入力した時のエンコード出力、17
a・・・24aを入力した時のエンコード回路の出力値
(10進数)、17b・・・24bを入力した時のエン
コード回路の出力値(10進数)、17c・・・17a
と17bの演算結果、17d・・・不正規出力を入力し
たときの本発明エンコード回路の出力値(2進数)、1
8・・・OR−Tree回路、18a・・・“H”レベ
ル優先OR−Tree回路、18b・・・“L”レベル
優先AND−Tree回路、19・・・アドレスデコー
ダ、 20・・・8to3エンコーダ、21・・・正
規出力を入力したときのOR−Tree回路の出力値、
21a・・・正規出力を入力した時の“H”レベル優先
OR−Tree回路の出力値、21b・・・正規出力を
入力した時の“L”レベル優先AND−Tree回路の
出力値、22・・・不正規出力を入力した時のOR−T
ree回路の出力値、22a・・・不正規出力を入力し
た時の“H”レベル優先OR−Tree回路の出力値、
22b・・・不正規出力を入力した時の“L”レベル優
先AND−Tree回路の出力値、23・・・正規出力
を入力した時のアドレスデコーダの出力値、24・・・
不正規出力を入力した時のアドレスデコーダの出力値、
24a・・・“H”レベル優先OR−Tree回路の不
正規出力を入力した時のアドレスデコーダの出力値、2
4b・・・“L”レベル優先AND−Tree回路の不
正規出力を入力した時のアドレスデコーダの出力値、2
5・・・演算器、 26・・・エンコード回路、26
a〜26k・・・全加算器、 30・・・16to4
エンコーダ。
Claims (5)
- 【請求項1】 入力電圧を基準電圧と比較し、その比較
結果に基づき複数の“H”レベルデータ又は“L”レベ
ルデータとの組み合わせとして前記入力電圧値を表した
データを入力する手段と、 この“H”レベル又は“L”レベルのいづれかをカウン
トする手段とを備え、 この“H”レベル又は“L”レベルの合計数に基づいて
コード変換を行うことを特徴とするエンコード回路。 - 【請求項2】 入力レンジの分解能に対応する基準電圧
を生成する手段と、 前記入力電圧と前記基準電圧とを比較し、その比較結果
に基づき前記入力電圧値を複数の“H”レベルデータ又
は“L”レベルデータとの組み合わせとして出力する手
段と、 前記“H”レベル又は“L”レベルのいづれかをカウン
トする手段とを備え、 前記“H”レベル又は“L”レベルの合計数に基づいて
コード変換を行うことを特徴とするアナログ/デジタル
変換装置。 - 【請求項3】 入力電圧をホールドするサンプル・ホー
ルド回路と、 入力レンジの分解能に対応する基準電圧を生成する基準
電圧生成回路と、 前記入力電圧と前記基準電圧とを比較し、その比較結果
に基づき前記入力電圧値を複数の“H”レベルデータ又
は“L”レベルデータとの組み合わせとして出力する複
数のコンパレータと、 前記比較データを入力させるエンコード回路とを備え、 前記エンコード回路は前記“H”レベル又は“L”レベ
ルのいづれかの数をカウントするカウンタを有すること
を特徴とするアナログ/デジタル変換装置。 - 【請求項4】 前記カウンタは複数の全加算器を組み合
わせて構成されていることを特徴とする請求項3に記載
のアナログ/デジタル変換装置。 - 【請求項5】 請求項1に記載のエンコード回路を組み
込んだことを特徴とするアナログ/デジタル変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29040495A JPH09107289A (ja) | 1995-10-12 | 1995-10-12 | エンコード回路及びアナログ/デジタル変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29040495A JPH09107289A (ja) | 1995-10-12 | 1995-10-12 | エンコード回路及びアナログ/デジタル変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09107289A true JPH09107289A (ja) | 1997-04-22 |
Family
ID=17755581
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29040495A Pending JPH09107289A (ja) | 1995-10-12 | 1995-10-12 | エンコード回路及びアナログ/デジタル変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09107289A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004086628A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | エンコーダ回路及びa/d変換回路 |
KR100787078B1 (ko) * | 2005-03-09 | 2007-12-21 | 후지쯔 가부시끼가이샤 | 인코더 회로 및 a/d 변환 회로 |
JP2010288279A (ja) * | 2009-06-12 | 2010-12-24 | Taiwan Semiconductor Manufacturing Co Ltd | アナログ信号をデジタル信号に変換する集積回路、システム、及び、ad変換方法 |
US8681033B2 (en) | 2011-09-22 | 2014-03-25 | Kabushiki Kaisha Toshiba | Analog-to-digital converter including differential pair circuit |
-
1995
- 1995-10-12 JP JP29040495A patent/JPH09107289A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004086628A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | エンコーダ回路及びa/d変換回路 |
US7271757B2 (en) | 2003-03-25 | 2007-09-18 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
US7456774B2 (en) | 2003-03-25 | 2008-11-25 | Fujitsu Limited | Encoder circuit and A/D conversion circuit |
KR100787078B1 (ko) * | 2005-03-09 | 2007-12-21 | 후지쯔 가부시끼가이샤 | 인코더 회로 및 a/d 변환 회로 |
JP2010288279A (ja) * | 2009-06-12 | 2010-12-24 | Taiwan Semiconductor Manufacturing Co Ltd | アナログ信号をデジタル信号に変換する集積回路、システム、及び、ad変換方法 |
US8362937B2 (en) | 2009-06-12 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits for converting analog signals to digital signals, systems, and operating methods thereof |
US8681033B2 (en) | 2011-09-22 | 2014-03-25 | Kabushiki Kaisha Toshiba | Analog-to-digital converter including differential pair circuit |
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