JP3308608B2 - 信号処理装置および磁気記録再生装置 - Google Patents
信号処理装置および磁気記録再生装置Info
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Description
【0001】
【産業上の利用分野】本発明は、アナログ信号をディジ
タルに変換して処理する信号処理装置に関し、特に高速
に処理を行う集積回路に適する。さらには、上記信号処
理装置を自動等化器として適用する際の回路構成に関
し、磁気記録再生装置に適する。
タルに変換して処理する信号処理装置に関し、特に高速
に処理を行う集積回路に適する。さらには、上記信号処
理装置を自動等化器として適用する際の回路構成に関
し、磁気記録再生装置に適する。
【0002】
【従来の技術】入力されたアナログ信号を、ディジタル
信号に変換して積和演算などを行う各種のデータ収集シ
ステムや、アナログセンサの出力信号をデジタル処理す
る信号処理装置において、従来、A/D(Analog
/Digital)変換器と、信号処理回路を組み合わ
せて用いていた。
信号に変換して積和演算などを行う各種のデータ収集シ
ステムや、アナログセンサの出力信号をデジタル処理す
る信号処理装置において、従来、A/D(Analog
/Digital)変換器と、信号処理回路を組み合わ
せて用いていた。
【0003】A/D変換器は、入力信号と参照信号の比
較を行って信号を2値化し、これを2進数表現に変換し
て出力する。多くのA/D変換器では、アナログ入力信
号の大きさに応じ温度計符号を生成し、その変化点を検
出する。この検出した変化点の信号をエンコードして2
進数表現に変換し、出力する。
較を行って信号を2値化し、これを2進数表現に変換し
て出力する。多くのA/D変換器では、アナログ入力信
号の大きさに応じ温度計符号を生成し、その変化点を検
出する。この検出した変化点の信号をエンコードして2
進数表現に変換し、出力する。
【0004】ディジタル信号処理回路の処理は多様であ
るが、冒頭に入力信号を特定の波形に等化するフィルタ
リングを行う場合が多い。フィルタリングは、入力信号
に複数のフィルタ係数を乗じ、その結果にそれぞれ所定
の遅延を加えて、足し合わせる処理である。フィルタ係
数が時々刻々変化しないような処理では、フィルタ係数
の乗算のために、メモリ回路からなるルック・アップ・
テーブルを用いる構成が、消費電力低減に有効であるこ
とが知られている。ルック・アップ・テーブルを用いて
ディジタル・フィルタを構成した例は、アイ・イー・イ
ー・イー、プロシーディングス・オブ・アイ・エス・エ
ス・シー・シー90、講演番号TAM7.3(IEE
E,Proceedings of ISSCC ’9
0,TAM7.3)に示されている。ルック・アップ・
テーブルは、メモリのアドレス値に所定の係数を乗じた
結果を、各々のアドレスに格納したもので、データに応
じたアドレスを選択するとデータと所定の係数との積を
出力する。
るが、冒頭に入力信号を特定の波形に等化するフィルタ
リングを行う場合が多い。フィルタリングは、入力信号
に複数のフィルタ係数を乗じ、その結果にそれぞれ所定
の遅延を加えて、足し合わせる処理である。フィルタ係
数が時々刻々変化しないような処理では、フィルタ係数
の乗算のために、メモリ回路からなるルック・アップ・
テーブルを用いる構成が、消費電力低減に有効であるこ
とが知られている。ルック・アップ・テーブルを用いて
ディジタル・フィルタを構成した例は、アイ・イー・イ
ー・イー、プロシーディングス・オブ・アイ・エス・エ
ス・シー・シー90、講演番号TAM7.3(IEE
E,Proceedings of ISSCC ’9
0,TAM7.3)に示されている。ルック・アップ・
テーブルは、メモリのアドレス値に所定の係数を乗じた
結果を、各々のアドレスに格納したもので、データに応
じたアドレスを選択するとデータと所定の係数との積を
出力する。
【0005】
【発明が解決しようとする課題】A/D変換器とルック
・アップ・テーブルを用いたディジタル・フィルタを、
同一チップ上に集積したLSIを製作しようとする場合
に、以下に示す問題が生ずる。
・アップ・テーブルを用いたディジタル・フィルタを、
同一チップ上に集積したLSIを製作しようとする場合
に、以下に示す問題が生ずる。
【0006】前述のようにA/D変換器は、2進数のデ
ィジタル信号を得るために、アナログ入力信号の信号レ
ベルに応じて、出力符号がHighレベルとLowレベ
ルに2分される温度計符号と、その変化点を検出した信
号を中間的に生成する。一方、ルック・アップ・テーブ
ルでは、2進数のディジタル信号をデコードして、ワー
ド選択信号を生成している。ワード選択信号とは複数ビ
ットを1ワードとするメモリのアドレス選択信号であ
る。A/D変換器の出力が即ちルック・アップ・テーブ
ルの入力になっているような、本発明の対象とするアナ
ログ信号をルックアップテーブルを用いてデジタル適に
出力するシステムでは、変換されたディジタル信号が必
ずしも2進数で表現されている必要がないことが分かっ
た。従って、従来からの手法を採った場合、A/D変換
器に含まれていたエンコード回路と、ルック・アップ・
テーブルに含まれていたデコード回路が、無駄となって
いるという問題が生じていることがわかった。
ィジタル信号を得るために、アナログ入力信号の信号レ
ベルに応じて、出力符号がHighレベルとLowレベ
ルに2分される温度計符号と、その変化点を検出した信
号を中間的に生成する。一方、ルック・アップ・テーブ
ルでは、2進数のディジタル信号をデコードして、ワー
ド選択信号を生成している。ワード選択信号とは複数ビ
ットを1ワードとするメモリのアドレス選択信号であ
る。A/D変換器の出力が即ちルック・アップ・テーブ
ルの入力になっているような、本発明の対象とするアナ
ログ信号をルックアップテーブルを用いてデジタル適に
出力するシステムでは、変換されたディジタル信号が必
ずしも2進数で表現されている必要がないことが分かっ
た。従って、従来からの手法を採った場合、A/D変換
器に含まれていたエンコード回路と、ルック・アップ・
テーブルに含まれていたデコード回路が、無駄となって
いるという問題が生じていることがわかった。
【0007】
【課題を解決するための手段】印加されたアナログ参照
電圧と、入力されたアナログ信号を比較して、上記アナ
ログ入力信号に応じた温度計符号を発生する回路と、上
記温度計符号の変化点を検出する回路と、上記温度計符
号の変化点を示す信号線群をワード選択線とする複数の
メモリ回路を備え、上記メモリ回路の各々のワードに、
ワード選択線に対応する入力信号値に所定の係数を乗じ
た結果を格納して、ルック・アップ・テーブルとするこ
とによって解決する。
電圧と、入力されたアナログ信号を比較して、上記アナ
ログ入力信号に応じた温度計符号を発生する回路と、上
記温度計符号の変化点を検出する回路と、上記温度計符
号の変化点を示す信号線群をワード選択線とする複数の
メモリ回路を備え、上記メモリ回路の各々のワードに、
ワード選択線に対応する入力信号値に所定の係数を乗じ
た結果を格納して、ルック・アップ・テーブルとするこ
とによって解決する。
【0008】また、このルック・アップ・テーブルを複
数または拡張して設け、複数のフィルタ係数を乗じた演
算結果を格納して、1つの温度計符号の変化点信号を異
なるフィルタ係数の乗算結果を格納する複数のワード選
択線うちの1本に選択接続することによって、複数のフ
ィルタ係数を有するフィルタリング処理に対処する。
数または拡張して設け、複数のフィルタ係数を乗じた演
算結果を格納して、1つの温度計符号の変化点信号を異
なるフィルタ係数の乗算結果を格納する複数のワード選
択線うちの1本に選択接続することによって、複数のフ
ィルタ係数を有するフィルタリング処理に対処する。
【0009】また、アナログ入力信号の性質が時間で変
動する系に対応できる自動等化器とするためには、A/
D変換器にエンコーダがないことから、上記メモリ回路
の何れか一つの係数を1にすることによって、このルッ
ク・アップ・テーブルの出力をA/D変換器の出力と
し、さらに、この出力にラッチ回路を複数個縦続に配し
てラッチ回路群とし、アナログ信号をデータ間隔で記録
する手段を用いる。この時、ラッチ回路群にデータ間隔
の1/2の時間で記録する手段を用いてもよい。
動する系に対応できる自動等化器とするためには、A/
D変換器にエンコーダがないことから、上記メモリ回路
の何れか一つの係数を1にすることによって、このルッ
ク・アップ・テーブルの出力をA/D変換器の出力と
し、さらに、この出力にラッチ回路を複数個縦続に配し
てラッチ回路群とし、アナログ信号をデータ間隔で記録
する手段を用いる。この時、ラッチ回路群にデータ間隔
の1/2の時間で記録する手段を用いてもよい。
【0010】また、上記ラッチ回路群に記録された信号
値列を用いて、オンラインで上記複数個のメモリ回路の
係数を算出する手段を設けてもよい。
値列を用いて、オンラインで上記複数個のメモリ回路の
係数を算出する手段を設けてもよい。
【0011】上記ラッチ回路群の信号値を、記録時とは
異なる時間間隔で出力する手段を設けるとともに、オフ
ラインで上記ラッチ回路群の信号を出力する手段を設
け、さらに外部にマイクロプロセッサ等を設けて、上記
複数個のルック・アップ・テーブルの係数を算出しても
よい。
異なる時間間隔で出力する手段を設けるとともに、オフ
ラインで上記ラッチ回路群の信号を出力する手段を設
け、さらに外部にマイクロプロセッサ等を設けて、上記
複数個のルック・アップ・テーブルの係数を算出しても
よい。
【0012】また、信号処理回路内にマイクロプロセッ
サ等を設け、このマイクロプロセッサで上記ラッチ回路
群の信号値を記録時とは異なる時間間隔で処理して、上
記複数個のメモリ回路の係数を算出する手段を構成して
もよい。
サ等を設け、このマイクロプロセッサで上記ラッチ回路
群の信号値を記録時とは異なる時間間隔で処理して、上
記複数個のメモリ回路の係数を算出する手段を構成して
もよい。
【0013】この際、上記複数個のルック・アップ・テ
ーブルの係数を算出するための信号処理の目標値を、シ
フトレジスタ等のメモリに記録する手段を持ってもよ
い。
ーブルの係数を算出するための信号処理の目標値を、シ
フトレジスタ等のメモリに記録する手段を持ってもよ
い。
【0014】
【作用】温度計符号は、入力されたアナログ信号の大き
さに比例したビット数の‘High’信号を出力したも
のである。比較した参照電圧の低いものから順に、入力
値に比例した数の‘High’信号が現われ、それより
高い参照電圧との比較結果が‘Low’となっている。
信号線の数は、A/D変換器の精度をnビットとすると
(2のn乗−1)本である。温度計符号の変化点は、一
般に、隣接する信号線同志の排他的論理和を採ることに
よって検出される。検出された信号は、2のn乗本の信
号線のうちの1本のみに‘High’が出力された信号
となる。この信号は、ルック・アップ・テーブルとして
用いるメモリのワード選択線に求められる仕様と全く同
一である。したがって、そのままルック・アップ・テー
ブルとして用いるメモリのワード選択線として用いるこ
とが可能となる。
さに比例したビット数の‘High’信号を出力したも
のである。比較した参照電圧の低いものから順に、入力
値に比例した数の‘High’信号が現われ、それより
高い参照電圧との比較結果が‘Low’となっている。
信号線の数は、A/D変換器の精度をnビットとすると
(2のn乗−1)本である。温度計符号の変化点は、一
般に、隣接する信号線同志の排他的論理和を採ることに
よって検出される。検出された信号は、2のn乗本の信
号線のうちの1本のみに‘High’が出力された信号
となる。この信号は、ルック・アップ・テーブルとして
用いるメモリのワード選択線に求められる仕様と全く同
一である。したがって、そのままルック・アップ・テー
ブルとして用いるメモリのワード選択線として用いるこ
とが可能となる。
【0015】製造上の素子のバラツキや、雑音等により
温度計符号に複数の変化点が現われる場合がある。しか
し、これに対応するために多くの手法が提案されてお
り、これを用いることにより本発明の回路の誤動作を防
止することが可能である。
温度計符号に複数の変化点が現われる場合がある。しか
し、これに対応するために多くの手法が提案されてお
り、これを用いることにより本発明の回路の誤動作を防
止することが可能である。
【0016】また、本発明におけるルック・アップ・テ
ーブルの構成は、デコード回路を排除した比較的簡単な
構成であるため、高集積大規模なテーブルを容易に構成
しうる。したがって、フィルタ係数が時々刻々変化する
フィルタリング処理に対しても、その各々のフイルタ係
数に対する全ての乗算結果を格納するルック・アップ・
テーブルを構成することが可能となり、これを選択する
装置を付加することで容易に高速な適応フィルタ処理を
低消費電力で実現しうる。
ーブルの構成は、デコード回路を排除した比較的簡単な
構成であるため、高集積大規模なテーブルを容易に構成
しうる。したがって、フィルタ係数が時々刻々変化する
フィルタリング処理に対しても、その各々のフイルタ係
数に対する全ての乗算結果を格納するルック・アップ・
テーブルを構成することが可能となり、これを選択する
装置を付加することで容易に高速な適応フィルタ処理を
低消費電力で実現しうる。
【0017】また、アナログ入力信号の周波数特性が時
間で変動する系に対応できる自動等化器としては、上記
手段で以下のように作用する。
間で変動する系に対応できる自動等化器としては、上記
手段で以下のように作用する。
【0018】上記メモリ回路の何れか一つの係数を1に
すれば、このルック・アップ・テーブルに従来構成での
エンコーダの役割を持たせることができ、上記信号処理
回路とのマッチングがよい。
すれば、このルック・アップ・テーブルに従来構成での
エンコーダの役割を持たせることができ、上記信号処理
回路とのマッチングがよい。
【0019】この時、係数が1であるルック・アップ・
テーブルの出力にラッチ回路を複数個縦続に配したラッ
チ回路群に記録するスピードを、上記の信号処理回路が
通常動作するサンプル時間の間隔とすれば、サーボ情報
等に有効なサンプル値列が得られる。
テーブルの出力にラッチ回路を複数個縦続に配したラッ
チ回路群に記録するスピードを、上記の信号処理回路が
通常動作するサンプル時間の間隔とすれば、サーボ情報
等に有効なサンプル値列が得られる。
【0020】また、このサンプルスピードを2倍(1/
2の時間間隔)でラッチ回路群に記録すれば、サンプル
位相を厳密に調整することなく係数の算出に必要な情報
が得られる。
2の時間間隔)でラッチ回路群に記録すれば、サンプル
位相を厳密に調整することなく係数の算出に必要な情報
が得られる。
【0021】ラッチ回路群に記録された信号値列を用い
て、オンラインで上記複数個のメモリ回路の係数を算出
すれば、係数設定のための外部端子をなくせる。
て、オンラインで上記複数個のメモリ回路の係数を算出
すれば、係数設定のための外部端子をなくせる。
【0022】ラッチ回路群には等化器の動作速度と同一
のレートで信号値を記録し、係数を求めるときには記録
時とは異なる時間間隔でマイクロプロセッサに出力し、
オフラインで上記複数個のメモリ回路の係数を算出し、
通常の動作を行う前に等化器に定数をセットする。
のレートで信号値を記録し、係数を求めるときには記録
時とは異なる時間間隔でマイクロプロセッサに出力し、
オフラインで上記複数個のメモリ回路の係数を算出し、
通常の動作を行う前に等化器に定数をセットする。
【0023】また、上記ラッチ回路群の信号値を、オフ
ラインで記録時とは異なる時間間隔で信号処理回路に内
臓のマイクロプロセッサに入力して、上記複数個のメモ
リ回路の係数を算出し、通常の動作を行う前に等化器に
定数をセットする。
ラインで記録時とは異なる時間間隔で信号処理回路に内
臓のマイクロプロセッサに入力して、上記複数個のメモ
リ回路の係数を算出し、通常の動作を行う前に等化器に
定数をセットする。
【0024】さらには、上記複数個のメモリ回路の係数
を算出するための信号処理の目標値をシフトレジスタ等
のシリアルメモリとして持ち、これに外部からマイクロ
プロセッサ等でトレーニングパターン等を記録し、この
パターンを係数を算出する手段に入力して係数を求め、
通常の動作を行う前に等化器に定数をセットする。
を算出するための信号処理の目標値をシフトレジスタ等
のシリアルメモリとして持ち、これに外部からマイクロ
プロセッサ等でトレーニングパターン等を記録し、この
パターンを係数を算出する手段に入力して係数を求め、
通常の動作を行う前に等化器に定数をセットする。
【0025】
【実施例】本発明の第1の実施例を図1に示す。図1は
2ビットのフラッシュ型のA/D変換器とルック・アッ
プ・テーブルを組み合わせて構成した3タップのディジ
タル・フィルタ回路である。
2ビットのフラッシュ型のA/D変換器とルック・アッ
プ・テーブルを組み合わせて構成した3タップのディジ
タル・フィルタ回路である。
【0026】参照電圧分圧回路1は印加されたアナログ
参照電圧VRH,VRLをラダー抵抗Rで分圧して、電
位差(VRH−VRL)の1/4,2/4,3/4倍の
参照電圧VRを発生する。比較器群2は、分圧された参
照電圧VRと、入力されたアナログ信号Vinを比較し
て、上記アナログ入力信号Vinに応じた温度計符号T
cを発生する。温度計符号Tcの変化点を検出する回路
3は、隣接する温度計符号Tc間の排他的論理和を取る
ものである。温度計符号Tcの変化点を示す信号線群を
ワード選択線Wsとする複数のメモリ回路を備え、その
各々のワードに、ワード選択線Wsに対応する入力信号
値Vinに所定の係数を乗じた結果を格納して、ルック
・アップ・テーブルLUTとする。ルック・アップ・テ
ーブルLUT1〜3の係数はタップ係数に相当し、一般
にはそれぞれ異なる値である。ルック・アップ・テーブ
ルLUTの出力は、入力信号に係数を乗じた結果である
ので、これに所定の遅延Z1,Z2を加えて足しあわせ
れば、フィルタリングが施されたことになる。
参照電圧VRH,VRLをラダー抵抗Rで分圧して、電
位差(VRH−VRL)の1/4,2/4,3/4倍の
参照電圧VRを発生する。比較器群2は、分圧された参
照電圧VRと、入力されたアナログ信号Vinを比較し
て、上記アナログ入力信号Vinに応じた温度計符号T
cを発生する。温度計符号Tcの変化点を検出する回路
3は、隣接する温度計符号Tc間の排他的論理和を取る
ものである。温度計符号Tcの変化点を示す信号線群を
ワード選択線Wsとする複数のメモリ回路を備え、その
各々のワードに、ワード選択線Wsに対応する入力信号
値Vinに所定の係数を乗じた結果を格納して、ルック
・アップ・テーブルLUTとする。ルック・アップ・テ
ーブルLUT1〜3の係数はタップ係数に相当し、一般
にはそれぞれ異なる値である。ルック・アップ・テーブ
ルLUTの出力は、入力信号に係数を乗じた結果である
ので、これに所定の遅延Z1,Z2を加えて足しあわせ
れば、フィルタリングが施されたことになる。
【0027】温度計符号Tcは、入力されたアナログ信
号Vinの大きさに比例したビット数の‘High’信
号を出力したものである。比較した参照電圧の低いもの
から順に、入力値Vinに比例した数の‘High’信
号が現われ、それより高い参照電圧との比較結果が‘L
ow’となっている。信号線の数は、A/D変換器の精
度をnビットとすると(2のn乗−1)本である。温度
計符号の変化点は、一般に、隣接する信号線同志の排他
的論理和を採ることによって検出される。検出された信
号は、2のn乗本の信号線のうちの1本のみに‘Hig
h’が出力された信号となる。この信号は、ルック・ア
ップ・テーブルとして用いるメモリのワード選択線に求
められる仕様と全く同一である。したがって、そのまま
ルック・アップ・テーブルとして用いるメモリのワード
選択線Wsとして用いることが可能となる。
号Vinの大きさに比例したビット数の‘High’信
号を出力したものである。比較した参照電圧の低いもの
から順に、入力値Vinに比例した数の‘High’信
号が現われ、それより高い参照電圧との比較結果が‘L
ow’となっている。信号線の数は、A/D変換器の精
度をnビットとすると(2のn乗−1)本である。温度
計符号の変化点は、一般に、隣接する信号線同志の排他
的論理和を採ることによって検出される。検出された信
号は、2のn乗本の信号線のうちの1本のみに‘Hig
h’が出力された信号となる。この信号は、ルック・ア
ップ・テーブルとして用いるメモリのワード選択線に求
められる仕様と全く同一である。したがって、そのまま
ルック・アップ・テーブルとして用いるメモリのワード
選択線Wsとして用いることが可能となる。
【0028】本発明の第2の実施例を図2に示す。図2
は図1に示した第1の実施例に、ルック・アップ・テー
ブルLUTを更新する回路5を付加したものである。所
定のフィルタ係数Cをワード数分だけ順次累算する回路
である。テーブルの更新には、ワード数に等しいサイク
ル数の累算を行なう。テーブルのワード選択信号Ws
は、順次アクセスすれば良いため、シフトレジスタ6を
用いれば、カウンタとメモリ側にアドレス・デコーダを
備える場合より回路規模は小さくて良い。
は図1に示した第1の実施例に、ルック・アップ・テー
ブルLUTを更新する回路5を付加したものである。所
定のフィルタ係数Cをワード数分だけ順次累算する回路
である。テーブルの更新には、ワード数に等しいサイク
ル数の累算を行なう。テーブルのワード選択信号Ws
は、順次アクセスすれば良いため、シフトレジスタ6を
用いれば、カウンタとメモリ側にアドレス・デコーダを
備える場合より回路規模は小さくて良い。
【0029】入力信号Vinのダイナミックレンジがゼ
ロを中心に設定されている場合には、累算レジスタRS
の初期値として係数に負の最大入力値を乗じた値をセッ
トする。本実施例において、入力は2ビットで表現され
ている。これを0,1,2,3の4種類と考える場合
は、図2の構成通りである。一方、入力を2の補数表示
されたように正負ほぼ対称の信号とする場合には、入力
値は−2,−1,0,1である。このとき係数更新回路
5の累算レジスタRSの初期値は、各々の係数の−2倍
である必要がある。初期値の計算には、乗算回路を用い
るまでもなく、係数値のビット・シフトのみで良い。
ロを中心に設定されている場合には、累算レジスタRS
の初期値として係数に負の最大入力値を乗じた値をセッ
トする。本実施例において、入力は2ビットで表現され
ている。これを0,1,2,3の4種類と考える場合
は、図2の構成通りである。一方、入力を2の補数表示
されたように正負ほぼ対称の信号とする場合には、入力
値は−2,−1,0,1である。このとき係数更新回路
5の累算レジスタRSの初期値は、各々の係数の−2倍
である必要がある。初期値の計算には、乗算回路を用い
るまでもなく、係数値のビット・シフトのみで良い。
【0030】テーブルの更新に十分な時間を掛けて良い
場合は、係数更新回路5は、1組だけ備えれば良い。こ
のとき、係数値Cを格納するレジスタを必要量備え、更
新するテーブルごとに切り換えて用いれば良い。同様に
シフトレジスタ6で構成されたワード選択線Wsの駆動
回路も切り換えて使うことができる。
場合は、係数更新回路5は、1組だけ備えれば良い。こ
のとき、係数値Cを格納するレジスタを必要量備え、更
新するテーブルごとに切り換えて用いれば良い。同様に
シフトレジスタ6で構成されたワード選択線Wsの駆動
回路も切り換えて使うことができる。
【0031】本発明の第3の実施例を図3に示す。図3
は4ビットの直並列型のA/D変換器とルック・アップ
・テーブルを組み合わせて構成した3タップのディジタ
ル・フィルタ回路である。4ビットの直並列型A/D変
換器は、上位、下位、それぞれ2ビットのディジタル信
号を出力するものである。上位、下位、それぞれから3
本の温度計符号Tcu,Tcdとその変化点を表わす4
本の出力信号Wsu,Wsdが生成される。図1に示し
た構成の中の、ルック・アップ・テーブル以降の回路
を、上位と下位の変化点検出回路出力に接続する。得ら
れたフィルタリングの結果を、重み付けを考慮して加算
すれば、所望のフィルタ出力FILOUTが得られる。
は4ビットの直並列型のA/D変換器とルック・アップ
・テーブルを組み合わせて構成した3タップのディジタ
ル・フィルタ回路である。4ビットの直並列型A/D変
換器は、上位、下位、それぞれ2ビットのディジタル信
号を出力するものである。上位、下位、それぞれから3
本の温度計符号Tcu,Tcdとその変化点を表わす4
本の出力信号Wsu,Wsdが生成される。図1に示し
た構成の中の、ルック・アップ・テーブル以降の回路
を、上位と下位の変化点検出回路出力に接続する。得ら
れたフィルタリングの結果を、重み付けを考慮して加算
すれば、所望のフィルタ出力FILOUTが得られる。
【0032】本実施例の場合、図2に示したテーブルの
更新回路を同様に備えることができる。本実施例では、
上位と下位のルック・アップ・テーブルが全く同一でよ
い。A/D変換器の精度を6ビット同一と仮定して比較
した場合、第2の実施例では係数の更新に64サイクル
を要するが、本実施例の場合はわずか8サイクルで良
い。テーブルのワード数が8ワードとなる上、前述のよ
うに上位と下位でテーブルの内容が同一となるためであ
る。
更新回路を同様に備えることができる。本実施例では、
上位と下位のルック・アップ・テーブルが全く同一でよ
い。A/D変換器の精度を6ビット同一と仮定して比較
した場合、第2の実施例では係数の更新に64サイクル
を要するが、本実施例の場合はわずか8サイクルで良
い。テーブルのワード数が8ワードとなる上、前述のよ
うに上位と下位でテーブルの内容が同一となるためであ
る。
【0033】本実施例を実現するLSI上のレイアウト
を、図4、図5、図6に示す。アナログ回路である抵抗
ラダーRと比較器群2u,2dを隣接して配置した。比
較器群から出力される多数のルック・アップ・テーブル
のワード選択信号線Wsを効率良く配線するため、比較
器群2とルック・アップ・テーブルLUTを隣接して配
置したものである。ディジタル論理回路の規模に応じ
て、図示した構成を選択する。
を、図4、図5、図6に示す。アナログ回路である抵抗
ラダーRと比較器群2u,2dを隣接して配置した。比
較器群から出力される多数のルック・アップ・テーブル
のワード選択信号線Wsを効率良く配線するため、比較
器群2とルック・アップ・テーブルLUTを隣接して配
置したものである。ディジタル論理回路の規模に応じ
て、図示した構成を選択する。
【0034】本発明の第4の実施例を図7に示す。図7
は6ビットの3段パイプライン型のA/D変換器とルッ
ク・アップ・テーブルを組み合わせて構成した3タップ
のディジタル・フィルタ回路である。6ビットの3段パ
イプライン型のA/D変換器は、2ビットずつ3回に分
けて6ビットのデータを変換するものである。最上位2
ビットの変換結果をD/A変換器D/Alによってアナ
ログ値に戻し、変換誤差を求める。得られた変換誤差を
さらにA/D変換することによって、中間の2ビットの
変換結果が得られる。さらにこれをD/A変換器D/A
dによってアナログ値に戻し、変換誤差を求める。得ら
れた変換誤差をさらにA/D変換することによって、最
下位の2ビットの変換結果が得られる。以上の動作を3
段パイプラインで構成する。上中下各2ビットごとにル
ック・アップ・テーブルを設け、パイプラインの遅延を
考慮して、出力を足しあわせればフィルタリングが完了
する。
は6ビットの3段パイプライン型のA/D変換器とルッ
ク・アップ・テーブルを組み合わせて構成した3タップ
のディジタル・フィルタ回路である。6ビットの3段パ
イプライン型のA/D変換器は、2ビットずつ3回に分
けて6ビットのデータを変換するものである。最上位2
ビットの変換結果をD/A変換器D/Alによってアナ
ログ値に戻し、変換誤差を求める。得られた変換誤差を
さらにA/D変換することによって、中間の2ビットの
変換結果が得られる。さらにこれをD/A変換器D/A
dによってアナログ値に戻し、変換誤差を求める。得ら
れた変換誤差をさらにA/D変換することによって、最
下位の2ビットの変換結果が得られる。以上の動作を3
段パイプラインで構成する。上中下各2ビットごとにル
ック・アップ・テーブルを設け、パイプラインの遅延を
考慮して、出力を足しあわせればフィルタリングが完了
する。
【0035】各々のルック・アップ・テーブルからの信
号の出力タイミングを図8に示す。アンダラインを施し
たものが、フィルタリングのために足しあわせるべきデ
ータである。図7に示したのは、上中下の各2ビットご
とにフィルタを構成し、結果に重み付けをして足しあわ
せる方法である。重み付けを後から行なうため、加算器
のビット数に無駄が生じにくい。一方、図8に従って、
同時に足し合わせることが出来るものを、重み付けを施
しながら先に足すこともできる。この場合、A/D変換
のための遅延を積極的に利用したことになり、遅延回路
Z1,Z2が省略できる。
号の出力タイミングを図8に示す。アンダラインを施し
たものが、フィルタリングのために足しあわせるべきデ
ータである。図7に示したのは、上中下の各2ビットご
とにフィルタを構成し、結果に重み付けをして足しあわ
せる方法である。重み付けを後から行なうため、加算器
のビット数に無駄が生じにくい。一方、図8に従って、
同時に足し合わせることが出来るものを、重み付けを施
しながら先に足すこともできる。この場合、A/D変換
のための遅延を積極的に利用したことになり、遅延回路
Z1,Z2が省略できる。
【0036】本発明の第5の実施例を図9に示す。図9
は、第1の実施例においてルック・アップ・テーブルL
UTとして用いるメモリのワード数を変化点検出回路3
の出力の信号線Wsの数より多く設け、選択回路8によ
り信号線による読みだしワードWsを選択してフィルタ
リング演算を行う実施例である。拡張されたルック・ア
ップ・テーブルLUTに複数のフィルタ係数組み合わせ
に対応する演算結果を格納し、選択回路8により選択信
号9の指示する所望のフィルタ係数組み合わせの結果を
読み出すことによって、フィルタリング係数を時々刻
々、高速に変化させる適応フィルタリング処理を単純な
セレクタ処理によって実現することが可能となる。
は、第1の実施例においてルック・アップ・テーブルL
UTとして用いるメモリのワード数を変化点検出回路3
の出力の信号線Wsの数より多く設け、選択回路8によ
り信号線による読みだしワードWsを選択してフィルタ
リング演算を行う実施例である。拡張されたルック・ア
ップ・テーブルLUTに複数のフィルタ係数組み合わせ
に対応する演算結果を格納し、選択回路8により選択信
号9の指示する所望のフィルタ係数組み合わせの結果を
読み出すことによって、フィルタリング係数を時々刻
々、高速に変化させる適応フィルタリング処理を単純な
セレクタ処理によって実現することが可能となる。
【0037】メモリワード群 SEL-1,SEL-2,SEL-3,…
は、それぞれ異なるフィルタ係数組み合せ(C1,C2,C3)の
演算結果を格納しており、選択信号9により、この係数
組み合わせの1つが指示されると、指示された係数組み
合わせに対応するメモリワード群 SEL-1,SEL-2,SEL-3,
… 何れかのワード選択信号群の各々に対して、変化点
検出回路3の出力信号線群Wsの対応する各信号線が選
択回路8中の切替器SW1,SW2,SW3,SW4 によって接続さ
れ、選択回路8の動作後の変化点検出回路の出力により
所望の演算結果を得る。本実施例により、ルック・アッ
プ・テーブルLUTを高速で更新する回路が不要とな
り、消費電力低減に有効である。
は、それぞれ異なるフィルタ係数組み合せ(C1,C2,C3)の
演算結果を格納しており、選択信号9により、この係数
組み合わせの1つが指示されると、指示された係数組み
合わせに対応するメモリワード群 SEL-1,SEL-2,SEL-3,
… 何れかのワード選択信号群の各々に対して、変化点
検出回路3の出力信号線群Wsの対応する各信号線が選
択回路8中の切替器SW1,SW2,SW3,SW4 によって接続さ
れ、選択回路8の動作後の変化点検出回路の出力により
所望の演算結果を得る。本実施例により、ルック・アッ
プ・テーブルLUTを高速で更新する回路が不要とな
り、消費電力低減に有効である。
【0038】また、本実施例において、選択されていな
いルック・アップ・テーブルの内容を随時更新すること
ができる。このため、ルック・アップ・テーブルを2組
の係数分備えれば、一方のテーブルでフィルタリングが
行われている最中に他方のテーブルを更新することがで
き、テーブルを交互に用いることにより、適応フィルタ
への応用が可能である。
いルック・アップ・テーブルの内容を随時更新すること
ができる。このため、ルック・アップ・テーブルを2組
の係数分備えれば、一方のテーブルでフィルタリングが
行われている最中に他方のテーブルを更新することがで
き、テーブルを交互に用いることにより、適応フィルタ
への応用が可能である。
【0039】以下の実施例は、自動等化器に本発明によ
る前述の実施例による信号処理回路を適用するものであ
り、特に付加する部分についてのみ説明する。
る前述の実施例による信号処理回路を適用するものであ
り、特に付加する部分についてのみ説明する。
【0040】本発明の第6の実施例を図10に示す。
【0041】A/D変換器とルック・アップ・テーブル
を用いた信号処理回路を、アナログ入力信号の性質が時
間で変動する系に対応できる自動等化器とするために
は、係数を自動的に算出する手段が不可欠である。この
手段としては、図10に示すように、所定のトレーニン
グシーケンスで特定のパターン13によって発生するア
ナログ信号VinをA/D変換器に入力し、エンコード
後のディジタル信号10を、順次等化器の係数算出回路
11に入力し、係数算出回路11で所定の演算処理によ
って係数を補正しながら求めるものなどが考えられる。
この係数算出回路11の係数値が収束した時点で、算出
した係数をルック・アップ・テーブルの係数更新回路5
に出力する。
を用いた信号処理回路を、アナログ入力信号の性質が時
間で変動する系に対応できる自動等化器とするために
は、係数を自動的に算出する手段が不可欠である。この
手段としては、図10に示すように、所定のトレーニン
グシーケンスで特定のパターン13によって発生するア
ナログ信号VinをA/D変換器に入力し、エンコード
後のディジタル信号10を、順次等化器の係数算出回路
11に入力し、係数算出回路11で所定の演算処理によ
って係数を補正しながら求めるものなどが考えられる。
この係数算出回路11の係数値が収束した時点で、算出
した係数をルック・アップ・テーブルの係数更新回路5
に出力する。
【0042】本発明の第7の実施例を図11に示す。
【0043】本実施例では、ルック・アップ・テーブル
LUT−2の係数を1に設定して、このルック・アップ
・テーブルLUT−2の出力をA/D変換器の出力と
し、この出力をラッチ回路を複数個縦続に配したラッチ
回路群14に入力し、記憶する構成である。ラッチ回路
群14の長さは、ルック・アップ・テーブルの個数以上
で、高々数百あればよい。
LUT−2の係数を1に設定して、このルック・アップ
・テーブルLUT−2の出力をA/D変換器の出力と
し、この出力をラッチ回路を複数個縦続に配したラッチ
回路群14に入力し、記憶する構成である。ラッチ回路
群14の長さは、ルック・アップ・テーブルの個数以上
で、高々数百あればよい。
【0044】本実施例によれば、A/D変換器からエン
コーダを除くことができ、簡単なラッチ回路の付加で、
係数の算出に必要な入力信号のディジタルサンプル信号
列を得ることができ、他のディジタル信号処理に利用で
きる。
コーダを除くことができ、簡単なラッチ回路の付加で、
係数の算出に必要な入力信号のディジタルサンプル信号
列を得ることができ、他のディジタル信号処理に利用で
きる。
【0045】本発明の第8の実施例を図12に示す。
【0046】本実施例では、係数を1に設定したルック
・アップ・テーブルLUT−2の出力にラッチ回路を複
数個縦続に配してラッチ回路群14とし、このラッチ回
路群14の駆動クロック19を信号の入力時と出力時と
で切替る手段16を持つ。ラッチ回路群14に信号を入
力する場合には、クロックを入力信号から抽出したクロ
ック17として、アナログ信号をデータ間隔で記録す
る。ラッチ回路群から信号を取り出す場合には、クロッ
クを例えば外部の係数の算出手段から発生するクロック
18とする。また、このラッチ回路群14への信号の入
力レートをデータ間隔の2倍(1/2の時間間隔)とし
てもよい。
・アップ・テーブルLUT−2の出力にラッチ回路を複
数個縦続に配してラッチ回路群14とし、このラッチ回
路群14の駆動クロック19を信号の入力時と出力時と
で切替る手段16を持つ。ラッチ回路群14に信号を入
力する場合には、クロックを入力信号から抽出したクロ
ック17として、アナログ信号をデータ間隔で記録す
る。ラッチ回路群から信号を取り出す場合には、クロッ
クを例えば外部の係数の算出手段から発生するクロック
18とする。また、このラッチ回路群14への信号の入
力レートをデータ間隔の2倍(1/2の時間間隔)とし
てもよい。
【0047】本実施例によれば、係数の算出を、A/D
変換器とルック・アップ・テーブルとがオフラインの状
態で実施することができるので、マトリクス演算等の複
雑な処理が可能であり、高精度の係数が得られる。ま
た、データ間隔の2倍のレートでラッチすれば、クロッ
クの位相を厳密に調整することなく係数の算出に必要な
情報が得られる。
変換器とルック・アップ・テーブルとがオフラインの状
態で実施することができるので、マトリクス演算等の複
雑な処理が可能であり、高精度の係数が得られる。ま
た、データ間隔の2倍のレートでラッチすれば、クロッ
クの位相を厳密に調整することなく係数の算出に必要な
情報が得られる。
【0048】本発明の第9の実施例を図13に示す。
【0049】本実施例では、ラッチ回路群14に記録さ
れた信号値列22を用いて、A/D変換器とルック・ア
ップ・テーブルとがオンラインの状態で上記複数個のメ
モリ回路の係数を算出する手段23として、逐次補正型
のアルゴリズムを用いる。
れた信号値列22を用いて、A/D変換器とルック・ア
ップ・テーブルとがオンラインの状態で上記複数個のメ
モリ回路の係数を算出する手段23として、逐次補正型
のアルゴリズムを用いる。
【0050】本実施例によれば、ラッチ回路群の長さを
ルック・アップ・テーブルの個数と同一にでき、かつ係
数設定のための外部端子をなくせるので、外部制御の容
易で小型の自動等化器が構成できる。
ルック・アップ・テーブルの個数と同一にでき、かつ係
数設定のための外部端子をなくせるので、外部制御の容
易で小型の自動等化器が構成できる。
【0051】本発明の第10の実施例を図14に示す。
【0052】本実施例では、第7の実施例と同様に、ラ
ッチ回路群14の駆動クロック19を信号の入力時と出
力時とで切替る手段16を持ち、さらに信号処理回路1
00の外部のマイクロプロセッサ等24を用いて、オフ
ラインで複数個の係数を算出する。また、このラッチ回
路群14への信号の入力レートをデータ間隔の2倍(1
/2の時間間隔)としてもよい。
ッチ回路群14の駆動クロック19を信号の入力時と出
力時とで切替る手段16を持ち、さらに信号処理回路1
00の外部のマイクロプロセッサ等24を用いて、オフ
ラインで複数個の係数を算出する。また、このラッチ回
路群14への信号の入力レートをデータ間隔の2倍(1
/2の時間間隔)としてもよい。
【0053】本実施例によれば、この自動等化器が組み
込まれる装置の制御を行っているマイクロプロセッサを
用いて係数を算出するので、回路規模を増大せずに高精
度の係数算出が実施できる。また、データ間隔の2倍の
レートでラッチすれば、クロックの位相を厳密に調整す
ることなく係数の算出に必要な情報が得られ、クロック
発生回路の制御を簡単にできる。
込まれる装置の制御を行っているマイクロプロセッサを
用いて係数を算出するので、回路規模を増大せずに高精
度の係数算出が実施できる。また、データ間隔の2倍の
レートでラッチすれば、クロックの位相を厳密に調整す
ることなく係数の算出に必要な情報が得られ、クロック
発生回路の制御を簡単にできる。
【0054】本発明の第11の実施例を図15に示す。
【0055】本実施例では、第9の実施例の外部のマイ
クロプロセッサ24を、信号処理回路100の内にマイ
クロプロセッサ等24’を設け、このマイクロプロセッ
サ24’で上記ラッチ回路群14の信号値を記録時とは
異なる時間間隔で処理して、上記複数個のメモリ回路の
係数を算出する。
クロプロセッサ24を、信号処理回路100の内にマイ
クロプロセッサ等24’を設け、このマイクロプロセッ
サ24’で上記ラッチ回路群14の信号値を記録時とは
異なる時間間隔で処理して、上記複数個のメモリ回路の
係数を算出する。
【0056】本実施例によれば、DSP等の専用マイク
ロプロセッサとすることにより、係数算出の時間を短縮
できる。
ロプロセッサとすることにより、係数算出の時間を短縮
できる。
【0057】本発明の第12の実施例を図16に示す。
【0058】本実施例では、第10の実施例に加え、係
数を算出するための等化の目標値を、シフトレジスタ等
25のメモリに記録する手段を持つ。
数を算出するための等化の目標値を、シフトレジスタ等
25のメモリに記録する手段を持つ。
【0059】本実施例によれば、パターンデータによる
トレーニングが容易となる。
トレーニングが容易となる。
【0060】本発明の第13の実施例を図17に示す。
本実施例は、本発明による自動等化器を磁気ディスク装
置に適用したものである。
本実施例は、本発明による自動等化器を磁気ディスク装
置に適用したものである。
【0061】本実施例を適用した磁気ディスク装置の構
成を図17に示す。磁気ディスク装置Mは、各種制御を
つかさどるコントローラ102、記録データを生成する
変調回路と再生された磁化情報をユーザーデータに変換
する復調回路103、記録データ列から記録電流の反転
位置を制御する記録補正回路104、記録電流のドライ
バとプリアンプ105、ヘッドのシーク動作や磁気ディ
スクの回転を制御するサーボ回路106、磁気ディスク
上の磁界情報を再生する再生回路系107〜113等か
ら構成されるが、ここでは、自動等化器101に関係す
る再生系について説明する。
成を図17に示す。磁気ディスク装置Mは、各種制御を
つかさどるコントローラ102、記録データを生成する
変調回路と再生された磁化情報をユーザーデータに変換
する復調回路103、記録データ列から記録電流の反転
位置を制御する記録補正回路104、記録電流のドライ
バとプリアンプ105、ヘッドのシーク動作や磁気ディ
スクの回転を制御するサーボ回路106、磁気ディスク
上の磁界情報を再生する再生回路系107〜113等か
ら構成されるが、ここでは、自動等化器101に関係す
る再生系について説明する。
【0062】再生時の動作を図17を用いて簡単に説明
する。磁気ディスク115上に記録された磁化情報をヘ
ッド116で電気信号として検出し、その信号を記録再
生アンプ105(R/W Amp)のプリアンプで増幅
し、さらに識別に適当な出力振幅が等化器108の出力
で得られるようにAGC回路107で振幅調整し、自動
等化器101に入力する。ここで、自動等化器101
は、A/D変換器と複数のルック・アップ・テーブルと
テーブル更新回路とからなる等化器108と、ルック・
アップ・テーブルの係数を算出する回路109と、算出
した係数を記憶するメモリセット113とからなる。等
化器108のルック・アップ・テーブルのテーブル値の
設定はヘッド116のシーク動作に対応して実施し、シ
ーク動作毎に係数算出回路109を動作させ、常に最適
な等化が行えるようにする。さらにこの等化器108の
出力を識別回路110に送り、復調回路103でユーザ
ーデータに変換し、エラー訂正等をコントローラ102
で実施するものである。
する。磁気ディスク115上に記録された磁化情報をヘ
ッド116で電気信号として検出し、その信号を記録再
生アンプ105(R/W Amp)のプリアンプで増幅
し、さらに識別に適当な出力振幅が等化器108の出力
で得られるようにAGC回路107で振幅調整し、自動
等化器101に入力する。ここで、自動等化器101
は、A/D変換器と複数のルック・アップ・テーブルと
テーブル更新回路とからなる等化器108と、ルック・
アップ・テーブルの係数を算出する回路109と、算出
した係数を記憶するメモリセット113とからなる。等
化器108のルック・アップ・テーブルのテーブル値の
設定はヘッド116のシーク動作に対応して実施し、シ
ーク動作毎に係数算出回路109を動作させ、常に最適
な等化が行えるようにする。さらにこの等化器108の
出力を識別回路110に送り、復調回路103でユーザ
ーデータに変換し、エラー訂正等をコントローラ102
で実施するものである。
【0063】この時、係数算出回路109を、磁気ディ
スク115の内外周間で適当に分割したトラック位置で
出荷時や電源投入時にのみ動作させて係数を算出し、こ
の係数をメモリセット113に記憶しておけば、再生動
作時にはコントローラ102からのシーク先の情報(ト
ラック位置)をもとに係数メモリセット113からルッ
ク・アップ・テーブルの係数を設定できる。この場合、
係数を算出した時点で係数算出のために使用した磁気デ
ィスク115上のトレーニング領域を消去でき、この領
域をユーザーデータ領域として使用できる。さらには、
係数算出回路109は出荷時や電源投入時にのみ動作す
ればよく、通常の再生状態では動作しないため、この部
分の消費電力が低減できる。また、A/D変換器の前段
にはLPFを設けるのは言うまでもないが、有効ビット
数を向上させるために信号の帯域内で高周波成分を増強
するブースト回路も含めてよい。
スク115の内外周間で適当に分割したトラック位置で
出荷時や電源投入時にのみ動作させて係数を算出し、こ
の係数をメモリセット113に記憶しておけば、再生動
作時にはコントローラ102からのシーク先の情報(ト
ラック位置)をもとに係数メモリセット113からルッ
ク・アップ・テーブルの係数を設定できる。この場合、
係数を算出した時点で係数算出のために使用した磁気デ
ィスク115上のトレーニング領域を消去でき、この領
域をユーザーデータ領域として使用できる。さらには、
係数算出回路109は出荷時や電源投入時にのみ動作す
ればよく、通常の再生状態では動作しないため、この部
分の消費電力が低減できる。また、A/D変換器の前段
にはLPFを設けるのは言うまでもないが、有効ビット
数を向上させるために信号の帯域内で高周波成分を増強
するブースト回路も含めてよい。
【0064】本実施例によれば、再生系の多くの部分が
ディジタル化でき、しかも高速化、低消費電力化の妨げ
となっていた乗算器を除くことができる。従って高速、
低消費電力でかつ小型の磁気ディスク装置が容易に実現
できる。
ディジタル化でき、しかも高速化、低消費電力化の妨げ
となっていた乗算器を除くことができる。従って高速、
低消費電力でかつ小型の磁気ディスク装置が容易に実現
できる。
【0065】なお、本実施例では磁気ディスク装置の再
生系に本発明による自動等化器を適用した場合について
示したが、フロッピーディスク装置、磁気テープ装置、
光ディスク装置、光磁気ディスク装置等の再生系にも同
様に適用できることは明らかである。
生系に本発明による自動等化器を適用した場合について
示したが、フロッピーディスク装置、磁気テープ装置、
光ディスク装置、光磁気ディスク装置等の再生系にも同
様に適用できることは明らかである。
【0066】以上全ての実施例において、説明の簡略化
のため、A/D変換器のビット数、フィルタのタップ数
は、それぞれ少数に限定したが、ビット数、タップ数が
増減しても同様の構成が可能である。また、自動等化器
に関する実施例、磁気ディスク装置での実施例について
は、等化器の出力に簡単な識別器とランダム・アクセス
・メモリを設けることによって、いわゆる判定帰還型等
化器を構成できることは明らかである。
のため、A/D変換器のビット数、フィルタのタップ数
は、それぞれ少数に限定したが、ビット数、タップ数が
増減しても同様の構成が可能である。また、自動等化器
に関する実施例、磁気ディスク装置での実施例について
は、等化器の出力に簡単な識別器とランダム・アクセス
・メモリを設けることによって、いわゆる判定帰還型等
化器を構成できることは明らかである。
【0067】
【発明の効果】A/D変換器に含まれていたエンコード
回路、ルック・アップ・テーブルに含まれていたデコー
ド回路が省略できるため、回路規模の削減、消費電力の
低減、処理速度の向上、を同時に達成する信号処理回路
を実現できる。さらには、磁気記録再生装置に本発明に
よる信号処理回路を用いた自動等化器を適用することに
より、高速転送、低消費電力、小型の磁気記録再生装置
が実現できる。
回路、ルック・アップ・テーブルに含まれていたデコー
ド回路が省略できるため、回路規模の削減、消費電力の
低減、処理速度の向上、を同時に達成する信号処理回路
を実現できる。さらには、磁気記録再生装置に本発明に
よる信号処理回路を用いた自動等化器を適用することに
より、高速転送、低消費電力、小型の磁気記録再生装置
が実現できる。
【0068】
【図1】本発明の第1の実施例を示す図。
【図2】本発明の第2の実施例を示す図。
【図3】本発明の第3の実施例を示す図。
【図4】本発明の第3の実施例のLSIレイアウトを示
す図。
す図。
【図5】本発明の第3の実施例のLSIレイアウトを示
す図。
す図。
【図6】本発明の第3の実施例のLSIレイアウトを示
す図。
す図。
【図7】本発明の第4の実施例を示す図。
【図8】本発明の第4の実施例の出力タイミングを示す
図。
図。
【図9】本発明の第5の実施例を示す図。
【図10】本発明の第6の実施例を示す図。
【図11】本発明の第7の実施例を示す図。
【図12】本発明の第8の実施例を示す図。
【図13】本発明の第9の実施例を示す図。
【図14】本発明の第10の実施例を示す図。
【図15】本発明の第11の実施例を示す図。
【図16】本発明の第12の実施例を示す図。
【図17】本発明の第13の実施例を示す図。
1…参照電圧分圧回路、2…比較器群、3…変化点検出
回路、4…演算回路、5…係数更新回路、Z…遅延素
子、A…加算回路、LUT…ルック・アップ・テーブ
ル、Tc…温度計符号、Ws…ワード選択線群、100
…信号処理回路、101…自動等化器、102…コント
ローラ、103…変調/復調回路、104…記録補正回
路、107…AGC回路、108…等化器、109…係
数算出回路、110…識別回路、111…AGC,VC
O制御回路、112…再生用VCO、113…係数メモ
リセット、M…磁気ディスク装置。
回路、4…演算回路、5…係数更新回路、Z…遅延素
子、A…加算回路、LUT…ルック・アップ・テーブ
ル、Tc…温度計符号、Ws…ワード選択線群、100
…信号処理回路、101…自動等化器、102…コント
ローラ、103…変調/復調回路、104…記録補正回
路、107…AGC回路、108…等化器、109…係
数算出回路、110…識別回路、111…AGC,VC
O制御回路、112…再生用VCO、113…係数メモ
リセット、M…磁気ディスク装置。
フロントページの続き (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−263828(JP,A) 特開 昭59−218037(JP,A) 特開 平4−222111(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88 H03H 17/00
Claims (6)
- 【請求項1】入力されたアナログ信号をディジタル信号
に変換して積和演算を行う信号等化器において、印加さ
れたアナログ参照電圧と前記入力されたアナログ信号と
を比較して前記アナログ入力信号に応じた温度計符号を
発生する回路と、上記温度計符号の変化点を検出する回
路と、前記温度計符号の変化点を示す信号線群をワード
選択線とし該ワード線に入力された信号値にフィルタ係
数を乗じた値が格納されるメモリアドレスを備えた複数
のメモリ回路と、前記フィルタ係数を更新するテーブル
更新回路と、前記メモリ回路のフィルタ係数を算出する
回路と、前記メモリ回路から読みだした信号に所定の遅
延を与える遅延回路と、該遅延回路により遅延された信
号を加え合わせる加算回路と、前記複数のメモリ回路の
1に接続されたラッチ回路とを備え、 該ラッチ回路が接続された メモリ回路に格納されるフィ
ルタ係数は前記変化点を検出する回路と前記複数のメモ
リ回路がオフラインの場合に1に設定され、 前記フィルタ係数算出回路は、フィルタ係数算出の際の
サンプル信号値として前記フィルタ係数が 1であるメモ
リ回路の出力を用いることを特徴とする信号等化器。 - 【請求項2】 請求項1に記載の信号等化器において、前
記テーブル更新回路は累算回路により構成されることを
特徴とする信号等化器。 - 【請求項3】 請求項1から2のいずれか1項に記載の信
号等化器において、フィルタ係数を算出するための等化
目標値が記録されたシフトレジスタを有することを特徴
とする信号等化器。 - 【請求項4】 磁気ディスクと、磁気ヘッドと、該磁気ヘ
ッドからの再生信号を信号処理する信号等化器と、該信
号等化器からの出力を復号する復号回路とを備えた磁気
ディスク装置において、 前記信号等化器は、印加されたアナログ参照電圧と前記
入力されたアナログ信 号とを比較して前記アナログ入力
信号に応じた温度計符号を発生する回路と、上記温度計
符号の変化点を検出する回路と、前記温度計符号の変化
点を示す信号線群をワード選択線とし該ワード線に入力
された信号値にフィルタ係数を乗じた値が格納されるメ
モリアドレスを備えた複数のメモリ回路と、前記フィル
タ係数を更新するテーブル更新回路と、前記メモリ回路
のフィルタ係数を算出する回路と、前記メモリ回路から
読みだした信号に所定の遅延を与える遅延回路と、該遅
延回路により遅延された信号を加え合わせる加算回路と
を備え、 前記複数のメモリ回路の1に格納されるフィルタ係数は
前記変化点を検出する回路と前記複数のメモリ回路がオ
フラインの場合に1に設定され、 前記フィルタ係数算出回路は、フィルタ係数算出の際の
サンプル信号値として前記フィルタ係数が1であるメモ
リ回路の出力を用いることを特徴とする磁気ディスク装
置。 - 【請求項5】 入力されたアナログ信号をディジタル信号
に変換して積和演算を行う信号等化器において、印加さ
れたアナログ参照電圧と前記入力されたアナログ信号と
を比較して前記アナログ入力信号に応じた温度計符号を
発生する回路と、上記温度計符号の変化点を検出する回
路と、前記温度計符号の変化点を示す信号線群をワード
選択線とし該ワード線に入力された信号値にフィルタ係
数を乗じた値が格納されるメモリアドレスを備えた複数
のメモリ回路と、前記フィルタ係数を更新するテーブル
更新回路と、前記メモリ回路のフィルタ係数を算出する
回路と、前記メモリ回路から読みだした信号に所定の遅
延を与える遅延回路と、該遅延回路により遅延された信
号を加え合わせる加算回路と、前記複数のメモリ回路の
1に接続されたラッチ回路とを備え、 該ラッチ回路が接続されたメモリ回路に格納されるフィ
ルタ係数は常に1であり、 前記フィルタ係数算出回路は、前記ラッチ回路に記録さ
れた信号値をサンプル信号値としてフィルタ係数を逐次
補正することを特徴とする信号等化器。 - 【請求項6】 磁気ディスクと、磁気ヘッドと、該磁気ヘ
ッドからの再生信号を信号処理する 信号等化器と、該信
号等化器からの出力を復号する復号回路とを備えた磁気
ディスク装置において、 前記信号等化器は、印加されたアナログ参照電圧と前記
入力されたアナログ信号とを比較して前記アナログ入力
信号に応じた温度計符号を発生する回路と、上記温度計
符号の変化点を検出する回路と、前記温度計符号の変化
点を示す信号線群をワード選択線とし該ワード線に入力
された信号値にフィルタ係数を乗じた値が格納されるメ
モリアドレスを備えた複数のメモリ回路と、前記フィル
タ係数を更新するテーブル更新回路と、前記メモリ回路
のフィルタ係数を算出する回路と、前記メモリ回路から
読みだした信号に所定の遅延を与える遅延回路と、該遅
延回路により遅延された信号を加え合わせる加算回路
と、前記複数のメモリ回路の1に接続されたラッチ回路
とを備え、 該ラッチ回路の接続されたメモリ回路に格納されるフィ
ルタ係数は常に1であり、 前記フィルタ係数算出回路は、前記ラッチ回路に記録さ
れた信号値をサンプル信号値としてフィルタ係数を逐次
補正することを特徴とする磁気ディスク装置 。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27403992A JP3308608B2 (ja) | 1992-10-13 | 1992-10-13 | 信号処理装置および磁気記録再生装置 |
US08/135,478 US5519398A (en) | 1992-10-13 | 1993-10-13 | Signal processing apparatus having A/D conversion function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27403992A JP3308608B2 (ja) | 1992-10-13 | 1992-10-13 | 信号処理装置および磁気記録再生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06125275A JPH06125275A (ja) | 1994-05-06 |
JP3308608B2 true JP3308608B2 (ja) | 2002-07-29 |
Family
ID=17536118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27403992A Expired - Fee Related JP3308608B2 (ja) | 1992-10-13 | 1992-10-13 | 信号処理装置および磁気記録再生装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5519398A (ja) |
JP (1) | JP3308608B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110703582A (zh) * | 2019-09-25 | 2020-01-17 | 天津大学 | 用于时间数字转换器的温度计码转二进制码电路 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3351163B2 (ja) | 1994-07-27 | 2002-11-25 | 株式会社日立製作所 | 情報記録再生装置及び信号処理回路 |
US6782046B1 (en) * | 1999-10-21 | 2004-08-24 | Texas Instruments Incorporated | Decision-directed adaptation for coded modulation |
US6466615B1 (en) * | 1999-12-30 | 2002-10-15 | Intel Corporation | Delay locked loop based circuit for data communication |
JPWO2004086628A1 (ja) * | 2003-03-25 | 2006-06-29 | 富士通株式会社 | エンコーダ回路及びa/d変換回路 |
US6975140B2 (en) * | 2003-11-26 | 2005-12-13 | International Business Machines Corporation | Adaptive data transmitter having rewriteable non-volatile storage |
US7199736B2 (en) * | 2004-03-25 | 2007-04-03 | Optichron, Inc. | Digital linearizing system |
KR100727538B1 (ko) * | 2006-04-13 | 2007-06-14 | (주) 픽셀플러스 | 온도계 코드 생성 장치 |
US7898451B2 (en) | 2008-06-24 | 2011-03-01 | Panasonic Corporation | Analog-to-digital converter, optical disk reproduction device, and receiver device |
JP5208011B2 (ja) * | 2009-02-13 | 2013-06-12 | セイコーインスツル株式会社 | メモリ回路装置 |
US7880657B2 (en) * | 2009-02-26 | 2011-02-01 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Interpolation accuracy improvement in motion encoder systems, devices and methods |
US7880658B2 (en) * | 2009-02-26 | 2011-02-01 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Interpolation accuracy improvement in motion encoder systems, devices and methods |
GB2504961B (en) * | 2012-08-14 | 2015-01-07 | Broadcom Corp | Analogue to digital converter |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4884075A (en) * | 1988-05-19 | 1989-11-28 | Analog Devices, Inc. | Decoding circuit for flash-type analog-to-digital converter |
US5223834A (en) * | 1991-11-29 | 1993-06-29 | Industrial Technology Research Institute | Timing control for precharged circuit |
-
1992
- 1992-10-13 JP JP27403992A patent/JP3308608B2/ja not_active Expired - Fee Related
-
1993
- 1993-10-13 US US08/135,478 patent/US5519398A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110703582A (zh) * | 2019-09-25 | 2020-01-17 | 天津大学 | 用于时间数字转换器的温度计码转二进制码电路 |
Also Published As
Publication number | Publication date |
---|---|
JPH06125275A (ja) | 1994-05-06 |
US5519398A (en) | 1996-05-21 |
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