JP3308608B2 - 信号処理装置および磁気記録再生装置 - Google Patents

信号処理装置および磁気記録再生装置

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JP3308608B2
JP3308608B2 JP27403992A JP27403992A JP3308608B2 JP 3308608 B2 JP3308608 B2 JP 3308608B2 JP 27403992 A JP27403992 A JP 27403992A JP 27403992 A JP27403992 A JP 27403992A JP 3308608 B2 JP3308608 B2 JP 3308608B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログ信号をディジ
タルに変換して処理する信号処理装置に関し、特に高速
に処理を行う集積回路に適する。さらには、上記信号処
理装置を自動等化器として適用する際の回路構成に関
し、磁気記録再生装置に適する。
【０００２】
【従来の技術】入力されたアナログ信号を、ディジタル
信号に変換して積和演算などを行う各種のデータ収集シ
ステムや、アナログセンサの出力信号をデジタル処理す
る信号処理装置において、従来、Ａ／Ｄ（Ａｎａｌｏｇ
／Ｄｉｇｉｔａｌ）変換器と、信号処理回路を組み合わ
せて用いていた。
【０００３】Ａ／Ｄ変換器は、入力信号と参照信号の比
較を行って信号を２値化し、これを２進数表現に変換し
て出力する。多くのＡ／Ｄ変換器では、アナログ入力信
号の大きさに応じ温度計符号を生成し、その変化点を検
出する。この検出した変化点の信号をエンコードして２
進数表現に変換し、出力する。
【０００４】ディジタル信号処理回路の処理は多様であ
るが、冒頭に入力信号を特定の波形に等化するフィルタ
リングを行う場合が多い。フィルタリングは、入力信号
に複数のフィルタ係数を乗じ、その結果にそれぞれ所定
の遅延を加えて、足し合わせる処理である。フィルタ係
数が時々刻々変化しないような処理では、フィルタ係数
の乗算のために、メモリ回路からなるルック・アップ・
テーブルを用いる構成が、消費電力低減に有効であるこ
とが知られている。ルック・アップ・テーブルを用いて
ディジタル・フィルタを構成した例は、アイ・イー・イ
ー・イー、プロシーディングス・オブ・アイ・エス・エ
ス・シー・シー９０、講演番号ＴＡＭ７．３（ＩＥＥ
Ｅ，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＳＳＣＣ ’９
０，ＴＡＭ７．３）に示されている。ルック・アップ・
テーブルは、メモリのアドレス値に所定の係数を乗じた
結果を、各々のアドレスに格納したもので、データに応
じたアドレスを選択するとデータと所定の係数との積を
出力する。
【０００５】
【発明が解決しようとする課題】Ａ／Ｄ変換器とルック
・アップ・テーブルを用いたディジタル・フィルタを、
同一チップ上に集積したＬＳＩを製作しようとする場合
に、以下に示す問題が生ずる。
【０００６】前述のようにＡ／Ｄ変換器は、２進数のデ
ィジタル信号を得るために、アナログ入力信号の信号レ
ベルに応じて、出力符号がＨｉｇｈレベルとＬｏｗレベ
ルに２分される温度計符号と、その変化点を検出した信
号を中間的に生成する。一方、ルック・アップ・テーブ
ルでは、２進数のディジタル信号をデコードして、ワー
ド選択信号を生成している。ワード選択信号とは複数ビ
ットを１ワードとするメモリのアドレス選択信号であ
る。Ａ／Ｄ変換器の出力が即ちルック・アップ・テーブ
ルの入力になっているような、本発明の対象とするアナ
ログ信号をルックアップテーブルを用いてデジタル適に
出力するシステムでは、変換されたディジタル信号が必
ずしも２進数で表現されている必要がないことが分かっ
た。従って、従来からの手法を採った場合、Ａ／Ｄ変換
器に含まれていたエンコード回路と、ルック・アップ・
テーブルに含まれていたデコード回路が、無駄となって
いるという問題が生じていることがわかった。
【０００７】
【課題を解決するための手段】印加されたアナログ参照
電圧と、入力されたアナログ信号を比較して、上記アナ
ログ入力信号に応じた温度計符号を発生する回路と、上
記温度計符号の変化点を検出する回路と、上記温度計符
号の変化点を示す信号線群をワード選択線とする複数の
メモリ回路を備え、上記メモリ回路の各々のワードに、
ワード選択線に対応する入力信号値に所定の係数を乗じ
た結果を格納して、ルック・アップ・テーブルとするこ
とによって解決する。
【０００８】また、このルック・アップ・テーブルを複
数または拡張して設け、複数のフィルタ係数を乗じた演
算結果を格納して、１つの温度計符号の変化点信号を異
なるフィルタ係数の乗算結果を格納する複数のワード選
択線うちの１本に選択接続することによって、複数のフ
ィルタ係数を有するフィルタリング処理に対処する。
【０００９】また、アナログ入力信号の性質が時間で変
動する系に対応できる自動等化器とするためには、Ａ／
Ｄ変換器にエンコーダがないことから、上記メモリ回路
の何れか一つの係数を１にすることによって、このルッ
ク・アップ・テーブルの出力をＡ／Ｄ変換器の出力と
し、さらに、この出力にラッチ回路を複数個縦続に配し
てラッチ回路群とし、アナログ信号をデータ間隔で記録
する手段を用いる。この時、ラッチ回路群にデータ間隔
の１／２の時間で記録する手段を用いてもよい。
【００１０】また、上記ラッチ回路群に記録された信号
値列を用いて、オンラインで上記複数個のメモリ回路の
係数を算出する手段を設けてもよい。
【００１１】上記ラッチ回路群の信号値を、記録時とは
異なる時間間隔で出力する手段を設けるとともに、オフ
ラインで上記ラッチ回路群の信号を出力する手段を設
け、さらに外部にマイクロプロセッサ等を設けて、上記
複数個のルック・アップ・テーブルの係数を算出しても
よい。
【００１２】また、信号処理回路内にマイクロプロセッ
サ等を設け、このマイクロプロセッサで上記ラッチ回路
群の信号値を記録時とは異なる時間間隔で処理して、上
記複数個のメモリ回路の係数を算出する手段を構成して
もよい。
【００１３】この際、上記複数個のルック・アップ・テ
ーブルの係数を算出するための信号処理の目標値を、シ
フトレジスタ等のメモリに記録する手段を持ってもよ
い。
【００１４】
【作用】温度計符号は、入力されたアナログ信号の大き
さに比例したビット数の‘Ｈｉｇｈ’信号を出力したも
のである。比較した参照電圧の低いものから順に、入力
値に比例した数の‘Ｈｉｇｈ’信号が現われ、それより
高い参照電圧との比較結果が‘Ｌｏｗ’となっている。
信号線の数は、Ａ／Ｄ変換器の精度をｎビットとすると
（２のｎ乗−１）本である。温度計符号の変化点は、一
般に、隣接する信号線同志の排他的論理和を採ることに
よって検出される。検出された信号は、２のｎ乗本の信
号線のうちの１本のみに‘Ｈｉｇｈ’が出力された信号
となる。この信号は、ルック・アップ・テーブルとして
用いるメモリのワード選択線に求められる仕様と全く同
一である。したがって、そのままルック・アップ・テー
ブルとして用いるメモリのワード選択線として用いるこ
とが可能となる。
【００１５】製造上の素子のバラツキや、雑音等により
温度計符号に複数の変化点が現われる場合がある。しか
し、これに対応するために多くの手法が提案されてお
り、これを用いることにより本発明の回路の誤動作を防
止することが可能である。
【００１６】また、本発明におけるルック・アップ・テ
ーブルの構成は、デコード回路を排除した比較的簡単な
構成であるため、高集積大規模なテーブルを容易に構成
しうる。したがって、フィルタ係数が時々刻々変化する
フィルタリング処理に対しても、その各々のフイルタ係
数に対する全ての乗算結果を格納するルック・アップ・
テーブルを構成することが可能となり、これを選択する
装置を付加することで容易に高速な適応フィルタ処理を
低消費電力で実現しうる。
【００１７】また、アナログ入力信号の周波数特性が時
間で変動する系に対応できる自動等化器としては、上記
手段で以下のように作用する。
【００１８】上記メモリ回路の何れか一つの係数を１に
すれば、このルック・アップ・テーブルに従来構成での
エンコーダの役割を持たせることができ、上記信号処理
回路とのマッチングがよい。
【００１９】この時、係数が１であるルック・アップ・
テーブルの出力にラッチ回路を複数個縦続に配したラッ
チ回路群に記録するスピードを、上記の信号処理回路が
通常動作するサンプル時間の間隔とすれば、サーボ情報
等に有効なサンプル値列が得られる。
【００２０】また、このサンプルスピードを２倍（１／
２の時間間隔）でラッチ回路群に記録すれば、サンプル
位相を厳密に調整することなく係数の算出に必要な情報
が得られる。
【００２１】ラッチ回路群に記録された信号値列を用い
て、オンラインで上記複数個のメモリ回路の係数を算出
すれば、係数設定のための外部端子をなくせる。
【００２２】ラッチ回路群には等化器の動作速度と同一
のレートで信号値を記録し、係数を求めるときには記録
時とは異なる時間間隔でマイクロプロセッサに出力し、
オフラインで上記複数個のメモリ回路の係数を算出し、
通常の動作を行う前に等化器に定数をセットする。
【００２３】また、上記ラッチ回路群の信号値を、オフ
ラインで記録時とは異なる時間間隔で信号処理回路に内
臓のマイクロプロセッサに入力して、上記複数個のメモ
リ回路の係数を算出し、通常の動作を行う前に等化器に
定数をセットする。
【００２４】さらには、上記複数個のメモリ回路の係数
を算出するための信号処理の目標値をシフトレジスタ等
のシリアルメモリとして持ち、これに外部からマイクロ
プロセッサ等でトレーニングパターン等を記録し、この
パターンを係数を算出する手段に入力して係数を求め、
通常の動作を行う前に等化器に定数をセットする。
【００２５】
【実施例】本発明の第１の実施例を図１に示す。図１は
２ビットのフラッシュ型のＡ／Ｄ変換器とルック・アッ
プ・テーブルを組み合わせて構成した３タップのディジ
タル・フィルタ回路である。
【００２６】参照電圧分圧回路１は印加されたアナログ
参照電圧ＶＲＨ，ＶＲＬをラダー抵抗Ｒで分圧して、電
位差（ＶＲＨ−ＶＲＬ）の１／４，２／４，３／４倍の
参照電圧ＶＲを発生する。比較器群２は、分圧された参
照電圧ＶＲと、入力されたアナログ信号Ｖｉｎを比較し
て、上記アナログ入力信号Ｖｉｎに応じた温度計符号Ｔ
ｃを発生する。温度計符号Ｔｃの変化点を検出する回路
３は、隣接する温度計符号Ｔｃ間の排他的論理和を取る
ものである。温度計符号Ｔｃの変化点を示す信号線群を
ワード選択線Ｗｓとする複数のメモリ回路を備え、その
各々のワードに、ワード選択線Ｗｓに対応する入力信号
値Ｖｉｎに所定の係数を乗じた結果を格納して、ルック
・アップ・テーブルＬＵＴとする。ルック・アップ・テ
ーブルＬＵＴ１〜３の係数はタップ係数に相当し、一般
にはそれぞれ異なる値である。ルック・アップ・テーブ
ルＬＵＴの出力は、入力信号に係数を乗じた結果である
ので、これに所定の遅延Ｚ１，Ｚ２を加えて足しあわせ
れば、フィルタリングが施されたことになる。
【００２７】温度計符号Ｔｃは、入力されたアナログ信
号Ｖｉｎの大きさに比例したビット数の‘Ｈｉｇｈ’信
号を出力したものである。比較した参照電圧の低いもの
から順に、入力値Ｖｉｎに比例した数の‘Ｈｉｇｈ’信
号が現われ、それより高い参照電圧との比較結果が‘Ｌ
ｏｗ’となっている。信号線の数は、Ａ／Ｄ変換器の精
度をｎビットとすると（２のｎ乗−１）本である。温度
計符号の変化点は、一般に、隣接する信号線同志の排他
的論理和を採ることによって検出される。検出された信
号は、２のｎ乗本の信号線のうちの１本のみに‘Ｈｉｇ
ｈ’が出力された信号となる。この信号は、ルック・ア
ップ・テーブルとして用いるメモリのワード選択線に求
められる仕様と全く同一である。したがって、そのまま
ルック・アップ・テーブルとして用いるメモリのワード
選択線Ｗｓとして用いることが可能となる。
【００２８】本発明の第２の実施例を図２に示す。図２
は図１に示した第１の実施例に、ルック・アップ・テー
ブルＬＵＴを更新する回路５を付加したものである。所
定のフィルタ係数Ｃをワード数分だけ順次累算する回路
である。テーブルの更新には、ワード数に等しいサイク
ル数の累算を行なう。テーブルのワード選択信号Ｗｓ
は、順次アクセスすれば良いため、シフトレジスタ６を
用いれば、カウンタとメモリ側にアドレス・デコーダを
備える場合より回路規模は小さくて良い。
【００２９】入力信号Ｖｉｎのダイナミックレンジがゼ
ロを中心に設定されている場合には、累算レジスタＲＳ
の初期値として係数に負の最大入力値を乗じた値をセッ
トする。本実施例において、入力は２ビットで表現され
ている。これを０，１，２，３の４種類と考える場合
は、図２の構成通りである。一方、入力を２の補数表示
されたように正負ほぼ対称の信号とする場合には、入力
値は−２，−１，０，１である。このとき係数更新回路
５の累算レジスタＲＳの初期値は、各々の係数の−２倍
である必要がある。初期値の計算には、乗算回路を用い
るまでもなく、係数値のビット・シフトのみで良い。
【００３０】テーブルの更新に十分な時間を掛けて良い
場合は、係数更新回路５は、１組だけ備えれば良い。こ
のとき、係数値Ｃを格納するレジスタを必要量備え、更
新するテーブルごとに切り換えて用いれば良い。同様に
シフトレジスタ６で構成されたワード選択線Ｗｓの駆動
回路も切り換えて使うことができる。
【００３１】本発明の第３の実施例を図３に示す。図３
は４ビットの直並列型のＡ／Ｄ変換器とルック・アップ
・テーブルを組み合わせて構成した３タップのディジタ
ル・フィルタ回路である。４ビットの直並列型Ａ／Ｄ変
換器は、上位、下位、それぞれ２ビットのディジタル信
号を出力するものである。上位、下位、それぞれから３
本の温度計符号Ｔｃｕ，Ｔｃｄとその変化点を表わす４
本の出力信号Ｗｓｕ，Ｗｓｄが生成される。図１に示し
た構成の中の、ルック・アップ・テーブル以降の回路
を、上位と下位の変化点検出回路出力に接続する。得ら
れたフィルタリングの結果を、重み付けを考慮して加算
すれば、所望のフィルタ出力ＦＩＬＯＵＴが得られる。
【００３２】本実施例の場合、図２に示したテーブルの
更新回路を同様に備えることができる。本実施例では、
上位と下位のルック・アップ・テーブルが全く同一でよ
い。Ａ／Ｄ変換器の精度を６ビット同一と仮定して比較
した場合、第２の実施例では係数の更新に６４サイクル
を要するが、本実施例の場合はわずか８サイクルで良
い。テーブルのワード数が８ワードとなる上、前述のよ
うに上位と下位でテーブルの内容が同一となるためであ
る。
【００３３】本実施例を実現するＬＳＩ上のレイアウト
を、図４、図５、図６に示す。アナログ回路である抵抗
ラダーＲと比較器群２ｕ，２ｄを隣接して配置した。比
較器群から出力される多数のルック・アップ・テーブル
のワード選択信号線Ｗｓを効率良く配線するため、比較
器群２とルック・アップ・テーブルＬＵＴを隣接して配
置したものである。ディジタル論理回路の規模に応じ
て、図示した構成を選択する。
【００３４】本発明の第４の実施例を図７に示す。図７
は６ビットの３段パイプライン型のＡ／Ｄ変換器とルッ
ク・アップ・テーブルを組み合わせて構成した３タップ
のディジタル・フィルタ回路である。６ビットの３段パ
イプライン型のＡ／Ｄ変換器は、２ビットずつ３回に分
けて６ビットのデータを変換するものである。最上位２
ビットの変換結果をＤ／Ａ変換器Ｄ／Ａｌによってアナ
ログ値に戻し、変換誤差を求める。得られた変換誤差を
さらにＡ／Ｄ変換することによって、中間の２ビットの
変換結果が得られる。さらにこれをＤ／Ａ変換器Ｄ／Ａ
ｄによってアナログ値に戻し、変換誤差を求める。得ら
れた変換誤差をさらにＡ／Ｄ変換することによって、最
下位の２ビットの変換結果が得られる。以上の動作を３
段パイプラインで構成する。上中下各２ビットごとにル
ック・アップ・テーブルを設け、パイプラインの遅延を
考慮して、出力を足しあわせればフィルタリングが完了
する。
【００３５】各々のルック・アップ・テーブルからの信
号の出力タイミングを図８に示す。アンダラインを施し
たものが、フィルタリングのために足しあわせるべきデ
ータである。図７に示したのは、上中下の各２ビットご
とにフィルタを構成し、結果に重み付けをして足しあわ
せる方法である。重み付けを後から行なうため、加算器
のビット数に無駄が生じにくい。一方、図８に従って、
同時に足し合わせることが出来るものを、重み付けを施
しながら先に足すこともできる。この場合、Ａ／Ｄ変換
のための遅延を積極的に利用したことになり、遅延回路
Ｚ１，Ｚ２が省略できる。
【００３６】本発明の第５の実施例を図９に示す。図９
は、第１の実施例においてルック・アップ・テーブルＬ
ＵＴとして用いるメモリのワード数を変化点検出回路３
の出力の信号線Ｗｓの数より多く設け、選択回路８によ
り信号線による読みだしワードＷｓを選択してフィルタ
リング演算を行う実施例である。拡張されたルック・ア
ップ・テーブルＬＵＴに複数のフィルタ係数組み合わせ
に対応する演算結果を格納し、選択回路８により選択信
号９の指示する所望のフィルタ係数組み合わせの結果を
読み出すことによって、フィルタリング係数を時々刻
々、高速に変化させる適応フィルタリング処理を単純な
セレクタ処理によって実現することが可能となる。
【００３７】メモリワード群 SEL-1,SEL-2,SEL-3,…
は、それぞれ異なるフィルタ係数組み合せ(C1,C2,C3)の
演算結果を格納しており、選択信号９により、この係数
組み合わせの１つが指示されると、指示された係数組み
合わせに対応するメモリワード群 SEL-1,SEL-2,SEL-3,
… 何れかのワード選択信号群の各々に対して、変化点
検出回路３の出力信号線群Ｗｓの対応する各信号線が選
択回路８中の切替器SW1,SW2,SW3,SW4 によって接続さ
れ、選択回路８の動作後の変化点検出回路の出力により
所望の演算結果を得る。本実施例により、ルック・アッ
プ・テーブルＬＵＴを高速で更新する回路が不要とな
り、消費電力低減に有効である。
【００３８】また、本実施例において、選択されていな
いルック・アップ・テーブルの内容を随時更新すること
ができる。このため、ルック・アップ・テーブルを２組
の係数分備えれば、一方のテーブルでフィルタリングが
行われている最中に他方のテーブルを更新することがで
き、テーブルを交互に用いることにより、適応フィルタ
への応用が可能である。
【００３９】以下の実施例は、自動等化器に本発明によ
る前述の実施例による信号処理回路を適用するものであ
り、特に付加する部分についてのみ説明する。
【００４０】本発明の第６の実施例を図１０に示す。
【００４１】Ａ／Ｄ変換器とルック・アップ・テーブル
を用いた信号処理回路を、アナログ入力信号の性質が時
間で変動する系に対応できる自動等化器とするために
は、係数を自動的に算出する手段が不可欠である。この
手段としては、図１０に示すように、所定のトレーニン
グシーケンスで特定のパターン１３によって発生するア
ナログ信号ＶｉｎをＡ／Ｄ変換器に入力し、エンコード
後のディジタル信号１０を、順次等化器の係数算出回路
１１に入力し、係数算出回路１１で所定の演算処理によ
って係数を補正しながら求めるものなどが考えられる。
この係数算出回路１１の係数値が収束した時点で、算出
した係数をルック・アップ・テーブルの係数更新回路５
に出力する。
【００４２】本発明の第７の実施例を図１１に示す。
【００４３】本実施例では、ルック・アップ・テーブル
ＬＵＴ−２の係数を１に設定して、このルック・アップ
・テーブルＬＵＴ−２の出力をＡ／Ｄ変換器の出力と
し、この出力をラッチ回路を複数個縦続に配したラッチ
回路群１４に入力し、記憶する構成である。ラッチ回路
群１４の長さは、ルック・アップ・テーブルの個数以上
で、高々数百あればよい。
【００４４】本実施例によれば、Ａ／Ｄ変換器からエン
コーダを除くことができ、簡単なラッチ回路の付加で、
係数の算出に必要な入力信号のディジタルサンプル信号
列を得ることができ、他のディジタル信号処理に利用で
きる。
【００４５】本発明の第８の実施例を図１２に示す。
【００４６】本実施例では、係数を１に設定したルック
・アップ・テーブルＬＵＴ−２の出力にラッチ回路を複
数個縦続に配してラッチ回路群１４とし、このラッチ回
路群１４の駆動クロック１９を信号の入力時と出力時と
で切替る手段１６を持つ。ラッチ回路群１４に信号を入
力する場合には、クロックを入力信号から抽出したクロ
ック１７として、アナログ信号をデータ間隔で記録す
る。ラッチ回路群から信号を取り出す場合には、クロッ
クを例えば外部の係数の算出手段から発生するクロック
１８とする。また、このラッチ回路群１４への信号の入
力レートをデータ間隔の２倍（１／２の時間間隔）とし
てもよい。
【００４７】本実施例によれば、係数の算出を、Ａ／Ｄ
変換器とルック・アップ・テーブルとがオフラインの状
態で実施することができるので、マトリクス演算等の複
雑な処理が可能であり、高精度の係数が得られる。ま
た、データ間隔の２倍のレートでラッチすれば、クロッ
クの位相を厳密に調整することなく係数の算出に必要な
情報が得られる。
【００４８】本発明の第９の実施例を図１３に示す。
【００４９】本実施例では、ラッチ回路群１４に記録さ
れた信号値列２２を用いて、Ａ／Ｄ変換器とルック・ア
ップ・テーブルとがオンラインの状態で上記複数個のメ
モリ回路の係数を算出する手段２３として、逐次補正型
のアルゴリズムを用いる。
【００５０】本実施例によれば、ラッチ回路群の長さを
ルック・アップ・テーブルの個数と同一にでき、かつ係
数設定のための外部端子をなくせるので、外部制御の容
易で小型の自動等化器が構成できる。
【００５１】本発明の第１０の実施例を図１４に示す。
【００５２】本実施例では、第７の実施例と同様に、ラ
ッチ回路群１４の駆動クロック１９を信号の入力時と出
力時とで切替る手段１６を持ち、さらに信号処理回路１
００の外部のマイクロプロセッサ等２４を用いて、オフ
ラインで複数個の係数を算出する。また、このラッチ回
路群１４への信号の入力レートをデータ間隔の２倍（１
／２の時間間隔）としてもよい。
【００５３】本実施例によれば、この自動等化器が組み
込まれる装置の制御を行っているマイクロプロセッサを
用いて係数を算出するので、回路規模を増大せずに高精
度の係数算出が実施できる。また、データ間隔の２倍の
レートでラッチすれば、クロックの位相を厳密に調整す
ることなく係数の算出に必要な情報が得られ、クロック
発生回路の制御を簡単にできる。
【００５４】本発明の第１１の実施例を図１５に示す。
【００５５】本実施例では、第９の実施例の外部のマイ
クロプロセッサ２４を、信号処理回路１００の内にマイ
クロプロセッサ等２４’を設け、このマイクロプロセッ
サ２４’で上記ラッチ回路群１４の信号値を記録時とは
異なる時間間隔で処理して、上記複数個のメモリ回路の
係数を算出する。
【００５６】本実施例によれば、ＤＳＰ等の専用マイク
ロプロセッサとすることにより、係数算出の時間を短縮
できる。
【００５７】本発明の第１２の実施例を図１６に示す。
【００５８】本実施例では、第１０の実施例に加え、係
数を算出するための等化の目標値を、シフトレジスタ等
２５のメモリに記録する手段を持つ。
【００５９】本実施例によれば、パターンデータによる
トレーニングが容易となる。
【００６０】本発明の第１３の実施例を図１７に示す。
本実施例は、本発明による自動等化器を磁気ディスク装
置に適用したものである。
【００６１】本実施例を適用した磁気ディスク装置の構
成を図１７に示す。磁気ディスク装置Ｍは、各種制御を
つかさどるコントローラ１０２、記録データを生成する
変調回路と再生された磁化情報をユーザーデータに変換
する復調回路１０３、記録データ列から記録電流の反転
位置を制御する記録補正回路１０４、記録電流のドライ
バとプリアンプ１０５、ヘッドのシーク動作や磁気ディ
スクの回転を制御するサーボ回路１０６、磁気ディスク
上の磁界情報を再生する再生回路系１０７〜１１３等か
ら構成されるが、ここでは、自動等化器１０１に関係す
る再生系について説明する。
【００６２】再生時の動作を図１７を用いて簡単に説明
する。磁気ディスク１１５上に記録された磁化情報をヘ
ッド１１６で電気信号として検出し、その信号を記録再
生アンプ１０５（Ｒ／Ｗ Ａｍｐ）のプリアンプで増幅
し、さらに識別に適当な出力振幅が等化器１０８の出力
で得られるようにＡＧＣ回路１０７で振幅調整し、自動
等化器１０１に入力する。ここで、自動等化器１０１
は、Ａ／Ｄ変換器と複数のルック・アップ・テーブルと
テーブル更新回路とからなる等化器１０８と、ルック・
アップ・テーブルの係数を算出する回路１０９と、算出
した係数を記憶するメモリセット１１３とからなる。等
化器１０８のルック・アップ・テーブルのテーブル値の
設定はヘッド１１６のシーク動作に対応して実施し、シ
ーク動作毎に係数算出回路１０９を動作させ、常に最適
な等化が行えるようにする。さらにこの等化器１０８の
出力を識別回路１１０に送り、復調回路１０３でユーザ
ーデータに変換し、エラー訂正等をコントローラ１０２
で実施するものである。
【００６３】この時、係数算出回路１０９を、磁気ディ
スク１１５の内外周間で適当に分割したトラック位置で
出荷時や電源投入時にのみ動作させて係数を算出し、こ
の係数をメモリセット１１３に記憶しておけば、再生動
作時にはコントローラ１０２からのシーク先の情報（ト
ラック位置）をもとに係数メモリセット１１３からルッ
ク・アップ・テーブルの係数を設定できる。この場合、
係数を算出した時点で係数算出のために使用した磁気デ
ィスク１１５上のトレーニング領域を消去でき、この領
域をユーザーデータ領域として使用できる。さらには、
係数算出回路１０９は出荷時や電源投入時にのみ動作す
ればよく、通常の再生状態では動作しないため、この部
分の消費電力が低減できる。また、Ａ／Ｄ変換器の前段
にはＬＰＦを設けるのは言うまでもないが、有効ビット
数を向上させるために信号の帯域内で高周波成分を増強
するブースト回路も含めてよい。
【００６４】本実施例によれば、再生系の多くの部分が
ディジタル化でき、しかも高速化、低消費電力化の妨げ
となっていた乗算器を除くことができる。従って高速、
低消費電力でかつ小型の磁気ディスク装置が容易に実現
できる。
【００６５】なお、本実施例では磁気ディスク装置の再
生系に本発明による自動等化器を適用した場合について
示したが、フロッピーディスク装置、磁気テープ装置、
光ディスク装置、光磁気ディスク装置等の再生系にも同
様に適用できることは明らかである。
【００６６】以上全ての実施例において、説明の簡略化
のため、Ａ／Ｄ変換器のビット数、フィルタのタップ数
は、それぞれ少数に限定したが、ビット数、タップ数が
増減しても同様の構成が可能である。また、自動等化器
に関する実施例、磁気ディスク装置での実施例について
は、等化器の出力に簡単な識別器とランダム・アクセス
・メモリを設けることによって、いわゆる判定帰還型等
化器を構成できることは明らかである。
【００６７】
【発明の効果】Ａ／Ｄ変換器に含まれていたエンコード
回路、ルック・アップ・テーブルに含まれていたデコー
ド回路が省略できるため、回路規模の削減、消費電力の
低減、処理速度の向上、を同時に達成する信号処理回路
を実現できる。さらには、磁気記録再生装置に本発明に
よる信号処理回路を用いた自動等化器を適用することに
より、高速転送、低消費電力、小型の磁気記録再生装置
が実現できる。
【００６８】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図。
【図２】本発明の第２の実施例を示す図。
【図３】本発明の第３の実施例を示す図。
【図４】本発明の第３の実施例のＬＳＩレイアウトを示
す図。
【図５】本発明の第３の実施例のＬＳＩレイアウトを示
す図。
【図６】本発明の第３の実施例のＬＳＩレイアウトを示
す図。
【図７】本発明の第４の実施例を示す図。
【図８】本発明の第４の実施例の出力タイミングを示す
図。
【図９】本発明の第５の実施例を示す図。
【図１０】本発明の第６の実施例を示す図。
【図１１】本発明の第７の実施例を示す図。
【図１２】本発明の第８の実施例を示す図。
【図１３】本発明の第９の実施例を示す図。
【図１４】本発明の第１０の実施例を示す図。
【図１５】本発明の第１１の実施例を示す図。
【図１６】本発明の第１２の実施例を示す図。
【図１７】本発明の第１３の実施例を示す図。
【符号の説明】
１…参照電圧分圧回路、２…比較器群、３…変化点検出
回路、４…演算回路、５…係数更新回路、Ｚ…遅延素
子、Ａ…加算回路、ＬＵＴ…ルック・アップ・テーブ
ル、Ｔｃ…温度計符号、Ｗｓ…ワード選択線群、１００
…信号処理回路、１０１…自動等化器、１０２…コント
ローラ、１０３…変調／復調回路、１０４…記録補正回
路、１０７…ＡＧＣ回路、１０８…等化器、１０９…係
数算出回路、１１０…識別回路、１１１…ＡＧＣ，ＶＣ
Ｏ制御回路、１１２…再生用ＶＣＯ、１１３…係数メモ
リセット、Ｍ…磁気ディスク装置。
フロントページの続き (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−263828（ＪＰ，Ａ) 特開 昭59−218037（ＪＰ，Ａ) 特開 平４−222111（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03H 17/00

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】入力されたアナログ信号をディジタル信号
    に変換して積和演算を行う信号等化器において、印加さ
    れたアナログ参照電圧と前記入力されたアナログ信号と
    を比較して前記アナログ入力信号に応じた温度計符号を
    発生する回路と、上記温度計符号の変化点を検出する回
    路と、前記温度計符号の変化点を示す信号線群をワード
    選択線とし該ワード線に入力された信号値にフィルタ係
    数を乗じた値が格納されるメモリアドレスを備えた複数
    のメモリ回路と、前記フィルタ係数を更新するテーブル
    更新回路と、前記メモリ回路のフィルタ係数を算出する
    回路と、前記メモリ回路から読みだした信号に所定の遅
    延を与える遅延回路と、該遅延回路により遅延された信
    号を加え合わせる加算回路と、前記複数のメモリ回路の
    １に接続されたラッチ回路とを備え、 該ラッチ回路が接続された メモリ回路に格納されるフィ
    ルタ係数は前記変化点を検出する回路と前記複数のメモ
    リ回路がオフラインの場合に１に設定され、 前記フィルタ係数算出回路は、フィルタ係数算出の際の
    サンプル信号値として前記フィルタ係数が １であるメモ
    リ回路の出力を用いることを特徴とする信号等化器。
  2. 【請求項２】 請求項１に記載の信号等化器において、前
    記テーブル更新回路は累算回路により構成されることを
    特徴とする信号等化器。
  3. 【請求項３】 請求項１から２のいずれか１項に記載の信
    号等化器において、フィルタ係数を算出するための等化
    目標値が記録されたシフトレジスタを有することを特徴
    とする信号等化器。
  4. 【請求項４】 磁気ディスクと、磁気ヘッドと、該磁気ヘ
    ッドからの再生信号を信号処理する信号等化器と、該信
    号等化器からの出力を復号する復号回路とを備えた磁気
    ディスク装置において、 前記信号等化器は、印加されたアナログ参照電圧と前記
    入力されたアナログ信 号とを比較して前記アナログ入力
    信号に応じた温度計符号を発生する回路と、上記温度計
    符号の変化点を検出する回路と、前記温度計符号の変化
    点を示す信号線群をワード選択線とし該ワード線に入力
    された信号値にフィルタ係数を乗じた値が格納されるメ
    モリアドレスを備えた複数のメモリ回路と、前記フィル
    タ係数を更新するテーブル更新回路と、前記メモリ回路
    のフィルタ係数を算出する回路と、前記メモリ回路から
    読みだした信号に所定の遅延を与える遅延回路と、該遅
    延回路により遅延された信号を加え合わせる加算回路と
    を備え、 前記複数のメモリ回路の１に格納されるフィルタ係数は
    前記変化点を検出する回路と前記複数のメモリ回路がオ
    フラインの場合に１に設定され、 前記フィルタ係数算出回路は、フィルタ係数算出の際の
    サンプル信号値として前記フィルタ係数が１であるメモ
    リ回路の出力を用いることを特徴とする磁気ディスク装
    置。
  5. 【請求項５】 入力されたアナログ信号をディジタル信号
    に変換して積和演算を行う信号等化器において、印加さ
    れたアナログ参照電圧と前記入力されたアナログ信号と
    を比較して前記アナログ入力信号に応じた温度計符号を
    発生する回路と、上記温度計符号の変化点を検出する回
    路と、前記温度計符号の変化点を示す信号線群をワード
    選択線とし該ワード線に入力された信号値にフィルタ係
    数を乗じた値が格納されるメモリアドレスを備えた複数
    のメモリ回路と、前記フィルタ係数を更新するテーブル
    更新回路と、前記メモリ回路のフィルタ係数を算出する
    回路と、前記メモリ回路から読みだした信号に所定の遅
    延を与える遅延回路と、該遅延回路により遅延された信
    号を加え合わせる加算回路と、前記複数のメモリ回路の
    １に接続されたラッチ回路とを備え、 該ラッチ回路が接続されたメモリ回路に格納されるフィ
    ルタ係数は常に１であり、 前記フィルタ係数算出回路は、前記ラッチ回路に記録さ
    れた信号値をサンプル信号値としてフィルタ係数を逐次
    補正することを特徴とする信号等化器。
  6. 【請求項６】 磁気ディスクと、磁気ヘッドと、該磁気ヘ
    ッドからの再生信号を信号処理する 信号等化器と、該信
    号等化器からの出力を復号する復号回路とを備えた磁気
    ディスク装置において、 前記信号等化器は、印加されたアナログ参照電圧と前記
    入力されたアナログ信号とを比較して前記アナログ入力
    信号に応じた温度計符号を発生する回路と、上記温度計
    符号の変化点を検出する回路と、前記温度計符号の変化
    点を示す信号線群をワード選択線とし該ワード線に入力
    された信号値にフィルタ係数を乗じた値が格納されるメ
    モリアドレスを備えた複数のメモリ回路と、前記フィル
    タ係数を更新するテーブル更新回路と、前記メモリ回路
    のフィルタ係数を算出する回路と、前記メモリ回路から
    読みだした信号に所定の遅延を与える遅延回路と、該遅
    延回路により遅延された信号を加え合わせる加算回路
    と、前記複数のメモリ回路の１に接続されたラッチ回路
    とを備え、 該ラッチ回路の接続されたメモリ回路に格納されるフィ
    ルタ係数は常に１であり、 前記フィルタ係数算出回路は、前記ラッチ回路に記録さ
    れた信号値をサンプル信号値としてフィルタ係数を逐次
    補正することを特徴とする磁気ディスク装置 。
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