TWI433302B - 積體電路自對準三度空間記憶陣列及其製作方法 - Google Patents

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Description

積體電路自對準三度空間記憶陣列及其製作方法
本發明係關於高密度記憶裝置，更進一步而言，係關於將記憶胞之複數平面安排成為三度空間陣列之記憶裝置。
由於在積體電路中，裝置臨界尺寸已經降低到習知記憶胞技術之極限，因此設計者們曾試圖開發堆疊記憶胞之複數平面，藉以達成更高之儲存能力，同時降低每一位元之成本。舉例而言，薄膜電晶體技術即被利用於電荷捕捉記憶體技術中，如Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor (TFT)NAND-Type Flash Memory”,IEEE Int'1 Electron Devices Meeting,11-13 Dec.2006；以及如Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”,IEEE Int'1 Electron Devices Meeting,11-13 Dec.2006.
此外，交叉點陣列技術也被應用於反熔絲記憶體中，如Johnson et al.,“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”IEEE J.of Solid-State Circuits,vol.38,no.11,Nov.2003.在Johnson et al.，所揭露之設計中，其提供複數層之字元線與位元線，而將記憶元件設置在複數個交叉點上。該記憶元件包含連接至p+多晶矽陽極的字元線，以及連接至位元線的n型多晶矽陰極，而該陽極與陰極係由反熔絲材料所分隔。
在Lai,et al.,Jung,et al.與Johnson et al.，所揭露之製程 中，各記憶體層均有幾個關鍵的微影步驟。因此，關鍵微影製程之步驟數目，必須乘上層數，才是完整的製程步驟數目。關鍵微影步驟耗費昂貴，因此希望盡量減少在積體電路製程中使用。所以，雖然可以利用三度空間陣列來達成高密度之優點，但較高的製作成本會限制該技術之利用。
另一種在電荷捕捉記憶技術中提供垂直NAND記憶胞的結構可見於Tanaka et al.,”Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”,2007 Symposium on VLSI Technology Digest of Technical Papers；12-14 June 2007，第14頁至第15頁。在Tanaka et al.所揭露之結構包含一多閘極場效電晶體結構，其具有一垂直通道，可如NAND閘極般操作，並利用矽化物-氧化物-氮化物-氧化物-矽化物的SONOS電荷捕捉技術，在各個閘極/垂直通道介面建立儲存位置。該記憶結構係建構於半導體材料之支柱(pillar)，其係設置如多閘極記憶胞之垂直通道，而具有鄰接至基材的下方選擇閘極，以及位於頂部的上方選擇閘極。複數個水平控制閘極係利用平面電極層而形成，其與該些支柱相交。該些控制閘極所利用之平面電極層無須採用關鍵微影，因此可以降低成本。然而，各個垂直記憶胞需要許多的關鍵微影步驟。此外，受到垂直通道之導電性、所採用程式化與抹除方法等因素限制，控制閘極的數量會受到限制。
因此產生需求，希望能提供一種三度空間積體電路記憶體，其具有低至作成本，但具有可靠、小體積之記憶元件。
一三度空間記憶陣列包含複數山脊狀之堆疊，其為複數導電材料條紋之型態，並為絕緣材料所分隔，其舉例而言設置如 位元線，其可藉由解碼電路耦合至感應放大器。導電材料之條紋具有側表面位於山脊狀堆疊之邊牆上。複數導電線舉例而言係安排於，此處所為之字元線中，其可耦合至橫列解碼器，同時垂直延伸於複數山脊狀堆疊之上。導電線具有表面(例如底部表面)順形覆蓋堆疊之表面。順形覆蓋之設置形成於多層陣列之介面區域，其位於該堆疊上之導電條紋的邊牆表面與導電線之交叉點。記憶元件位於該介面區域中，位於該條紋之邊牆與該導電線之間。該記憶元件可程式化，例如反熔絲或者電荷捕捉結構係如下方實施例所述。順形覆蓋之導電線、記憶元件與該位於特定介面區域之堆疊中的導電條紋之組合，形成記憶胞堆疊。上述陣列結構，即可構成三度空間記憶胞陣列。
由於可形成複數山脊狀之堆疊與複數導電線，故記憶胞可為自對準。舉例而言，山脊狀堆疊中的導電條紋可利用單一蝕刻光罩來定義，以形成導電條紋之邊牆表面均為垂直對準排列的堆疊。記憶元件可利用一層或者複數層之材料，以全面沈積之方式形成於複數堆疊之上，同時使用其他無須關鍵對準步驟之製程。此外，利用順形覆蓋沈積可形成複數導電線於該提供記憶元件的一層或多層之上，稍後再利用蝕刻製程界定利用單一蝕刻光罩的導電線。由此，即可建立自對準記憶胞之三度空間陣列，而其係僅就複數堆疊中的導電條紋採用單一對準步驟，而另外就複數導電線利用一對準步驟。
本發明之其他目的與優點詳述如以下圖式、詳細實施方式與申請專利範圍。
以下參照圖式第1圖至第29圖，說明本發明之詳細實施方式。
第1圖為顯示一個三度空間可程式化電阻記憶陣列的2x2部分之透視圖，但其中將填充材料從圖式中刪除，以顯示導電條紋之堆疊與垂直導電線所構成之三度空間陣列。在此實施例中，僅顯示兩個平面。然而，平面的數量可以增加到相當大的數量。如第1圖所示，該記憶陣列形成於積體電路基材上，其具有絕緣層10位於下方的半導體或者其他結構(未顯示)之上。該記憶陣列包含複數導電條紋11、12、13、14之堆疊，其為絕緣材料21、22、23、24所分隔。該些堆疊呈山脊狀，延伸於圖式中之Z軸方向，因此導電條紋11至14可組態為位元線。導電條紋11與13可作為第一記憶平面的位元線；導電條紋12與14可最作為第二記憶平面的位元線。記憶材料層15，例如反熔絲(anti-fuse)材料，在本實施例中包覆導電條紋之複數堆疊，而在其他實施例中至少包覆導電條紋之側壁。複數導電線16、17之安排係與該複數導電條紋之堆疊垂直。該導電線16、17之表面順形地覆蓋導電條紋之複數堆疊，填充該複數堆疊所界定之溝槽(如元件20)，並在導電條紋11至14側表面以及導電線16、17之交叉點上定義介面區域之多層陣列。一矽化物層(例如矽化鎢、矽化鈷、矽化鈦)18、19可形成於導電線16、17之頂部表面之上。
記憶材料層15可由反熔絲材料所構成，例如二氧化矽、氮氧化矽、或其他氧化矽材料；舉例而言其厚度之數量級約為1至5奈米之間。亦可採用其他反熔絲材料，例如氮化矽。導電條紋11至14可為具有第一導電型態(例如為p型)的半導體材料。導電線16、17可為具有第二導電型態(例如為n型)半導體材料。舉例而言，導電條紋11至14可以利用p型多晶矽製作，而導電線16、17可利用相對濃摻雜的n+型多晶矽製作。導電條紋之寬度應足以提供空乏區域所需之空間，藉以支 持二極體之運作。因此，在多晶矽條紋與線條之三度空間中，即可在陽極與陰極之間，形成包含整流器之記憶胞，而該整流器係由p-n接面與可程式化之反熔絲層所形成。在其他實施例中，可採用不同的程式化電阻記憶材料，包含過渡金屬氧化物，例如氧化鎢於鎢之上或者摻雜之金屬氧化物導電線條。此種材料可被程式化或被抹除，同時可資應用使得各記憶胞得儲存多個位元。
第2圖顯示形成於導電線16與導電條紋14之交叉點上的記憶胞之X-Y平面剖面圖。主動區域25、26形成於導電條紋14的兩側，位於導電線16與導電條紋14之間。在原始之狀況(native state)下，反熔絲材料層15具有高電阻。程式化後，反熔絲材料層崩潰，造成主動區域25、26之中的反熔絲區域之一(或者兩者共同)回到其低電阻狀態。在此處所述之實施例中，如第3圖所示，各記憶胞均具有兩個主動區域25、26，個別位於導電條紋14的一側。如圖中實線箭頭所示之電子流，係由n+導電線16流向p型導電條紋，同時沿著導電條紋(虛線箭頭)流向感應放大器，藉以量測並探知一選定記憶胞之狀態。在典型之實施例中，採用厚度約為1奈米之二氧化矽作為反熔絲材料，則程式化脈衝可能包含5V至7V之脈充電壓，而脈衝時間約為1微秒，而其施加係由晶片中的控制電路所控制，即如稍後第28圖所示。一讀取脈衝可能包含1V至2V之脈衝，其脈衝時間可視狀況而設置，而其施加係由晶片中的控制電路所控制，即如稍後第28圖所示。讀取脈衝可能遠短於程式化脈衝。
第3圖顯示導電線16、17與導電條紋14之交叉點所形成之記憶胞的X-Z平面剖面圖。如圖所示，由字元線而來的電流路徑，係定義為導電線16穿越記憶材料層(反熔絲材料 層)15，而下至導電條紋14。
第4圖為一示意圖，其顯示個別具有6記憶胞的兩個記憶胞平面。該記憶胞係以二極體之圖示表示，其中該虛線代表位於陽極與陰極之間的反熔絲材料。這兩個記憶胞平面係定義於導電線60、61(其可作為第一字元線WLn以及第二字元線WLn+1)與第一導電條紋堆疊51、52，第二導電條紋堆疊53、54，第三導電條紋堆疊55、56(可作為於陣列第一層與第二層中之位元線BLn、BLn+1、BLn+2)之交叉點上。記憶胞之第一平面包含記憶胞30、31位於導電條紋52之上，記憶胞32、33位於導電條紋54之上，以及記憶胞34、35位於導電條紋56之上。記憶胞之第二平面包含記憶胞40、41位於導電條紋51之上，記憶胞42、43位於導電條紋53之上，以及記憶胞44、45位於導電條紋55之上。如圖所示，導電線60可作為字元線WLn，其包含垂直延伸60-1、60-2、60-3對應於第1圖之溝槽20中的材料，位於堆疊之間，藉以在各個平面中所示的三條導電條紋，將導電線60與記憶胞耦合。藉由此處揭露之方法，即可形成具有多層之陣列，形成高密度之記憶體，或者在單一晶片中形成上兆位元之資料。
第5圖為為顯示一個三度空間可程式化電阻記憶陣列的2x2部分之透視圖，但其中將填充材料從圖式中刪除，以顯示導電條紋之堆疊與垂直導電線所構成之三度空間陣列。在此實施例中，僅顯示兩個平面。然而，平面的數量可以增加到相當大的數量。如第5圖所示，該記憶陣列形成於積體電路基材上，其具有絕緣層110位於下方的半導體或者其他結構(未顯示)之上。該記憶陣列包含複數導電條紋111、112、113、114之堆疊，其為絕緣材料121、122、123、124所分隔。該些堆疊呈脊狀，延伸於圖式中之Z軸方向，因此導電條紋111至 114可組態為位元線。導電條紋111與113可作為第一記憶平面的位元線；導電條紋112與114可作為第二記憶平面的位元線。記憶材料層115，例如介電電荷捕捉結構，在本實施例中包覆導電條紋之複數堆疊。複數導電線116、117之安排係與該複數導電條紋之堆疊垂直。該導電線116、117之表面順形地覆蓋導電條紋之複數堆疊，填充該複數堆疊所界定之溝槽(如元件20)，並在導電條紋111至114側表面以及導電線116、117之交叉點上定義介面區域之多層陣列。一矽化物層(例如矽化鎢、矽化鈷、矽化鈦)118、119可形成於導電線116、117之頂部表面之上。
奈米線MOSFET型記憶胞亦可如此設置，藉由提供奈米線或奈米管結構於通道區域的導線111-114上，類似揭露於Paul等人的論文”Impact of a Process Variation on Nanowire and Nanotube Device Performance”,IEEE Transactions on Electron Devices，第54卷第9期，2007年9月，此論文在此引為參考資料。
如此可在NAND快閃陣列中形成三度空間之SONOS型態記憶胞。源極、汲極與通道形成於含有矽(S)導電條紋111至114中，記憶材料層115包含穿隧介電層97其可為氧化矽(O)，電荷捕捉層98其可為氮化矽(N)，阻障介電層99其可為氧化矽(O)，以及閘極包含導電線116、117之多晶矽(S)。
導電條紋111至114可為半導體材料，其具有第一導電型態(例如為p型)的半導體材料。導電線116、117可為具有相同或相異導電型態(例如為p+型)半導體材料。舉例而言，導電條紋111至114可以利用p型多晶矽或是p型磊晶單晶矽製作，而導電線116、117可利用相對濃摻雜的p+型多晶矽製作。如此一來，即可在交叉點所形成之三度空間陣列裡，形成 包含電荷儲存結構的場效電晶體記憶胞。使導電條紋與導電線之寬度位於約25奈米之寬度，在山脊狀堆疊之間隔亦約在25奈米左右，即可形成具有數十層之裝置(例如為30層)，藉以在單一晶片中達成上兆位元(1012)儲存量之目標。
記憶材料層115可由其他電荷捕捉結構所構成，例如可包含穿隧介電層97，其中包含可在0偏壓下形成反轉U型價帶的複合材料。依據本發明之一種實施例，該複合穿隧介電層包含一第一層，可稱為電洞穿隧層；一第二層，可稱為能帶補償層；以及一第三層，可稱為絕緣層。在本實施例中，該記憶材料層115之電洞穿隧層包含二氧化矽，其位於導電條紋之側表面上，舉例而言係利用同位蒸鍍產生ISSG以及選擇性的氮化物，其係利用後沈積NO退火或者在沈積之環境中增加NO來形成。二氧化矽之第一層的厚度係低於20埃，較佳實施例中係為15埃以下。代表性的實施例中，其厚度可為10埃或12埃。
本實施例中的能帶補償層包含位於電洞穿隧層之上的氮化矽，舉例而言係利用低壓化學氣相沈積所形成，其中舉例而言係利用二氯矽甲烷(dichlorosilane)DCS與NH3前驅物在680℃之溫度下完成。在其他製程中，能帶補償層包含氮氧化矽，其利用類似的製程而以N2O作為前驅物。氮化矽層之能帶補償層的厚度係小於30埃，較佳實施例中係小於或等於25埃。
本實施例中的絕緣層包含二氧化矽，其位於氮矽化物之能帶補償層之上，舉例而言其係利用LPVCD高溫氧化HTO沈積製作。二氧化矽之絕緣層厚度係低於35埃，較佳實施例中係小於或等於25埃。該三層穿隧層可導致反轉U型價帶能階。
位於該第一位置(O1)之價帶能階如此，使得電場足以誘發 電洞穿隧經過半導體主體與該第一位置介面之間的薄層區域，亦足以在第一位置之後提高價帶能階，使其足以消除位於該第一位置之後複合穿隧介電層的電洞穿隧障礙。該結構令電場協助電洞以高速穿隧，同時有效地在沒有電場或者為其他用途所用之小電場情況下(例如由記憶胞讀取資料或者寫入鄰接之記憶胞)，預防電荷藉由複合穿隧介電層漏散。
在一種代表性的裝置中，記憶材料層115包含能帶加工複合穿隧介電層，其包含超薄氧化矽層O1(例如小於15埃)，超薄氮化矽層N1(例如小於30埃)，以及超薄氧化矽層O2(例如小於35埃)，如此可在距離半導體主體之介面小於或等於15埃之補償區將價帶能階提高約2.6eV。O2層位於第二補償區(舉例而言距離該介面約30至45埃)，利用具有較低價帶能階(較高電洞穿隧能障)與較高導電帶能階的區域，將N1層與電荷捕捉層分隔。該電場足以誘發電洞穿隧，以提高第二位置之後的價帶能階至一階級，其足以有效地消除電洞穿隧能障。這是因為第二位置與介面之距離較大。因此，O2層不會與協助電洞穿隧之電場產生重大的相互干擾，卻可提升加工穿隧介電層防止低電場情況下之漏電流的情形。
在此實施例中，記憶材料層115中的電荷捕捉材料包含氮化矽，其厚度大於50埃，舉例而言約為70埃；本實施例之形成方法舉例而言可利用LPCVD。亦可採用其他電荷捕捉材料與結構，例如氮氧化矽(SixOyNz)，氮化富矽、氧化富矽而捕捉層包含埋藏之奈米粒子等。
在本實施例中，記憶材料層115中的阻障介電層包含一層二氧化矽層，其厚度大於約50埃，在本實施例中舉例而言可約為90埃，其可利用濕熔爐氧化製程，由氮化物之濕反轉製成。其他實施例可藉由高溫氧化(HTO)或LPCVD SiO2製作。 其他阻障介電層可包含高介電常數材料，例如氧化鋁。
在本實施例中，電洞穿隧層可為13埃之二氧化矽，能帶補償層可為20埃的氮化矽，絕緣層可為25埃的二氧化矽，電荷捕捉層可為70埃的氮化矽，而阻障介電層可為氧化矽，其厚度為90埃。導電線116、117中所使用的閘極材料為p+多晶矽(功函數約5.1eV)。
第6圖顯示導電線116與導電條紋114之交叉所形成的電荷捕捉記憶胞之X-Y平面剖面圖。主動電荷捕捉區域125、126形成於導電條紋114之兩側，其位於導電線116與導電條紋114之間。就此處所揭露之實施例而言，如第6圖所示，各記憶胞均為具有主動電荷捕捉區域125、126的雙閘極場效電晶體，而個別位於導電條紋114的兩側。圖中實線箭頭所示之電子流沿著p型導電條紋行進，直至感應放大器，其可量測電子流並指明所選取之記憶胞的狀態。
第7圖顯示導電線116、117與導電條紋114之交叉所形成的電荷捕捉記憶胞之X-Z平面剖面圖。其中繪示下至導電條紋114之電流路徑。位於導電線116、117之間的源極/汲極區域128、129、130可作為「無接面」之字元線，而無須將源極於汲極區域進行與字元線底下之通道區域的導電型態相反的摻雜。在此”無接面”實施例中，電荷捕捉場效電晶體具有p型通道結構。
在另一實施例中，導電條紋111至114可利用淡摻雜之n型半導體主體，造成埋藏通道場效電晶體，其可在加強模式下運作，而具有自然偏移至較低之電荷捕捉記憶胞臨界分佈。
同時，在某些實施例中，源極與汲極摻雜可在定義字元線後，利用自對準植入之方式完成。
第8圖為示意圖，顯示具有9個電荷捕捉記憶胞的兩個平 面，其設置為NAND組態。記憶胞之第2平面定義於導電線160、161、162的交叉點，作為第一字元線WLn，第二字元線WLn+1，以及第三字元線WLn+2，其具有導電條紋93、90的第一堆疊、導電條紋94、91的第二堆疊、導電條紋95、92的第三堆疊作為陣列之第一層與第二層中的位元線BLn、BLn+1、BLn+2。記憶胞之第一平面包含記憶胞70、71、72位於導電條紋90之上，記憶胞73、74、75位於導電條紋91之上，記憶胞76、77、78位於導電條紋92之上。記憶胞之第二平面包含記憶胞(例如80)位於導電條紋93之上，記憶胞(例如82)位於導電條紋94之上，記憶胞(例如84、85)位於導電條紋95之上。如圖所示，作為字元線WLn的導電線160包含垂直延伸，其對應於第5圖中位於堆疊之間的溝槽120中之材料，藉此沿著各平面中繪示的三個導電條紋，將導電線160與記憶胞耦合。
第9圖為類似第5圖之另一種結構的透視圖。在此圖中將就類似的結構採用相同的元件符號，而不再重為說明。第9圖與第5圖不同的地方在於：絕緣層110的表面110A以及導電條紋113、114的側表面113A、114A係暴露於複數條導電線116(作為位元線)之間，其係以蝕刻方式形成字元線的結果。因此，記憶材料層115可完全或者部分被蝕刻於字元線之間，但不會損害其運作。然而，沒有必要蝕刻穿越形成介電電荷捕捉結構的記憶材料層115。
第10圖為類似第6圖之記憶胞的X-Y平面剖面圖。第10圖與第6圖相同，繪示類似於記憶胞中所形成的第9圖的結構，即如在第5圖之結構中所採用者。第11圖為類似第7圖之記憶胞的X-Z平面剖面圖。第11圖與第7圖之相異點在於，區域128a、129a、與130a沿著導電條紋114之側表面(例如 114A)之記憶材料可能被去除。
第12圖至第16圖繪示上述製作三度空間記憶陣列之基本流程步驟，其在形成陣列時僅利用兩個關鍵的圖案化光罩步驟。在第12圖中顯示一種結構，其係利用半導體沈積之方法，諸如全面沈積於晶片的陣列區域上，來交互形成絕緣層210、212、214與導電層211、213。依據形成之方法而定，導電層211、213可利用多晶矽或者單晶矽磊晶之方式形成n型或p型之摻雜。層間絕緣層210、212、214舉例而言可為二氧化矽、其他氧化矽、或氮化矽。
第13圖繪示第一微影圖案化步驟後的結果，其可界定導電條紋的複數山脊狀堆疊250，其中該導電條紋係利用導電層211、213所構成，並藉由絕緣層212、214所分隔。
第14A圖與第14B圖顯示下一個步驟，其個別為包含可程式化電阻記憶結構之實施例，諸如為反熔絲記憶胞結構；以及包含可程式化電荷捕捉記憶結構的實施例，例如包括SONOS型態的記憶胞結構。
第14A圖顯示全面沈積記憶材料層215之後的結構，在此實施例中記憶材料層包含一單層，即如第1圖所繪示之反熔絲結構。在另一實施例中，若不利用全面沈積，亦可利用氧化製程在導電條紋所暴露之側邊上形成氧化物，而利用該氧化物作為記憶材料。
第14B圖顯示全面沈積記憶材料層315之結果，其由多層電荷捕捉結構所構成，包含穿隧介電層397、電荷捕捉層398以及阻障介電層399，其與第4圖所示者相連結。如第14A圖與第14B圖所示，記憶層215、315係以順形之方式形成於導電條紋的山脊狀堆疊(第13圖之250)之上。
第15圖顯示利用高深寬比填充之步驟，其中導電材料， 例如具有n型摻雜與p型摻雜之多晶矽，可為導電線之材料，而導電線可作為沈積於薄層225中的字元線。同時，在此實施例中，矽化物226可形成於薄層225之上，而其中包含多晶矽。如圖所示，高深寬比之沈積技術，例如本實施例之多晶矽之低壓化學氣相沈積，可用於完整填充山脊狀堆疊之間的溝槽220，甚至可完全填充寬度為10奈米之數量級而具有高深寬比的溝槽。
第16圖顯示第二微影圖案化步驟之後的結果，其界定複數導電線260，其可作為三度空間記憶陣列的字元線。該第二微影圖案化步驟在陣列臨界尺寸使用單一光罩，以在導電線之間蝕刻出高深寬比的溝槽，而不會蝕刻穿越山脊狀之堆疊。可利用蝕刻製程來蝕刻多晶矽，其對於氧化矽或氮化矽之上的多晶矽應具有高度選擇性。因此，可利用其他蝕刻方法，藉由同樣的光罩來蝕刻穿越導電層與絕緣層，並使製程停止於下方的絕緣層210之上。
第17圖為透視圖，顯示在單一解碼結構中複數導電條紋連接之狀態，並例示一種選擇性的植入步驟。第7圖之透視圖係在Y軸上旋轉90度，因此Y軸與Z軸所構成之平面與說明書之頁面相同，而其所謂旋轉係與第1圖之方向以及第16圖之方向做比較，該二圖之X軸與Y軸平面與說明書頁面相同。
同時，位於導電條紋之間以及位於山脊狀堆疊中的絕緣層未顯示於圖式中，藉此清楚顯露額外的結構。
記憶材料層415將導電線425-1至425-n與導電條紋412至414分隔，其詳細內容如前述。
電晶體(例如電晶體50)形成於延伸412A、413A、414A與導電線425-1之間。在電晶體中，導電條紋(例如413)係做為裝置之通道區域。閘極結構(例如429)在相同的步驟中 圖案化，由此導電線425-1至425-n即可被界定。矽化物層426可沿著導電線之頂部表面形成，同時位於閘極結構429之上。記憶材料層415可做為電晶體之閘極介電物。電晶體可作為選擇閘極，其耦合至解碼電路，以沿著該陣列中的脊狀堆疊選擇縱行。
另一種製造方式包含形成硬遮罩401-1至401-n於複數導電線上，而硬遮罩402與403位於閘極結構429之上。該硬遮罩可利用相對較厚的氮化矽或者其他材料形成，其可作為離子佈植製程的阻障。形成硬遮罩後，可進行400之佈植以增加導電條紋412至414中以及延伸412A至414A中的摻雜濃度，並藉此降低沿著導電條紋之電流路徑的電阻。利用控制佈植的能量，佈植可用於引發穿隧至底部導電條紋412，同時至堆疊中各個上方的導電條紋。
第18圖繪示製作如第17圖所示之記憶陣列的下一個步驟。在本圖中使用相同的元件符號，而不再重述。第18圖之結構繪示移除硬遮罩、暴露沿著導電線425-1到425-n的頂部表面之矽化物層426的結果，而該矽化物層426位於以及閘極結構429之上。稍後形成一層間介電物(未顯示)於該陣列頂部之上，開啟介層孔以提供給例如鎢之充填材料459的接觸拴塞458與閘極結構429之頂部表面連接。圖案化上方金屬線460n、460n+1以連接SSL線至縱行解碼電路。上述方法即可形成三平面之解碼架構，利用一字元線、一位元線、與一SSL線存取一個選取之記憶胞。此技術可參考美國專利第6,906,940號，專利名稱為Plane Decoding Method and Device for Three Dimensional Memories.
欲程式化一選取之反熔絲型記憶胞，在本實施例中可將選取的字元線施加-7V之偏壓，而未選取的字元線則施加0V之 偏壓，選取的位元線可設定為0V，而未選取的位元線可設定為0V，選取的SSL線可設為-3.3V，而未選取的SSL線可設0V。欲讀取一選取之記憶胞，在本實施例中可將選取的字元線施加-1.5V之偏壓，而未選取的字元線則施加0V之偏壓，選取的位元線可設定為0V，而未選取的位元線可設定為0V，選取的SSL線可設為-3.3V，而未選取的SSL線可設0V。
第19圖提供線路佈局圖，其繪示複數SSL線與位元線470至472的設置，其位於山脊狀堆疊之上，包含導電條紋414以及可作為字元線的導電條紋425n。該字元線延伸至橫列解碼器電路。
如圖所示，接觸拴塞(例如458)連接閘極結構與選取之導電條紋414至上方的SSL線(例如460)。亦可採用扭曲的電路佈局，圖式中的閘極結構以交錯方式排列，如此圖案化導電接觸拴塞458時所需的對準空間(例如458A)可沿著複數橫列的接觸拴塞所共用，降低了山脊狀堆疊之電路佈局的平均間距。該些SSL線延伸至縱行解碼電路。
第19圖同時繪示導電條紋之延伸(例如414A)至位元線之連結的電路佈局。如圖所述，延伸414A外延至陣列以外，直到位元線區域。通道以交錯之方式開啟，暴露陣列中各平面的導電條紋之延伸。在此實施例中，接觸拴塞481之直通至第一平面之導電條紋。接觸拴塞482直至第二平面之導電條紋。接觸拴塞483直到第三平面之導電條紋，以後均同。非關鍵對準可應用於形成拴塞的製程中，其所需的精確度較低，如480所示。位元線470、471、472連接至接觸拴塞481、482、483並與SSL線平行延伸值至平面解碼電路以及感應放大器。
第20繪示一透視圖，其中Y軸與Z軸和說明書頁面共平面，而其相較於第18圖具有不同的解碼電路佈局。在第20圖 之實施例中，係在界定多晶矽構成的複數SSL線(例如491)時採用額外的圖案化步驟，舉例而言可應用於陣列之各個佈局平面上而平行於導電線(例如425-1)的部分。形成電晶體500，利用導電條紋(例如412)作為通道區域。閘極介電層492施放於SSL線491與導電條紋412之間。矽化物490可施放於SSL線491之上。SSL線491延伸向外穿越陣列，直至與解碼電路連接，詳述如下。經由結構中的介層孔，同時在各該介層孔中形成接觸結構495、502、496、503，上方的位元線498與499與導電條紋412、413、414之各個脊狀堆疊耦合。
第21圖繪示第20圖之解碼電路佈局的示意圖。如圖所示，接觸拴塞(例如502)可形成於導電條紋(例如414)與位元線(例如498)之間。接觸拴塞可設置為交錯型態，因此對準空間可沿著複數縱行被共用。
複數SSL線(例如491)向外延伸穿越陣列至一區域，其上方設置總體SSL線520、521、522。接觸拴塞510、511、512形成於介層孔之中，其延伸至陣列之各個平面的SSL線。同樣地，非關鍵對準空間(例如513、514)可在佈局此結構時使用。在此實施例中，該些SSL線延伸至平面解碼電路。複數位元線延伸至縱行解碼電路與感應放大器，其可設置於頁面緩衝結構中，以允許較寬的平行讀取與寫入運作。該些字元線延伸至橫列解碼電路。
第22圖為NAND快閃陣列之透視圖，其顯示導電條紋在單一解碼結構中相連接，同時顯示硬遮罩與選擇性佈植之步驟。第22圖之透視圖係經旋轉，如此X軸與Z軸與說明書頁面共平面，相較而言第3圖則是X軸與Y軸和說明書頁面共平面。
同時，導電條紋之間的絕緣層係位於脊狀堆疊之間，但本 圖式將該導電條紋刪除以顯示其他的結構。
多層陣列形成於絕緣層610之上，同時包含複數之導電線625-1、......、625-n順形地覆蓋複數個山脊狀堆疊，而其可作為字元線WLn、WLn-1、......、WL1。複數個山脊狀堆疊包含導電條紋612、613、614，及藉由延伸612A、613A、614A耦合至同平面中平行山脊狀堆疊之間的導電條紋。沿著X軸方向延伸的導電條紋之延伸612A、613A、614A與導電條紋之複數個山脊狀堆疊耦合。同時，如圖所示，這些延伸612A、613A、614A可同時被圖案化，藉以界定複數個山脊狀堆疊。
記憶材料層615包含多層電荷捕捉結構，藉由上述之導電條紋612至614分隔導電線625-1至625-n。
複數電晶體，例如電晶體650，形成於延伸612A、613A、614A與導電線625-1之間。同時，複數電晶體，例如電晶體651，形成於導電條紋之相反終端，藉以控制陣列與共同源極線(未顯示)連接之部分。在電晶體650、651中，導電條紋(例如612)可作為裝置中的通道區域。而在同一步驟中可圖案化閘極結構(例如629、649)，藉此界定導電線625-1至625-n。GSL選擇線649可沿著一橫列延伸，穿越複數導電條紋之山脊狀堆疊。一矽化物層626之可沿著導電線的頂部表面形成，同時位於閘極結構629、649之上。記憶材料層615可作為電晶體之閘極介電物。這些電晶體650、651可作為選擇閘極，其耦合至解碼電路，以作為陣列中沿著山脊狀堆疊的縱行以及選擇區段。
額外的製程步驟包含形成硬遮罩601-1至601-n於複數導電線上，硬遮罩648位於GSL選擇線649以及之上以及硬遮照602、603位於閘極結構629之上。硬遮罩可利用相對較厚的氮化矽層形成，或者其他可以阻擋離子佈植製程之材料。形 成硬遮罩後，依據所選用的製程步驟，可選擇佈植600n型或p型之摻雜，藉以增加導電條紋612至614與延伸612A至614A的摻雜濃度，並藉此減少沿著導電條紋之電流路徑的電阻。同時，可對導電條紋主體施加具有相反導電型態的摻雜物(例如在導電條紋為p型時，加入n型之摻雜)，以在必要時沿著導電條紋形成源極/汲極接面。利用受控制之佈植能量，植入物可以誘發穿隧，達到導電條紋612的底部，同時至堆疊上方的各個導電條紋。
在本實施例中，為程式化選取之NAND快閃SONOS型記憶胞，選取的字元線可設置為+20V之偏壓，而未選取的字元線可設定為+10V之偏壓，選取的位元線可設為0V之偏壓，而未選取的位元線可設為0V，選取的SSL線可設為3.3V，而未選取的SSL線與GSL線可設為0V。在本實施例中，為讀取選取之記憶胞，選取的字元線之偏壓可設為讀取之參考電壓，未選取的字元線可設為6V，選取的位元線可設為1V之偏壓，而未選取的位元線可設為0V，選取的SSL線可設為3.3V，而未選取的SSL線可設為0V。
第23圖繪示接續第22圖之製作記憶陣列的流程步驟。圖式中係利用相同的元件符號，故在此不重述。第23圖中的結構顯示移除硬遮罩，沿著導電線625-1至625-n之頂部表面暴露矽化物層626的結果，同時其位於閘極結構629與649之上。在層間介電物(未顯示)形成於陣列的頂部之上後，開啟介層孔，並以例如為鎢之接觸拴塞665、666填充。同時形金屬共同源極線670，以和鄰接於選取電晶體651的導電條紋終端相互連接。圖案化上方金屬線661、662以藉由接觸拴塞665、666連接SSL閘極與縱行解碼電路。
第24圖為電路佈局圖，顯示SSL線(例如661)與位元線 671至673的佈局圖，其位於脊狀堆疊之上，包含導電條紋614，以及作為複數字元線的複數導電條紋625n。字元線延伸至橫列解碼電路。同時，GSL選擇線649位於該些SSL線之下，而與字元線平行延伸至段落解碼器(sector decoder)。金屬共同源極線670延伸於該些SSL線之下，其平行於字元線。
如圖所示，接觸拴塞(665)例如連接至閘極結構以選擇導電條紋614至上方的SSL線(例如661)。亦可採用扭曲的電路佈局，圖式中的閘極結構以交錯方式排列，如此圖案化導電接觸拴塞458時所需的對準空間(例如665A)可沿著複數橫列的接觸拴塞所共用，降低山脊狀堆疊之電路佈局的平均間距。該些SSL線延伸至縱行解碼電路。
第24圖同時繪示導電條紋之延伸(例如614A)至位元線之連結的電路佈局。如圖所述，延伸614A外延至陣列以外，直到位元線區域。通道以交錯之方式開啟，暴露陣列中各平面的導電條紋之延伸。在此實施例中，接觸拴塞681之直通至第一平面之導電條紋。接觸拴塞682直至第二平面之導電條紋。接觸拴塞683直到第三平面之導電條紋，以後均同。非關鍵對準可應用於形成拴塞的製程中，其所需的精確度較低，如680所示。位元線670、671、672連接至接觸拴塞681、682、683並與SSL線平行延伸值至平面解碼電路以及感應放大器
第25繪示一透視圖，其中Y軸與Z軸和說明書頁面共平面，顯示將延伸612A至614A個別連接至接觸拴塞683、682、681的結構。上方位元線670至672連接至接觸拴塞。形成導電拴塞683至681的對準精確度之容忍空間680a、680b，表示此一圖案化步驟為非關鍵步驟，而不會影響到陣列之密度。圖中其他的元件符號與先前所述的相同結構相同，故不在此重述。
第26圖繪示一NAND快閃實施例之透視圖，其X軸與Y軸與說明書之頁面共平面，但與第23圖所示者為不同之解碼佈局。在第26圖之實施例中，係在界定多晶矽構成的複數SSL線(例如491)與GSL線(例如649)時採用額外的圖案化步驟，舉例而言可應用於陣列之各個佈局平面上而平行於導電線(例如625-1)的部分。利用線691與649形成電晶體700與702，其係利用導電條紋(例如612)作為通道區域。閘極介電層692施放於SSL線691與導電條紋612之間，以及GSL線649與導電條紋612之間。矽化物690可施放於SSL線491與GSL線649之上。SSL線691延伸向外穿越陣列，直至與解碼電路連接，詳述如下。經由結構中的介層孔以及在介層孔中形成接觸結構695、702、686、703，上方的位元線698與699與導電條紋612、613、614之各個山脊狀堆疊耦合。
第27圖繪示第26圖之解碼電路佈局的示意圖。如圖所示，接觸拴塞(例如702)可形成於導電條紋(例如614)與位元線(例如698)之間。接觸拴塞可設置為交錯型態，因此對準空間可沿著複數縱行被共用
複數SSL線(例如649)向外延伸穿越陣列至一區域，其上方設總體SSL線720、721、722。接觸拴塞710、711、712形成於通道之中，其延伸至陣列之各個平面的SSL線，直到總匯SSL線720、721、722。同樣地，非關鍵對準空間(例如713、714)可於佈局此結構時的使用。在此實施例中，該些SSL線延伸至平面解碼電路。複數位元線延伸至縱行解碼電路與感應放大器，其可設置於頁面緩衝結構中，以允許較寬的平行讀取與寫入運作。該些字元線延伸至橫列解碼電路。
如圖所示，GSL選擇線649位於位元線之下，且平行於字元線延伸至區段解碼器。金屬共同源極線670延伸於位元線之 下，平行於字元線(例如625n)，直到接觸拴塞680並上至陣列上的共同源極線725。
第28圖為依據本發明一種實施例之積體電路的方塊圖。該積體電路線875包含製作於半導體基材上的三度空間可程式化電阻記憶陣列860(RRAM)，如本發明所述。橫列解碼器861耦合至複數字元線862，並沿著記憶陣列860的縱行設置。縱行解碼器863耦合至複數位元線864(或前述之SSL線)，其設置係沿記憶陣列860之縱行，藉以自陣列860中的記憶胞讀取與程式化。平面解碼器858耦合至記憶陣列860中的複數平面與SSL線859(或上述之位元線)。位址藉由匯流排865提供至縱行解碼器863、橫列解碼器861，以及平面解碼器858。方塊866中的感應放大器與資料輸入，舉例而言係藉由匯流排867耦合至縱行解碼器863。資料藉由資料輸入線871來提供，其係源自積體電路875上的輸入/輸出埠或者源自其他積體電路875之內部或外部的其他來源，並且會到達方塊866中的資料輸入結構。在所示的實施例中，其他電路874包含於積體電路上，例如一個通常目的之處理器或者特殊目的的應用電路，或者為模組之組合，以提供可程式化電阻記憶胞陣列所支援的單晶片系統功能。經由資料輸出線872，資料自方塊866中的感應放大器到達積體電路875之上的輸入/輸出埠，或者至積體電路875之內部或者外部的資料終點。
本實施例中係利用調整偏壓狀態機構869作為控制器，其可控制調整偏壓供應電壓之施加或經由供給方塊868來提供，例如讀取或者寫入電壓。控制器可利用習知的特殊目的邏輯電路。在其他實施例中，控制器包含一通常目的的處理器，其可能製作於相同的積體電路之上，其可執行電腦程式以控制裝置的運作。在另一實施例中，特殊目的邏輯電路以及通常目 的處理器之組合亦可作為控制器。
第29圖為依據本發明之一種實施例的簡化積體電路方塊圖。積體電路線975包含一三度空間NAND快閃記憶陣列960，其位於半導體基材上，製作方式如本發明所述。橫列解碼器961耦合至複數字元線962，並沿著記憶陣列960的橫列設置。縱行解碼器963耦合至複數位元線964(或前述之SSL線)，其設置係沿記憶陣列960之縱行，藉以自陣列960中的記憶胞讀取與程式化。平面解碼器958經由SSL線959(或者上述之其他位元線)耦合至記憶陣列960中的複數平面。位址藉由匯流排965提供至縱行解碼器963、橫列解碼器961，以及平面解碼器958。方塊966中的感應放大器與資料輸入，舉例而言係藉由匯流排967耦合至縱行解碼器963。資料藉由資料輸入線971來提供，其係源自積體電路975上的輸入/輸出埠或者源自其他積體電路975之內部或外部的其他來源，並且會到達方塊966中的資料輸入結構。在所示的實施例中，其他電路974包含於積體電路上，例如一個通常目的之處理器或者特殊目的的應用電路，或者為模組之組合，以提供NAND快閃記憶陣列所支援的單晶片系統功能。經由資料輸出線972，資料自方塊966中的感應放大器到達積體電路975之上的輸入/輸出埠，或者至積體電路975之內部或者外部的資料終點。
本實施例中係利用偏壓安排狀態機器969作為控制器，其可控制偏壓之施加，已供給方塊968之電壓來源所產生或者提供之電壓，例如讀取、抹除、寫入、抹除驗證與程式化驗證電壓。控制器可利用習知的特殊目的邏輯電路。在其他實施例中，控制器包含一通常目的的處理器，其可製作於相同的積體電路之上，其可執行電腦程式以控制裝置的運作。在另一實施例中，特殊目的邏輯電路以及通常目的處理器之組合亦可作為 控制器。
本發明之詳細實施方式已經參照較佳實施例以及範例揭露如上述。吾人應理解該等範例及實施例僅係例示之用，而非用以限制本發明之範疇。對於熟悉本技術領域之人而言，均可依據本發明之精神以及申請專利範圍之內容輕易地進行變換或組合。
10、110、210、212、214、610‧‧‧絕緣層
11、12、13、14、90、91、92、93、94、95、111、112、113、114、412、413、414、425n、612、613、614、625n‧‧‧導電條紋
15、115、215、315、415、615‧‧‧記憶材料層
16、17、60、61、116、117、260、425-1、425-n、625-1、625-n‧‧‧導電線
18、19、118、119、226、290‧‧‧矽化物層
20、220‧‧‧溝槽
21、22、23、24、121、122、123、124‧‧‧絕緣材料
25、26‧‧‧主動區域
125、126‧‧‧主動電荷捕捉區域
51、52、53、54、55、56‧‧‧導電條紋堆疊
60-1、60-2、60-3、412A、413A、414A、612A、613A、614A‧‧‧延伸
70、71、72、73、74、75、76、77、78、80、82、84、85‧‧‧記憶胞
97、397‧‧‧穿隧介電層
98、398‧‧‧電荷捕捉層
99、399‧‧‧阻障介電層
110A、113A、114A‧‧‧表面
128、129、130、670、725‧‧‧源極/汲極
128a、129a、130a‧‧‧區域
211、213‧‧‧導電層
225‧‧‧薄層
250‧‧‧堆疊
401-1、401-n、402、403、601-1、601-n、648‧‧‧硬遮罩
429、629、649‧‧‧閘極結構
458、481、482、483、502、510、511、512、513、514、665、665、666、680、682、683、702、710、711、712‧‧‧接觸拴塞
459‧‧‧充填材料
460n、460n+1、661、662‧‧‧金屬線
460、470、491、520、521、522、649、661、691、720、721、722、859、959‧‧‧SSL線
472、498、499、670、671、672、673、698、699、864‧‧‧位元線
492、692‧‧‧閘極介電層
495、502、496、503、686、695、702、703‧‧‧接觸結構
650、651、700、702‧‧‧電晶體
649‧‧‧GSL線
665A、713、714‧‧‧對準空間
680a、680b‧‧‧容忍空間
860‧‧‧可程式化電阻記憶陣列
861、961‧‧‧橫列解碼器
862、962‧‧‧字元線
863、963‧‧‧縱行解碼器
865、965、967‧‧‧匯流排
866、966‧‧‧放大器與資料輸入
869、969‧‧‧安排狀態機器
871、971‧‧‧資料輸入線
872、972‧‧‧資料輸出線
874‧‧‧其他電路
875、975‧‧‧積體電路線
958‧‧‧平面解碼器
960‧‧‧NAND快閃記憶陣列
964‧‧‧位元線
第1圖為三度空間記憶結構之透視示意圖，其導電條紋構成的複數平面，其平行於Z軸，設置於複數的脊狀堆疊中，一記憶層位於導電條紋之側表面，以及複數導電條紋，其具有包覆的底部表面設置於複數的脊狀堆疊之上。
第2圖是第1圖結構中的記憶胞之X-Y平面剖面圖。
第3圖是第1圖結構中的記憶胞之X-Z平面剖面圖。
第4圖為反熔絲記憶體之示意圖，其具有如第1圖之結構。
第5圖為三度空間NAND快閃記憶結構的透視示意圖，其導電條紋構成的複數平面，其平行於Z軸，設置於複數的脊狀堆疊中，一電荷捕捉記憶層位於導電條紋之側表面，以及複數導電條紋，其具有包覆的底部表面設置於複數的脊狀堆疊之上。
第6圖是第5圖結構中的記憶胞之X-Y平面剖面圖。
第7圖是第5圖結構中的記憶胞之X-Z平面剖面圖。
第8圖為NAND快閃記憶體的示意圖，其具有如第5圖之結構。
第9圖為透視圖，顯示如第5圖之三度空間NAND快閃記憶結構的另一種實施例，其中未顯示位於導電線之間的記憶 層。
第10圖是第9圖結構中的記憶胞之X-Y平面剖面圖。
第11圖是第9圖結構中的記憶胞之X-Z平面剖面圖。
第12圖繪示製作如第1圖、第5圖、第9圖之記憶裝置的第一階段流程。
第13圖繪示製作如第1圖、第5圖、第9圖之記憶裝置的第二階段流程。
第14A圖繪示製作如第1圖之記憶裝置的第三階段流程。
第14B圖繪示製作如第5圖之記憶裝置的第三階段流程。
第15圖繪示製作如第5圖、第9圖之記憶裝置的第三階段流程。
第16圖繪示製作如第1圖、第5圖、第9圖之記憶裝置的第二階段流程。
第17圖繪示串列之選擇結構，其為Y軸旋轉90度之透視圖，同時顯示製作如第1圖之記憶裝置的第五階段流程步驟，其包含硬遮罩與選擇性的佈植步驟。
第18圖為透視示意圖，顯示反熔絲記憶體之串列選擇結構。
第19圖為第18圖所示裝置之電路佈局圖，其顯示平面解碼結構的相互連接。
第20圖為透視示意圖，顯示另一種反熔絲記憶結構的解碼結構。
第21圖為如第20圖之裝置的電路佈局圖。
第22圖繪示串列選擇結構，其為第5圖之結構沿Y軸旋轉90度，同時顯示製作如第5圖所示之記憶裝置的第五階段製作流程，其包含硬遮罩與選擇性的佈植步驟。
第23圖為透視示意圖，顯示NAND記憶體的串列選擇結構，包含一共同源極線。
第24圖為如第23圖之裝置的電路佈局示意圖，其顯示平面解碼結構的相互連接。
第25圖為透視示意圖，顯示如第24圖之電路佈局中之解碼結構的位元線結構。
第26圖為透視示意圖，顯示NAND快閃記憶體之另一種解碼結構。
第27圖為第26圖之結構的電路佈局圖。
第28圖為積體電路之示意圖，其包含三度空間可程式化電阻記憶陣列，其中包含橫列、縱行與平面解碼電路。
第29圖為積體電路之示意圖，其包含三度空間NAND快閃記憶陣列，其中包含橫列、縱行與平面解碼電路。
10‧‧‧絕緣層
11、12、13、14‧‧‧導電條紋
15‧‧‧記憶材料層
16、17‧‧‧倒電線
18、19‧‧‧矽化物層
21、22、23、24‧‧‧絕緣材料

Claims (29)

  1. 一種記憶裝置，包含：一積體電路基材；複數導電條紋之堆疊，該堆疊為山脊狀，同時包含至少二導電條紋，其被絕緣材料所分隔；複數導電線，其位於與該複數堆疊之上且與該複數堆疊垂直排列，同時該複數導電線具有表面與該複數堆疊順形，界定一多層陣列之介面區域於該堆疊之該導電條紋之複數側表面與該導電線之交叉點；以及複數記憶元件位於該介面區域，其藉由該複數導電條紋與該複數導電線建立一可存取之三度空間記憶陣列。
  2. 如申請專利範圍第1項之記憶裝置，更包含：複數解碼電路耦合至該複數堆疊中之該複數導電條紋，同時耦合至該複數導電線，以存取構成該三度空間記憶陣列之複數記憶胞。
  3. 如申請專利範圍第1項之記憶裝置，其中每一該等記憶元件包含一反熔絲。
  4. 如申請專利範圍第1項之記憶裝置，其中每一該等記憶元件包含一電荷儲存結構。
  5. 如申請專利範圍第1項之記憶裝置，其中構成該三度空間記憶陣列之複數記憶胞包含埋藏通道電荷儲存電晶體。
  6. 如申請專利範圍第1項之記憶裝置，其中該些堆疊中之該複數導電條紋為一摻雜之半導體。
  7. 如申請專利範圍第1項之記憶裝置，其中該複數導電線包含一摻雜之半導體。
  8. 如申請專利範圍第1項之記憶裝置，其中該記憶元件包含位於該複數導電線與該複數堆疊之間的記憶材料之一共同層的部分。
  9. 如申請專利範圍第1項之記憶裝置，更包含一穿隧層，一電荷捕捉層與一阻障層位於該複數導電線與該複數堆疊之間，其中該穿隧層、該電荷捕捉層與該阻障層之組合形成該複數記憶元件於該介面區域中。
  10. 一種記憶裝置，包含：一積體電路基材；導電條紋之複數堆疊，該堆疊為山脊狀，同時包含至少二導電條紋，其被絕緣材料所分隔；複數導電線，其位於與該複數堆疊之上且與該複數堆疊垂直排列，同時該複數導電線具有表面與該複數堆疊順形，界定一多層陣列之介面區域於該堆疊之該導電條紋之複數側表面與該導電線之交叉點；一可程式化電阻記憶材料層位於該複數導電線與該複數堆疊之間，其藉由該複數導電條紋與該複數導電線建立一可存取之三度空間記憶陣列；一橫列解碼器耦合至複數導電線；以及一平面解碼器與一縱行解碼器耦合至該複數堆疊中的該複數導電條紋。
  11. 如申請專利範圍第10項之記憶裝置，其中該可程式化電阻記憶材料層包含一反熔絲材料。
  12. 如申請專利範圍第10項之記憶裝置，其中該可程式化電阻記憶材料層包含二氧化矽且具有一厚度小於5奈米。
  13. 如申請專利範圍第10項之記憶裝置，其中該複數堆疊中之該複數導電條紋包含一摻雜之半導體，其具有一第一導電型態，該複數導電線包含一摻雜之半導體材料，其具有一第二導電型態，藉以在該介面建立p-n接面。
  14. 如申請專利範圍第10項之記憶裝置，其中該縱行解碼器與該平面解碼器包含複數組區域選擇電晶體，其設置為可連接至垂直於該些堆疊之複數導電條紋的複數選擇平面，以對應於複數組位元線，同時縱行選擇電晶體係設置為連接至複數條所選擇之位元線以提供偏壓，或者連接至複數個感應電路。
  15. 如申請專利範圍第10項之記憶裝置，其中該縱行解碼器與該平面解碼器包含複數組區域選擇電晶體，其設置為可連接至垂直於該些堆疊之複數導電條紋的複數選擇平面，以對應於複數組位元線，同時縱行選擇電晶體係設置為連接至複數條所選擇之位元線以提供偏壓，或者連接至複數感應電路。
  16. 一種記憶裝置，包含：一積體電路基材；導電半導體條紋之複數堆疊，該堆疊為山脊狀，同時包含至少二半導體條紋，其被絕緣材料所分隔；複數導電線，其位於與該複數堆疊之上且與該複數堆疊垂直排列，同時該複數導電線具有表面與該複數堆疊順形，界定一多層陣列之介面區域於該堆疊之該半導體條紋之複數側表面與該導電線之交叉點； 一記憶層包含電荷捕捉結構位於該複數導電線與該複數堆疊之間，其藉由該複數半導體條紋與該複數導電線建立一可存取的電荷捕捉記憶電晶體之三度空間NAND記憶陣列；一參考源極由第一終端耦合至該複數堆疊中之該複數半導體條紋；一橫列解碼器耦合至複數導電線；以及一平面解碼器與一縱行解碼器由第二終端耦合至該複數堆疊中的該複數半導體條紋。
  17. 如申請專利範圍第16項之記憶裝置，其中該記憶層包含一穿隧層、一電荷捕捉層與一阻障層。
  18. 如申請專利範圍第17項之記憶裝置，其中該穿隧層包含一材料組合，其係可建立相對低的一價帶能階靠近於該半導體條紋之該側表面，同時在距離該側表面小於2nm之一第一距離形成一增加之價帶能階，並於距離該側表面大於該第一距離之一第二距離，形成一降低之價帶能階。
  19. 如申請專利範圍第16項之記憶裝置，其中該複數半導體條紋主要包含摻雜之單晶矽。
  20. 如申請專利範圍第16項之記憶裝置，其中該記憶電晶體係設置為埋藏通道電晶體。
  21. 如申請專利範圍第16項之記憶裝置，其中該縱行解碼器與該平面解碼器包含複數組區域選擇電晶體，其設置為可連接至垂直於該堆疊之複數半導體條紋的複數選擇平面，以及連接至一組位元線，同時縱行選擇電晶體係設置為連接至複數條所選擇之位元線以提供偏壓，或者連接至複數感應電路。
  22. 如申請專利範圍第16項之記憶裝置，其中該縱行解碼器與該平面解碼器包含複數組區域選擇電晶體，其設置為可連接至平行於該堆疊之複數半導體條紋的複數選擇平面，以及一組位元線，同時縱行選擇電晶體係設置為連接至複數條所選擇之位元線以提供偏壓，或者連接至複數感應電路。
  23. 一種製作一記憶裝置之方法，包含：形成複數層之第一導電材料於一積體電路基材上，其為絕緣材料所分隔；蝕刻該複數層以界定複數導電條紋之複數堆疊，該複數堆疊為山脊狀，並包含至少由絕緣材料所分隔之二導電條紋；形成一記憶層位於該複數堆疊中之複數條紋的側邊之上，該記憶層接觸該複數導電條紋之複數側表面；形成一第二導電材料層於該複數堆疊上與覆蓋記憶層之一表面於該複數堆疊上；以及蝕刻該第二導電材料層，以界定複數導電線，該複數導電線係位於該複數堆疊之該記憶層上且與其垂直，同時具有複數表面覆蓋於該複數堆疊之該記憶層上，藉以界定一記憶胞之三度空間陣列於該堆疊上之該導電條紋之側表面與該導電線之交叉點的介面區域中。
  24. 如申請專利範圍第23項所述之方法，其中該記憶層包含一反熔絲材料層。
  25. 如申請專利範圍第23項所述之方法，其中該記憶層包含一多層電荷儲存結構。
  26. 如申請專利範圍第25項所述之方法，其中該第一導電材料包含一摻雜之半導體，由此該導電條紋係可如埋藏通道電荷 儲存電晶體運作於記憶胞中。
  27. 如申請專利範圍第23項所述之方法，其中該第一導電材料包含一摻雜之半導體。
  28. 如申請專利範圍第27項所述之方法，其中該複數導電線包含一摻雜之半導體，其具有一導電型態相反於該第一導電材料。
  29. 如申請專利範圍第23項所述之方法，其中該記憶層包含一穿隧層、一電荷捕捉層與一阻障層。
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