TWI517156B - Semiconductor memory device - Google Patents

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TWI517156B
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Naoya Tokiwa
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Toshiba Kk
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Description

半導體記憶裝置
本發明係關於半導體記憶裝置，特別是關於利用可變電阻元件之疊層構造之半導體記憶裝置。
以往，作為可電性地重寫之非揮發性記憶體，係將具有浮動閘極構造之記憶體胞(memory cell)予以NAND連接或NOR連接，以構成記憶體胞陣列之快閃記憶體係眾所周知。而且，作為非揮發性且可高速隨機存取之記憶體，強介電體記憶體亦為人所知。
另一方面，作為謀求記憶體胞進一步之微細化之技術，已提案有將可變電阻元件使用於記憶體胞之電阻變化型記憶體。作為可變電阻元件據知有下述者，即：藉由硫族化合物之結晶/非晶矽化之狀態變化來使電阻值變化之相變記憶體元件；利用藉由穿隧磁性電阻效果所造成之電阻變化之MRAM元件；以導電性聚合物形成電阻元件之聚合物強介電RAM(PFRAM)之記憶體元件；及藉由施加電性脈衝來引起電阻變化之RRAM元件等(專利文獻1)。
由於該電阻變化型記憶體可取代電晶體，因此藉由蕭特基二極體及電阻變化元件之串聯電路來構成記憶體胞，疊層係為容易，且藉由進行三維構造化而可謀求進一步之高積體化(專利文獻2)。
然而，具有疊層構造之半導體記憶裝置之各記憶體層，係由於疊層製程而各自所接受之熱歷程不同。亦即，越位於下層之記憶體層越受熱，其結果，於各記憶體層，金屬氧化膜之氧化程度改變，記憶 體胞之寫入特性不同。
[專利文獻1]日本特開2006-344349號、段落0021
[專利文獻2]日本特開2005-522045號
因此，本發明之目的在於提供一種半導體記憶裝置，其係可使各記憶體層之資料寫入、抹除及讀出特性平均化。
關於本發明之一態樣之半導體記憶裝置係包含：複數個記憶體層，其係分別包含有胞陣列且呈多層地配置，而該胞陣列包含：互相平行之複數個第1布線、配置成與該等第1布線交叉之互相平行之複數個第2布線、以及連接於該等第1布線與第2布線之交叉部分之複數個記憶體胞；脈衝產生器，其係產生並輸出對於前述記憶體胞之資料存取所必要之脈衝；及控制機構，其係控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝，成為因應將要存取之記憶體胞所屬之記憶體層之能量。
1‧‧‧記憶體胞陣列
2,15‧‧‧行控制電路
3,14‧‧‧列控制電路
4‧‧‧資料輸出入緩衝器
5‧‧‧位址暫存器
6‧‧‧指令I/F
7‧‧‧狀態機
8‧‧‧脈衝產生器
9,11‧‧‧電極層
10‧‧‧記錄層
12‧‧‧金屬層
13‧‧‧矽基板
16,17‧‧‧導通孔布線
18‧‧‧矽基板
19‧‧‧井
20‧‧‧雜質擴散層
21‧‧‧閘極電極
22‧‧‧第1層間絕緣膜
23‧‧‧導通孔
24‧‧‧第1金屬
25‧‧‧障壁金屬
26‧‧‧非歐姆元件
27‧‧‧第1電極
28‧‧‧可變電阻元件
29‧‧‧第2電極
30‧‧‧第3層間絕緣膜
31‧‧‧第2層間絕緣膜
32‧‧‧第4層間絕緣膜
BL‧‧‧位元線
CA‧‧‧記憶體層
Di‧‧‧二極體
EL‧‧‧電極
MC‧‧‧記憶體胞
NO‧‧‧非歐姆元件
Vbl‧‧‧位元線之電壓下降
Vcell‧‧‧記憶體胞之電壓下降
Vp‧‧‧脈衝電壓
VR‧‧‧可變電阻元件
Vwl‧‧‧字元線之電壓下降
WL‧‧‧字元線
圖1係關於本發明之第1實施型態之半導體記憶裝置之區塊圖。
圖2係關於同實施型態之半導體記憶裝置之記憶體胞陣列之一部分之立體圖。
圖3係以圖2之I-I'線切斷並依箭頭方向觀看之記憶體胞1個份之剖面圖。
圖4係表示同實施型態之該可變電阻元件之一例之模式剖面圖。
圖5係關於同實施型態之半導體記憶裝置之記憶體胞陣列之等價電路圖。
圖6係表示關於同實施型態之半導體記憶裝置之記憶體胞陣列之 一部分之立體圖。
圖7係關於同實施型態之半導體記憶裝置之剖面圖。
圖8係關於同實施型態之半導體記憶裝置之寫入動作之概略圖。
圖9係表示於關於同實施型態之半導體記憶裝置，實現圖8之寫入動作之脈衝電壓之第1例之圖。
圖10係表示於關於同實施型態之半導體記憶裝置，實現圖8之寫入動作之脈衝電壓之第2例之圖。
圖11係表示於關於同實施型態之半導體記憶裝置，實現圖8之寫入動作之脈衝電壓之第3例之圖。
圖12係於關於同實施型態之半導體記憶裝置，歷經複數個次一面布升電性能量一面給予之情況下之寫入動作之概略圖。
圖13係表示於關於同實施型態之半導體記憶裝置，實現圖12之寫入動作之脈衝電壓之例之圖。
圖14係於關於同實施型態之半導體記憶裝置，歷經複數個次一面布降電性能量一面給予之情況下之寫入動作之概略圖。
圖15係表示於關於同實施型態之半導體記憶裝置，實現圖14之寫入動作之脈衝電壓之例之圖。
圖16係關於本發明之第2實施型態之半導體記憶裝置之記憶體胞及布線之等價電路圖。
圖17係表示關於同實施型態之半導體記憶裝置之各陣列層之字元線之電壓下降份及電阻值之關係之圖。
圖18係表示關於同實施型態之半導體記憶裝置之脈衝電壓之例之圖。
[發明之效果]
依據本發明，係可提供一種可使各記憶體層之資料寫入、抹除 及讀出特性平均化之半導體記憶裝置。
以下，參考圖式，針對關於本發明之半導體記憶裝置之實施型態來詳細說明。
[第1實施型態]
圖1係關於本發明之第1實施型態之半導體記憶裝置之區塊圖。
該半導體記憶裝置具備記憶體胞陣列1，其係將使用後述ReRAM(可變電阻元件)之記憶體胞配置成矩陣狀。於鄰接於記憶體胞陣列1之位元線BL方向之位置設置有行控制電路2，其係控制記憶體胞陣列1之位元線BL，進行記憶體胞之資料抹除、對記憶體胞之資料寫入及從記憶體胞之資料讀出。而且，於鄰接於記憶體胞陣列1之字元線WL方向之位置設置有列控制電路3，其係選擇記憶體胞陣列1之字元線WL，施加記憶體胞之資料抹除、對記憶體胞之資料寫入及從記憶體胞之資料讀出所必要之電壓。
資料輸出入緩衝器4係經由I/O線連接於未圖示之外部主機，進行寫入資料之收取、抹除命令之收取、讀出資料之輸出、位址資料或指令資料之收取。資料輸出入緩衝器4係將收取之寫入資料送至行控制電路2，並收取從行控制電路2所讀出之資料，輸出至外部。從外部供給至資料輸出入緩衝器4之位址係經由位址暫存器5送至行控制電路2及列控制電路3。而且，從主機供給至資料輸出入緩衝器4之指令係送至指令介面6。指令介面6係接受來自主機之外部控制信號，判斷輸入於資料輸出入緩衝器4之資料為寫入資料、指令亦或位址，若為指令則收取，並作為指令信號傳輸至狀態機7。狀態機7係進行該半導體記憶裝置全體之管理，受理來自主機之指令，進行讀出、寫入、抹除、資料之輸出入管理等。而且，外部的主機亦可收取狀態機7所管理之狀況資訊，判斷動作結果。該狀況資訊亦利用於寫入、抹除之控制。
而且，藉由狀態機7控制脈衝產生器8。藉由該控制，脈衝產生 器8可輸出任意電壓、任意時序之脈衝。具體而言，狀態機7係經由位址暫存器5輸入從外部所給予之位址，判定對何記憶體層之存取，利用對應於該記憶體層之參數來控制來自脈衝產生器8之脈衝之高度.寬度。該參數係掌握每記憶體層之寫入等之特性後，求出使各記憶體層之寫入特性平均之值，並保存於記憶體胞。於此，所形成之脈衝可傳輸往行控制電路2及列控制電路3所選擇之任意布線。
此外，記憶體胞陣列1以外之周邊電路元件可形成於記憶體胞陣列1正下方之矽基板，藉此，該半導體記憶裝置之晶片面積亦可大致等於記憶體胞陣列1之面積。
圖2為記憶體胞陣列1之一部分之立體圖，圖3係以圖2之I-I'線切斷並依箭頭方向觀看之記憶體胞1個份之剖面圖。
作為複數個條第1布線係平行地配置有位元線BL0~BL2，與其交叉並作為複數個條第2布線而平行地配置有字元線WL0~WL2，以該等之各交叉部分由兩布線夾著之方式配置有記憶體胞MC。第1及第2布線宜為耐熱且電阻值低之材料，可利用例如W、WSi、NiSi、CoSi等。
如圖3所示，記憶體胞MC係由可變電阻元件VR及非歐姆元件NO之串聯連接電路所組成。
作為可變電阻元件VR係可藉由電壓施加，經由電流、熱、化學能量等來使電阻值變化，於上下配置有障壁金屬及作為黏著層發揮功能之電極EL2、EL1。作為電極材料係利用Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、PtRhOx、Rh/TaAlN等。而且，亦可***使配向性一樣之金屬膜。而且，亦可另外***緩衝器層、障壁金屬層、黏著層等。
可變電阻元件VR可利用含作為遷移元素之陽離子之複合化合物，且其電阻值由於陽離子之移動而變化(ReRAM)。
圖4係表示該可變電阻元件VR之例之圖。圖4所示之可變電阻元件VR係於電極層9、11間配置記錄層10而成。記錄層10係由至少具有2種類之陽離子元素之複合化合物所構成。陽離子元素之至少1種類係具有不完全地充滿電子之d軌道之遷移元素，且相鄰接之陽離子元素間之最短距離為0.32nm以下。具體而言，藉由化學式AxMyXz(A與M為互異之元素)所表示，具有例如尖晶石構造(AM2O4)、鈦鐵礦構造(AMO3)、銅鐵礦構造(AMO2)、LiMoN2構造(AMN2)、鎢錳鐵礦構造(AMO4)、橄欖石構造(A2MO4)、錳鋇礦構造(AxMO2)、斜方錳礦構造(AxMO2)、鈣鈦礦構造(AMO3)等結晶構造之材料所構成。
於圖4之例中，A為Zn，M為Mn，X為O。分別而言，記錄層10內之小白點表示擴散離子(Zn)，大白點表示陰離子(O)，小黑點表示遷移元素離子(Mn)。記錄層10之初始狀態為高電阻狀態，若將電極層9設為固定電位，於電極層11側施加負電壓，則記錄層10中之擴散離子之一部分會往電極層11側移動，記錄層10內之擴散離子對於陰離子相對地減少。往電極層11側移動之擴散離子係從電極層11收取電子，並作為金屬析出，因此形成金屬層12。於記錄層10之內部，陰離子過剩，結果使記錄層10內之遷移元素離子之價數上升。藉此，記錄層10係由於載子注入而具有電子傳導性，設定動作完成。關於再生，流入構成記錄層10之材料不引起電阻變化程度之微小電流值即可。若欲將程式狀態(低電阻狀態)重設為初始狀態(高電阻狀態)，則例如於記錄層10，將大電流流入充分時間，予以焦耳加熱，促進記錄層10之氧化還原反應即可。而且，藉由施加與設定時相反方向之電場，亦可實現重設動作。
圖5係使用圖4之可變電阻元件VR之關於本實施型態之半導體記憶裝置之記憶體胞陣列之2×2之等價電路圖。如圖示，於字元線WL與位元線BL之交叉部分，配置有存取元件之例如二極體Di與可變電阻 元件VR串聯連接之電阻變化型記憶體胞MC。
圖5之電路結構之情況下，通常字元線WL為「L」，位元線BL為「H」。於此，若使字元線WL0從「L」成為「H」，位元線BL0從「H」成為「L」，則於圖5A所示之記憶體胞MC之二極體Di會施加有順偏壓，因此電流往點線箭頭方向流動。如前述，由於可變電阻元件VR處於低電阻狀態或高電阻狀態，因此藉由檢測該電流之大小，可讀出A之記憶體胞MC之資料。
而且，藉由設定施加於字元線WL0之脈衝電壓Vp0，提高至重設所必要之電壓，可實現A之記憶體胞MC之可變電阻元件VR之設定、重設動作。
圖6係表示關於同實施型態之半導體記憶裝置之記憶體胞陣列之一部分之立體圖。此係疊層複數個圖5所示之複數個記憶體胞陣列所組成之記憶體層CA而構成。
於此，表示於矽基板13上疊層有4層記憶體層CA0~CA3之例。各記憶體層CA之位元線BL係藉由導通孔布線16而共通連接，並連接於基板13上之行控制電路15。位於各記憶體層CA0~CA3之字元線WL係獨立地分別經由導通孔布線17，而連接於矽基板13上之列控制電路14。
圖7係具有上述疊層構造之半導體記憶裝置之剖面圖。於形成有井19之矽基板18上，形成有構成周邊電路之電晶體之雜質擴散層20及閘極電極21。於其上堆積有第1層間絕緣膜22。於該第1層間絕緣膜22，適宜地形成到達矽基板18表面之導通孔23。於第1層間絕緣膜22上，構成作為記憶體胞陣列之第1布線之位元線BL之第1金屬24係以例如W等低電阻金屬形成。於該第1金屬24之上層形成有障壁金屬25。此外，於第1金屬24之下層形成障壁金屬亦可。該等障壁金屬可藉由Ti及TiN雙方或一方來形成。於障壁金屬25之上方形成有二極體 等非歐姆元件26。於該非歐姆元件26上，第1電極27、可變電阻元件28及第2電極29係依此順序形成。藉此，從障壁金屬25至第2電極29係作為記憶體胞MC而構成。此外，於第1電極24之下部及第2電極29之上部***障壁金屬，或於上部電極29之下側及下部電極24之上側***障壁金屬、黏著層等均可。相鄰接之記憶體胞MC與記憶體胞MC間係以第2層間絕緣膜30及未圖示之第3層間絕緣膜所填埋。進一步於記憶體胞陣列之各記憶體胞MC上，形成延伸於與位元線BL呈正交之方向、作為第2布線之字元線WL之第2金屬31。於其上形成有第4層間絕緣膜32。進一步為了實現多層構造，使從第1金屬24至第4層間絕緣膜32之疊層、及記憶體胞MC間之第2層間絕緣膜34、第3層間絕緣膜之形成僅重複必要層數份即可。
接著，說明關於圖7所示之關於本實施型態之半導體記憶裝置之製造方法。
於矽基板18上，首先執行用以形成構成必要周邊電路之電晶體等之FEOL(Front End Of Line：前端線)製程，於其上堆積第1層間絕緣膜22。而且，亦於此事先做成導通孔23。
接下來，形成第1金屬24以後之上層部。
如上述，若已形成第1層間絕緣膜22及導通孔23，則於其上依次執行作為記憶體胞陣列之第1金屬24之層之堆積、作為障壁金屬層25之層之形成、作為非歐姆元件26之層之堆積、作為第1電極27之層之堆積、作為可變電阻元件28之層之堆積、及作為第2電極29之層之堆積。藉由以上步驟形成上層部之疊層體。
接下來，於疊層體之上面形成未圖示之TEOS等硬式掩模(hard mask)，將其作為掩模而進行第1各向異性蝕刻，形成沿著位元線BL之溝槽，進行疊層體之分離。
接著，於該溝槽中埋入第2層間絕緣膜。該第2層間絕緣膜之材 料宜絕緣性佳、低電容、埋入特性佳。接下來，藉由CMP等進行平坦化處理，進行多餘之第2層間絕緣膜之去除及上部電極29之露出。
接著，於CMP後之平坦化部，疊層作為第2金屬31之W等之層。其後，於該層上形成TEOS等硬式掩模，以方向與第1蝕刻加工交叉之L/S進行第2蝕刻加工。藉此，形成沿著與位元線BL呈正交之字元線之溝槽，同時於位元線BL與字元線WL之交點，自我整合地形成呈柱狀分離之記憶體胞MC。接下來，藉由進行第3層間絕緣膜30之埋入及第3層間絕緣膜30之平坦化，可形成交點型之記憶體胞陣列。
如此，藉由從連續膜之堆疊到進行互呈正交之L/S之2次圖案化，以自我整合地形成交點與布線無偏離之記憶體胞部。
進一步藉由重複以上之疊層構造之形成，可形成多層之交點型之記憶體胞陣列。
然而，於藉由上述製程形成記憶體胞陣列之過程中，成膜、保護膜之形成等加有許多熱。因此，疊層有記憶體層CA之情況下，該熱歷程影響到位於更下層之記憶體層CA及布線層。
本實施型態之控制機構係為了補償該類各記憶體層之熱歷程差異所造成之記憶體胞MC之初始狀態之電阻值差異、非歐姆元件之特性、布線之電阻等之差異、或寫入、抹除、讀出特性之差異，控制脈衝產生器7，依每記憶體層CA變更寫入、抹除、讀出時所給予之脈衝電壓之形成。
接著，表示具體例來說明藉由該脈衝產生器7所控制之脈衝。
圖8係關於本發明之第1實施型態之半導體記憶裝置之各記憶體層CA之寫入動作之概略圖。
於圖8，表示從最下層之記憶體層CA0到最上層之記憶體層CA3之記憶體胞MC之初始狀態之電阻值，可知越下層電阻值越高。此係由於越下層，熱歷程變多，因其影響，金屬氧化膜之氧化程度改變， 記憶體胞MC之可變電阻材料之電阻值變高。其結果，越下層對程式狀態之寫入特性變差，寫入動作所要之電性能量如圖8中之箭頭所示變大。
從圖9至圖11表示該寫入動作時藉由脈衝產生器7控制之脈衝電壓Vp之例。
圖9係對於各記憶體層CA，無法同時施加不同脈衝電壓Vp之半導體記憶裝置之情況下之例；藉由依每記憶體層CA變化脈衝電壓Vp之高度，以控制給予各記憶體層CA之記憶體胞MC之電性能量。
現在，從屬於最上層之記憶體層CA3之記憶體胞到屬於最下層之記憶體層CA0之記憶體胞，順序地產生資料寫入。起先，狀態機7係從記憶體胞陣列1，讀出指定各記憶體層CA0~CA3之寫入時之脈衝高度之參數，並儲存於內部之暫存器或設定於脈衝產生器8。接著，狀態機7係從寫入位址，辨識出產生寫入之層為記憶體層CA3，為了生成大小因應記憶體層CA3之脈衝，根據參數控制脈衝產生器8。藉此，脈衝產生器8至少生成能量少之脈衝電壓Vp3並輸出。該脈衝電壓Vp3係作為程式電壓Vp而給予記憶體層CA3之選擇字元線WL。之後，依序提高所給予之脈衝電壓之高低，直到最下層之記憶體層CA0，藉此可使各記憶體層之記憶體胞MC之寫入特性平均。
而且，圖10係藉由不改變脈衝電壓之高度而改變寬度，以控制給予各記憶體層CA之記憶體胞MC之電性能量。
藉由越下層之記憶體層CA，越增長如此所給予之脈衝寬，可彌補從上層到下層惡化之各記憶體層CA之寫入特性，可使所有記憶體層CA之寫入特性平均。
圖11係對於所有記憶體層CA同時施加不同脈衝電壓之情況下之例。
圖11係將高度不同之脈衝電壓同時給予各記憶體層CA之記憶體 胞MC。該情況下，當然比起圖9、圖10之情況，可實現更迅速的寫入動作。
接著，說明關於藉由給予複數個次脈衝電壓Vp以實現寫入動作之例。
如圖12所示，藉由從初始狀態，階段性地執行對程式狀態之寫入動作，可防止可變電阻元件VR之電阻值變化所造成之急遽之電流增加。
圖13係藉由實現圖12所示之寫入動作之脈衝產生器7之控制之脈衝電壓Vp之例。
對於從最下層之記憶體層CA0到最上層之記憶體層CA3，於給予高度不同之脈衝電壓方面係與圖11之例相同。但於圖13之例中，與圖11之例不同，以對於各記憶體層CA給予相對低之脈衝電壓Vp後，一面增大脈衝電壓Vp之步長，一面重複給予記憶體層CA之方式，控制脈衝產生器7。
此外，想要迅速地處理寫入動作之情況下，增大步長即可。
另一方面，如圖14，亦可實現越接近程式狀態，越縮小電性能量以實現寫入動作。藉此，越接近程式狀態，進行越微小之電阻值調整，可縮窄程式狀態下之記憶體胞MC之電阻值分布。
圖15係實現圖14所示之寫入動作之脈衝電壓之例。
於圖15之例，與圖13同樣階段性地給予所必要之電性能量，但以一面減少脈衝電壓Vp之步長，一面重複給予記憶體層CA之方式，控制脈衝產生器7。
若依據本實施型態，將從疊層製程所受到之影響而造成之布線、非歐姆元件、可變電阻記憶體元件等之特性差異，依每記憶體層進行寫入、抹除、讀出脈衝之電壓、寬度等之最佳化，可使在各記憶體層之寫入、抹除、讀出特性一定。
[第2實施型態]
於第1實施型態，考慮關於記憶體層之差異所造成之可變電阻元件之特性差異。
然而，除可變電阻元件以外，亦必須考慮關於非歐姆元件、電極、布線層之特性差異。
此係由於非歐姆元件NO會由於熱歷程之影響，每記憶體層CA產生雜質擴散之差異，因此於電阻值、臨限值、耐壓等產生差異，另一方面，關於電極、布線層，亦由於氧化等之影響，於電阻值會產生變化。
利用圖16來具體地說明。
圖16係關於本實施型態之半導體記憶裝置之記憶體胞及布線之等價電路圖。
記憶體胞MC係由二極體Di、及串聯連接於該二極體Di之陰極之可變電阻元件VR所組成。於二極體Di之陽極連接有字元線WL，於可變電阻元件VR之另一端連接有連接於接地線Vss之位元線BL。
於該電路，於字元線WL施加有一定電壓V之情況時，記憶體胞MC兩端之電壓Vcell係成為電壓V-(字元線WL之電壓下降份Vwl+位元線BL之電壓下降份Vbl)。
於此，於圖17表示每記憶體層之字元線WL之電壓下降份Vwl及電阻之關係。如上述，越是於疊層製程更大地受到熱影響之下層之記憶體層CA，字元線WL所具有之電阻值越大，故可知電壓下降份Vwl越大。因此，即使是對各記憶體層給予相同電壓V之情況，連接於越下層之字元線WL之記憶體胞MC，其記憶體胞MC兩端之電壓Vcell越小。
如此，字元線WL之電壓下降份Vwl之差異結果導致記憶體胞MC兩端之電壓Vcell之差異，進而成為每記憶體層之寫入、抹除、讀出 特性差異之原因。
於圖18表示彌補如此之每記憶體層之特性差異，使特性平均之寫入脈衝。
如圖18，屬於越下層之記憶體層之字元線WL給予越高脈衝，可使記憶體胞MC兩端之電壓Vcell對齊一定電壓。
若依據本實施型態，於具有利用可變電阻元件之疊層構造之半導體記憶裝置，將從疊層製程所受到之影響而造成之布線、非歐姆元件之特性差異，依每記憶體層進行寫入、抹除、讀出脈衝之電壓、寬度等之最佳化，可提供使在每記憶體層之寫入、抹除、讀出特性平均之半導體記憶裝置。
[其他]
以上，說明關於寫入動作，關於抹除動作、讀出動作，亦可藉由控制脈衝電壓Vp來使各記憶體層之特性平均。
而且，與從圖8到圖18之情況相反，亦可思慮由於接受熱歷程，結晶性、配向性等提升，初始電阻值變低，越下層寫入、抹除、讀出特性越提升之情況。
該情況下，將給予記憶體胞MC之電性能量越上層越加大給予，藉此可使各記憶體層CA之特性平均。
而且，即使為各記憶體層之寫入、抹除、讀出特性之偏差無規則性之情況下，預先準備對應於各記憶體層CA之參數，依每記憶體層CA控制脈衝產生器7，藉此可使各記憶體層CA之特性平均。
進一步而言，上述例係控制脈衝電壓Vp之高度及寬度之任一方，但若可調整各記憶體層CA之記憶體胞MC之電性能量即可，例如控制脈衝電壓Vp之高度及寬度雙方，亦可獲得本發明之效果。
Vp0~Vp3‧‧‧脈衝電壓

Claims (18)

  1. 一種半導體記憶裝置，其包含：複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中其中前述控制電路係根據前述存取目標記憶體胞之前述位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器；前述參數係保持於前述記憶體胞中之任一者。
  2. 一種半導體記憶裝置，其包含：複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述脈衝產生器係對前述各記憶體層中之前述第1或第2布線，同時供給寬度及高度中至少一者不同之複數個脈衝。
  3. 一種半導體記憶裝置，其包含： 複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述脈衝產生器係對前述各記憶體層中之前述第1或第2布線，供給步長(step width)於各記憶體層為不同之複數個脈衝；前述脈衝產生器係於前述存取目標記憶體胞接近目標之物理狀態時，增加或減少所供給之前述脈衝的前述能量。
  4. 一種半導體記憶裝置，其包含：複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述脈衝產生器係於前述記憶體層成為較高層時，減少所供給之前述脈衝的前述能量。
  5. 一種半導體記憶裝置，其包含：複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2 布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述脈衝產生器係於前述記憶體層成為較上層時，減少所供給之前述脈衝的前述能量。
  6. 一種半導體記憶裝置，其包含：複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；及控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；且前述脈衝產生器係對前述各記憶體層之前述第1或第2布線，供給步長於各記憶體層為不同之複數個脈衝。
  7. 如請求項6之半導體記憶裝置，其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器。
  8. 如請求項7之半導體記憶裝置，其中前述參數係保持於前述記憶體胞中之任一者。
  9. 如請求項6之半導體記憶裝置，其中前述脈衝產生器係對前述各記憶體層中之前述第1或第2布線，同時供給寬度及高度中至少 一者不同之複數個脈衝。
  10. 如請求項6之半導體記憶裝置，其中前述脈衝產生器係於當前述存取目標記憶體胞接近目標之物理狀態時，增加或減少所供給之前述脈衝的前述能量。
  11. 如請求項6之半導體記憶裝置，其中前述脈衝產生器係於當前述記憶體層成為較高層時，減少所供給之前述脈衝的前述能量。
  12. 如請求項6之半導體記憶裝置，其中前述脈衝產生器係於前述記憶體層成為較上層時，減少所供給之前述脈衝的前述能量。
  13. 如請求項6之半導體記憶裝置，其中前述複數個記憶體胞係配置於前述各記憶體層中之陣列。
  14. 一種半導體記憶裝置，其包含：矽基板；複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器；且前述參數係保持於前述記憶體胞中之任一者。
  15. 一種半導體記憶裝置，其包含：矽基板；複數個記憶體層，其等係呈多層地配置，且各記憶體層包含 複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器；且前述脈衝產生器係對前述各記憶體層中之前述第1或第2布線，同時供給寬度及高度中至少一者不同之複數個脈衝。
  16. 一種半導體記憶裝置，其包含：矽基板；複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器；其中前述脈衝產生器係對前述各記憶體層中之前述第1或第2布線，供給步長於各記憶體層為不同之複數個脈衝；且前述脈衝產生器係於前述存取目標記憶體胞接近目標之物理狀 態時，增加或減少所供給之前述脈衝的前述能量。
  17. 一種半導體記憶裝置，其包含：矽基板；複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各記憶體層預先設定之參數，來控制前述脈衝產生器；且前述脈衝產生器係於前述記憶體層成為較高層時，減少所供給之前述脈衝的前述能量。
  18. 一種半導體記憶裝置，其包含：矽基板；複數個記憶體層，其等係呈多層地配置，且各記憶體層包含複數個第1布線、複數個第2布線、及由該等第1布線與該等第2布線所選擇之複數個記憶體胞；脈衝產生器，其係運作以產生資料存取所需之脈衝至前述複數個記憶體胞中之存取目標記憶體胞；控制電路，其係運作以控制前述脈衝產生器，以使從前述脈衝產生器所輸出之脈衝具有因應前述存取目標記憶體胞所屬之前述記憶體層的能量；其中前述控制電路係根據前述存取目標記憶體胞之位址及於前述各 記憶體層預先設定之參數，來控制前述脈衝產生器；且前述脈衝產生器係於前述記憶體層成為較上層時，減少所供給之前述脈衝的前述能量。
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