KR102523139B1 - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판과 연결되는 수직 채널부들, 상기 수직 채널부들과 이격되어 상기 적층 구조체를 관통하는 콘택 구조체, 상기 주변회로 영역의 상기 기판 상에 배치된 절연 구조체, 및 상기 절연 구조체를 관통하여, 상기 주변회로 영역의 상기 기판 내에 배치된 불순물 영역과 연결되는 제 1 콘택을 포함하되, 상기 제 1 콘택의 상부면은 상기 콘택 구조체의 상부면 보다 낮은 레벨에 위치할 수 있다.

Description

반도체 메모리 소자{A semiconductor memory device}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다. 그러나, 3차원 반도체 메모리 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역을 포함하는 기판, 상기 셀 어레이 영역의 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하여, 상기 기판과 연결되는 수직 채널부들, 상기 수직 채널부들과 이격되어 상기 적층 구조체를 관통하는 콘택 구조체, 상기 주변회로 영역의 상기 기판 상에 배치된 절연 구조체, 및 상기 절연 구조체를 관통하여, 상기 주변회로 영역의 상기 기판 내에 배치된 불순물 영역과 연결되는 제 1 콘택을 포함하되, 상기 제 1 콘택의 상부면은 상기 콘택 구조체의 상부면 보다 낮은 레벨에 위치할 수 있다.
상기 수직 채널부들 각각의 상부에 배치된 도전 패드를 더 포함하되, 상기 도전 패드의 상부면은 상기 제 1 콘택의 상부면 보다 낮은 레벨에 위치할 수 있다.
상기 적층 구조체 및 상기 절연 구조체 상에 배치된 분리 절연막을 더 포함하되, 상기 분리 절연막은 상기 콘택 구조체의 상기 상부면을 노출시키고, 상기 제 1 콘택의 상기 상부면을 덮을 수 있다.
상기 기판은 상기 셀 어레이 영역 둘레의 콘택 영역을 더 포함하되, 상기 게이트 전극들은 상기 콘택 영역 상으로 연장되고, 상기 반도체 메모리 소자는 상기 콘택 영역 상에 배치되며, 상기 게이트 전극들의 단부들 각각에 연결되는 제 2 콘택을 더 포함하되, 상기 제 2 콘택의 상부면은 상기 제 1 콘택의 상기 상부면과 다른 레벨에 위치할 수 있다.
상기 제 2 콘택의 상기 상부면은 상기 제 1 콘택의 상기 상부면 보다 높은 레벨에 위치할 수 있다.
상기 제 2 콘택의 상기 상부면은 상기 콘택 구조체의 상기 상부면 보다 높은 레벨에 위치할 수 있다.
상기 제 1 콘택 상에 배치되며, 상기 제 1 콘택과 전기적으로 연결되는 제 1 콘택 플러그 및 상기 제 2 콘택 상에 배치되며, 상기 제 2 콘택과 전기적으로 연결되는 제 2 콘택 플러그를 더 포함하되, 상기 제 1 콘택 플러그의 상부면과 상기 제 2 콘택 플러그의 상부면은 동일한 레벨에 위치할 수 있다.
상기 불순물 영역 내에, 상기 제1 콘택과 상기 기판 사이에 배치된 실리사이드막을 더 포함할 수 있다.
본 발명의 반도체 메모리 소자는 셀 어레이 영역과 주변회로 영역, 및 상기 셀 어레이 영역 둘레의 콘택 영역을 포함하는 기판, 상기 셀 어레이 영역과 상기 콘택 영역의 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 상기 기판의 상부면에 대해 수직으로 관통하는 수직 채널부, 상기 콘택 영역 상에 배치되며, 상기 게이트 전극들의 단부들 각각에 연결되는 제 1 콘택, 상기 주변회로 영역의 상기 기판 상에 배치된 절연 구조체, 및 상기 절연 구조체를 관통하여 상기 주변회로 영역의 상기 기판 내에 배치된 불순물 영역과 연결되는 제 2 콘택을 포함하되, 상기 제 2 콘택의 상부면은 상기 제 1 콘택의 상부면과 다른 레벨에 위치할 수 있다.
상기 제 2 콘택의 상기 상부면은 상기 제 1 콘택의 상기 상부면 보다 낮은 레벨에 위치할 수 있다.
본 발명의 반도체 메모리 소자의 제조 방법은 기판의 주변회로 영역에 배치된 소오스 드레인 영역들과 접촉하는 주변 콘택들을 먼저 형성한 후에 셀 게이트 전극들을 형성할 수 있다. 이에 따라, 게이트 전극들에 존재할 수 있는 불소 가스들이 블로킹 절연막으로 확산되어, 블로킹 절연막을 손상하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 4는 도 3의 A를 확대한 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 회로도이다.
도 7은 도 6에 도시된 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 8 내지 도 21는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 실시예들에 따른 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다. 다른 실시예에 따르면, 채널 구조체는, 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다. 이 경우, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)은 접지 선택 라인(GSL), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL)으로부터의 기생 전계(fringe field)에 의해 형성되는 반전 영역들(inversion layer)을 공유함으로써 전기적으로 연결될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 2 및 도 3을 참조하면, 기판(10) 상에 적층 구조체(ST) 및 주변 회로 트랜지스터가 배치될 수 있다. 기판(10)은 셀 어레이 영역(CR), 주변회로 영역(PR) 및 셀 어레이 영역(CR)의 둘레의 콘택 영역(WR)을 포함할 수 있다. 기판(10)은 실리콘 기판, 실리콘-저머늄 기판, 저머늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
주변회로 영역(PR)의 기판(10) 상에 주변 회로 트랜지스터가 배치될 수 있다. 구체적으로, 주변 회로 트랜지스터는 소자 분리막에 의해 정의된 기판(10)의 활성영역 상에 배치될 수 있다. 주변 회로 트랜지스터는 워드라인 드라이버, 센스 엠프, 로우 및 칼럼 디코더, 및 제어 회로를 구성할 수 있다.
주변 회로 트랜지스터는 주변 회로 영역(PR)의 기판(10) 상에 차례로 적층된 주변 게이트 절연 패턴(21) 및 주변 게이트 패턴(22)을 포함할 수 있다. 주변 게이트 패턴(22)은 주변 회로를 구성하는 주변 회로 트랜지스터의 게이트 전극으로 사용될 수 있다. 주변 게이트 패턴(22)은 불순물이 도핑된 폴리실리콘 또는 금속 물질을 포함할 수 있다. 주변 게이트 절연 패턴(21)은 주변 게이트 패턴(22)과 기판(10) 사이에 배치될 수 있다. 주변 게이트 절연 패턴(21)은 예를 들어, 실리콘 산화막 또는 열 산화막을 포함할 수 있다. 주변 게이트 패턴(22)의 양측에 배치된 기판(10)의 활성영역 내에 주변 불순물 영역들(23)이 배치될 수 있다. 주변 불순물 영역들(23)은 주변 회로 트랜지스터의 소오스 및 드레인 영역들로 사용될 수 있다. 기판(10)의 주변회로 영역(PR) 상에 주변 게이트 패턴(22)을 덮는 주변 절연 패턴(30)이 배치될 수 있다. 주변 절연 패턴(30)은 실리콘 산화막을 포함할 수 있다.
셀 어레이 영역(CR) 및 콘택 영역(WR)의 기판(10) 상에 적층 구조체(ST)가 배치될 수 있다. 복수 개의 적층 구조체들(ST)은 기판(10) 상에서 제 1 방향(X)으로 이격되어 배치되고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 연장될 수 있다. 적층 구조체들(ST) 사이에 배치된 기판(10) 내에 셀 불순물 영역(CSR)이 배치될 수 있다. 셀 불순물 영역(CSR)은 제 2 방향(Y)으로 연장될 수 있다. 셀 불순물 영역(CSR)은 도 1에 도시된 공통 소오스 라인(CSL)일 수 있다. 이 경우, 셀 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
적층 구조체(ST)는 기판(10)의 상부면에 대해 수직 방향으로 적층된 절연 패턴들(111a) 및 절연 패턴들(111a) 사이에 개재된 게이트 전극들(160)을 포함할 수 있다. 예를 들어, 절연 패턴들(111a) 및 게이트 전극들(160)은 기판(10) 상에 교대로 적층될 수 있다. 절연 패턴들(111a)은 반도체 메모리 소자의 특성에 따라 다른 두께를 가질 수 있다. 예를 들어, 최하부 게이트 전극(160)과 이것의 바로 위에 배치되는 게이트 전극(160) 사이에 배치되는 절연 패턴(111a)은 다른 절연 패턴들(111a)의 두께보다 더 두꺼울 수 있다. 절연 패턴들(111a)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
절연 패턴들(111a) 사이에 게이트 전극들(160)이 배치될 수 있다. 게이트 전극들(160)은 제 2 방향(Y)으로 연장될 수 있다. 제 2 방향(Y)으로의 게이트 전극들(160)의 길이들은 서로 다를 수 있다. 예를 들어, 제 2 방향(Y)으로의 게이트 전극들(160) 각각의 길이는 기판(10)과 멀어질수록 짧아질 수 있다. 게이트 전극들(160)의 길이에 따라 제 2 방향(Y)으로의 절연 패턴들(111a)의 길이가 달라질 수 있다. 예를 들어, 제 2 방향(Y)으로의 절연 패턴들(111a) 각각의 길이는 이것의 바로 위에 배치된 게이트 전극(160)의 제 2 방향(Y)으로의 길이와 동일할 수 있다. 이에 따라, 게이트 전극(160)은 이것의 바로 아래에 배치절연 패턴(111a)의 단부를 덮을 수 있다. 그러므로, 콘택 영역(WR)의 기판(10) 상에 배치된 적층 구조체(ST)는 계단식 형태를 가질 수 있다. 게이트 전극들(160)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
기판(10)의 셀 어레이 영역(CR) 상에 배치된 적층 구조체(ST)를 관통하는 수직 채널부(VC)가 배치될 수 있다. 평면적 관점에서, 복수 개의 수직 채널부들(VC)은 제 1 방향(X)으로 일렬 또는 지그재그 형태로 배열될 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
수직 채널부(VC)와 적층 구조체(ST) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 구체적으로, 전하 저장 구조체(DS)는 게이트 전극들(160)과 수직 채널부(VC) 사이에 배치되며, 수직 채널부(VC)의 측벽을 따라 수직 방향으로 연장될 수 있다. 전하 저장 구조체(DS)는 수직 채널부(VC)의 외 측벽을 감싸는 형상을 가질 수 있다.
도 4에 도시된 것과 같이, 전하 저장 구조체(DS)는 블로킹 절연막(BLL), 전하 저장막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 수직 채널부(VC)와 게이트 전극들(160) 사이에 배치될 수 있고, 터널 절연막(TL)은 블로킹 절연막(BLL)과 수직 채널부(VC) 사이에 배치될 수 있다. 전하 저장막(CTL)은 블로킹 절연막(BLL)과 터널 절연막(TL) 사이에 배치될 수 있다.
전하 저장 구조체(DS)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다. 상세하게, 블로킹 절연막(BLL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있고, 전하 저장막(CTL)은 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
수직 채널부(VC)에 의해 둘러싸인 내부 공간 내에 캐핑막(127)이 배치될 수 있다. 캐핑막(127)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
수직 채널부(VC) 및 캐핑막(127)의 상부에 패드(D)가 배치될 수 있다. 패드(D)는 수직 채널부(VC)와 전기적으로 연결될 수 있다. 패드(D)는 도전물질 또는 수직 채널부(VC)와 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
수직 채널부(VC)와 기판(10) 사이에 반도체 기둥(SP)이 배치될 수 있다. 반도체 기둥(SP)은 기판(10)의 상부면 상에 배치되며, 최하부 게이트 전극(160)을 관통할 수 있다. 수직 채널부(VC)는 반도체 기둥(SP)과 전기적으로 연결될 수 있다. 반도체 기둥(SP)은 기판(10)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥(SP)은 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
기판(10)의 콘택 영역(WR) 및 주변회로 영역(PR) 상에 제 1 층간 절연 패턴(132a)이 배치될 수 있다. 기판(10)의 콘택 영역(WR) 상에 배치된 제 1 층간 절연 패턴(132a)은 계단식 형태의 적층 구조체(ST)를 덮을 수 있고, 기판(10)의 주변회로 영역(PR) 상에 배치된 제 1 층간 절연 패턴(132a)은 주변 절연 패턴(30)의 상부면을 덮을 수 있다. 제 1 층간 절연 패턴(132a)의 상부면은 최상부 절연 패턴(111a)의 상부면 및 패드(D)의 상부면과 동일한 레벨에 위치할 수 있다. 제 1 층간 절연 패턴(132a)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 셀 어레이 영역(CR), 콘택 영역(WR) 및 주변회로 영역(PR) 상에 제 2 층간 절연막(136)이 배치될 수 있다. 구체적으로, 제 2 층간 절연막(136)은 최상부 절연 패턴(111a)의 상부면, 패드(D)의 상부면 및 제 1 층간 절연 패턴(132a)의 상부면을 덮을 수 있다. 제 2 층간 절연막(136)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 주변회로 영역(PR) 상에 주변 콘택들(146)이 배치될 수 있다. 주변 콘택들(146) 각각은 기판(10)의 주변회로 영역(PR) 상에 적층된 주변 절연 패턴(30), 제 1 층간 절연 패턴(132a) 및 제 2 층간 절연막(136)을 관통하여 주변 불순물 영역들(23) 중 적어도 하나 및/또는 주변 게이트 패턴(22)과 전기적으로 연결될 수 있다. 주변 콘택들(146)의 상부면은 제 2 층간 절연막(136)의 상부면과 동일한 레벨에 위치할 수 있으며, 패드(D)의 상부면 보다 높은 레벨에 위치할 수 있다.
주변 콘택들(146) 각각은 제 1 금속막(142) 및 제 2 금속막(144)을 포함할 수 있다. 제 1 금속막(142)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 제 1 금속막(142)의 바닥면은 주변 불순물 영역들(23) 및 주변 게이트 패턴(22)과 접촉할 수 있다. 제 1 금속막(142)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 또는 텅스텐(W)을 포함할 수 있다. 제 2 금속막(144)은 제 1 금속막(142)에 의해 둘러싸인 내부 공간 내에 배치될 수 있다. 제 2 금속막(144)은 적어도 하나 이상의 막들을 포함할 수 있다. 예를 들어, 제 2 금속막(144)은 금속(예를 들어, 텅스텐, 구리, 알루미늄 등) 및 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화탄탈늄) 중 적어도 어느 하나를 포함할 수 있다.
주변 불순물 영역들(23) 상에 실리사이드막(148)이 배치될 수 있다. 실리사이드막(148)은 주변 콘택들(146)의 제 1 금속막(142)과 기판(10) 사이에 배치될 수 있다. 실리사이드막(148)은 제 1 금속막(142)에 포함된 금속 이온과 동일한 금속 이온을 포함할 수 있다. 일 예로, 제 1 금속막(142)이 티타늄(Ti)일 경우, 실리사이드막(148)은 티타늄 실리사이드막(TiSix)일 수 있다. 도면에 도시하지 않았지만, 실리사이드막(148)은 제 1 금속막(142)과 주변 게이트 패턴(22) 사이에도 배치될 수 있다.
제 2 층간 절연막(136) 상에 상에 제 3 층간 절연막(150)이 배치될 수 있다. 제 3 층간 절연막(150)은 제 2 층간 절연막(136)의 상부면 및 주변 콘택들(146)의 상부면들을 덮을 수 있다. 제 3 층간 절연막(150)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
복수 개의 적층 구조체들(ST) 사이에 콘택 구조체(CS)가 배치될 수 있다. 콘택 구조체(CS)는 기판(10) 상에 배치되고 셀 불순물 영역(CSR)과 연결될 수 있다. 콘택 구조체(CS)는 셀 불순물 영역(CSR)을 따라 제 2 방향(Y)으로 연장될 수 있다. 콘택 구조체(CS)는 평면적으로 제 2 방향(Y)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다.
콘택 구조체(CS)는 기판(10)의 상부면에 대해 수직 방향으로 연장되어, 기판(10)의 셀 어레이 영역(CR) 상에 형성된 제 3 층간 절연막(150) 및 제 2 층간 절연막(136), 및 기판(10)의 콘택 영역(WR) 상에 형성된 제 1 층간 절연 패턴(132a)을 관통할 수 있다. 콘택 구조체(CS)의 상부면은 제 3 층간 절연막(150)의 상부면과 동일한 레벨에 위치할 수 있고, 주변 콘택들(146)의 상부면들 보다 높은 레벨에 위치할 수 있다.
콘택 구조체(CS)는 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 공통 소오스 콘택(173)은 기판(100)에 배치된 불순물 영역(CSR)과 연결될 수 있다. 공통 소오스 콘택(141)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(143)는 공통 소오스 콘택(141)과 적층 구조체(ST) 사이에 배치될 수 있다. 스페이서(143)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
제 3 층간 절연막(150) 상에 제 4 층간 절연막(175)이 배치될 수 있다. 제 4 층간 절연막(175)은 제 3 층간 절연막(150)의 상부면 및 콘택 구조체(CS)의 상부면을 덮을 수 있다. 제 4 층간 절연막(175)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 콘택 영역(WR) 상에 셀 콘택 플러그들(CGCP)이 배치될 수 있다. 셀 콘택 플러그들(CGCP)은 제 1 층간 절연 패턴(132a) 및 제 2 내지 제 4 층간 절연막들(136, 150, 175)을 관통하여 기판(10)의 콘택 영역(WR) 상에 배치된 게이트 전극들(160)의 단부들 각각에 배치될 수 있다. 셀 콘택 플러그(CGCP)는 게이트 전극(160)과 전기적으로 연결될 수 있다. 최상부 게이트 전극(160)의 단부에 배치되고, 최상부 게이트 전극(160)과 연결되는 셀 콘택 플러그(CGCP)는 최상부 절연 패턴(111a), 및 제 2 내지 제 4 층간 절연막들(136, 150, 175)을 관통할 수 있다. 셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(CGCP)의 상부면들은 제 4 층간 절연막(175)에 노출될 수 있다. 또한, 셀 콘택 플러그들(CGCP)의 상부면들은 콘택 구조체(CS)의 상부면 및 주변 콘택들(146)의 상부면들 보다 높은 레벨에 위치할 수 있다.
제 4 층간 절연막(175) 상에 제 5 층간 절연막(185)이 배치될 수 있다. 제 5 층간 절연막(185)은 셀 콘택 플러그들(CGCP)의 상부면들 및 제 4 층간 절연막(175)의 상부면을 덮을 수 있다.
기판(10)의 셀 어레이 영역(CR) 상에 비트라인 콘택 플러그(BPLG)가 배치될 수 있다. 비트라인 콘택 플러그(BPLG)는 기판(10)의 셀 어레이 영역(CR) 상에 형성된 제 2 내지 제 5 층간 절연막들(136, 150, 175, 185)을 관통하여 패드(D)와 연결될 수 있다.
기판(10)의 콘택 영역(WR) 상에 형성된 콘택들(CP)이 배치될 수 있다. 콘택들(CP)은 제 5 층간 절연막(185)을 관통하여 셀 콘택 플러그들(CGCP) 각각과 연결될 수 있다. 그리고, 기판(10)의 주변회로 영역(PR) 상에 주변 콘택 플러그들(UCP)이 배치될 수 있다. 주변 콘택 플러그들(UCP)은 제 3 내지 제 5 층간 절연막들(150, 175, 185)을 관통하여 주변 콘택들(146) 각각과 연결될 수 있다. 비트라인 콘택 플러그(BPLG), 콘택들(CP) 및 주변 콘택 플러그들(UCP)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
제 5 층간 절연막(185) 상에 비트라인 콘택 플러그(BPLG)와 연결되는 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 도 1에 도시된 것과 같이, 제 1 방향(X)으로 연장되어 적층 구조체들(ST)을 가로지를 수 있다. 비트 라인들(BL) 각각은 제 1 방향(X)으로 배열된 수직 채널부들(VC)과 연결될 수 있다.
기판(10)의 콘택 영역(WR)에 배치된 제 5 층간 절연막(185) 상에 콘택들(CP) 각각과 연결되는 연결 라인들(CL)이 배치될 수 있다. 도면에 도시하지 않았지만, 연결 라인들(CL) 각각은 제 1 방향(X)으로 인접하는 동일한 레벨에 배치된 게이트 전극들(160) 각각과 연결된 적어도 하나 이상의 콘택들(CP)과 연결될 수 있다.
기판(10)의 주변회로 영역(PR)에 배치된 제 5 층간 절연막(185) 상에 주변 콘택 플러그들(UCP)과 연결되는 주변회로 배선(PCL)이 배치될 수 있다. 도 1에 도시된 것과 같이, 주변회로 배선(PCL)은 주변 게이트 패턴(23)을 가로지르며, 셀 어레이 영역(CR) 에서 주변 회로 영역(PR)으로 연장될 수 있다. 일 실시예에 따르면, 주변회로 배선(PCL)은 셀 어레이 영역(CR)의 메모리 셀들과 주변회로 영역(PR)의 주변 회로들을 전기적으로 연결할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 본 발명의 실시예에 따른 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 셀 어레이 영역(CR)의 기판(10) 상에 수직 채널부(VC)가 배치될 수 있다. 수직 채널부(VC)는 적층 구조체들(ST)의 각각을 관통하여 기판(10)의 상부면과 연결될 수 있다. 수직 채널부(VC)는 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다.
수직 채널부(VC)와 게이트 전극들(160) 사이에 전하 저장 구조체(DS)가 배치될 수 있다. 전하 저장 구조체(DS)는 기판(10)의 상부면에 대하여 수직 방향으로 연장될 수 있다. 평면적으로, 전하 저장 구조체(DS)는 수직 채널부(VC)의 외벽을 감싸는 형상을 가질 수 있다. 전하 저장 구조체(DS)는 기판(10)의 상부면을 덮을 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 6을 참조하면, 본 예에 따른 반도체 메모리 소자는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막일 수 있고, 비트 라인들(BL)은 기판 상에 배치되는 도전성 패턴들(일 예로, 금속 라인)일 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 정보저장 요소를 포함할 수 있다.
비트 라인들(BL)의 각각에 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.
도 7은 도 6에 도시된 실시예에 따른 반도체 메모리 소자의 단면도이다. 도 3을 참조하여 설명된 반도체 메모리 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 7을 참조하면, 기판(10) 상에 복수 개의 적층 구조체들(ST) 및, 적층 구조체들(ST)을 관통하는 복수 개의 수직 채널부들(VC)을 포함할 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에 번갈아 적층된 전극들 및 절연 패턴들(111a)을 포함할 수 있다. 일 예에서, 적층 구조체들(ST)은 일방향으로 연장될 수 있으며, 적층 구조체들(ST) 사이에 분리 구조체(131)가 배치될 수 있다. 분리 구조체(131)는 절연 물질들(예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막)을 포함할 수 있다.
일 실시예에 따르면, 분리 구조체(131)의 상부면은 도 3에 도시된 주변 콘택들(146)의 상부면보다 높은 레벨에 위치할 수 있다.
일 예에서, 전극들은 스트링 선택 라인(SSL), 워드 라인들(WL), 및 접지 선택 라인(GSL)을 포함할 수 있다. 스트링 선택 라인(SSL)은 워드 라인들(WL)과 비트 라인들(BL) 사이에 배치된다. 접지 선택 라인(GSL)은 워드 라인들(WL)과 공통 소스 라인(CSL) 사이에 배치된다. 워드 라인들(WL)은 기판(10) 상에 수직적으로 적층된다. 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 워드 라인들(WL) 상에 배치될 수 있다. 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 수평적으로 서로 이격될 수 있다. 워드 라인들(WL)은 기판(10)과 스트링 선택 라인(SSL) 사이에 배치되는 상부 워드 라인들(WL1), 및 기판(10)과 접지 선택 라인(GSL) 사이에 배치되는 하부 워드 라인들(WL2)을 포함할 수 있다. 상부 워드 라인들(WL1)과 하부 워드 라인들(WL2)은 수평적으로 서로 이격될 수 있다.
적층 구조체들(ST)와 비트 라인들(BL) 사이에 층간 절연막(225)이 배치될 수 있다. 층간 절연막(225)은 도 3에 도시된 제 4 내지 제 5 층간 절연막들(175, 185)을 포함할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하는 수직 채널부들 (VC1, VC2) 및 적층 구조체들(ST) 아래에서 수직 채널부들(VC1, VC2)을 연결하는 수평 부분(HP)을 포함할 수 있다. 수직 채널부들(VC1, VC2)은 적층 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 부분(HP)은 기판(10) 상부의 수평 리세스부 내에 제공될 수 있다. 수직 채널부들(VC2) 중의 하나는 공통 소스 라인(CSL)에 연결되고, 수직 채널부들(VC1) 중의 다른 하나는 비트 라인들(BL) 중의 어느 하나에 연결될 수 있다. 수평 부분(HP)은 기판(10)과 적층 구조체들(ST) 사이에 제공되어 수직 채널부들(VC1, VC2)을 연결할 수 있다.
보다 구체적으로, 활성 패턴들(AP) 각각에 있어서, 수직 채널부들(VC1, VC2)은 상부 워드 라인들(WL1)과 스트링 선택 라인(SSL)을 관통하는 제 1 수직 채널부(VS1), 및 하부 워드 라인들(WL2)과 접지 선택 라인(GSL)을 관통하는 제 2 수직 채널부(VS2)를 포함할 수 있다. 제 1 수직 채널부(VC1)는 비트 라인들(BL) 중 어느 하나에 연결되고, 제 2 수직 채널부(VS2)는 공통 소스 라인(CSL)에 연결될 수 있다. 수평 부분(HP)은 상부 워드 라인들(WL1)의 아래에서 하부 워드 라인들(WL2)의 아래로 연장되어 제 1 수직 채널부(VS1) 및 제 2 수직 채널부(VS2)를 연결할 수 있다.
활성 패턴들(AP) 각각은 적층 구조체들(ST)을 관통하여 기판(10)에 전기적으로 연결되는 반도체 패턴을 포함할 수 있다. 수직 채널부들(VC1, VC2)에서 반도체 패턴은 적층 구조체들(ST)에 형성된 수직 홀들의 내벽을 덮을 수 있다. 수평 부분(HP)에서 반도체 패턴은 기판(10)에 형성된 수평 리세스부의 내벽을 덮을 수 있다. 반도체 패턴은 반도체 물질을 포함할 수 있다.
도 8 내지 도 21은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향 및 Ⅱ-Ⅱ'선 방향으로 자른 단면도들이다.
도 8을 참조하면, 기판(10)을 준비한다. 기판(10)은 셀 어레이 영역(CR), 주변회로 영역(PR) 및 셀 어레이 영역(CR) 둘레의 콘택 영역(WR)을 포함할 수 있다. 기판(10)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 기판(10)은 소자 분리막에 의해 활성영역이 정의될 수 있다. 주변회로 영역(PR)의 기판(10) 상에는 메모리 셀들을 기입 및 판독하기 위한 주변 회로들이 형성될 수 있다.
예를 들어, 주변 회로들은 워드라인 드라이버, 센스 엠프, 로우 및 칼럼 디코더들, 및 제어 회로들일 수 있다. 일 실시예에 따르면, 도면에 도시된 것과 같이, 주변회로 영역(PR)의 기판(10) 상에 주변 회로들을 구성하는 주변 회로 트랜지스터가 형성될 수 있다.
일 실시예에서, 주변 회로 트랜지스터는 다음과 같이 형성될 수 있다. 기판(10) 전면에 주변 게이트 절연막(미도시) 및 주변 게이트막(미도시)을 차례로 적층할 수 있다. 주변 게이트 절연막은 주변 회로 트랜지스터의 게이트 절연막으로 이용될 수 있으며, 열산화 공정에 의해 형성되는 실리콘 산화막일 수 있다. 적층된 주변 게이트 절연막 및 주변 게이트막을 차례로 패터닝하여, 기판(10) 상에 차례로 적층된 주변 게이트 절연 패턴(21) 및 주변 게이트 패턴(22)이 형성될 수 있다.
주변 게이트 패턴(22)은 주변 회로들을 구성하는 주변 회로 트랜지스터의 게이트 전극으로 사용될 수 있다. 주변 게이트 패턴(22)은 불순물이 도핑된 폴리실리콘 또는 금속 물질로 형성될 수 있다. 이어서, 주변 게이트 패턴(22) 양측의 기판(10)의 활성영역 내에 주변 회로 트랜지스터의 소오스 및 드레인 영역들로 사용되는 주변 불순물 영역들(23)이 형성될 수 있다.
이어서, 주변 회로 트랜지스터들이 형성된 기판(10) 상에 주변 절연 패턴(30)이 형성될 수 있다. 주변 절연 패턴(30)은 주변회로 영역(PR) 상에 형성된 주변 회로 트랜지스터를 덮을 수 있다. 상세하게, 주변 절연 패턴(30)은 주변회로 영역(PR)에 주변 회로 트랜지스터를 형성한 후에 기판(10) 전면에 절연막을 증착하고, 셀 어레이 영역(CR) 및 콘택 영역(WR)에 형성된 절연막을 제거하여 형성될 수 있다. 주변 절연 패턴(30)은 예를 들어, 실리콘 산화막으로 형성될 수 있다.
주변 절연 패턴(30) 상에 주변 식각 정지막(32)이 형성될 수도 있다. 주변 식각 정지막(32)은 주변 절연 패턴(30)에 대해 식각 선택성을 갖는 물질(예를 들면, 실리콘 질화막)로 형성될 수 있다.
주변 절연 패턴(30)이 형성된 기판(10)의 셀 어레이 영역(CR), 콘택 영역(WR) 및 주변회로 영역(PR) 상에 몰딩 구조체(MS)가 형성될 수 있다. 몰딩 구조체(MS)는 희생막들(SC) 및 절연막들(111)을 포함할 수 있다. 희생막들(SC) 및 절연막들(111)은 기판(10) 상에 교대로 그리고 반복적으로 적층될 수 있다. 희생막들(SC)은 절연막들(111)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(SC)은 실리콘 질화막을 포함할 수 있고, 절연막들(111)은 실리콘 산화막을 포함할 수 있다.
도 9를 참조하면, 기판(10)의 셀 어레이 영역(CR) 상에 몰딩 구조체(MS)를 패터닝하여 채널홀들(120)이 형성될 수 있다. 상세하게, 몰딩 구조체(MS) 상에 기판(10)의 콘택 영역(WR) 및 주변회로 영역(PR)의 전면을 덮으며, 셀 어레이 영역(CR)의 일부를 노출시키는 개구부들을 포함하는 마스크 패턴(미도시)을 형성하고, 마스크 패턴에 노출된 절연막들(111) 및 희생막들(SC)을 차례로 식각하여 형성될 수 있다. 채널홀들(120)을 형성하기 위한 패터닝 공정은 기판(10)의 상부면이 노출될 때까지 진행될 수 있다. 채널홀들(120)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 같은 폭을 가질 수 있다. 이와 달리, 채널홀들(120)은 이방성 식각에 의하여 기판(10)으로부터의 높이에 따라 다른 폭을 가질 수 있다. 즉, 채널홀들(120)은 기판(10)에 대해 경사진 측벽을 가질 수 있다. 이방성 식각 공정 시, 과식각(over-etch)에 의해 기판(10)의 상부면이 리세스될 수 있다. 채널홀들(120)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
도 10을 참조하면, 채널홀들(120)에 노출된 기판(10) 상에 반도체 기둥(SP)을 형성할 수 있다. 상세하게, 반도체 기둥(SP)은 채널홀들(120)에 노출된 기판(10)을 씨드로 사용하여, 선택적 에피텍시얼 성장(selective epitaxial growing)을 진행하여 수 있다. 반도체 기둥(SP)은 예를 들어, 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
반도체 기둥(SP)이 형성된 채널홀들(120) 내에 전하 저장 구조체(DS)가 형성될 수 있다. 전하 저장 구조체(DS)는 채널홀들(120)의 측벽 및 반도체 기둥(SP)의 상부면의 일부를 컨포말하게 덮을 수 있다. 전하 저장 구조체(DS)는 예를 들어, 화학 기상 증착법(CVD) 및 원자 층 증착법(ALD)을 사용하여 형성될 수 있다. 구체적으로, 도 3을 참조하면, 전하 저장 구조체(DS)는 채널홀들(120)의 측벽 및 반도체 기둥(SP)의 상부면 상에 차례로 형성된 블로킹 절연막(BLL), 전하 절연막(CTL) 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막으로 형성될 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화질화막 또는 고 유전막(예를 들어, Al2O3, HfO2)으로 형성될 수 있다.
전하 저장 구조체(DS)가 형성된 채널홀들(120) 내에 수직 채널부(VC)가 형성될 수 있다. 수직 채널부(VC)는 전하 저장 구조체(DS)의 표면 및 전하 저장 구조체(DS)에 의해 노출된 반도체 기둥(SP)의 상부면을 컨포말하게 덮을 수 있다. 수직 채널부(VC)는 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널부(VC)는 다결정 실리콘막, 유기 반도체막, 탄소 나노 구조체 중 적어도 하나를 포함할 수 있다.
수직 채널부(VC)가 형성된 채널홀들(120) 내에 캐핑막(127)이 형성될 수 있다. 캐핑막(127)은 채널홀들(120)을 완전히 채울 수 있다. 캐핑막(127)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 캐핑막(127)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다.
전하 저장 구조체(DS), 수직 채널부(VC), 및 캐핑막(127)의 상부에 패드(D)가 형성될 수 있다. 패드(D)는 전하 저장 구조체(DS), 수직 채널부(VC) 및 캐핑막(127)의 상부 영역들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널부(VC)의 상부 영역에 수직 채널부(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
도 11을 참조하면, 기판(10)의 셀 어레이 영역(CR) 상에 형성된 몰딩 구조체(MS) 상에 마스크 패턴(130)이 형성될 수 있다. 그리고, 마스크 패턴(130)에 노출된 기판(10)의 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 몰딩 구조체(MS)를 식각할 수 있다. 이에 따라, 기판(10)의 주변회로 영역(PR) 상에 형성된 희생막들(SC) 및 절연막들(111)이 제거되어, 주변 절연 패턴(30)의 상부면이 노출될 수 있고, 기판(10)의 콘택 영역(WR) 상에 형성된 몰딩 구조체(MS)는 계단식 구조로 형성될 수 있다.
기판(10)의 콘택 영역(WR) 상에 형성된 몰딩 구조체(MS)를 계단식 구조로 형성하기 위해서는 마스크 패턴(130)의 수평적인 면적을 감소시키는 공정과 마스크 패턴(130)의 수평적인 면적이 감소됨에 따라 절연막들(111) 및 희생막들(SC)의 식각 양을 줄이는 공정이 반복될 수 있다.
상세하게, 처음에 형성된 마스크 패턴(130)은 기판(10)의 셀 어레이 영역(CR) 및 콘택 영역(WR) 상에 형성된 몰딩 구조체(MS)를 덮고, 주변회로 영역(PR) 상에 형성된 몰딩 구조체(MS)를 노출할 수 있다. 처음에 형성된 마스크 패턴(130)을 식각 마스크로 사용하여 기판(10)의 주변회로 영역(PR) 상에 형성된 절연막들(111) 및 희생막들(SC)을 제거하는 제 1 식각 공정이 수행될 수 있다. 이에 따라, 기판(10)의 주변회로 영역(PR) 상에 형성된 주변 절연 패턴(30)의 상부면이 노출될 수 있다.
이어서, 마스크 패턴(130)의 수평적 면적을 감소시키고, 면적이 감소된 마스크 패턴(130)에 노출된 콘택 영역(WR) 상에 형성된 절연막들(111) 및 희생막들(SC)을 식각하는 제 2 식각 공정이 수행될 수 있다. 이때, 제 2 식각 공정에서는 제 1 식각 공정 때 보다 절연막들(111) 및 희생막들(SC)을 적게 식각할 수 있다. 예를 들어, 제 2 식각 공정에서는 최하부 희생막(SC) 및 최하부 절연막(111)을 남겨두고 최하부 절연막(111) 상에 적층된 절연막들(111) 및 희생막들(SC)을 식각하여, 최하부 절연막(111)의 상부면을 노출시킬 수 있다.
전술한 것과 같이, 마스크 패턴(130)의 수평적 면적을 감소시키는 공정과 절연막들(111) 및 희생막들(CS)의 식각 양을 감소시키는 공정을 반복적으로 진행하게 되면, 최종적으로 마스크 패턴(130)은 기판(10)의 셀 어레이 영역(CR) 상에 형성된 몰딩 구조체(MS) 상에 잔류하게 되고, 기판(10)의 콘택 영역(WR) 상에 형성된 몰딩 구조체(MS)는 계단식 구조로 형성될 수 있다. 예를 들어, 희생막들(SC) 및 절연막들(111)은 기판(10)으로부터 멀어질수록 수평적인 면적이 감소할 수 있다.
몰딩 구조체(MS)를 계단형 구조로 형성한 후, 마스크 패턴(130)은 제거될 수 있다. 한편, 셀 어레이 영역(CR) 및 콘택 영역(WR)의 기판(10) 상에 형성된 몰딩 구조체(MS)와 주변회로 영역(PR) 상에 형성된 구조물들 간의 단차가 존재할 수 있다. 예를 들어, 기판(10)의 셀 어레이 영역(CR) 상에 형성된 최상부 절연막(111)의 상부면은 기판(10)의 주변회로 영역(PR) 상에 형성된 주변 절연 패턴(30)의 상부면 보다 높은 레벨에 위치할 수 있다.
도 12를 참조하면, 기판(10)의 전면 상에 제 1 층간 절연막(132)이 형성될 수 있다. 제 1 층간 절연막(132)은 셀 어레이 영역(CR) 및 콘택 영역(WR) 상에 배치된 몰딩 구조체(MS)와 주변회로 영역(PR) 상에 배치된 주변 절연 패턴(30) 상에 형성될 수 있다. 기판(10)의 셀 어레이 영역(CR), 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 구조체들 간의 단차로 인하여, 제 1 층간 절연막(132)의 상부면은 단차를 가질 수 있다. 예를 들어, 셀 어레이 영역(CR) 상에 형성된 제 1 층간 절연막(132)의 상부면은 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 제 1 층간 절연막(132)의 상부면 보다 높은 레벨에 위치할 수 있고, 주변회로 영역(PR) 상에 형성된 제 1 층간 절연막(132)의 상부면은 가장 낮은 레벨에 위치할 수 있다. 그리고, 콘택 영역(WR) 상에 형성된 제 1 층간 절연막(132)의 상부면은 기판(10)의 셀 어레이 영역(CR)에서 주변회로 영역(PR)으로 점차적으로 낮아지는 경사면을 가질 수 있다.
제 1 층간 절연막(132)은 예를 들어, PVD(Physical Vapor Deposition) 방법, CVD(Chemical Vapor Deposition)방법, SACVD(Sub-Atmospheric Chemical Vapor Deposition)방법, LPCVD(Low Pressure Chemical Vapor Deposition)방법, PECVD(Plasma Enhanced Chemical Vapor Deposition)방법 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition)방법을 사용하여 형성될 수 있다.
제 1 층간 절연막(132)은 희생막들(SC)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 제 1 층간 절연막(132)은 예를 들어, 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 제 1 층간 절연막(132)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질을 포함할 수도 있다.
제 1 층간 절연막(132) 상에 연마 정지막(134)이 형성될 수 있다. 연마 정지막(134)은 제 1 층간 절연막(132)의 화학적 기계적 연마 공정 시, 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 제 1 층간 절연막(132)에 디싱(dishing) 현상이 발생하는 것을 방지하기 위한 희생막일 수 있다.
연마 정지막(134)은 제 1 층간 절연막(132)의 제거율보다 낮은 제거율을 갖는 물질로 형성될 수 있다. 연마 정지막(134)은 예를 들어, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), 실리콘 카바이드(SiC), 실리콘 옥시카바이드(SiOC), 도전막, SiLK, 블랙 다이아몬드, CORAL, BN, ARC(anti-reflective coating)막으로 이루어진 그룹으로부터 선택된 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
도 13을 참조하면, 기판(10)의 셀 어레이 영역(CR) 상에 형성된 제 1 층간 절연막(132)을 제거하여, 기판(10)의 셀 어레이 영역(CR), 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 제 1 층간 절연막(132)의 상부면의 단차를 감소시킬 수 있다. 상세하게, 연마 정지막(134) 상에 셀 어레이 영역(CR)을 노출시키는 포토레지스트 패턴(미도시)를 형성하고, 포토레지스트 패턴을 식각 마스크로 이용하여 연마 정지막(134) 및 제 1 층간 절연막(132)을 식각할 수 있다. 이에 따라, 콘택 영역(WR) 상에 배치된 제 1 층간 절연막(132)의 상부가 셀 어레이 영역(CR) 및 주변 회로 영역(PR) 상에 배치된 제 1 층간 절연막(132)의 상부보다 돌출되게 잔류될 수 있다.
도 14를 참조하면, 제 1 층간 절연막(132)에 평탄화 공정을 진행하여, 제 1 층간 절연 패턴(132a)이 형성될 수 있다. 평탄화 공정은 최상부 절연막(111)의 상부면이 노출될 때까지 수행될 수 있다. 그 결과, 제 1 층간 절연 패턴(132a)은 기판(10)의 콘택 영역(WR) 및 주변 회로 영역(PR) 상에 형성될 수 있다.
평탄화 공정 동안에, 콘택 영역(WR) 상에 형성된 연마 정지막(134)이 제거될 수 있고, 주변 회로 영역(PR) 상에 형성된 연마 정지막(134)은 잔류할 수 있다. 평탄화 공정 후에, 주변회로 영역(PR) 상에 잔류하는 연마 정지막(134)은 선택적으로 제거되어, 기판(10)의 주변회로 영역(PR) 상에 형성된 제 1 층간 절연 패턴(132a)의 상부면이 노출될 수 있다.
도 15를 참조하면, 기판(10)의 셀 어레이 영역(CR) 상에 형성된 몰딩 구조체(MS)의 상부면 및 기판(10)의 콘택 영역(WR) 및 주변회로 영역(PR) 상에 형성된 제 1 층간 절연 패턴(132a)의 상부면 상에 제 2 층간 절연막(136)이 형성될 수 있다. 제 2 층간 절연막(136)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 주변회로 영역(PR) 상에 형성된 제 2 층간 절연막(136), 제 1 층간 절연 패턴(132a) 및 주변 절연 패턴(30)을 패터닝하여 주변 콘택홀들(140)을 형성할 수 있다. 패터닝 공정은 이방성 식각 공정을 사용할 수 있으며, 주변 불순물 영역들(23) 및 주변 게이트 패턴(22)의 상부면이 노출될 때까지 수행될 수 있다.
주변 콘택홀들(140)의 표면을 균일하게 덮는 제 1 금속막(142)이 형성될 수 있다. 구체적으로, 주변 불순물 영역들(23)을 노출시키는 주변 콘택홀들(140) 내에 형성된 제 1 금속막(142)은 주변 콘택홀들(140)의 측벽 및 주변 불순물 영역들(23)의 상부면들을 덮을 수 있다. 또한 주변 게이트 패턴(22)의 상부면을 노출시키는 주변 콘택홀(140) 내에 형성된 제 1 금속막(142)은 주변 콘택홀들(140)의 측벽 및 주변 게이트 패턴(22)의 상부면을 덮을 수 있다. 제 1 금속막(142)은 예를 들어, 코발트(Co), 티타늄(Ti), 니켈(Ni), 또는 텅스텐(W)을 포함할 수 있다.
제 1 금속막(142)이 형성된 기판(10)에 열처리 공정을 수행하여 주변 불순물 영역들(23) 내에 실리사이드막(148)이 형성될 수 있다. 열처리 공정은 실리사이드막(148)을 형성하면서 불순물 영역들(23)내에 잔류하는 결함들을 치유할 수 있다. 열처리 공정은 예를 들어, 급속 열처리 공정(RTP: Rapid Thermal Process)일 수 있으며, 약 700°C 이상에서 수행될 수 있다. 실리사이드막(148)은 열처리 공정을 통해 제 1 금속막(142)에 포함된 금속 이온이 기판(10)으로 확산되면서, 기판(10)에 포함된 실리콘(Si) 이온과 결합하여 형성될 수 있다. 일 예로, 제 1 금속막(142)이 티타늄(Ti)을 포함할 경우, 실리사이드막(148)은 티타늄 실리사이드막(TiSix)으로 형성될 수 있다. 실리사이드막(148)이 형성된 주변 불순물 영역들(23)의 표면들은 안정된 접촉면을 이루게 되고, 실리사이드막(148)은 실리사이드막(148) 상에 형성된 도전막과 실리사이드막(148) 아래의 불순물 영역(23) 사이에 계면 저항을 낮추기 위한 오믹 콘택(ohmic contact)층의 기능을 할 수 있다.
열처리 공정 후에, 주변 콘택홀들(140) 내에 제 2 금속막(144)이 형성될 수 있다. 주변 콘택홀들(140)은 제 2 금속막(144)으로 완전히 채워질 수 있다. 제 2 금속막(144)은 적어도 하나 이상의 막들을 포함할 수 있다. 예를 들어, 제 2 금속막(144)은 금속(예를 들어, 텅스텐, 구리, 알루미늄 등) 및 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄) 중 적어도 어느 하나를 포함할 수 있다. 일 실시예에서, 제 1 금속막(142) 및 제 2 금속막(144)은 주변 콘택(146)으로 구성할 수 있다.
도 16을 참조하면, 제 2 층간 절연막(136) 상에 제 3 층간 절연막(150)을 형성할 수 있다. 제 3 층간 절연막(150)은 복수 개의 주변 콘택들(146)의 상부면들 및 제 2 층간 절연막(136)의 상부면을 덮을 수 있다. 제 3 층간 절연막(150)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 3 층간 절연막(150)을 식각 마스크로 사용하여, 몰딩 구조체(MS)를 패터닝하여 공통 소오스 트렌치들(T)이 형성될 수 있다. 공통 소오스 트렌치들(T)은 몰딩 구조체(MS)에 이방성 식각 공정을 수행하여, 기판(10)의 상부면이 노출될 때까지 수행될 수 있다. 평면적 관점에서, 공통 소오스 트렌치들(T)은 제 2 방향(Y)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다.
공통 소오스 트렌치들(T)에 의해 몰딩 구조체(MS)이 패터닝됨으로써, 제 1 방향(X)으로 이격되어 배치된 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST) 각각은 기판(10) 상에 교대로 적층된 절연 패턴들(111a) 및 희생 패턴들(SCa)을 포함할 수 있다. 공통 소오스 트렌치들(T)에 의해 절연 패턴들(111a) 및 희생 패턴들(SCa)의 측벽들이 노출될 수 있다.
도 17을 참조하면, 공통 소오스 트렌치들(T)에 의해 노출된 희생 패턴들(SCa)을 선택적으로 제거하여 리세스 영역들(RR)을 형성할 수 있다. 희생 패턴들(SCa)을 제거하는 동안에, 희생 패턴들(SCa)에 대하여 식각 선택성을 갖는 물질을 포함하는 절연 패턴들(111a)은 제거되지 않을 수 있다. 식각 공정은 습식 식각 및/또는 등방성 건식 식각일 수 있다. 식각 공정은 희생 패턴들(SCa)이 실리콘 질화막이고 절연 패턴들(111a)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
리세스 영역들(RR)은 수직적으로 적층된 절연 패턴들(111a) 사이에 형성될 수 있다. 리세스 영역들(RR)은 공통 소오스 트렌치들(T)로부터 절연 패턴들(111a) 사이로 수평적으로 연장된 갭 영역들일 수 있다. 리세스 영역들(RR)을 통해 절연 패턴들(111a)의 상부면들, 하부면들, 전하 저장 구조체(DS)의 외 측벽의 일부분 및 반도체 기둥(SP)의 측벽 일부분이 노출될 수 있다.
도 18을 참조하면, 리세스 영역들(RR)의 내면들을 덮는 수평 절연막(158)이 형성될 수 있다. 구체적으로, 수평 절연막(158)은 리세스 영역들(RR)에 노출된 절연 패턴들(111a)의 상부면들, 하부면들, 공통 소오스 트렌치들(T)에 노출된 절연 패턴들(111a)의 측벽들, 리세스 영역들(RR)에 노출된 전하 저장 구조체(DS)의 외 측벽들의 일부분 및 반도체 기둥(SP)의 측벽 일부분을 컨포말하게 덮을 수 있다. 수평 절연막(158)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(158)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(158)은 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2), 지르코늄옥사이드(ZrO2), 하프늄알루미늄옥사이드(HfAlO), 하프늄실리콘옥사이드(HfSiO))을 포함할 수 있다.
리세스 영역들(RR)에 도전 물질을 채워 게이트 전극들(160)을 형성할 수 있다. 게이트 전극들(160)을 형성하는 단계는 리세스 영역들(RR)을 채우는 도전막을 형성하고, 공통 소오스 트렌치들(T) 내에 형성된 도전막을 제거하여 리세스 영역들(RR) 내에 국부적으로 도전막을 남기는 단계를 포함할 수 있다. 공통 소오스 트렌치들(133) 내에서 형성된 도전막은 이방성 식각 공정으로 제거될 수 있다. 게이트 전극들(160)은 도전물질을 포함할 수 있다. 예를 들어, 게이트 전극들(160)은 도핑된 실리콘, 금속(예를 들어, 텅스텐, 구리, 알루미늄 등), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(예를 들어, 티타늄, 탄탈늄 등) 중 적어도 어느 하나를 포함할 수 있다.
종래의 반도체 메모리 소자는 주변 불순물 영역(23) 내의 기판(10)과 주변 콘택(146) 사이에 실리사이드막(148)을 형성하기 위해 700도 이상의 열처리 온도가 요구되며, 주변 콘택(146)은 게이트 전극들(160)이 형성된 후에 형성된다. 게이트 전극들(160)을 형성하기 위해 WF6 가스를 사용하게 되는데, 게이트 전극들(160) 내에 남아있는 WF6 가스의 불소(F) 이온은 실리사이드막(148)을 형성하기 위한 열처리 공정 동안에 게이트 전극들(160) 및 수평 절연막(158)을 지나 블로킹 절연막(BLL)으로 확산되어 블로킹 절연막(BLL)의 손상을 유발시킨다.
일 실시예에 따르면, 700도 이상의 고온의 열처리가 요구되는 주변 콘택(146)을 형성하는 공정을 게이트 전극들(160)을 형성하기 전에 진행하고, 게이트 전극들(160) 이후의 후속 열처리 공정들은 700도 이하에서 진행할 수 있다. 이에 따라, 게이트 전극들(160) 내에 남아있는 WF6 가스의 불소(F) 이온이 블로킹 절연막(BLL)으로 확산되지 않아, 블로킹 절연막(BLL)이 손상되는 것을 방지할 수 있다.
도 19를 참조하면, 트렌치들(T)에 노출된 기판(10) 내에 셀 불순물 영역(CSR)이 형성될 수 있다. 셀 불순물 영역(CSR)은 기판(10)에 이온 주입 공정을 수행하여 형성될 수 있다. 셀 불순물 영역(CSR)은 기판(10)과 다른 도전형을 가질 수 있다.
공통 소오스 트렌치들(T) 내에 콘택 구조체(CS)가 형성될 수 있다. 콘택 구조체(CS)는 스페이서(171) 및 공통 소오스 콘택(173)을 포함할 수 있다. 스페이서(171)는 공통 소오스 트렌치들(T)의 측벽을 덮을 수 있다. 스페이서(171)를 형성하는 것은 공통 소오스 트렌치들(T)의 측벽들 및 바닥면을 덮는 절연막(미도시)를 형성하고, 공통 소오스 트렌치들(T)의 바닥면을 덮는 절연막(미도시)의 일부를 식각하는 것을 포함할 수 있다. 스페이서(171)는 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
공통 소오스 콘택(173)은 스페이서(171)가 형성된 공통 소오스 트렌치들(T)의 나머지 부분을 채워 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자 층 증착(ALD)을 수행하여 형성될 수 있다. 공통 소오스 콘택(173)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
제 3 층간 절연막(150) 상에 제 4 층간 절연막(175)이 형성될 수 있다. 제 4 층간 절연막(175)은 콘택 구조체(CS)의 상부면 및 제 3 층간 절연막(150)의 상부면을 덮을 수 있다. 제 4 층간 절연막(175)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
제 4 층간 절연막(175)을 식각 마스크로 사용하여, 기판(10)의 콘택 영역(WR) 상에 형성된 제 3 층간 절연막(150), 제 2 층간 절연막(136), 제 1 층간 절연 패턴(132a), 절연 패턴들(111a) 및 수평 절연막(158)을 차례로 패터닝하여 셀 콘택홀들(180)을 형성할 수 있다. 셀 콘택홀들(180) 각각은 게이트 전극들(160) 각각의 단부를 노출시킬 수 있다.
게이트 전극들(160)은 기판(10)의 상부면으로부터 수직 방향으로 적층되어 있기 때문에, 게이트 전극들(160)의 단부들은 서로 다른 레벨에 배치되어 있다. 이에 따라, 셀 콘택홀들(180)이 형성되는데 걸리는 시간은 게이트 전극들(160)의 단부들의 레벨에 따라 각각 다를 수 있다. 예를 들어, 최상부 게이트 전극(160)의 단부를 노출시키는 셀 콘택홀(180)은 다른 셀 콘택홀들(180) 보다 빨리 형성될 수 있고, 최하부 게이트 전극(160)의 단부를 노출시키는 셀 콘택홀(180)은 마지막으로 형성될 수 있다.
한편, 게이트 전극들(160)은 셀 콘택홀들(180)을 형성하기 위해 식각되는 식각 대상막들과 식각 선택성을 갖는 물질을 포함하므로, 식각 공정 시, 식각 정지막의 기능을 가질 수 있다.
도 20을을 참조하면, 셀 콘택홀들(180) 내에 셀 콘택 플러그들(CGCP)이 형성될 수 있다. 셀 콘택 플러그들(CGCP)은 셀 콘택홀들(180) 내에 도전물질을 채우도록 제 4 층간 절연막(175) 상에 도전막(미도시)을 형성하고, 도전막을 제 4 층간 절연막(175)의 상부면이 노출될 때까지 식각하여, 셀 콘택홀들(180) 내에 국부적으로 셀 콘택 플러그들(CGCP)을 형성할 수 있다. 금속막을 식각하는 식각 공정은 예를 들어, 에치백 공정 또는 화학적 기계적 연마 공정일 수 있다. 셀 콘택 플러그들(CGCP)은 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
도 21을 참조하면, 제 4 층간 절연막(175) 상에 제 5 층간 절연막(185)이 형성될 수 있다. 제 5 층간 절연막(185)은 제 4 층간 절연막(175)의 상부면 및 셀 콘택 플러그들(CGCP)의 상부면들을 덮을 수 있다. 제 5 층간 절연막(185)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
기판(10)의 셀 어레이 영역(CR) 상에 형성된 제 2 내지 제 5 층간 절연막들(136, 150, 175, 185)을 관통하여 패드(D)와 연결되는 비트라인 콘택 플러그(BPLG)가 형성될 수 있고, 기판(10)의 콘택 영역(WR) 상에 형성된 제 5 층간 절연막(185)을 관통하여 콘택 플러그들(CGCP) 각각과 연결되는 콘택들(CP)이 형성될 수 있다. 또한, 기판(10)의 주변회로 영역(PR) 상에 형성된 제 3 내지 제 5 층간 절연막들(150, 175, 185)을 관통하여 주변 콘택(146)과 연결되는 주변 콘택 플러그(UCP)가 형성될 수 있다. 비트라인 콘택 플러그(BPLG), 콘택들(CP) 및 주변 콘택 플러그(UCP)는 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
다시 도 3을 참조하면, 제 5 층간 절연막(185) 상에 비트 라인들(BL), 연결 라인들(CL) 및 주변회로 배선(PCL)이 형성될 수 있다. 비트 라인들(BL), 연결 라인들(CL) 및 주변회로 배선(PCL)은 제 5 층간 절연막(185) 상에 도전막을 증착하고, 이를 패터닝하여 형성될 수 있다.
구체적으로, 비트 라인들(BL)은 도 2에 도시된 것과 같이, 적층 구조체들(ST)을 가로지르며 제 2 방향(Y)으로 연장될 수 있으며, 비트라인 콘택 플러그(BPLG)와 전기적으로 연결될 수 있다. 도면에 도시하지 않았지만, 연결 라인들(CL) 각각은 제 1 방향(X)으로 배열된 적어도 하나의 콘택들(CP)과 전기적으로 연결될 수 있다. 도 1에 도시된 것과 같이, 주변회로 배선(PCL)은 주변 게이트 패턴(23)을 가로지르는 제 1 방향(X)으로 연장될 수 있으며, 셀 어레이 영역(CR) 에서 주변 회로 영역(PR)으로 연장될 수 있다. 일 실시예에 따르면, 주변회로 배선(PCL)은 셀 어레이 영역(CR)의 메모리 셀들과 주변회로 영역(PR)의 주변 회로들을 전기적으로 연결할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
146: 주변 콘택들
160: 게이트 전극들
VC: 수직 채널부들
DS: 전하 저장 구조체
BPLG: 비트라인 콘택 플러그
UCP: 주변 콘택 플러그

Claims (10)

  1. 셀 어레이 영역과 주변회로 영역을 포함하는 기판;
    상기 셀 어레이 영역의 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 상기 기판의 상부면에 대해 수직으로 관통하는 수직 채널부들;
    상기 수직 채널부들과 이격되어 상기 적층 구조체를 관통하는 콘택 구조체;
    상기 주변회로 영역의 상기 기판 상에 배치된 절연 구조체; 및
    상기 절연 구조체를 관통하여, 상기 주변회로 영역의 상기 기판 내에 배치된 불순물 영역과 연결되는 제 1 콘택을 포함하되,
    상기 제 1 콘택의 상부면은 상기 콘택 구조체의 상부면 보다 낮은 레벨에 위치하고,
    상기 제1 콘택의 상부면은 상기 적층 구조체 상의 제1 절연층의 상부면과 공면을 이루고,
    상기 콘택 구조체의 상부면은 상기 제1 절연층 상의 제2 절연층의 상부면과 공면을 이루고,
    상기 불순물 영역 내에, 상기 제1 콘택과 상기 기판 사이에 배치된 실리사이드막을 더 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 수직 채널부들 각각의 상부에 배치된 도전 패드를 더 포함하되,
    상기 도전 패드의 상부면은 상기 제 1 콘택의 상부면 보다 낮은 레벨에 위치하는 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 적층 구조체 및 상기 절연 구조체 상에 배치된 분리 절연막을 더 포함하되,
    상기 분리 절연막은 상기 콘택 구조체의 상기 상부면을 노출시키고, 상기 제 1 콘택의 상기 상부면을 덮는 반도체 메모리 소자.
  4. 제 1 항에 있어서
    상기 기판은 상기 셀 어레이 영역 둘레의 콘택 영역을 더 포함하되,
    상기 게이트 전극들은 상기 콘택 영역 상으로 연장되고,
    상기 반도체 메모리 소자는 상기 콘택 영역 상에 배치되며, 상기 게이트 전극들의 단부들 각각에 연결되는 제 2 콘택을 더 포함하되,
    상기 제 2 콘택의 상부면은 상기 제 1 콘택의 상기 상부면과 다른 레벨에 위치하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 제 2 콘택의 상기 상부면은 상기 제 1 콘택의 상기 상부면 보다 높은 레벨에 위치하는 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 제 2 콘택의 상기 상부면은 상기 콘택 구조체의 상기 상부면 보다 높은 레벨에 위치하는 반도체 메모리 소자.
  7. 제 4 항에 있어서,
    상기 제 1 콘택 상에 배치되며, 상기 제 1 콘택과 전기적으로 연결되는 제 1 콘택 플러그; 및
    상기 제 2 콘택 상에 배치되며, 상기 제 2 콘택과 전기적으로 연결되는 제 2 콘택 플러그를 더 포함하되,
    상기 제 1 콘택 플러그의 상부면과 상기 제 2 콘택 플러그의 상부면은 동일한 레벨에 위치하는 반도체 메모리 소자.
  8. 삭제
  9. 셀 어레이 영역과 주변회로 영역, 및 상기 셀 어레이 영역 둘레의 콘택 영역을 포함하는 기판;
    상기 셀 어레이 영역과 상기 콘택 영역의 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체;
    상기 셀 어레이 영역 상에 배치되며, 상기 적층 구조체를 상기 기판의 상부면에 대해 수직으로 관통하는 수직 채널부;
    상기 콘택 영역 상에 배치되며, 상기 게이트 전극들의 단부들 각각에 연결되는 제 1 콘택;
    상기 주변회로 영역의 상기 기판 상에 배치된 절연 구조체; 및
    상기 절연 구조체를 관통하여 상기 주변회로 영역의 상기 기판 내에 배치된 불순물 영역과 연결되는 제 2 콘택을 포함하되,
    상기 제 2 콘택의 상부면은 상기 제 1 콘택의 상부면과 다른 레벨에 위치하고,
    상기 제2 콘택의 상부면은 상기 수직 채널부의 상부면 상의 제1 절연층의 상부면과 공면을 이루고,
    상기 제1 콘택은 상기 제1 절연층의 상의 제2 절연층의 상부면과 공면을 이루고,
    상기 불순물 영역 내에, 상기 제2 콘택과 상기 기판 사이에 배치된 실리사이드막을 더 포함하는 반도체 메모리 소자.
  10. 제 9 항에 있어서,
    상기 제 2 콘택의 상기 상부면은 상기 제 1 콘택의 상기 상부면 보다 낮은 레벨에 위치하는 반도체 메모리 소자.

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