KR102565822B1 - 반도체 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 따른 반도체 장치는 셀 어레이 영역에 위치하며 제 1 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 로우(row) 라인, 및 상기 셀 어레이 영역에 위치하며 상기 제 1 방향과 교차되는 제 2 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 컬럼(column) 라인을 포함하며, 상기 로우 라인 및 상기 컬럼 라인은 서로 다른 레벨에 위치하는 도전라인들이 상기 셀 어레이 영역에서 콘택을 통해 연결된 구조를 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 셀 어레이 영역에서 서로 교차되는 2층 구조의 도전라인들을 포함하는 반도체 장치에 관한 것이다.
일반적으로, 데이터를 저장하는 메모리 장치 또는 이미지를 센싱하는 이미지 센서는 데이터를 저장하는 메모리 셀들 또는 이미지 센싱을 위해 광을 캡쳐하는 픽셀들이 행렬(matrix) 구조로 배열되는 어레이 구조(셀 어레이)를 포함한다.
이러한 셀 어레이 영역에는 메모리 셀들 또는 픽셀들을 어드레싱하기 위한 복수의 도전라인들이 행방향과 열방향으로 교차되게 형성된다. 이때, 예컨대 행방향의 도전라인들은 하부층에 형성되고, 열방향의 도전라인들은 상부층에 형성될 수 있다.
또한, 최근에는 셀 어레이와 셀 어레이의 동작을 제어하는 회로를 각각 서로 다른 웨이퍼에 형성한 후 두 웨이퍼를 본딩하는 반도체 장치가 개발되고 있다.
그런데, 셀 어레이 및 셀 어레이의 어드레싱을 위한 도전라인들이 형성된 제 1 웨이퍼와 셀 어레이의 동작을 제어하는 회로가 형성된 제 2 웨이퍼를 본딩시, 하부층에 형성된 도전라인들을 제 2 웨이퍼의 회로와 연결시키기 위해서는 셀 어레이 영역 밖에 별도의 영역(본딩 영역)이 필요하다.
즉, 최상층인 상부층에 있는 도전라인들은 바로 본딩이 가능하나, 하부층에 있는 도전라인들은 셀 어레이 영역 밖까지 연장된 후 그 바깥 영역에서 제 2 웨이퍼와 연결되어야 한다.
이러한 경우, 본딩 영역의 형성에 따른 칩 사이즈의 증가가 발생될 수밖에 없다.
본 발명의 실시예는 서로 다른 웨이퍼들을 본딩하는 하이브리드 본딩 구조를 갖는 반도체 장치의 사이즈를 줄일 수 있는 도전 라인들의 구조를 제공하고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 셀 어레이 영역에 위치하며 제 1 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 로우(row) 라인; 및 상기 셀 어레이 영역에 위치하며 상기 제 1 방향과 교차되는 제 2 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 컬럼(column) 라인을 포함하며, 상기 로우 라인 및 상기 컬럼 라인은 서로 다른 레벨에 위치하는 도전라인들이 상기 셀 어레이 영역에서 콘택을 통해 연결된 구조를 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 셀 어레이 영역의 제 1 서브 영역에 위치하며 제 1 방향을 따라 연장되는 제 1 로우 라인; 상기 셀 어레이 영역의 제 2 서브 영역에 위치하며 상기 제 1 로우 라인과 같은 레벨에서 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 제 1 컬럼 라인; 상기 제 1 서브 영역에서 상기 제 1 로우 라인의 상부에 위치하며 상기 제 2 방향을 따라 연장되는 제 2 컬럼 라인; 및 상기 제 2 서브 영역에서 상기 제 1 컬럼 라인의 상부에 위치하며 상기 제 1 방향을 따라 연장되는 제 2 로우 라인을 포함하며, 상기 제 1 로우 라인과 상기 제 2 로우 라인은 제 1 콘택을 통해 연결될 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 행렬(matrix) 형태로 배열된 복수의 셀들, 상기 셀들과 연결되며 제 1 방향으로 연장되는 로우 라인, 및 상기 셀들과 연결되며 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 컬럼 라인을 포함하는 셀 어레이 영역이 형성된 제 1 본딩 소자; 및 상기 셀들을 어드레싱하기 위한 신호를 생성하는 회로들을 포함하는 제 2 본딩 소자를 포함하며, 상기 로우 라인 및 상기 컬럼 라인은 각각 서로 다른 레벨에 위치하는 도전 라인들이 상기 셀 어레이 영역 내에서 콘택을 통해 연결될 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예는 하이브리드 본딩 구조를 갖는 반도체 장치의 사이즈를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치에서의 도전라인들의 구조를 보여주는 도면.
도 2는 도 1에서 제 1 본딩 소자(100)의 구성을 개략적으로 도시한 도면.
도 3은 도 2에서 도전라인들의 구조를 보다 상세하게 나타낸 사시도.
도 4는 도 1 내지 도 3의 도전라인들이 이미지 센서에 적용된 모습을 예시적으로 보여주는 도면.
도 5는 도 1 내지 도 3의 도전라인들이 메모리 장치에 적용된 모습을 예시적으로 보여주는 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 반도체 장치의 구성을 개략적으로 도시한 도면이며, 도 2는 도 1에서 제 1 본딩 소자(100)의 구성을 개략적으로 도시한 도면이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 장치는 제 1 본딩 소자(100) 및 제 2 본딩 소자(200)를 포함할 수 있다. 예컨대, 반도체 장치는 제 1 본딩 소자(100)의 하부면과 제 2 본딩 소자(200)의 상부면이 직접 본딩됨으로써 형성될 수 있다.
제 1 본딩 소자(100)는 데이터 저장을 위한 메모리 셀들 또는 이미지 센싱을 위해 광을 캡쳐하는 픽셀들이 행렬(matrix) 형태로 배열된 셀 어레이 영역(CA)을 포함할 수 있다. 예컨대, 본 실시예의 반도체 장치가 메모리 장치인 경우, 셀 어레이 영역(CA)은 메모리 셀들이 행렬(matrix) 형태로 배열된 셀 어레이를 포함할 수 있다. 그리고, 본 실시예의 반도체 장치가 이미지 센서인 경우, 셀 어레이 영역(CA)은 광전 변환 소자들을 포함하는 픽셀들이 행렬(matrix) 형태로 배열된 셀 어레이를 포함할 수 있다.
이하에서는, 설명의 편의를 위해, 메모리 셀과 픽셀을 모두 셀(112)로 통칭한다.
셀 어레이 영역(CA)은 제 2 본딩 소자(200)로부터 인가되는 선택 신호(예컨대, 어드레스 신호)에 따라 동작하는 선택 소자(120)들을 포함할 수 있다. 선택 소자(120)들은 반도체 기판(110)에 형성된 스위칭 소자들(예컨대, 트랜지스터)을 포함할 수 있다.
셀 어레이 영역(CA)에는 셀(112)들을 어드레싱하기 위한 도전라인들(130, 140)이 형성될 수 있다. 예컨대, 도전라인들(130, 140)은 제 2 본딩 소자(200)로부터 인가된 선택 신호를 셀(112)의 선택 소자(120)에 전송하고, 셀(112)에 저장된 데이터 또는 광 신호를 제 2 본딩 소자(200)로 전송하기 위한 도전라인들을 포함할 수 있다.
이러한 도전라인들(130, 140)은 셀 어레이 영역(CA) 내에서 서로 교차되는 2층 구조로 형성될 수 있다. 예컨대, 도전라인들(130)은 하부층에 형성되고, 도전라인들(140)은 도전라인들(130)과 교차되게 도전라인들(130)의 상부에 형성될 수 있다.
특히 본 실시예에서, X 방향 또는 Y 방향으로 셀 어레이 영역(CA)을 전체적으로 가로지르며 선택 신호 또는 데이터(또는 광신호)를 전달하는 각각의 전송라인은 전체적으로 동일한 레벨에 위치하는 하나의 도전라인으로 형성되지 않고 서로 다른 레벨에 위치하는 도전라인들(130, 140)이 콘택을 통해 연결되는 구조로 형성될 수 있다. 이때, 각각의 전송라인은 기능적으로 하나의 라인으로 동작하는 라인으로서, 로우(row) 라인 또는 컬럼(colum) 라인이 될 수 있다.
예컨대, 셀 어레이 영역(CA)은 4개의 서브 영역들(CA_1, CA_2, CA_3, CA_4)로 구분될 수 있으며, X 방향 또는 Y 방향으로 인접한 서브 영역들에서 같은 방향으로 연장되는 도전라인들이 서로 다른 층에 형성될 수 있다. 이러한 도전라인들(130, 140)의 구조는 보다 상세하게 후술된다.
도전라인들(130)은 콘택(150a)을 통해 선택 소자들(120)과 연결될 수 있으며, 인접한 서브 영역들에서 동일한 로우(row) 라인 또는 컬럼(colum) 라인 상에 있는 도전라인들(130, 140)은 콘택(150b)을 통해 연결될 수 있다. 콘택(150b)은 서브 영역들의 경계 영역에 위치할 수 있다. 그리고, 도전라인들(140)은 본딩 콘택(150c)을 통해 제 2 본딩 소자(200)와 연결될 수 있다.
제 2 본딩 소자(200)는 제 1 본딩 소자(100)에 형성된 셀(112)들의 동작을 제어하기 위한 회로들을 포함할 수 있다. 예컨대, 제 2 본딩 소자(200)는 제 1 본딩 소자(100)의 도전라인들(140)과 전기적으로 연결될 수 있다. 제 2 본딩 소자(200)는 셀(112)들을 어드레싱하기 위한 선택 신호를 생성하여 도전라인들(140)로 출력하는 회로, 및 선택 신호에 의해 선택된 셀(112)들에 데이터를 저장하거나 선택 신호에 의해 선택된 셀(112)들로부터 제공받은 데이터(셀 데이터 또는 광신호)를 처리하는 회로를 포함할 수 있다.
이러한 제 2 본딩 소자(200)는 반도체 기판(210), 반도체 기판(210)에 형성된 논리 소자들(220), 논리 소자들(220)과 관련된 신호와 전원을 전송하는 도전라인들(230), 및 제 1 본딩 소자(100)의 도전라인들(140)과의 전기적 연결을 위한 본딩 콘택들(240)을 포함할 수 있다.
도 3은 도 2에서 도전라인들의 구조를 보다 상세하게 나타낸 사시도이다.
도 3을 참조하면, 제 1 본딩 소자(100)에 형성되는 셀 어레이 영역(CA)은 4개의 서브 영역들(CA_1, CA_2, CA_3, CA_4)로 구분될 수 있다. 이때, 서브 영역들(CA_1, CA_2, CA_3, CA_4)은 같은 면적을 가질 수 있다.
서브 영역들(CA_1, CA_2, CA_3, CA_4)에서 도전라인들(130, 140)은 서로 교차되는 2층 구조로 형성될 수 있다. 특히, 서브 영역들(CA_1, CA_2, CA_3, CA_4) 중 X 방향 또는 Y 방향으로 인접한 서브 영역들에서의 도전라인들(130, 140)은 진행 방향이 서로 반대가 될 수 있다.
예컨대, 서브 영역(CA_1)에서는 도전라인들(130)이 X 방향으로 연장되게 형성되고, 그 상부에 형성되는 도전라인들(140)은 Y 방향으로 연장되게 형성될 수 있다.
서브 영역(CA_1)과 X 방향으로 인접한 서브 영역(CA_2)에서는 도전라인들(130)이 Y 방향으로 진행되게 형성되고, 그 상부에 형성되는 도전라인들(140)은 Y 방향으로 연장되게 형성될 수 있다.
서브 영역(CA_1)과 Y 방향으로 인접한 서브 영역(CA_4)에서도 도전라인들(130)이 Y 방향으로 진행되게 형성되고, 그 상부에 형성되는 도전라인들(140)은 Y 방향으로 연장되게 형성될 수 있다.
그리고, 서브 영역(CA_2)과 Y 방향으로 인접하고 서브 영역(CA_4)과는 X 방향으로 인접한 서브 영역(CA_3)에서는 도전라인들(130)이 X 방향으로 연장되게 형성되고, 그 상부에 형성되는 도전라인들(140)은 Y 방향으로 연장되게 형성될 수 있다.
X 방향 또는 Y 방향으로 인접한 서브 영역들에서, 같은 방향으로 연장되나 서로 다른 층에 위치하는 도전 라인들(130, 140)은 콘택(150b)으로 연결된다.
예컨대, 서브 영역(CA_1)에서는 하부층인 도전라인들(130)이 X 방향으로 연장되게 형성되고 서브 영역(CA_1)과 X 방향으로 인접한 서브 영역(CA_2)에서는 상부층인 도전라인들(140)이 X 방향으로 연장되게 형성되므로, 이들은 콘택(150b)으로 연결된다. 또한, 서브 영역(CA_4)에서는 상부층인 도전라인들(140)이 X 방향으로 연장되게 형성되고 서브 영역(CA_4)과 X 방향으로 인접한 서브 영역(CA_3)에서는 하부층인 도전라인들(130)이 X 방향으로 연장되게 형성되므로, 이들은 콘택(150b)으로 연결된다.
이에 따라, 콘택(150b)으로 연결된, 서브 영역(CA_1)의 도전라인들(130)과 서브 영역(CA_2)의 도전라인들(140) 및 서브 영역(CA_4)의 도전라인들(140)과 서브 영역(CA_3)의 도전라인들(130)은 X 방향으로 셀 어레이 영역(CA)을 전체적으로 가로지르는 전송라인들인 로우(row) 라인들이 될 수 있다.
마찬가지로, 서브 영역(CA_1)에서는 상부층인 도전라인들(140)이 Y 방향으로 연장되게 형성되고 서브 영역(CA_1)과 Y 방향으로 인접한 서브 영역(CA_4)에서는 하부층인 도전라인들(130)이 Y 방향으로 연장되게 형성되므로, 이들은 콘택(150b)으로 연결된다. 또한, 서브 영역(CA_2)에서는 하부층인 도전라인들(130)이 Y 방향으로 연장되게 형성되고 서브 영역(CA_2)과 Y 방향으로 인접한 서브 영역(CA_3)에서는 상부층인 도전라인들(140)이 Y 방향으로 연장되게 형성되므로, 이들은 콘택(150b)으로 연결된다.
이에 따라, 콘택(150b)으로 연결된, 서브 영역(CA_1)의 도전라인들(140)과 서브 영역(CA_4)의 도전라인들(130) 및 서브 영역(CA_2)의 도전라인들(130)과 서브 영역(CA_3)의 도전라인들(140)은 Y 방향으로 셀 어레이 영역(CA)을 전체적으로 가로지르는 전송라인들인 컬럼(colum) 라인들이 될 수 있다.
서브 영역들(CA_1, CA_2, CA_3, CA_4)에서 도전라인들(140)은 제 2 본딩 소자(200)와의 연결을 위한 본딩 콘택들(150c)과 연결된다.
본 실시예에서, X 방향 또는 Y 방향으로 설 어레이 영역(CA)을 전체적으로 가로지르는 로우 라인들과 컬럼 라인들이 서로 다른 레벨에 위치하는 도전라인들(130, 140)을 포함하도록 하는 이유는, 로우 라인들과 컬럼 라인들이 모두 최상층의 도전라인(140)을 포함하도록 하기 위함이다.
제 1 본딩 소자(100)와 제 2 본딩 소자가 본딩될 때, 최상층에 있는 도전라인들(140)은 셀 어레이 영역(CA) 내에 형성되는 본딩 콘택들(150c)을 통해 제 2 본딩 소자(200)와 직접 연결될 수 있다.
그러나, 하부층에 있는 도전라인들(130)은 그 상부에 있는 도전라인들(140) 때문에 셀 어레이 영역(CA) 내에서 콘택을 통해 제 2 본딩 소자(200)와 직접 연결시키기 곤란하다. 따라서, 도전라인들(130)들을 제 2 본딩 소자(200)와 직접 연결시키기 위해서는, 도전라인들(130)을 셀 어레이 영역(CA)의 바깥 영역(본딩 영역)까지 연장시킨 후, 본딩 영역에 도전라인들(130)과 제 2 본딩 소자(200)를 연결시키는 콘택을 형성하여야 한다. 그러한 경우, 본딩 영역 형성으로 인해 제 1 본딩 소자(100)의 크기가 증가하게 된다.
본 실시예에서와 같이, 로우 라인들과 컬럼 라인들이 모두 최상층의 도전라인(140)을 포함하게 되면, 모든 로우 라인들과 컬럼 라인들은 도전라인(140)을 통해 셀 어레이 영역(CA) 내에서 제 2 본딩 소자(200)와 직접 연결될 수 있다. 이를 통해, 제 1 본딩 소자(100)의 사이즈를 줄일 수 있으며, 따라서 반도체 장치의 사이즈를 줄일 수 있게 된다.
도 4는 도 1 내지 도 3의 도전라인들이 이미지 센서에 적용된 모습을 예시적으로 보여주는 도면이다.
도 4를 참조하면, 제 1 본딩 소자(300)는 반도체 기판(110) 내에 형성된 광전 변환 소자(예컨대, 포토다이오드, PD), 반도체 기판(110)의 제 1 면 상부에 형성된 컬러 필터 어레이(160), 컬러 필터 어레이(160) 상부에 형성된 마이크로 렌즈 어레이(170), 및 반도체 기판(110)의 제 2 면 상부에 형성된 도전라인들(130, 140)을 포함할 수 있다.
도 5는 도 1 내지 도 3의 도전라인들이 메모리 장치에 적용된 모습을 예시적으로 보여주는 도면이다.
도 5를 참조하면, 제 1 본딩 소자(400)는 데이터를 저장하기 위한 메모리 셀(MC)들을 포함할 수 있다.
예컨대, 메모리 셀(MC)들은 도전라인들(130, 140)이 교차되는 지점(cross point)에서 도전라인들(130, 140)에 연결되는 가변저항(VR)을 포함할 수 있다.
이때, 도전라인들(130, 140)을 포함하며 X 방향 및 Y 방향으로 연장되는 전송라인들은 메모리 셀(MC)들을 어드레싱하기 위한 로우 라인들과 컬럼 라인들로 사용될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300, 400 : 제 1 본딩 소자
110, 210 : 반도체 기판
112 : 셀
120, 220 : 선택 소자
130, 140, 230 : 도전라인들
150a, 150b, 150c, 240 : 콘택들
160 : 컬러 필터 어레이
170 : 마이크로 렌즈 어레이
200 : 제 2 본딩 소자
CA : 셀 어레이 영역
CA_1, CA_2, CA_3, CA_4 : 서브 영역
PD : 포토다이오드
MC : 메모리 셀
VR : 가변저항

Claims (20)

  1. 복수의 서브 영역들을 포함하는 셀 어레이 영역;
    제 1 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 로우(row) 라인; 및
    상기 제 1 방향과 교차되는 제 2 방향을 따라 상기 셀 어레이 영역을 가로지르는 적어도 하나의 컬럼(column) 라인을 포함하며,
    상기 로우 라인 및 상기 컬럼 라인은 각각 서로 다른 레벨에 위치하는 도전라인들이 상기 셀 어레이 영역에서 콘택을 통해 연결되며,
    상기 로우 라인과 상기 컬럼 라인은 같은 서브 영역 내에서는 서로 다른 레벨에 위치하나 상기 제 1 방향 또는 상기 제 2 방향으로 이웃하는 서브 영역들에서는 같은 레벨에 위치하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 적어도 하나의 로우 라인은
    제 1 레벨에 위치하며 상기 제 1 방향을 따라 연장되는 제 1 도전라인과 상기 제 1 레벨과 다른 제 2 레벨에 위치하며 상기 제 1 방향을 따라 연장되는 제 2 도전라인이 상기 셀 어레이 영역에서 제 1 콘택을 통해 연결되는 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서, 상기 적어도 하나의 컬럼 라인은
    상기 제 2 레벨에 위치하며 상기 제 2 방향을 따라 연장되는 제 3 도전라인과 상기 제 1 레벨에 위치하며 상기 제 2 방향을 따라 연장되는 제 4 도전라인이 상기 셀 어레이 영역에서 제 2 콘택을 통해 연결되는 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 셀 어레이 영역에서 상기 제 2 도전라인 상에 위치하는 제 3 콘택; 및
    상기 셀 어레이 영역에서 상기 제 3 도전라인 상에 위치하는 제 4 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 셀 어레이 영역의 제 1 서브 영역에 위치하며, 제 1 방향을 따라 연장되는 제 1 로우 라인;
    상기 셀 어레이 영역의 제 2 서브 영역에 위치하며, 상기 제 1 로우 라인과 같은 레벨에서 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 제 1 컬럼 라인;
    상기 제 1 서브 영역에서 상기 제 1 로우 라인의 상부에 위치하며, 상기 제 2 방향을 따라 연장되는 제 2 컬럼 라인; 및
    상기 제 2 서브 영역에서 상기 제 1 컬럼 라인의 상부에 위치하며, 상기 제 1 방향을 따라 연장되는 제 2 로우 라인을 포함하며,
    상기 제 1 로우 라인과 상기 제 2 로우 라인은 제 1 콘택을 통해 연결되는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서, 상기 제 1 콘택은
    상기 셀 어레이 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 6에 있어서, 상기 제 1 콘택은
    상기 제 1 서브 영역과 상기 제 2 서브 영역의 경계 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 셀 어레이 영역에서 상기 제 2 서브 영역과 상기 제 2 방향으로 인접한 제 3 서브 영역에 위치하며, 상기 제 1 로우 라인과 같은 레벨에서 상기 제 1 방향을 따라 연장되는 제 3 로우 라인;
    상기 셀 어레이 영역에서 상기 제 1 서브 영역과 상기 제 2 방향으로 인접한 제 4 서브 영역에 위치하며, 상기 제 1 로우 라인과 같은 레벨에서 상기 제 2 방향을 따라 연장되는 제 3 컬럼 라인;
    상기 제 3 서브 영역에서 상기 제 3 로우 라인의 상부에 위치하며, 상기 제 2 방향을 따라 연장되는 제 4 컬럼 라인; 및
    상기 제 4 서브 영역에서 상기 제 3 컬럼 라인의 상부에 위치하며, 상기 제 1 방향을 연장되는 제 4 로우 라인을 더 포함하며,
    상기 제 3 로우 라인과 상기 제 4 로우 라인은 제 2 콘택을 통해 연결되고,
    상기 제 2 컬럼 라인과 상기 제 3 컬럼 라인은 제 3 콘택을 통해 연결되며,
    상기 제 1 컬럼 라인과 상기 제 4 컬럼 라인은 제 4 콘택을 통해 연결되는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서, 상기 제 2 내지 제 4 콘택은
    상기 셀 어레이 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서,
    상기 제 2 콘택은 상기 제 3 서브 영역과 상기 제 4 서브 영역의 경계 영역에 위치하고,
    상기 제 3 콘택은 상기 제 1 서브 영역과 상기 제 4 서브 영역의 경계 영역에 위치하며,
    상기 제 4 콘택은 상기 제 2 서브 영역과 상기 제 3 서브 영역의 경계 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 제 2 컬럼 라인 상에 위치하는 제 1 본딩 콘택;
    상기 제 2 로우 라인 상에 위치하는 제 2 본딩 콘택;
    상기 제 4 컬럼 라인 상에 위치하는 제 3 본딩 콘택; 및
    상기 제 4 로우 라인 상에 위치하는 위치하는 제 4 본딩 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서, 상기 셀 어레이 영역은
    데이터 저장을 위한 메모리 셀들 또는 이미지 센싱을 위해 광을 캡쳐하는 픽셀들이 행렬(matrix) 형태로 배열된 셀 어레이를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 행렬(matrix) 형태로 배열된 복수의 셀들, 상기 셀들과 연결되며 제 1 방향으로 연장되는 로우 라인, 및 상기 셀들과 연결되며 상기 제 1 방향과 교차되는 제 2 방향으로 연장되는 컬럼 라인을 포함하는 셀 어레이 영역이 형성된 제 1 본딩 소자; 및
    상기 셀들을 어드레싱하기 위한 신호를 생성하는 회로들을 포함하는 제 2 본딩 소자를 포함하며,
    상기 로우 라인 및 상기 컬럼 라인은 각각 서로 다른 레벨에 위치하는 도전 라인들이 상기 셀 어레이 영역 내에서 콘택을 통해 연결되는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 13에 있어서, 상기 로우 라인은
    상기 셀 어레이 영역의 제 1 서브 영역에서 제 1 레벨에 위치하는 제 1 로우 라인;
    상기 셀 어레이 영역의 제 2 서브 영역에서 제 2 레벨에 위치하는 제 2 로우 라인;
    상기 제 2 서브 영역과 상기 제 2 방향으로 인접한 상기 셀 어레이 영역의 제 3 서브 영역에서 상기 제 1 레벨에 위치하는 제 3 로우 라인; 및
    상기 제 1 서브 영역과 상기 제 2 방향으로 인접한 상기 셀 어레이 영역의 제 4 서브 영역에서 상기 제 2 레벨에 위치하는 제 4 로우 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 14에 있어서, 상기 콘택은
    상기 제 1 로우 라인과 상기 제 2 로우 라인을 연결하는 제 1 콘택; 및
    상기 제 3 로우 라인과 상기 제 4 로우 라인을 연결하는 제 2 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 제 1 콘택은 상기 제 1 서브 영역과 상기 제 2 서브 영역의 경계 영역에 위치하며,
    상기 제 2 콘택은 상기 제 3 서브 영역과 상기 제 4 서브 영역의 경계 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서, 상기 컬럼 라인은
    상기 제 1 서브 영역에서 상기 제 2 레벨에 위치하는 제 1 컬럼 라인;
    상기 제 2 서브 영역에서 상기 제 1 레벨에 위치하는 제 2 컬럼 라인;
    상기 제 3 서브 영역에서 상기 제 2 레벨에 위치하는 제 3 컬럼 라인; 및
    상기 제 4 서브 영역에서 상기 제 1 레벨에 위치하는 제 4 컬럼 라인을 포함하는 것을 특징으로 하는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 17에 있어서, 상기 콘택은
    상기 제 1 컬럼 라인과 상기 제 4 컬럼 라인을 연결하는 제 3 콘택; 및
    상기 제 2 컬럼 라인과 상기 제 3 컬럼 라인을 연결하는 제 4 콘택을 포함하는 것을 특징으로 하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 18에 있어서,
    상기 제 3 콘택은 상기 제 1 서브 영역과 상기 제 4 서브 영역의 경계 영역에 위치하며,
    상기 제 4 콘택은 상기 제 2 서브 영역과 상기 제 3 서브 영역의 경계 영역에 위치하는 것을 특징으로 하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 17에 있어서,
    상기 제 2 로우 라인 상에 위치하는 제 1 본딩 콘택;
    상기 제 4 로우 라인 상에 위치하는 제 2 본딩 콘택;
    상기 제 1 컬럼 라인 상에 위치하는 제 3 본딩 콘택; 및
    상기 제 3 컬럼 라인 상에 위치하는 제 4 본딩 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
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