KR102332436B1 - 다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체 - Google Patents

다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체 Download PDF

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KR102332436B1
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마이크론 테크놀로지, 인크
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Abstract

다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체
일부 실시예는 제 2 메모리 어레이 데크 위에 제 1 메모리 어레이 데크를 갖는 집적 메모리 조립체를 포함한다. 제 1 시리즈의 전도 라인은 제 1 메모리 어레이 데크를 가로 질러 연장하고, 제 2 시리즈의 전도 라인은 제 2 메모리 어레이 데크를 가로 질러 연장한다. 제 1 시리즈 중 제 1 전도 라인 및 제 2 시리즈 중 제 1 전도 라인은 제 1 전도 경로를 통해 제 1 구성요소와 결합된다. 제 1 시리즈의 제 2 전도 라인 및 제 2 시리즈의 제 2 전도 라인은 제 2 전도 경로를 통해 제 2 구성요소와 결합된다. 제 1 시리즈의 제 1 및 제 2 전도 라인은 각각 제 1 단절 회로를 통해 제 1 및 제 2 전도 경로로 연장되며; 상기 제 2 시리즈의 상기 제 1 및 제 2 전도 라인은 제 2 단절 회로를 통해 상기 제 1 및 제 2 전도 경로로 각각 연장된다.

Description

다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체
다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체.
메모리는 데이터 저장을 위한 최신 컴퓨팅 아키텍처에 활용된다. 한 종류의 메모리는 DRAM(Dynamic Random Access Memory)이다. DRAM은 대체 메모리 유형에 비해 구조적 단순성, 낮은 비용 및 빠른 속도의 이점을 제공할 수 있다.
DRAM은 하나의 트랜지스터와 결합된 하나의 커패시터를 각기 갖는 메모리 셀(소위 1T-1C 메모리 셀)들을 이용하고, 이때, 커패시터는 트랜지스터의 소스/드레인 영역과 결합될 수 있다. 예시적인 1T-1C 메모리 셀(2)이 도 1에 도시되고, 트랜지스터는 T로, 커패시터는 C로 표시된다. 커패시터는 트랜지스터의 소스/드레인 영역과 결합된 하나의 노드와, 공통 플레이트 CP와 결합된 다른 노드를 갖는다. 공통 플레이트는 접지보다 크거나 같고 VCC 이하의 범위 내의 전압(즉, 접지 ≤ CP ≤ VCC)과 같은 임의의 적절한 전압과 결합될 수 있다. 일부 응용예에서, 공통 플레이트는 약 1/2 VCC(즉, 약 VCC/2)의 전압이다. 트랜지스터는 워드라인(WL)(즉, 액세스 라인)에 연결된 게이트를 가지며, 비트라인(BL)(즉, 디지트 라인 또는 감지 라인)에 연결된 소스/드레인 영역을 갖는다. 동작시, 워드라인을 따른 전압에 의해 생성된 전기장은 판독/기록 동작 중에 비트라인을 커패시터에 게이트 방식으로 결합시킬 수 있다.
다른 종래 기술의 메모리 셀의 1T-1C 메모리 셀 구성이 도 2에 도시되어 있다. 도 2의 구성은, 2 개의 메모리 셀(2a, 2b)을 도시하며, 메모리 셀(2a)은 트랜지스터(T1) 및 커패시터(C1)를 포함하고, 메모리 셀(2b)은 트랜지스터(T2) 및 커패시터(C2)를 포함한다. 워드라인들(WL0 및 WL1)은 각각 트랜지스터들(T1 및 T2)의 게이트들과 전기적으로 결합된다. 비트라인(BL)에 대한 접속은 메모리 셀(2a, 2b)에 의해 공유된다.
또 다른 종래 기술의 메모리 셀 구성은 하나의 커패시터와 함께 2 개의 트랜지스터를 이용한다. 이러한 구성은 2T-1C 메모리 셀로 지칭될 수 있다. 도 3에는 2T-1C 메모리 셀(4)이 개략적으로 도시되어 있다. 두 개의 트랜지스터에는 T1 및 T2라는 레이블이 붙어 있고, 제 1 및 제 2 트랜지스터로 각각 지칭될 수 있다. 커패시터는 C로 표시되어 있다.
제 1 트랜지스터(T1)의 소스/드레인 영역은 커패시터(C)의 제 1 노드와 연결되고, 제 1 트랜지스터(T1)의 다른 소스/드레인 영역은 제 1 비교 비트라인(BL-T)과 연결된다. 제 1 트랜지스터(T1)의 게이트는 워드라인(WL)에 연결된다. 제 2 트랜지스터(T2)의 소스/드레인 영역은 커패시터(C)의 제 2 노드와 연결되고, 제 2 트랜지스터(T2)의 다른 소스/드레인 영역은 제 2 비교 비트라인(BL-C)과 연결된다. 제 2 트랜지스터(T2)의 게이트는 워드라인(WL)에 접속된다.
비교 비트라인(BL-T 및 BL-C)는 메모리 셀(4)의 메모리 상태를 확인하기 위해 이 둘의 전기적 특성(예: 전압)을 비교하는 감지 증폭기 SA로 확장된다. 비트라인 BL-T는 트루 비트라인으로 지칭될 수 있고, 비트라인(BL-C)은 상보적 비트라인으로 지칭될 수 있다. 용어 "트루" 및 "상보적"은 임의적이며, 단지 BL-T 및 BL-C의 비트라인 값이 서로 비교되어야 함을 나타낸다.
다른 종래 기술의 메모리 셀 구성은 2 개의 트랜지스터와 함께 2 개의 커패시터를 이용한다. 그러한 구성은 2T-2C 메모리 셀로 지칭될 수 있다. 2T-2C 메모리 셀(6)은 도 4에 개략적으로 도시된다. 메모리 셀의 2 개의 트랜지스터는 T1 및 T2로 표시되고, 각각 제 1 및 제 2 트랜지스터로 지칭될 수 있다. 2 개의 커패시터는 C1 및 C2로 표시되고, 각각 제 1 및 제 2 커패시터로 지칭될 수 있다.
제 1 트랜지스터(T1)의 소스/드레인 영역은 제 1 커패시터(C1)의 노드와 연결되고, 제 1 트랜지스터(T1)의 다른 소스/드레인 영역은 제 1 비교 비트라인(BL-T)과 연결된다. 제 1 트랜지스터(T1)의 게이트는 워드라인(WL)에 연결된다. 제 2 트랜지스터(T2)의 소스/드레인 영역은 제 2 커패시터(C2)의 노드와 연결되고, 제 2 트랜지스터(T2)의 다른 소스/드레인 영역은 제 2 비교 비트라인(BL-C)과 연결된다. 제 2 트랜지스터(T2)의 게이트는 워드라인(WL)에 접속된다. 제 1 및 제 2 커패시터(C1 및 C2) 각각은 공통 플레이트(CP)와 전기적으로 연결된 노드를 갖는다.
비교 비트라인(BL-T 및 BL-C)는 메모리 셀(6)의 메모리 상태를 확인하기 위해 이 두 개의 전기적 특성(예컨대, 전압)을 비교하는 감지 증폭기(SA)로 연장된다.
또 다른 종래 기술의 메모리 셀 구성은 하나의 커패시터와 함께 3 개의 트랜지스터를 이용한다. 이러한 구성은 3T-1C 메모리 셀로 지칭될 수 있다. 도 5에는 3T-1C 메모리 셀(8)이 개략적으로 도시되어 있다. 메모리 셀의 3 개의 트랜지스터는 T1, T2 및 T3로 라벨링되고, 각각 제 1, 제 2 및 제 3 트랜지스터로 지칭될 수 있다. 커패시터는 C로 표시되어 있다.
제 1 트랜지스터(T1)의 소스/드레인 영역은 기입 비트라인(WBL)에 접속되고, 제 1 트랜지스터(T1)의 다른 소스/드레인 영역은 커패시터(C)와 접속한다. 제 1 트랜지스터(T1)의 게이트는 기입 워드라인(WWL)과 연결된다.
제 2 트랜지스터(T2)의 소스/드레인 영역은 공통 플레이트(CP)에 연결되고, 제 2 트랜지스터(T2)의 다른 소스/드레인 영역은 제 3 트랜지스터(T3)의 소스/드레인 영역에 연결된다.
제 2 트랜지스터(T2)의 게이트는 커패시터(C)와 연결된다.
제 3 트랜지스터(T3)의 소스/드레인 영역 중 하나는 제 2 트랜지스터(T2)의 소스/드레인 영역과 연결된 소스/드레인 영역이고, 다른 하나는 판독 비트라인(RBL)과 연결된다. 제 3 트랜지스터(T3)의 게이트는 판독 워드라인(RWL)에 접속된다.
도 1-5의 메모리 셀은, 메모리 어레이에 통합될 수 있다. 도 1 및 도 2의 1T-1C 메모리 셀은, 개방 비트라인 배열을 갖는 메모리 어레이에서 이용될 수 있고, 개방 비트라인 배열은 감지 증폭기와 비교되는 쌍을 이룬 비트라인을 갖는다. 개방 비트라인 구조를 갖는 예시적인 DRAM 어레이(9)가 도 6에 도시된다. DRAM 어레이(9)는 도 2에 설명된 유형의 메모리 셀들(도면 단순화를 위해 도 6에 라벨 표시하지 않음)과, 워드라인, 및 비교 비트라인을 포함한다. 비교 비트라인은 제 1 세트 BL-T(1-9) 및 제 2 세트 BL-C(1-9)를 포함한다. 제 1 세트의 비트라인의 전기적 특성은 감지 증폭기 SA(1-9)를 사용하는 제 2 세트의 비트라인의 전기적 특성과 비교된다. 워드라인은 워드라인 드라이버와 결합된다.
적층된 메모리 어레이 데크(즉, 단(tier))를 갖는 3차원 배열로 메모리를 통합하는 것이 바람직할 것이다. 그러나, 이는 각각의 메모리 어레이 데크와 관련된 배선이 메모리 어레이 데크에 대한 회로 주변 장치로 확장될 필요가 있기 때문에 복잡할 수 있다. 예를 들어, 비트라인이 감지 증폭기 및/또는 다른 주변 회로로 연장될 필요가 있을 수 있고, 및 워드라인이 워드라인 드라이버 및/또는 다른 주변 회로로 연장될 필요가 있을 수 있다. 적층형 메모리 어레이 데크와 함께 사용하기에 적합한 배선 배열(예컨대, 비트라인/워드라인 배열)을 개발하는 것이 바람직할 것이다.
도 1은 1개의 트랜지스터 및 1개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 2는 각각 1 개의 트랜지스터 및 1 개의 커패시터를 가지며 비트라인 연결을 공유하는, 한 쌍의 종래 기술 메모리 셀의 개략도이다.
도 3은 2 개의 트랜지스터 및 1 개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 4는 2 개의 트랜지스터 및 2 개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 5는 3 개의 트랜지스터 및 1 개의 커패시터를 갖는 종래 기술의 메모리 셀의 개략도이다.
도 6은 개방 비트라인 구조를 갖는 종래 기술의 DRAM 어레이의 개략도이다.
도 7은 다수의 메모리 어레이 데크를 갖는 예시적인 집적 메모리 조립체의 개략도이다.
도 8-13은 도 7의 예시적인 집적 메모리 조립체의 영역들의 개략도이다.
도 14는 다수의 메모리 어레이 데크를 갖는 예시적인 집적 메모리 조립체의 개략도이다.
도 15-24는 다수의 메모리 어레이 데크를 갖는 예시적인 집적 메모리 조립체의 개략적인 단면도이다.
일부 실시예는 적층 메모리 어레이 데크 배열을 갖는 새로운 아키텍처를 포함한다. 이러한 새로운 아케턱처들은 상이한 메모리 어레이 데크들로부터의 비트라인들이 감지 증폭기들에 대한 전도 경로들을 공유하도록하고/하거나 상이한 메모리 어레이 데크들로부터의 워드라인들이 워드라인 드라이버들에 전도 경로를 공유하도록할 수 있다. 새로운 아키텍처는 스택의 일부 메모리 어레이 데크가 단절되어 있는 동안 스택의 다른 메모리 어레이 데크가 동작(예를 들어, 판독/기록 애플리케이션에 속함)할 수 있게 하는 분리 장치를 포함할 수 있다. 예시적인 실시예가도 7-24를 참조하여 설명된다.
도 7을 참조하면, 예시적인 집적 메모리 조립체(10)가 도시되어 있다. 조립체(10)는 DECK-A, DECK-B 및 DECK-C로 표시된 3 개의 데크로 구성된다. 데크는 메모리 어레이를 포함하며, 메모리 어레이 데크라고 지칭될 수 있다. 3 개의 적층 데크가 도시되어 있지만, 실제로 조립체는 3 개보다 많은 적층 데크를 포함할 수도 있고, 단지 2 개의 적층 데크를 포함할 수도 있다. 적층된 데크는 밑에 있는 베이스(도 7에 도시되지 않음)에 의해 지지될 수 있다. 그러한 베이스는, 예를 들어, 단결정 실리콘 및/또는 임의의 다른 적절한 재료를 포함할 수 있다.
각각의 적층된 데크는 메모리 셀을 포함하도록 개략적으로 도시되어 있다; DECK-A는 도시된 메모리 셀(MC-A1 및 MC-A2)을 갖고, DECK-B는 도시된 메모리 셀들(MC-B1 및 MC-B2)을 가지며, DECK-C는 도시된 메모리 셀들(MC-C1 및 MC-C2)을 갖는다. 각각의 데크는 도면을 단순화하기 위해 단지 한 쌍의 메모리 셀을 포함하여 도시되어 있지만, 실제로는 데크는 다량의 메모리 셀을 갖는 메모리 어레이를 포함할 수 있다. 예를 들어, 수백 개의 메모리 셀, 수천 개의 메모리 셀, 수백만 개의 메모리 셀, 수십억 개의 메모리 셀 등과 같은 다수의 메모리 셀을 포함할 수 있다. 도시된 메모리 셀의 대략적인 경계는 점선으로 도식적으로 도시된다.
DECK A-C에서 이용되는 메모리 셀은 예를 들어, 1T-1C 메모리 셀, 2T-1C 메모리 셀, 2T-2C 메모리 셀, 3T-1C 메모리 셀 등과 같은 임의의 적절한 메모리 셀을 포함할 수 있다. DECK-A에 사용되는 메모리 셀(MC-A1 및 MC-A2)은 DECK B 및 C 중 하나 또는 둘 모두에서 사용되는 것과 동일한 유형의 메모리 셀을 포함할 수도 있고, DECK B-C 중 적어도 하나에서 사용되는 메모리 셀의 유형과 다를 수도 있다.
워드라인은 메모리 어레이 데크 간에 연장된다. DECK-A를 가로지르는 워드라인이 WL-A1, WL-A2 및 WL-A3로 라벨링되고, DECK-B를 가로지르는 워드라인이 WL-B1, WL-B2 및 WL-B3으로 라벨링되고 DECK-C를 가로지르는 워드라인이 WL-C1, WL-C2 및 WL-C3로 라벨링된다. 단지 3 개의 워드라인이 도면을 단순화하기 위해 각 메모리 어레이 데크를 가로 질러 연장되어 도시되어 있지만; 당업자에게 명백한 바와 같이, 실제로 더 많은 워드라인이 있을 수 있다. 일부 실시예에서, DECK-A에 걸친 워드라인은 제 1 워드라인 시리즈로 간주될 수 있고, DECK-B에 걸친 워드라인은 제 2 워드라인 시리즈로 간주될 수 있고, DECK-C에 걸친 워드라인은 제 3 워드라인 시리즈로 간주될 수 있다.
비트라인은 메모리 어레이 데크 간에 연장된다. 비트라인은 쌍을 이룬 비교 비트라인으로 제공된다. 구체적으로, "T" 비트라인은 배경 기술 단락에서 전술한 종래 기술의 메모리 셀 및 어레이를 참조하여 설명된 것과 유사한 구성의 "C"비트라인과 쌍을 이루며, 동작시 "T "비트라인의 전기적 값은 센스 증폭기를 이용하여 "C" 비트라인의 전기적 값과 비교된다.
DECK-A에 걸친 비트라인은 쌍을 이룬 비교 비트라인 BL-T-A1 및 BL-C-A1, 및 BL-T-A2 및 BL-C-A2를 포함한다. DECK-B에 걸친 비트라인은 쌍을 이룬 비교 비트라인 BL-T-B1 및 BL-C-B1, 및 BL-T-B2 및 BL-C-B2를 포함한다. DECK-C에 걸친 비트라인은 쌍을 이룬 비교 비트라인 BL-T-C1 및 BL-C-C1, BL-T-C2 및 BL-C-C2를 포함한다. 도면을 단순화하기 위해 단지 2 세트의 비교 비트라인 세트가 각 메모리 어레이 데크를 가로 질러 연장되어 도시되어 있지만, 당업자에게 명백한 바와 같이, 실제로 더 많은 쌍의 비교 비트라인 세트가 있을 수 있다. 일부 실시예에서, DECK-A에 걸친 비트라인은 제 1 비트라인 시리즈로 간주될 수 있고, DECK-B에 걸친 비트라인은 제 2 비트라인 시리즈로 간주될 수 있고, DECK-C에 걸친 비트라인은 제 3 비트라인 시리즈로 간주될 수 있다.
워드라인 및 비트라인은 전도 라인이고, 일부 실시예에서 용어 "전도 라인"은 일반적으로 워드라인 및/또는 비트라인을 지칭하는데 사용될 수 있다.
워드라인 WL-A1, WL-A2 및 WL-A3은 워드라인 단절 회로(WL-ISO-A로 표기 됨)를 통과한 후 전도 경로(HWL-1, HWL-2 및 HWL-3)와 결합하여 워드라인 드라이버들(WL-D1, WL-D2 및 WL-D3)로 연장된다. 워드라인 WL-B1, WL-B2 및 WL-B3은 워드라인 단절 회로(WL-ISO-B로 표시)를 통과한 다음 전도 경로 HWL-1, HWL-2 및 HWL-3과 결합한다. 워드라인 WL-C1, WL-C2 및 WL-C3은 워드라인 단절 회로(WL-ISO-C로 표시)를 통과한 다음 전도 경로 HWL-1, HWL-2 및 HWL-3과 결합한다.
전도 경로 HWL-1, HWL-2 및 HWL-3은 "HWL" 경로로 표시되어 "계층적 워드라인" 경로로 간주될 수 있음을 표시한다. 전도 경로 HWL-1, HWL-2 및 HWL-3은 각각 제 1, 제 2 및 제 3 전도성 워드라인 경로로 지칭될 수 있다.
워드라인 드라이버들(WL-D1, WL-D2 및 WL-D3)은 적층 메모리 어레이 데크들(즉, DECK-A, DECK-B 및 DECK-C)에 대해 임의의 적절한 위치에 있을 수 있다. 일부 실시예들에서 적층 메모리 어레이 데크들 아래, 적층 메모리 어레이 데크들 상부, 또는 적층 메모리 어레이 데크들에 측면으로 인접할 수 있다. 워드라인 드라이버들(WL-D1, WL-D2 및 WL-D3)은 각각 제 1, 제 2 및 제 3 워드라인 드라이버 들로서 지칭될 수 있다. 일부 실시예에서, 워드라인 드라이버들(WL-D1, WL-D2 및 WL-D3)은 전도 경로들(HWL-1, HWL-2 및 HWL-3)을 이용하여 전도 라인들(워드라인들)과 전기적으로 결합되는 구성 요소들인 것으로 고려될 수 있다.
워드라인 단절 회로(WL-ISO-A)는 트랜지스터들(20)을 포함하고, DECK A의 워드라인들이 다른 DECK(즉, DECK- B 또는 DECK-C)가 동작(예: 읽기, 쓰기 등)을 위해 액세스 중일 때 전도 경로 HWL-1, HWL-2 및 HWL-3로부터 전기적으로 단절되도록 구성되고, DECK-A가 동작을 위해 액세스될 때 DECK-A의 워드라인이 전도 경로 HWL-1, HWL-2 및 HWL-3과 전기적으로 결합될 수 있도록 구성된다. 마찬가지로, 워드라인 단절 회로(WL-ISO-B 및 WL-ISO-B)는 트랜지스터(20)를 포함하고, DECK B 및 C의 워드라인이 다른 데크가 동작을 위해 액세스될 때 각각 전도 경로(HWL-1, HWL-2, HWL-3)로부터 전기적으로 단절되도록 구성되고, DECK-B 또는 DECK-C가 동작을 위해 액세스될 때 DECK-B 또는 DECK-C 중 어느 하나의 워드라인이 전도 경로(HWL-1, HWL-2 및 HWL-3)와 전기적으로 연결될 수 있도록 구성된다.
전도 경로 HWL-1, HWL-2 및 HWL-3에 대한 데크(예: DECK-A, DECK-B 또는 DECK-C)의 전기적 연결은 관련 워드라인 드라이버 WL-D1, WL-D2 및 W1-D3에 대해 데크의 워드라인을 전기적으로 결합시키고, 전도 경로HWL-1, HWL-2 및 HWL-3으로부터의 데크(예를 들어, DECK-A, DECK-B 또는 DECK-C)의 전기적 단절은 연관된 워드라인으로부터 데크의 워드라인을 전기적으로 단절시킨다.
워드라인 단절 회로 WL-ISO-A, WL-ISO-B 및 WL-ISO-C는 각각 WL-ISO-A DRIVER, WL-ISO-B DRIVER, 및 WL-ISO-C DRIVER와 결합된다. 워드라인 단절 회로(WL-ISO-A, WL-ISO-B 및 WL-ISO-C)는 도 10을 참조하여 이하에서 보다 상세하게 설명된다.
일부 실시예에서, 데크가 워드라인 드라이버로부터 단절될 때 데크의 워드라인의 부동(즉, 특정 설정 전압을 갖지 않는 것)이 가능할 수 있다. 다른 애플리케이션에서는, 데크가 워드라인 드라이버로부터 단절될 때 미리 설정된 전압(예를 들어, 접지 전압, 공통 플레이트 전압 등)으로 데크의 워드라인을 유지하는 것이 바람직할 수 있다. 따라서, 도 7의 실시예는 미리 설정된 전압에서 워드라인을 유지하는데 이용될 수 있는 선택적 구조를 도시한다. 특히, 데크 A, B 및 C로부터의 워드라인(WL-A1, WL-A2, WL-A3, WL-B1, WL-B2, WL-B3, WL-C1, WL-C2 및 WL-C3)이 (WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1로 표기된) 워드라인 단절 회로를 통과하여 도체 플레이트 PLATE-1에 이른다. PLATE-1은 임의의 원하는 전압(예를 들어, 접지 전압, 공통 플레이트 전압 등)으로 유지될 수 있으며, 제어-전압 플레이트로 지칭될 수 있다.
워드라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)은 이들을 앞서 기술된 제 1 워드라인 단절 회로(WL-ISO-A, WL-ISO-B 및 WL-ISO-C)와 구별하기 위해 제 2 워드라인 단절 회로로 지칭할 수 있다.
도시된 실시예에서, PLATE-1 및 제 2 워드라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)는 적층 메모리 어레이 데크(DECK-A, DECK-B, DECK-C)에 인접하여 위치하고, 적층 메모리 어레이 데크로부터 측 방향으로 오프셋된다. 제 1 워드라인 단절 회로(WL-ISO-A, WL-ISO-B 및 WL-ISO-C) 및 관련 전도 경로(HWL-1, HWL-2 및 HWL-3)는 적층 메모리 어레이 데크(DECK-A, DECK-B, DECK-C)에 인접하여 위치하고, 적층 메모리 어레이 데크에서 측 방향으로 오프셋되어 위치하며, PLATE-1 및 제 2 워드라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)로부터 적층 메모리 어레이 데크의 대향 측면을 따라 놓인다.
워드라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)은 각각 드라이버(WL-ISO-A-1 DRIVER, WL-ISO-B-1 DRIVER 및 WL -ISO-C-1 DRIVER)와 결합된다.
워드라인 단절 회로 WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1은 트랜지스터(20)를 포함하고, 적층된 데크(DECK-A, DECK -B, DECK-C) 중 하나가 동작을 위해 액세스될 때, 적층된 데크 중 하나의 워드라인들을 PLATE-1으로부터 전기적으로 단절시키도록 구성되며, 나머지 데크들의 워드라인을 PLATE-1과 전기적으로 결합시키면서 기설정 전압으로 유지시킨다. 워드라인 단절 회로 WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1는 도 13을 참조하여 이하에서 보다 상세하게 설명된다.
상기 설명에서, 워드라인 단절 회로(WL-ISO-A, WL-ISO-B 및 WL-ISO-C)는 제 1 워드라인 단절 회로로 지칭되고, 워드라인 단절 회로 WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1은 제 2 워드라인 단절 회로로 지칭된다. 대안적인 설명에서, 워드라인 단절 회로 WL-ISO-A, WL-ISO-B 및 WL-ISO-C는 각각 제 1, 제 2 및 제 3 워드라인 단절 회로로 지칭될 수 있고, 워드라인 단절 회로 WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1은 각각 제 4, 제 5 및 제 6 워드라인 단절 회로로 지칭될 수 있다.
다양한 적층 메모리 어레이 데크(즉, DECK-A, DECK-B 및 DECK-C)의 비트라인을 따른 전기적 흐름도 단절 회로로 제어될 수 있다. 도 7의 실시예에서, 비트라인(BL-T-A1, BL-C-A1, BL-T-A2, BL-C-A2)은 (BL-ISO-A로 표시된) 비트라인 단절 회로를 통과하여 전도 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2로 표시됨)와 결합하고, 이후 감지 증폭기(SA1, SA2)로 이어진다. 비트라인 BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2은 비트라인 단절 회로(BL-ISO-B로 표기 됨)를 통과한 다음 전도 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2)와 결합한다. 비트라인 BL-T-C1, BL-C-C1, BL-T-C2 및 BL-C-C2는 비트라인 단절 회로(BL-ISO-C로 표기 됨)를 통과한 다음 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2와 결합한다. 일부 실시예에서, 감지 증폭기(SA1 및 SA2)는 각각 제 1 및 제 2 감지 증폭기로 지칭될 수 있다.
일부 실시예에서, 감지 증폭기(SA1 및 SA2)는 전도성 비트라인 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2를 이용하여 전도 라인(비트라인)에 전기적으로 결합되는 구성 요소로 간주될 수 있다.
전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2는 "HBL" 경로로 분류되어 "계층적 비트라인" 경로로 간주될 수 있음을 나타낸다. 일부 실시예들에서, 전도 경로 HBL-T1 및 HBL-C1은 각각 제 1 HBL-T 경로 및 제 1 HBL-C 경로로서 지칭될 수 있고; 전도 경로 HBL-T2 및 HBL-C2는 각각 제 2 HBL-T 경로 및 제 2 HBL-C 경로로 지칭될 수 있다.
감지 증폭기들 SA1 및 SA2는 적층 메모리 어레이 데크들(즉, DECK-A, DECK-B 및 DECK-C)에 대해 임의의 적절한 위치에 있을 수 있다. 일부 실시예에서는 적층 데크 아래, 적층 데크 위, 또는 적층 데크에 인접하여 위치할 수 있다.
비트라인 단절 회로(BL-ISO-A)는 트랜지스터들(20)을 포함하고, DECK-A의 비트라인들이 다른 데크(즉, DECK-B 또는 DECK-C)가 작동(예: 읽기, 쓰기 등)을 위해 액세스 중일 때 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2로부터 전기적으로 단절되도록 구성되며, DECK-A가 동작을 위해 액세스될 때 DECK-A의 비트라인이 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2와 전기적으로 결합되도록 구성된다. 마찬가지로, 비트라인 단절 회로 BL-ISO-B 및 BL-ISO-C는 트랜지스터(20)를 포함하며, DECK B 및 C의 비트라인이 다른 데크가 동작을 위해 액세스 중일 때 각각 전도 경로 HBL-T1, HBL- C1, HBL-T2 및 HBL-C2로부터 전기적으로 단절되도록 구성되며, DECK-B 또는 DECK-C 중 어느 하나가 동작을 위해 액세스 중일 때 DECK-B 또는 DECK-C 중 어느 하나의 비트라인이 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2와 전기적으로 결합되도록 구성된다.
전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2에 데크(예: DECK-A, DECK-B 또는 DECK-C)를 전기적으로 연결하면 데크의 비교 비트라인이 연관된 감지 증폭기들 SA1 및 SA2에 결합되게 되고, 전도 경로 인 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2에서 데크(예: DECK-A, DECK-B 또는 DECK-C)를 전기적으로 단절시키면 관련 감지 증폭기로부터 데크의 비교 비트라인을 전기적으로 단절시킨다. .
비트라인 단절 회로 BL-ISO-A, BL-ISO-B 및 BL-ISO-C는 각각 드라이버 BL-ISO-A DRIVER, BL-ISO-B DRIVER 및 BL-ISO-C DRIVER와 결합된다. 비트라인 단절 회로(특히, BL-ISO-A 및 BL-ISO-B)는 도 9를 참조하여 보다 상세하게 설명된다.
일부 실시예에서, 데크가 감지 증폭기로부터 단절될 때 데크의 비트라인이 부동(float)(즉, 특정 설정 전압을 갖지 않는 것)하는 것이 허용될 수 있다. 다른 애플리케이션에서는, 데크가 감지 증폭기로부터 단절될 때 미리 설정된 전압(예를 들어, 접지 전압, 공통 평판 전압 등)으로 데크의 비트라인을 유지하는 것이 바람직할 수 있다. 따라서, 도 7의 실시예는 미리 설정된 전압에서 비트라인을 유지하는데 이용될 수 있는 선택적 구조를 도시한다. 특히, 데크 A, B 및 C의 비트라인(BL-T-A1, BL-C-A1, BL-T-A2, BL-C-A2, BL-T-B1, BL-C-B1, BL-T-B2, BL-C-B2, BL-T-C1, BL-C-C1, BL-T-C2 및 BL-C-C2)은 비트라인 단절 회로(BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1)을 통과 후 전도 플레이트 PLATE-2에 연결한다. PLATE-2는 임의의 원하는 전압(예를 들어, 접지 전압, 공통 플레이트 전압 등)으로 유지될 수 있으며, 제어-전압 플레이트로 지칭될 수 있다. PLATE-2는 PLATE-1과 동일한 전압으로 유지될 수 있고, 일부 실시예에서는 PLATE-1 및 PLATE-2가 두 개의 분리된 구조가 아닌 단일 구조일 수 있다.
비트라인 단절 회로(BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1)는 앞서 기술된 제 1 비트라인 단절 회로 BL-ISO-A, BL-ISO-B 및 BL-ISO-C와 구별하기 위해 제 2 비트라인 단절 회로로 지칭될 수 있다.
본 실시예에서, PLATE-2 및 제 2 비트라인 단절 회로(BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1)는 적층 메모리 어레이 데크(DECK-A, DECK-B, DECK-C)에 근접하여 위치하고, 적층 메모리 어레이 데크로부터 측방향으로 오프셋된다. 제 1 비트라인 단절 회로(BL-ISO-A, BL-ISO-B 및 BL-ISO-C) 및 관련 전도 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2)는 적층 메모리 어레이 데크들(DECK-A, DECK-B, DECK-C)에 근접하여 위치하고, 적층 메모리 어레이 데크들로부터 측방향으로 오프셋되며, PLATE-2 및 제 2 비트라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)로부터 적층 메모리 어레이 데크의 대향 측부를 따라 위치한다.
제 2 비트라인 단절 회로(BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1)은 각각 드라이버 BL-ISO-A-1 DRIVER, BL-ISO-B-1 DRIVER 및 WB-ISO-C-1 DRIVER와 결합된다.
비트라인 단절 회로(BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1)는 트랜지스터(20)를 포함하고, 적층된 데크 중 하나의 비트라인(DECK-A, DECK-B, DECK-C)이 작동을 위해 액세스 중일 때 해당 데크를 PLATE-2로부터 전기적으로 단절시키도록 구성되고, 나머지 데크의 비트라인들을 PLATE-2에 전기적으로 연결시켜서 기설정 전압으로 유지시키도록 구성된다. 비트라인 단절 회로들(특히, BL-ISO-A-1 및 BL-ISO-B-1)은 도 12를 참조하여 이하에서 보다 상세하게 설명된다.
상기 설명에서, 비트라인 단절 회로(BL-ISO-A, BL-ISO-B 및 BL-ISO-C)는 제 1 비트라인 단절 회로로 지칭되고, 비트라인 단절 회로 BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1은 제 2 비트라인 단절 회로로 지칭된다. 일부 실시예에서, 비트라인 단절 회로(BL-ISO-A, BL-ISO-B 및 BL-ISO-C)는 각각 제 1, 제 2 및 제 3 비트라인 단절 회로로 지칭될 수 있고, 비트라인 단절 회로 BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1은 각각 제 4, 제 5 및 제 6 비트라인 단절 회로로 지칭될 수 있다.
도 7을 참조하여 기술된 다양한 비트라인 단절 회로(BL-ISO-A, BL-ISO-B, BL-ISO-C, BL-ISO-A-1, BL-ISO-B-1 및 BL-ISO-C-1) 및 워드라인 단절 회로(WL-ISO-A, WL-ISO-B, WL-ISO-C, WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)는 다음의 청구범위 및 설명에서 일반적으로 단절 회로로 지칭될 수 있다. (도 7에 도시된 바와 같이) 적층 메모리 어레이 데크와 관련하여 비트라인 단절 회로 및 워드라인 단절 회로 모두를 이용하는 것이 유리할 수 있다. 그러나, 워드라인 단절 회로를 수반하지 않고 비트라인 단절 회로가 이용되거나 비트라인 단절 회로를 수반하지 않고 워드라인 단절 회로가 이용되는 스택-메모리-어레이-데크 애플리케이션이 또한 존재할 수 있다는 것을 이해해야 한다. 이러한 응용예는 비록 구체적으로 도시되지는 않았지만 여기에 기술된 다양한 실시예에 의해 포함된다.
도 8은 도 7의 집적 메모리 조립체(10)의 일부를 도시하며, 구체적으로 DECK A 및 B의 예시 메모리 셀 MC-A1, MC-A2, MC-B1 및 MC-B2를 도시한다. 예시적인 메모리 셀은 2T-1C 메모리 셀이며, 각각의 메모리 셀은 한 쌍의 트랜지스터(T1 및 T2)와, 하나의 전극이 트랜지스터(T1)에 연결되고 다른 하나의 전극이 트랜지스터(T2)에 연결된 하나의 커패시터(C)를 포함한다. 도시된 실시예에서, 워드라인들(WL-A1 및 WL-B1)은 수평 방향을 따라 연장되는 전도성 재료 라인(22)이고, 트랜지스터들(T1 및 T2)은 전도성 물질(22)를 통해 연장되는 반도체 물질(24)을 포함한다. 트랜지스터는 반도체 물질(24)과 워드라인(WL-A1 및 WL-B1)의 전도성 물질(22) 사이에 제공되는 게이트 유전체 물질(26)을 또한 포함한다. 비록 워드라인들(WL-A1 및 WL-B1)이 도 8의 단면도에서 트랜지스터(T1, T2)의 반도체 재료(24) 및 유전체 물질(26)에 의해 잘려진 것으로 보이지만, 실제로 워드라인의 전도 물질(22)은 도 8의 도시된 평면 외부의 영역에서 물질(24, 26) 주위로 연장된다.
반도체 재료(24)는 임의의 적절한 재료를 포함할 수 있다. 일부 실시예들에서, 적절하게 도핑된 실리콘을 포함할 수 있다.
게이트 유전체 재료(26)는 임의의 적절한 재료를 포함할 수 있고, 일부 실시예에서는 실리콘 다이옥사이드를 포함할 수 있다. 일부 실시예에서, 게이트 유전체 재료(26)는 단순히 유전체 재료로 지칭될 수 있다.
비트라인(BL-T-A1, BL-C-A1, BL-T-A2, BL-C-A2, BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2)은 도 8의 단면도에 대해 페이지 내외로 연장되는 전도성 재료(28)의 라인으로 도시되어 있다. 비트라인의 전도성 재료(28)는 일부 실시예에서 워드라인의 전도성 재료(22)와 조성이 동일할 수 있고, 다른 실시예에서는 전도성 재료(22)와 조성이 다를 수 있다.
워드라인들(WL-A1 및 WL-B1)은 각각 단절 회로들(WL-ISO-A 및 WL-ISO-B)을 통해 전도 경로(HWL-1)까지 연장된다. 비트라인 BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2는 단절 회로 BL-ISO-A을 통해 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2로 이어지고, 비트라인 BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2는 단절 회로 BL-ISO-B를 통해 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2까지 연장된다.
2T-1C 메모리 셀이 도 8에 도시되어 있지만, 2T-1C 메모리 셀 대신에 다른 메모리 셀이 이용될 수 있음을 이해해야 한다. 이러한 다른 메모리 셀은 예를 들어 1T-1C 메모리 셀, 2T-2C 메모리 셀, 3T-1C 메모리 셀 등일 수 있다.
도 9는 도 7 및 도 8의 비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)의 영역을 개략적으로 도시한다. BL-ISO-A 회로는, BL-ISO-A DRIVER로부터 연장되고 트랜지스터들(20)의 제 1 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(30)을 포함하고, BL-ISO-B 회로는, BL-ISO-B DRIVER로부터 연장되고 트랜지스터들(20)의 제 2 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(32)을 포함한다.
일부 실시예에서, BL-ISO-A 회로의 도시된 트랜지스터(20)는 제 1 트랜지스터(20a), 제 2 트랜지스터(20b), 제 3 트랜지스터(20c) 및 제 4 트랜지스터(20d)로 지칭될 수 있고, BL-ISO-B 회로의 도시된 트랜지스터(20)는 제 5 트랜지스터(20e), 제 6 트랜지스터(20f), 제 7 트랜지스터(20g) 및 제 8 트랜지스터(20h)로 지칭될 수 있다.
비트라인 BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2는 제 1 단절 회로 BL-ISO-A를 통해 비트라인 경로 HBL-T1, HBL- C1 HBL-T2 및 HBL-C2까지 연장되는 것으로 간주될 수 있다. 제 1 트랜지스터(20a)는 BL-T-A1을 제 1 전도 경로(33)를 이용하여 HBL-T1 경로(즉, 제 1 BL-T 전도 경로)에 게이트 방식으로 연결한다. 제 2 트랜지스터(20b)는 BL-C-A1을 제 2 전도 경로(34)를 이용하여 HBL-C1 경로(즉, 제 1 BL-C 전도 경로)에 게이트 방식으로 연결한다. 제 3 트랜지스터(20c)는 BL-T-A2를 제 3 전도 경로(35)를 이용하여 HBL-T2 경로(즉, 제 2 BL-T 전도 경로)에 게이트 방식으로 연결한다. 제 4 트랜지스터(20d)는 BL-C-A2를 제 4 전도 경로(36)를 이용하여 HBL-C2 경로(즉, 제 2 BL-C 전도 경로)에 게이팅 연결한다.
비트라인(BL-T-B1, BL-C-B1, BL-T-B2, BL-C-B2)은 제 2 단절 회로(BL-ISO-B)를 통해 비트라인 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2)에 연장되는 것으로 간주될 수 있다. 제 5 트랜지스터(20e)는 제 5 전도 경로(37)를 이용하여 BL-T-B1을 HBL-T1 경로에 게이팅 연결하고; 제 6 트랜지스터(20f)는 제 6 전도 경로(38)를 이용하여 BL-C-B1을 HBL-C1 경로에 게이팅 연결하며; 제 7 트랜지스터(20g)는 HBL-T2 경로에 제 7 전도 경로(39)를 이용하여 BL-T-B2를 게이팅 연결하고; 제 8 트랜지스터(20h)는 제 8 전도 경로(40)를 이용하여 BL-C-B2를 HBL-C2 경로에 게이팅 연결한다.
도 10은 도 7 및 도 8의 워드라인 단절 회로(WL-ISO-A, WL-ISO-B 및 WL-ISO-C)의 영역을 개략적으로 도시한다. WL-ISO-A 회로는 WL-ISO-A DRIVER로부터 연장되고 트랜지스터들(20)의 제 1 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(42)을 포함하고; WL-ISO-B 회로는 WL-ISO-B DRIVER로부터 연장되고 트랜지스터들(20)의 제 2 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(43)을 포함하며; WL-ISO-C 회로는 WL-ISO-C DRIVER로부터 연장하고 트랜지스터들(20)의 제 3 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(44)을 포함한다.
일부 실시예에서, WL-ISO-A 회로의 도시된 트랜지스터(20)는 제 1 트랜지스터(20a), 제 2 트랜지스터(20b) 및 제 3 트랜지스터(20c)로 지칭될 수 있다. WL-ISO-B 회로의 도시된 트랜지스터(20)는 제 4 트랜지스터(20d), 제 5 트랜지스터(20e) 및 제 6 트랜지스터(20f)로 지칭될 수 있다. 도시된 WL-ISO-C 회로의 트랜지스터(20)는 제 7 트랜지스터(20g), 제 8 트랜지스터(20h) 및 제 9 트랜지스터(20i)로 지칭될 수 있다.
워드라인들(WL-A1, WL-A2 및 WL-A3)은 제 1 단절 회로(WL-ISO-A)를 통해 워드라인 경로들(HWL-1, HWL-2 및 HWL-3)까지 연장되는 것으로 간주될 수 있다. 제 1 트랜지스터(20a)는 제 1 전도 경로(45)를 갖는 WL-A1을 HWL-1 경로(즉, 제 1 계층적 워드라인 전도 경로)에 게이팅 연결한다. 제 2 트랜지스터(20b)는 제 2 전도 경로(46)를 갖는 WL-A2를 HWL-2 경로(즉, 제 2 계층 형 워드라인 전도 경로)에 게이팅 연결한다. 제 3 트랜지스터(20c)는 제 3 전도 경로(47)를 갖는 WL-A3을 HWL-3 경로(즉, 제 3 계층 워드라인 전도 경로)에 게이팅 연결한다.
워드라인들(WL-B1, WL-B2 및 WL-B3)은 제 2 단절 회로(WL-ISO-B)를 통해 워드라인 경로들(HWL-1, HWL-2 및 HWL-3)까지 연장되는 것으로 고려될 수 있다. 제 4 트랜지스터(20d)는 제 4 전도 경로(48)를 이용하여 WL-B1을 HWL-1 경로에 게이팅 연결하고; 제 5 트랜지스터(20e)는 WL-B2를 제 5 전도 경로(49)를 이용하여 HWL-2 경로에 게이팅 연결하며; 제 6 트랜지스터(20f)는 WL-B3을 제 6 전도 경로(50)를 이용하여 HWL-3 경로에 게이팅 연결한다.
워드라인들(WL-C1, WL-C2 및 WL-C3)은 제 3 단절 회로(WL-ISO-C)를 통해 워드라인 경로들(HWL-1, HWL-2 및 HWL-3)까지 연장되는 것으로 고려될 수 있다. 제 7 트랜지스터(20g)는 제 7 전도 경로(51)를 이용하여 WL-C1을 HWL-1 경로에 게이팅 연결한다. 제 8 트랜지스터(20h)는 제 8 전도 경로(52)를 이용하여 WL-C2를 HWL-2 경로에 게이팅 연결한다. 제 9 트랜지스터(20i)는 WL-C3를 제 9 전도 경로(53)를 이용하여 HWL-3 경로에 게이팅 연결한다.
일부 실시예에서, 도 9의 트랜지스터(20a-h) 및/또는 도 10의 트랜지스터(20a-i)의 번호는 특정 청구항 세트에서 얼마나 많은 트랜지스터가 기술되는지에 따라, 도 9 및 도 10의 설명에 대비 특정 청구항에서 변경될 수 있다. 예를 들어, 도 10의 트랜지스터(20a, 20b, 20d 및 20e)가 일 청구항 세트에서 기술되는 경우, 그러한 트랜지스터는 각각 제 1, 제 2, 제 3 및 제 4 트랜지스터로 지칭될 수 있다. 다른 예로서, 도 9의 비트라인 단절 트랜지스터가 도 10의 워드라인 단절 트랜지스터의 전부 또는 일부와 함께 일 청구항 세트에서 기술될 경우, 도 9의 비트라인 단절 트랜지스터는 제 1 내지 제 8 트랜지스터로 지칭될 수 있고, 도 10의 워드라인 단절 트랜지스터는 제 9 및 그 이상의 트랜지스터로 지칭될 수 있다. 다른 예로서, 도 9의 비트라인 단절 트랜지스터가 도 10의 워드라인 트랜지스터의 전부 또는 일부와 함께 일 청구항 세트에서 기술될 경우, 도 10의 워드라인 단절 트랜지스터는 제 1 내지 제 6 트랜지스터(또는 청구항에서 일부만이 기술될 경우 제 1 내지 제 4 트랜지스터)로 지칭될 수 있고, 도 9의 비트라인 단절 트랜지스터는 이보다 더 높은 순서의 트랜지스터로 지칭될 수 있다.
도 11은 도 7의 집적 메모리 조립체(10)의 일부를 도시한다. 도 11은 구체적으로, 각각 워드라인 단절 회로(WL-ISO-A-1 및 WL-ISO-B-1)를 통해 제어 전압 플레이트 PLATE-1까지 연장되는 워드라인 WL-A1 및 WL-B1을 도시하고, 비트라인 단절 회로(BL-ISO-A-1 및 BL-ISO-B-1)를 통해 제어 전압 플레이트(PLATE-2)까지 연장되는 비트라인(BL-T-A1, BL-C-A1, BL-T-A2, BL-C-A2, BL-T-B1, BL-C-B1, BL-T-B2, BL-C-B2)을 도시한다.
도 12는 도 7 및 도 11의 비트라인 단절 회로(BL-ISO-A-1 및 BL-ISO-B-1)의 영역을 개략적으로 도시한다. BL-ISO-A-1 회로는 BL-ISO-A-1 DRIVER로부터 연장되고 트랜지스터들(20)의 제 1 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(56)을 포함하고, BL-ISO-B-1 회로는 BL-ISO-B-1 DRIVER로부터 연장되고 제 2 시리즈의 트랜지스터(20)의 게이트와 전기적으로 결합되는 전도 라인(58)을 포함한다.
일부 실시예에서, BL-ISO-A-1 회로의 예시된 트랜지스터(20)는 제 1 트랜지스터(20a), 제 2 트랜지스터(20b), 제 3 트랜지스터(20c) 및 제 4 트랜지스터(20d)로 지칭될 수 있고, BL-ISO-B-1 회로의 도시된 트랜지스터(20)는 제 5 트랜지스터(20e), 제 6 트랜지스터(20f), 제 7 트랜지스터(20g) 및 제 8 트랜지스터(20h)로 지칭될 수 있다.
비트라인들 BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2는 단절 회로 BL-ISO-A-1을 통해 PLATE-2까지 연장되는 것으로 고려될 수 있다. 제 1 트랜지스터(20a)는 BL-T-A1을 제 1 전도 경로(59)를 이용하여 PLATE-2에 게이팅 연결하고; 제 2 트랜지스터(20b)는 BL-C-A1을 제 2 전도 경로(60)를 이용하여 PLATE-2에 게이팅 연결하며; 제 3 트랜지스터(20c)는 BL-T-A2를 제 3 전도 경로(61)를 이용하여 PLATE-2에 게이팅 연결하고; 제 4 트랜지스터(20d)는 BL-C-A2를 제 4 전도 경로(62)를 이용하여 PLATE-2에 게이팅 연결한다.
비트라인들 BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2는 단절 회로 BL-ISO-B-1을 통해 PLATE-2까지 연장되는 것으로 고려될 수 있다. 제 5 트랜지스터(20e)는 BL-T-B1을 제 5 전도 경로(63)를 이용하여 PLATE-2에 게이팅 연결하고; 제 6 트랜지스터(20f)는 BL-C-B1을 제 6 전도 경로(64)를 이용하여 PLATE-2에 연결하고; 제 7 트랜지스터(20g)는 BL-T-B2를 제 7 전도 경로(65)를 이용하여 PLATE-2에 게이팅 연결하고; 제 8 트랜지스터(20h)는 BL-C-B2를 제 8 전도 경로(66)를 이용하여 PLATE-2에 게이팅 연결한다.
일부 실시예에서, 비트라인 단절 회로(BL-ISO-A-1 및 BL-ISO-B-1)는 제 1 및 제 2 비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)를 구별하기 위해 제 3 및 제 4 단절 회로로 지칭될 수 있다. 이러한 실시예에서, 도 12의 트랜지스터(20a-h)는 (도 9에 도시되는) BL-ISO-A 회로 및 BL-ISO-B 회로의 처음 8 개의 트랜지스터와 구별하기 위해 각각 제 9, 제 10, 제 11, 제 12, 제 13, 제 14, 제 15, 제 16 트랜지스터로 지칭될 수 있다. 전도 경로(59-66)는 제 9 내지 제 16 전도 경로라고 할 수 있다.
도 13은 도 7 및 도 11의 워드라인 단절 회로(WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1)의 영역을 개략적으로 도시한다. WL-ISO-A-1 회로는 WL-ISO-A-1 DRIVER로부터 연장되고 트랜지스터들(20)의 제 1 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(67)을 포함하고; WL-ISO-B-1 회로는 WL-ISO-B-1 DRIVER로부터 연장되고 트랜지스터들(20)의 제 2 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(68)을 포함하며; WL-ISO-C-1 회로는 WL-ISO-C-1 DRIVER로부터 연장되고 트랜지스터들(20)의 제 3 시리즈의 게이트들과 전기적으로 결합되는 전도 라인(69)을 포함한다.
일부 실시예에서, WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1 회로의 도시된 트랜지스터(20)는 각각 제 1 내지 제 9 트랜지스터(20a-i)로 지칭될 수 있다. 워드라인들(WL-A1, WL-A2 및 WL-A3)은 제 1 단절 회로(WL-ISO-A-1)를 통해 PLATE-1까지 연장되는 것으로 고려될 수 있다. 워드라인들(WL-B1, WL-B2 및 WL-B3)은 제 2 단절 회로(WL-ISO-B-1)를 통해 PLATE-1까지 연장되는 것으로 간주될 수 있다. 워드라인들(WL-C1, WL-C2 및 WL-C3)은 제 3 단절 회로(WL-ISO-C-1)를 통해 PLATE-1까지 연장되는 것으로 고려될 수 있다.
제 1 트랜지스터(20a)는 WL-A1을 제 1 전도 경로(70)를 이용하여 게이팅 연결하여 PLATE-1에 게이팅 연결하고; 제 2 트랜지스터(20b)는 WL-A2를 제 2 전도 경로(71)를 이용하여 PLATE-1에 게이팅 연결하고; 제 3 트랜지스터(20c)는 WL-A3을 제 3 전도 경로(72)를 이용하여 PLATE-1에 게이팅 연결한다. 제 4 트랜지스터(20d)는 WL-B1을 제 4 전도 경로(73)를 이용하여 PLATE-1에 게이팅 연결하고; 제 5 트랜지스터(20e)는 WL-B2를 제 5 전도 경로(74)를 이용하여 PLATE-1에 게이팅 연결하고; 제 6 트랜지스터(20f)는 WL-B3을 제 6 전도 경로(75)를 이용하여 PLATE-1에 게이팅 연결한다. 제 7 트랜지스터(20g)는 WL-C1을 제 7 전도 경로(76)를 이용하여 PLATE-1에 게이팅 연결하고; 제 8 트랜지스터(20h)는 WL-C2를 제 8 전도 경로(77)를 이용하여 PLATE-1에 게이팅 연결하고; 제 9 트랜지스터(20i)는 WL-C3를 제 9 전도 경로(78)를 이용하여 PLATE-1에 게이팅 연결한다.
일부 실시예들에서, 워드라인 단절 회로 WL-ISO-A-1, WL-ISO-B-1 및 WL-ISO-C-1은 제 1 내지 제 3 워드라인 단절 회로(WL-ISO-A, WL-ISO-B, WL-ISO-C)(도 10)과 구별하기 위해 제 4 내지 제 6 단절 회로로 지칭될 수 있다. 그러한 실시예에서, 도 13의 트랜지스터(20a-i)는 (도 10에 도시 된) WL-ISO-A, WL-ISO-B 및 WL-ISO-C 회로의 처음 9 개의 트랜지스터와 구별하기 위해 각각 제 10 내지 제 18 트랜지스터로 지칭될 수 있다. 전도 경로(70-78)는 (도 10에 도시된) WL-ISO-A, WL-ISO-B 및 WL-ISO-C 회로의 처음 9 개의 전도 경로와 구별하기 위해 각각 제 10 내지 제 18 전도 경로로 지칭될 수 있다.
일부 실시예에서, 도 10 및 도 13의 실시예는 특정 청구항 또는 설명에서 언급되었으므로, 트랜지스터의 넘버링은 도 10 및 도 13의 설명과 관련하여 달라질 수 있다. 예를 들어, 4개의 트랜지스터가 워드라인 단절 회로(WL-ISO-A 및 WL-ISO-B)(도 10에 도시 됨)와 연관되는 것으로 청구항 세트에서 설명되고, 4 개의 트랜지스터가 WL-ISO-A-1 및 WL-ISO-B-1(도 13에 도시 됨)과 연관되는 것으로 청구항 세트에서 기술될 경우, 워드라인 단절 회로(WL-ISO-A 및 WL-ISO-B)와 관련된 4개의 트랜지스터는 제 1 내지 제 4 트랜지스터로 지칭될 수 있고, 워드라인 단절 회로(WL-ISO-A-1 및 WL-ISO-B-1)와 연관된 4개의 트랜지스터는 제 5 내지 제 8 트랜지스터로 지칭될 수 있다. 또한, 워드라인 단절 회로(WL-ISO-A 및 WL-ISO-B)와 관련된 4 개의 전도 경로는 제 1 내지 제 4 전도 경로로 지칭될 수 있으며, 워드라인 단절 회로((WL-ISO-A-1 및 WL-ISO-B-1)과 연관된 4개의 전도 경로는 제 5 내지 제 8 전도 경로로 지칭될 수 있다.
도 7은 메모리 어레이 데크(DECK A-C)의 일반적인 스택을 갖는 예시적인 집적 메모리 조립체(10)의 개략도이다. 도 14는 특히 2T-1C 메모리 셀을 포함하는 메모리 어레이 데크(DECK A 및 B)를 갖는 메모리 어레이를 갖는 또 다른 예시적인 집적 메모리 조립체(10a)를 도시한다. 각각의 메모리 셀은 제 1 트랜지스터(T1), 제 2 트랜지스터(T2) 및 커패시터(C)를 포함한다. DECK A의 2 개의 메모리 셀은 메모리 셀 MC-A1 및 MC-A2로서 구체적으로 식별되고, DECK B의 2 개의 메모리 셀은 메모리 셀 MC-B1 및 MC-B2로 구체적으로 식별된다. 도 7의 제어 전압 플레이트(PLATE-1 및 PLATE-2)는 도 14에 도시되지 않지만, (도 7을 참조하여 기술된 회로들(WL-ISO-A-1, BL-ISO-A-1 등)과 유사한 적절한 단절 회로와 함께) 그러한 플레이트들이 일부 실시예들에 포함될 수 있다.
도 14의 다양한 구성 요소 및 구조는, 14)은 도 7-13을 설명하는데 앞서 이용된 것과 유사한 번호 및 기호로 라벨링된다. 도 14의 설명은 2T-1C 메모리 셀(가령, 메모리 셀 MC-A1, MC-A2, MC-B1, MC-B2)에 대한 비트라인((BL-T-A1, BL-C-A1, BL-T-A2, BL-C-A2, BL-T-B1, BL-C-B1, BL-T-B2, BL-C-B2) 및 워드라인(WL-A1, WL-A2, WL-A3, WL-B1, WL-B2 and WL-B3)의 관계를 도시한다. 도 14는 또한 비트라인 단절 드라이버(BL-ISO-A DRIVER, BL-ISO-B DRIVER)로부터 연장되는 전도 라인(30, 32)과, 워드라인 단절 드라이버(WL-ISO-A DRIVER, WL-ISO-B DRIVER)로부터 연장되는 전도 라인(42 및 43)을 또한 도시한다. 전도 라인(30, 32, 42 및 43)은 도 9 및 도 10을 참조하여 전술한 바와 같이 트랜지스터(20)의 게이트와 전기적으로 결합한다. 도 14는 트랜지스터(20)로부터 계층적 비트라인 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2)로 연장되는 전도 경로(33-40)(도 9를 참조하여 상술 됨)를 도시하고, 트랜지스터(20)로부터 계층적 워드라인 경로(HWL-1, HWL-2 및 HWL-3)로 (도 10을 참조하여 상술한) 전도 경로(45-50)를 또한 도시한다. 계층적 비트라인 경(HBL-T1 및 HBL-C1)의 한 쌍의 영역이 점선으로 도시되어, 이러한 영역이 예시된 트랜지스터 쌍(20)을 통과하지만 도시된 트랜지스터를 통과하지 않음을 나타낸다.
도 15는 또 다른 통합 메모리 조립체(10b)의 영역을 도시한다. 이러한 영역은 메모리 셀(MC-A1 및 MC-A2)을 갖는 메모리 어레이 데크(DECK-A)의 일부를 포함한다. 다른 메모리 어레이 데크(예를 들어, 도 7의 DECK B 및 C 중 하나 또는 둘 모두)는 메모리 어레이 데크의 적층 조립체에서 DECK-A와 함께 존재하지만, 다른 메모리 어레이 데크는 도면의 단순화를 위해 도 15에 도시되지 않았다.
메모리 셀(MC-A1 및 MC-A2)은 2T-1C 메모리 셀이며, 커패시터(C)와 함께 제 1 및 제 2 트랜지스터(T1 및 T2)를 포함한다.
제 1 및 제 2 트랜지스터(T1 및 T2)는 도 8을 참조하여 전술한 트랜지스터 구조와 유사하게, 워드라인(WL-A1)의 전도성 물질(22)를 통해 연장되는 반도체 재료(24)를 포함한다. 유전체 재료(26)는 트랜지스터(T1 및 T2)의 반도체 재료(24)와 워드라인(WL-A1)의 전도성 물질(22) 사이에 있다. 워드라인(WL-A1)이 도 15의 단면도에서 트랜지스터(T1 및 T2)의 물질(24 및 26)에 의해 파괴되는 것으로 보이지만, 실제로는 전도성 물질(22)이 도 15의 도시된 평면 외부의 영역에서 물질들(24 및 26) 둘레로 연장된다.
트랜지스터(T1 및 T2)는 반도체 재료(24) 내에 게이트형 채널 영역(91)을 포함하고, 채널 영역(91)의 대향 측면 상에 소스/드레인 영역(97 및 99)을 포함한다. 채널 영역(91)은 워드라인 WL-A1의 전도 물질(22)을 통해 수직으로 연장된다.
커패시터 C는 제 1 커패시터 노드(81)에 대응하는 제 1 전도성 물질(80), 제 2 커패시터 노드(83)에 대응하는 제 2 전도성 물질(82), 및 제 1 및 제 2 전도성 물질(80 및 82) 사이의 커패시터 유전체(84)를 포함한다. 제 1 커패시터 노드(81)는 메모리 셀(MC-A1 및 MC-A2)의 트랜지스터(T1)와 전기적으로 결합되고, 제 2 커패시터 노드(83)는 메모리 셀의 트랜지스터(T2)와 전기적으로 결합된다.
제 1 및 제 2 전도성 물질(80 및 82)은 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있으며; 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 규화물, 금속 질화물, 금속 탄화물 등), 및/또는 전도성-도핑된 반도체 물질(가령, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄, 등) 중 하나 이상일 수 있다. 제 1 및 제 2 전도성 재료(80, 82)는 일부 실시예에서 서로 동일한 조성을 가질 수 있고, 다른 실시예에서는 서로 다른 조성을 포함할 수 있다.
커패시터 유전체 재료(84)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다. 예를 들어, 이산화 규소, 질화 규소 등의 하나 이상의 물질을 포함할 수 있다.
절연 재료(86)는 커패시터(C) 위에 또한 그 사이에 연장되며, 워드라인(WL-A1) 아래에도 있다. 절연 재료(86)는 예를 들어 이산화 규소, 질화규소 등, 중 하나 이상을 포함하는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있다.
DECK-A는 베이스(88)에 의해 지지되는 것으로 도시되어 있다. 베이스(88)는 반도체 물질을 포함할 수 있고, 예를 들어, 단결정 실리콘을 포함하거나, 본질적으로 단결정 실리콘으로 구성되거나, 단결정 실리콘으로 이루어질 수 있다. 베이스(88)는 반도체 기판으로 지칭될 수 있다. 용어 "반도체 기판"은 반도성 웨이퍼(단독으로 또는 다른 재료를 포함하는 조립체에서) 반도성 웨이퍼와 같은 벌크 반도체 물질과, (단독으로 또는 다른 물질을 포함하는 조립체로 구성되는) 반도체 재료층을 포함한, 반도성 재료를 포함하는, 그러나 이에 제한되지 않는, 임의의 구조를 의미한다. "기판"이라는 용어는 전술한 반도체 기판을 포함하지만 이에 제한되지 않는 임의의 지지 구조를 지칭한다. 일부 애플리케이션에서, 베이스(88)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는 예를 들어, 내화 금속 재료, 장벽 재료, 확산 재료, 절연 재료 등의 하나 이상의 재료를 포함할 수 있다.
베이스(88)는 DECK-A와 베이스(88) 사이에 추가적인 구조 또는 재료가 제공될 수 있음을 나타내기 위해 갭만큼 DECK-A로부터 이격되어 도시되어 있다. 이러한 추가 구조 및 재료는 예를 들어, 적층 메모리 조립체의 다른 메모리 어레이 스택을 포함할 수 있다.
워드라인 WL-A1은 DECK-A의 일 측부(DECK-A에 의해 포함된 메모리 어레이의 제 1면(87)으로 지칭될 수 있음) 상의 워드라인 단절 회로(WL-ISO-A)로 연장되고, DECK-A의 다른 측부(DECK-A에 의해 포함된 메모리 어레이의 제 2면(89)으로 지칭될 수 있음) 상의 워드라인 단절 회로(WL-ISO-A-1)로 연장되는 것으로 도시된다. 도시된 실시예에서, 제 1 및 제 2 측부(87, 89)는 서로 대향 관계에 있다. DECK-A의 메모리 어레이는 제 1 및 제 2 측부(87 및 89) 사이에서 연장한다.
워드라인 단절 회로(WL-ISO-A-1)는 워드라인(WL-A1)을 제어 전압 플레이트(PLATE-1)에 결합하고, 워드라인 단절 회로 WL-ISO-A 는 워드라인 WL-A1을 전도 경로 HWL-1와 결합시켜서 워드라인 드라이버 WL-D1까지 연장시킨다. 도시된 실시예에서, 워드라인 드라이버(WL-D1)는 베이스(88)에 의해 지지되고, 적층된 메모리 어레이 데크들 아래에 놓인다(도시된 DECK-A 및 도시되지 않은 다른 데크들; 도 7의 DECK B 및 C를 포함할 수 있음). 워드라인 드라이버(WL-D1)는 적층 메모리 어레이 데크 바로 아래에 있을 수도 있고, 적층 메모리 어레이 데크 바로 아래로부터 횡 방향으로 오프셋될 수도 있다. 워드라인 드라이버(WL-D1)가 적층 메모리 어레이 데크 아래에 도시되어 있지만, 다른 실시예에서는 워드라인 드라이버(WL-D1)가 다른 위치에 놓일 수 있다. 가령, 데크 위에서, 데크의 측면을 따라, 그리고 데크로부터 측방향으로 오프셋되어 위치할 수 있다. 다른 실시예에서, 워드라인 드라이버(WL-D1)가 베이스(88)에 형성될 수 있다. 워드라인 드라이버(WL-D1)는 적층 메모리 어레이 데크들과 함께 이용될 수 있는 다수의 워드라인 드라이버들의 예이고(예를 들어, 도 7의 워드라인 드라이버들(WL-D2 및 WL-D3)이 또한 이용될 수 있음), 이러한 모든 워드라인 드라이버는 적층 메모리 어레이 데크들에 대해 유사한 위치에 있을 수 있다(예를 들어, 적층 메모리 어레이 데크 아래, 적층 메모리 어레이 데크 옆에, 적층 메모리 어레이 데크 위에, 등).
제어 전압 플레이트(PLATE-1)는 적층 메모리 어레이 데크 옆에 도시되어 있지만, 다른 실시예에서는 다른 위치에 있을 수 있다. 예를 들어, 적층 메모리 어레이 데크 옆에(예를 들어, 워드라인 드라이버 옆의 베이스(88) 상에 지지됨), 적층 메모리 어레이 데크 위, 등에 위치할 수 있다.
비트라인(BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2)은 트랜지스터들 T1 및 T2의 소스/드레인 영역들과 전기적으로 결합된다. 비트라인은 비트라인 단절 회로(BL-ISO-A)로 연장되어, 비트라인이 전도 경로(HBL-T1, HBL-C1, HBL-T2 및 HBL-C2)와 결합하여, 감지 증폭기(SA1, SA2)로 연장된다. 도시된 실시예에서, 감지 증폭기들 SA1 및 SA2는 베이스(88)에 의해 지지되고, 적층 메모리 어레이 데크들(예를 들어, 도시된 DECK-A 및 도시되지 않은 다른 데크들, 예를 들어 도 7의 DECK B 및 C) 아래에 놓인다. 감지 증폭기들(SA1 및 SA2)은 적층 메모리 어레이 데크 바로 아래에 있을 수 있거나, 적층 메모리 어레이 데크 바로 아래로부터 횡 방향으로 오프셋될 수 있다. 감지 증폭기들(SA1 및 SA2)이 적층 메모리 어레이 데크들 아래에 도시되어 있지만, 다른 실시예들에서 감지 증폭기들(SA1 및 SA2)은 다른 위치에 놓일 수 있고, 예를 들어, 데크들로부터 측 방향으로 오프셋되고 데크의 측면들을 따라 위치할 수 있고, 데크 위에 위치할 수 있고, 등등이다. 더욱이, 다른 실시예에서, 감지 증폭기(SA1 및 SA2)는 베이스(88)에 형성될 수 있다. 감지 증폭기(SA1 및 SA2)는 적층 메모리 어레이 데크와 함께 이용될 수 있는 다수의 감지 증폭기의 예이고, 이러한 모든 감지 증폭기는 적층 메모리 어레이 데크에 대해 유사한 위치에 있을 수 있다(예를 들어, 적층 메모리 어레이 데크 아래, 적층된 메모리 어레이 데크 옆, 적층 메모리 어레이 데크 위 등).
도 15에는 도시되지 않았지만, 비트라인 (BL-ISO-A-1)로 연장되는 비트라인들(BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2)(도 7의 PLATE-2). PLATE-2는 적층 메모리 어레이 데크의 바로 아래, 적층 메모리 어레이 데크 아래(예를 들어, 워드라인 드라이버 옆의베이스(88)에서 지원됨), 적층 메모리 어레이 데크 위 등일 수 있다. 일부 실시예에서, PLATE-1 및 PLATE-2는 별도의 플레이트가 아닌 하나의 연속된 플레이트로 구성될 수 있다.
다양한 단절 회로(예: BL-ISO-A, BL-ISO-A-1, WL-ISO-A, WL-ISO-A-1 등)는 적층 메모리 어레이 갑판; 예를 들어 적층 메모리 어레이 데크의 옆, 적층 메모리 어레이 데크 위, 적층 메모리 어레이 데크 아래 등을 포함할 수 있다.
도 16은 도 15에 도시된 DECK-A의 메모리 셀들(MC-A1 및 MC-A2)을, DECK-B의 유사 메모리 셀 MC-B1, MC-B2와 조합하여 포함하는 예시적인 집적 메모리 조립체(10c)의 영역을 도시한다. 도시된 조립체에서, DECK A 및 B는 이들 사이의 중앙 평면(85)을 가로질러 미러링되고, 비트라인(BL-T-A1/BL-T-B1, BL-C-A1/BL-C-B1, BL-T-A2/BL-T-B2 및 BL-C-A2/BL-C-B2)을 공유한다. 비트라인은 비트라인 단절 회로 BL-ISO-A 및 BL-ISO-B에 전기적으로 결합되고, 그러한 비트라인 단절 회로를 통해 전도 경로 HBL-T1, HBL-C1, HBL-T2 및 HBL-C2(도 16에 도시되지 않음)까지 연장될 수 있다. 도 16의 구성을 이용하는 추가의 예시적인 실시예는, 도 22 및 도 23을 참조하여 아래에서 기술된다.
워드라인 단절 회로(예를 들어, WL-ISO-A 및 WL-ISO-A-1)는 도면을 단순화하기 위해도 16에 도시되지 않지만, 일부 응용예에는 포함될 수도 있다. 또한, 제어 전압 플레이트(PLATE-1 및 PLATE-2)가 도면을 단순화하기 위해도 16에 도시되지 않지만, 일부 응용예에는 포함될 수도 있다.
도 17은 또 다른 통합 메모리 조립체(10d)의 영역을 도시한다. 이러한 영역은 2T-1C 메모리 셀(MC-A1)을 갖는 메모리 어레이(DECK-A)의 일부를 포함하고, 2T-1C 메모리 셀(MC-B1)을 갖는 메모리 어레이(DECK-B)의 일부를 포함한다. 비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)의 전도 라인(30 및 32)은 전도성 물질(90)을 포함하는 것으로 도시된다. 전도성 물질(90)은 임의의 적합한 조성물 또는 조성물의 조합, 가령, 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물(예컨대, 금속 규화물, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예: 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)의 전도성 물질(90)은 일부 실시예에서 워드라인의 전도성 물질(22)와 동일한 조성 및/또는 비트라인의 전도성 물질(28)과 동일 조성일 수 있고, 다른 실시예에서 전도성 재료(22 및 28) 중 하나 또는 둘 모두와 상이한 조성을 가질 수 있다.
도 17의 실시예에서, DECK A 및 B의 메모리 어레이는 실질적으로 수평으로 연장되고(용어 "실질적으로 수평적으로"는 제조 및 측정의 합리적인 허용 오차 내에서 수평을 의미함), 전도 라인(30 및 32)의 전도성 재료(90) 역시 실질적으로 수평으로 연장된다.
비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)의 트랜지스터(20)는 전도성 물질(90)을 통해 연장되는 반도체 물질(24)을 포함하고, 전도성 물질(90) 내에 게이트(92)를 포함하며, 반도체 물질(24) 내에 게이트(92)를 따라 채널 영역(93)을 포함한다. 도시된 실시예에서, 채널 영역(93)은 라인(30 및 32)의 전도성 물질(90)를 통해 실질적으로 수직으로 연장된다. 소스/드레인 영역(101 및 103)은 채널 영역(93)의 대향 측면 상에 있다.
일부 실시예에서, 비트라인 단절 회로(BL-ISO-A 및 BL-ISO-B)의 전도 라인(30 및 32)은 각각 제 1 및 제 2 전도 라인으로 지칭될 수 있으며; 제 1 전도 라인(30) 내의 전도성 재료(90)는 제 1 전도성 재료로 언급될 수 있고, 제 2 전도 라인(32) 내의 전도성 재료(90)는 제 2 전도성 재료로 언급될 수 있다. 제 1 전도 라인(30) 내의 제 1 전도성 물질은 제 1 단절 드라이버(BL-ISO-A DRIVER)와 결합되고, 제 2 전도 라인(32) 내의 제 2 전도성 물질은 제 2 단절 드라이버(BL-ISO-B DRIVER)와 결합된다. .
단절 회로(BL-ISO-A 및 BL-ISO-B)는 도시된 실시예에서 다른 하나의 상부에 수직으로 적층되지만, 다른 실시예에서는 다른 배치로 제공될 수 있다.
도 17은 도 7의 구조의 예시적인 실시예의 일부분을 도시하는 것으로 고려될 수 있다. 도시된 부분은 한 쌍의 적층 메모리 셀들(MC-A1 및 MC-B1)의 비교 비트라인들(BL-T-A1, BL-C-A1, BL-T-B1 및 BL-C-B1)과 제 1 감지 증폭기(SA1) 간의 전기 신호 전달과 관련된 회로를 도시한다. 추가의 구조물이 다른 메모리 어레이 데크, 다른 메모리 셀, 다른 감지 증폭기, 다른 워드라인, 등을 포함하도록 제공될 수 있다. 도 17의 메모리 셀은 2T-1C 구조인 것으로 보이지만, 다른 실시예에서는 2T-2C 구조, 3T-1C 구조, 등을 포함한, 다른 적절한 임의의 구조를 취할 수 있다.
도 18은 적층 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖는 또 다른 통합 메모리 조립체(10e)를 도시한다. 적층 메모리 어레이 데크들 각각은 계층적 비트라인 경로(HBL-T1)의 좌측에 어레이를 갖고, 계층적 비트라인 경로(HBL-T1)의 우측에 어레이를 갖는다. 왼쪽에 있는 어레이는 DECK-A (LEFT) 및 DECK-B (LEFT)로 표시되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 표시된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
비교 비트라인(BL-T-A1(LEFT), BL-T-A1(RIGHT), BL-T-B1(LEFT) 및 BL-T-B1(RIGHT))은 도 9를 참조하여 앞서 기술한 유형의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))까지 어레이 사이에서 연장된다. 특히, 각 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT)는 병렬로 일련의 트랜지스터(20)들을 포함하고, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(예: 라인 BL-T-A1(LEFT)는 4개의 메모리 셀(MC-A(1-4)을 갖는 것으로 도시되고 단절 회로(BL-ISO-A(LEFT))는 4개의 트랜지스터(20)를 가짐).
일부 애플리케이션에서는 각각의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))가 멀티플렉서(mux)를 포함하는 것으로 간주될 수 있다.
도 18의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하며, 라인(30)(LEFT 및 RIGHT) 및 (32)(LEFT 및 RIGHT)의 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(도 18에서는 단지 일부만이 표시됨)을 포함하며, 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 도 18에 표시됨) 사이에 있다.
메모리 셀들(예컨대, MC-A(1-4))은 트랜지스터들(T1)과 연결된 커패시터들(C)을 포함하는 것으로 도시되어 있다. 트랜지스터는 트랜지스터의 게이트를 포함하는 워드라인(WL 중 하나만이 표시됨)을 따라 있을 수 있다.
도 18은 도 7의 구조의 예시적인 실시예의 일부분을 도시하는 것으로 고려될 수 있다. 도시된 부분은 비교 비트라인(BL-T-A1(LEFT), BL-T-A1(RIGHT), BL-T-B1(LEFT) 및 BL-T-B1(RIGHT)) 및 제 1 감지 증폭기(SA1) 사이의 전기 신호 전달과 관련된 회로를 포함한다.
다른 비트들(예를 들어, BL-C 비트라인들), 다른 메모리 셀들, 다른 감지 증폭기들, 다른 워드라인들, 다른 메모리 어레이 데크들, 등을 포함하도록 추가적인 구조가 제공될 수 있다. 또한, 제어 전압 플레이트들(가령, 도 7의 PLATE-1, PLATE-2)가 적절한 회로와 함께 제공될 수 있다. 도 18의 메모리 셀들(예를 들어, MC-A(1-4))은 예를 들어 2T-1C 구성, 2T-2C 구성, 3T-1C 구성 등을 포함한 임의의 적절한 구성을 가질 수 있다.
도 19는 개방 비트라인 배열을 갖는 DRAM 아키텍쳐의 적층 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖는 집적 메모리 조립체(10f)의 또 다른 예를 도시한다. 적층된 각각의 데크는 좌측에 어레이를 갖되, 계층적 비트라인 경로(HBL-T1)와 결합된 비교 비트라인(BL-T1, BL-T2)을 가지며, 우측에 어레이를 갖되, 계층적 비트라인 경로(HBL-C1)와 결합된 비교 비트라인(BL-C1, BL-C2)을 가진다. 좌측의 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 우측의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
HBL-T1 및 HBL-C1 경로는 감지 증폭기 SA1까지 연장된다.
각각의 비교 비트라인(BL-T1, BL-T2, BL-C1 및 BL-C2)은 도 9를 참조하여 앞서 기술된 유형의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT) BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))로 연장된다. 특히, 각각의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT)는 병렬로 일련의 트랜지스터(20)를 포함하고, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(예를 들어, 라인 BL-T1은 4개의 메모리 셀(MC-A(1-4))을 갖는 것으로 도시되고, 단절 회로 BL-ISO-A(LEFT)는 4개의 트랜지스터(20)를 가짐).
도 19의 트랜지스터(20) 도 17의 트랜지스터(20)와 유사하며, 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(그 중 단지 일부만이 표시되어 있음)을 포함하며, 상기 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 표시됨) 사이에 있다.
도 19의 메모리 셀들(예를 들어, MC-A(1-4))은 예를 들어, 1T-1C 구성, 2T-1C 구성, 2T-2C 구성, 3T-1C 구성 등을 포함하는 임의의 적절한 구성 일 수 있다. 메모리 셀들(예를 들어, MC-A(1-4))은 트랜지스터들(T)과 연결된 커패시터들(C)을 포함하는 것으로 도시된다. 트랜지스터들은 트랜지스터들의 게이트들을 포함하는 워드라인들 WL(그 중 하나만이 표시됨)을 따라 놓일 수 있다.
도 20은 적층된 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖는 통합 메모리 조립체(10g)의 다른 예를 도시한다. 적층된 각 데크는 계층적 비트라인 경로(HBL-T1)의 왼쪽에 있는 어레이와, 계층적 비트라인 경로(HBL-T1)의 오른쪽에 있는 어레이를 가지고 있다. 왼쪽에 있는 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
비교 비트라인(BL-T-A1(LEFT), BL-T-A1(RIGHT), BL-T-B1(LEFT) 및 BL-T-B1(RIGHT))은 도 9를 참조하여 앞서 기술된 유형의 비트라인 단절 회로(BL-ISO-A (LEFT), BL-ISO-A (RIGHT), BL-ISO-B (LEFT), BL-ISO-B (RIGHT))로 연장된다. 특히, 각 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))는 병렬로 일련의 트랜지스터(20)를 포함하며, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(예를 들어, 라인 BL-T-A1(LEFT))은 4 개의 메모리 셀(MC-A(1-4))을 갖는 것으로 도시되고, 단절 회로 BL-ISO-A(LEFT)는 4 개의 트랜지스터(20)를 갖는다).
도 20의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하며, 라인(30, 32)의 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(일부만이 라벨링 됨)을 포함하고; 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 라벨링 됨) 사이에 있다.
메모리 셀들(예컨대, MC-A(1-4))은 트랜지스터들(T1)과 연결된 커패시터들(C)을 포함하는 것으로 도시되어 있다. 트랜지스터는 트랜지스터의 게이트를 포함하는 워드라인(WL 중 하나만이 라벨링 됨)을 따라있을 수 있다.
도 20은 도 7의 구조의 예시적인 실시예의 일부분을 보여주는 것으로 간주될 수 있다. 도시된 부분은 비교 비트라인(BL-T-A1(LEFT), BL-T-A1(RIGHT), BL-T-B1(LEFT) 및 BL-T-B1(RIGHT))과 제 1 감지 증폭기(SA1) 사이의 전기 신호 전달과 관련된 회로를 보여준다. 다른 비트라인들(예를 들어, BL-C 비트라인들), 다른 메모리 셀들, 다른 감지 증폭기들, 다른 워드라인들, 다른 메모리 어레이 데크들, 등을 포함하도록 추가적인 구조가 제공될 수 있다. 또한, 제어 전압 플레이트(가령, 도 7의 PLATE-1, PLATE-2)가 적절한 회로와 함께 제공될 수 있다. 도 20의 메모리 셀은, 예를 들어 2T-1C 구성, 2T-2C 구성, 3T-1C 구성 등을 포함하는 임의의 적절한 구성일 수 있다.
도 21은 개방형 비트라인 배열을 갖는 DRAM 아키텍쳐의 적층 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖는 통합 메모리 조립체(10h)의 다른 예를 도시한다. 적층된 각각의 데크는 계층적 비트라인 경로(HBL-T1)와 결합된 비교 비트라인(BL-T1, BL-T2)을 지닌 어레이를 좌측에 가지며, 계층적 비트라인 경로(HBL-C1)와 결합된 비교 비트라인(BL-C1, BL-C2)을 가진 어레이를 우측에 포함한다. 왼쪽에 있는 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
HBL-T1 및 HBL-C1 경로는 감지 증폭기 SA1까지 연장된다.
각각의 비교 비트라인(BL-T1, BL-T2, BL-C1 및 BL-C2)은 도 9를 참조하여 앞서 기술된 유형의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT) BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))로 이어진다. 특히, 각 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))는 병렬로 일련의 트랜지스터(20)를 포함하며, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(가령, 라인(BL-T1)) 라인은 4 개의 메모리 셀(MC-A(1-4))을 갖는 것으로 도시되고, 단절 회로 BL-ISO-A(LEFT)에는 4 개의 트랜지스터(20)가 있음).
도 21의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하고, 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(그 중 단지 일부만이 표시되어 있음)을 포함하며, 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 라벨링 됨) 사이에 있다.
도 21의 메모리 셀은, 예를 들어, 1T-1C 구성, 2T-1C 구성, 2T-2C 구성, 3T-1C 구성, 등을 포함하는 임의의 적절한 구성 일 수 있다. 메모리 셀(가령, MC-A(1-4))은 트랜지스터들(T)과 연결된 커패시터들(C)을 포함하도록 도시되어 있다. 트랜지스터들은 트랜지스터들의 게이트들을 포함하는 워드라인들 WL(그 중 하나만이 라벨링 됨)을 따라 놓일 수 있다.
도 22는 집적 메모리 조립체(10i)의 또 다른 예를 도시하며, 그러한 조립체는 사이의 중앙 평면(85)을 가로 질러 미러링된 적층 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖고, DECK A 및 B는 비트라인(BL-T-A1/BL-T-B1(LEFT) 및(RIGHT))을 공유한다. 적층된 각 데크는 계층적 비트라인 경로(HBL-T1)의 왼쪽에 있는 어레이와, 계층적 비트라인 경로(HBL-T1)의 오른쪽에 있는 어레이를 가지고 있다. 왼쪽에 있는 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
비교 비트라인(BL-T-A1/BL-T-B1(LEFT) 및 BL-T-A1/BL-T-B1(RIGHT))은 도 9를 참조하여 앞서 기술된 유형의 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))를 포함할 수 있다. 특히, 각 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT) 및 BL-ISO-B(RIGHT))는 병렬로 일련의 트랜지스터(20)를 포함하고, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(예를 들어, 라인 DECK-A(LEFT)는 4 개의 메모리 셀(MC-A(1-4))을 갖는 것으로 도시되고, 단절 회로(BL-ISO-A(LEFT))는 4 개의 트랜지스터(20)를 갖는다).
도 22의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하고, 라인(30, 32)의 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(일부만이 라벨링 됨)을 포함하며; 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 라벨링 됨) 사이에 있다.
메모리 셀들(예컨대, MC-A(1-4))은 트랜지스터들(T1)과 연결된 커패시터들(C)을 포함하는 것으로 도시되어 있다. 트랜지스터는 트랜지스터의 게이트를 포함하는 워드라인(WL 중 하나만이 라벨링 됨)을 따라 놓일 수 있다.
도 22의 실시예는 도 7 구조의 예시적인 실시예의 일부를 나타내는 것으로 고려될 수 있다. 도시된 부분은 비교 비트라인(BL-T-A1/BL-T-B1(LEFT), BL-T-A1/BL-T-B1(RIGHT))과 제 1 감지 증폭기(SA1) 사이의 전기 신호 전달과 관련된 회로를 도시한다. 다른 비트라인들(예를 들어, BL-C 비트라인들), 다른 메모리 셀들, 다른 감지 증폭기들, 다른 워드라인들, 다른 메모리 데크들, 등을 포함하도록 추가적인 구조가 제공될 수 있다. 또한, 제어 전압 플레이트들(예를 들어, 도 7의 PLATE-1, PLATE-2)이 적절한 회로와 함께 제공될 수 있다. 도 22의 메모리 셀은 예를 들어, 2T-1C 구조, 2T-2C 구조, 3T-1C 구조, 등을 포함한, 임의의 적절한 구조를 취할 수 있다.
도 23은 적층 메모리 어레이 데크들(DECK-A, DECK-B, DECK-C 및 DECK-D)을 구비한 집적 메모리 조립체(10j)의 다른 예를 도시하며, DECK A 및 B는 비트라인(BL-T-A1/BL-T-B1 (LEFT) 및 (RIGHT))을 공유하고, DECK C 및 D는 비트라인(BL-T-C1/BL-T-D1(LEFT) 및(RIGHT))을 공유한다. 적층된 각 데크는 계층적 비트라인 경로(HBL-T1)의 왼쪽에 있는 어레이와, 계층적 비트라인 경로(HBL-T1)의 오른쪽에 있는 어레이를 가지고 있다. 왼쪽에 있는 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 다수의 메모리 셀들(예를 들어, MC-A(1-4) 및 MC-B(1-4))을 포함한다.
비교 비트라인(BL-T-A1/BL-T-B1 (LEFT), BL-T-A1/BL-T-B1(RIGHT), BL-T-C1/BL-T-D1 (LEFT), BL-T-C1/BL-T-D1(RIGHT))은 도 9를 참조하여 앞서 기술된 유형 위에서 언급한 유형의 비트라인 단절 회로(BL-ISO-A (LEFT), BL-ISO-A (RIGHT), BL-ISO-B (LEFT), BL-ISO-B (RIGHT), BL-ISO-C (LEFT), BL-ISO-C (RIGHT), BL-ISO-D (LEFT), BL-ISO-D (RIGHT))까지 이어진다. 특히, 각 비트라인 단절 회로(BL-ISO-A(LEFT), BL-ISO-A(RIGHT), BL-ISO-B(LEFT), BL-ISO-B(RIGHT), BL-ISO-(LEFT), BL-ISO-C(RIGHT), BL-ISO-D(LEFT) 및 BL-ISO-D(RIGHT))는 병렬로 일련의 트랜지스터(20)를 포함하며, 트랜지스터의 개수는 부착된 비트라인 상의 메모리 셀의 개수와 균형을 이룬다(가령, 라인 DECK-A(LEFT)는 4 개의 메모리 셀(MC-A(1-4))을 갖는 것으로 도시되어 있고, 단절 회로 BL-ISO-A(LEFT)는 4개의 트랜지스터(20)를 갖는다).
도 23의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하고, 전도 물질(90)을 통해 실질적으로 수직으로 연장되는 채널 영역(93)(그 중 단지 일부만이 표시되어 있음)을 포함하며, 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 라벨링 됨) 사이에 있다.
메모리 셀들(예컨대, MC-A(1-4))은 트랜지스터들(T1)과 연결된 커패시터들(C)을 포함하는 것으로 도시되어 있다. 트랜지스터는 트랜지스터의 게이트를 포함하는 워드라인 WL(그 중 하나만이 라벨링 됨)을 따라 놓일 수 있다.
도 23은 도 7 구조의 예시 실시예의 일부를 나타내는 것으로 간주될 수 있다. 도시된 부분은 비교 비트라인(BL-T-A1/BL-T-B1(LEFT), BL-T-A1/BL-T-B1(RIGHT), BL-T-C1/BL-T-D1(LEFT), BL-T-C1/BL-T-D1(RIGHT)) 및 제 1 감지 증폭기(SA1) 간의 전기 신호 전도와 관련된 회로를 도시한다. 다른 비트라인들(예를 들어, BL-C 비트라인들), 다른 메모리 셀들, 다른 감지 증폭기들, 다른 워드라인들, 다른 메모리 데크들, 등을 포함하도록 추가적인 구조가 제공될 수 있다. 또한, 제어 전압 플레이트들(예를 들어, 도 7의 PLATE-1, PLATE-2)이 적절한 회로와 함께 제공될 수 있다. 도 23의 메모리 셀은, 예를 들어 2T-1C 구성, 2T-2C 구성, 3T-1C 구성 등을 포함하는 임의의 적절한 구성 일 수 있다.
도 24는 적층된 메모리 어레이 데크(DECK-A 및 DECK-B)를 갖는 통합 메모리 조립체(10k)의 다른 예를 도시한다. 적층된 각 데크는 계층적 워드라인 경로(HWL-1)의 왼쪽에 있는 어레이와 계층적 워드라인 경로(HWL-1)의 오른쪽에 있는 어레이를 가지고 있다. 왼쪽에 있는 어레이는 DECK-A(LEFT) 및 DECK-B(LEFT)로 라벨링되고 오른쪽의 어레이는 DECK-A(RIGHT) 및 DECK-B(RIGHT)로 라벨링된다. 각각의 어레이는 메모리 셀(예를 들어, MC-A1 및 MC-B1)을 포함한다.
워드라인(WL-A1 (LEFT), WL-A1 (RIGHT), WL-B1 (LEFT) and WL-B1 (RIGHT))은 도 10을 참조하여 앞서 기술된 유형의 워드라인 단절 회로(WL-ISO-A (LEFT), WL-ISO-A (RIGHT), WL-ISO-B (LEFT), WL-ISO-B (RIGHT))까지 어레이 사이에서 연장된다. 워드라인 단절 회로(WL-ISO-A(LEFT), WL-ISO-A(RIGHT), WL-ISO-B(LEFT) 및 WL-ISO-B(RIGHT))는 쌍을 이룬 트랜지스터(20)를 포함하고, 트랜지스터 중 하나는TX로 라벨링되고 다른 하나는 TY로 라벨링된다. 이러한 트랜지스터는 PMOS 소자 및/또는 NMOS 소자 일 수 있다. 일부 실시예에서, 한 쌍의 트랜지스터(TX 및 TY) 중 하나는 PMOS 소자이고 다른 하나는 NMOS 소자 인 것이 유리할 수 있다.
일부 애플리케이션에서, 워드라인 단절 회로(예를 들어, WL-ISO-A(LEFT)) 각각은 멀티플렉서(mux)를 포함하는 것으로 고려될 수 있다.
도 24의 트랜지스터(20)는 도 17의 트랜지스터(20)와 유사하며, 라인(42 및 43)의 전도성 재료(90)를 통해 실질적으로 수직으로 연장하는 채널 영역(93)(일부만이 라벨링 됨)을 포함하고; 채널 영역(93)은 소스/드레인 영역(101 및 103)(그 중 일부만이 라벨링 됨) 사이에 있다. 도시된 실시예에서, 라인(42 및 43)은 (DECK A 및 B의 메모리 어레이와 같이) 실질적으로 수평으로 연장되고, 채널 영역(93)은 라인(42 및 43)의 전도성 재료(90)를 통해 실질적으로 수직으로 연장된다.
일부 실시예에서, 워드라인 단절 회로(WL-ISO-A(LEFT 및 RIGHT) 및 WL-ISO-B(LEFT 및 RIGHT))의 전도 라인(42 및 43)은 각각 제 1 및 제 2 전도 라인으로 지칭될 수 있고, 제 1 전도 라인(42)(LEFT 및 RIGHT) 내의 전도성 재료(90)는 제 1 전도성 재료로 언급될 수 있고, 제 2 전도 라인(43)(LEFT 및 RIGHT) 내의 전도성 재료(90)는 제 2 전도성 재료로 언급될 수 있다. 제 1 전도 라인(42)(LEFT 및 RIGHT) 내의 제 1 전도성 물질은 제 1 단절 드라이버(WL-ISO-A DRIVER LEFT 및 WL-ISO-A DRIVER RIGGHT)와 결합되고, 제 2 전도 라인(43)(LEFT 및 RIGHT) 내의 제 2 전도성 물질은제 2 단절 드라이버(WL-ISO-B DRIVER LEFT 및 WL-ISO-B 드라이버 RIGHT)와 결합된다.
도 24는 도 7 구조의 예시적인 실시예의 일부를 나타내는 것으로 고려될 수 있다. 도시된 부분은 비교 워드라인(WL-A1(LEFT), WL-A1(RIGHT), WL-B1(LEFT) 및 WL-B1(RIGHT))과 워드라인 드라이버(WL-D1) 사이의 전기 신호 전달과 관련된 회로를 도시한다. 다른 워드라인, 다른 메모리 셀, 다른 비트라인, 감지 증폭기, 다른 메모리 데크 등을 포함하도록 추가적인 구조가 제공될 수 있다. 또한, 제어 전압 플레이트(예를 들어, 도 7의 PLATE-1 및 PLATE-2)가 적절한 회로와 함께 제공될 수 있다. 도 24의 메모리 셀은, 예를 들어 2T-1C 구성, 2T-2C 구성, 3T-1C 구성 등을 포함한, 임의의 적절한 구성일 수 있다.
위에서 논의된 구조 및 아키텍처는 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어, 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션-전용 모듈에 사용될 수 있으며, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같은 광범위한 시스템 중 하나 일 수 있다.
다르게 특정되지 않는 한, 여기에 기술된 다양한 재료, 물질, 조성 등은, 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함한, 현재 알려진, 또는, 차후 개발될, 임의의 적절한 방식으로 형성될 수 있다.
용어 "유전체" 및 "전기적 절연성"은 절연 전기 특성을 갖는 물질을 설명하는데 이용될 수 있다. 이 용어들은 본 명세서에서 동의어로 간주된다. 어떤 경우에는 "유전체"라는 용어를 사용하고, 다른 경우에는 "전기적으로 절연성"이라는 용어는 뒤 따르는 청구항들 내의 선행 기반을 단순화하기 위해 이 공개 내에서 언어 변형을 제공하는 것일 수 있으며, 어떤 유의미한 화학적 또는 전기적 차이를 나타내기 위해 사용되지는 않는다.
도면의 다양한 실시예의 특정 방향은 단지 예시적인 것이며, 실시예는 일부 응용 예에서 도시된 방향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구 범위는 구조가 도면의 특정 방향에 있는지 또는 그러한 방향에 대해 회전하는지에 관계없이 다양한 형상 사이에 기술된 관계를 갖는 임의의 구조물에 관련된다.
첨부된 도면의 횡단면도는 횡단면 내의 형상들만을 도시하고, 도면을 단순화하기 위해 횡단면들의 평면 뒤의 재료는 나타내지 않는다.
구조가 다른 구조의 "상에" 또는 "에 대향하여" 있는 것으로 위에 있음을 언급할 때, 이는 다른 구조 바로 위에 놓일 수도 있고, 또는 사이에 개입 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조에 "바로 위에" 또는 "맞닿아" 있는 것으로 언급될 때, 중간 구조가 존재하지 않는다.
구조(예를 들어, 층, 재료 등)는 구조물이 일반적으로 하부의 베이스(예를 들어, 기판)로부터 위로 뻗어 있음을 나타내기 위해 "수직으로 연장됨"이라고 지칭될 수 있다. 수직으로 연장되는 구조는 베이스의 상부 표면에 대해 실질적으로 직각으로 연장될 수도 있고, 그렇지 않을 수도 있다.
일부 실시예는 제 2 메모리 어레이 데크 위에 제 1 메모리 어레이 데크를 포함하는 집적 메모리 조립체를 포함한다. 제 1 시리즈의 전도 라인은 제 1 메모리 어레이 데크를 가로 질러 연장하고, 제 2 시리즈의 전도 라인은 제 2 메모리 어레이 데크를 가로 질러 연장한다. 제 1 시리즈의 제 1 전도 라인 및 제 2 시리즈의 제 1 전도 라인은 제 1 전도 경로를 통해 제 1 구성요소와 결합된다. 제 1 시리즈의 제 2 전도 라인 및 제 2 시리즈의 제 2 전도 라인은 제 2 전도 경로를 통해 제 2 구성요소와 결합된다. 제 1 시리즈의 제 1 및 제 2 전도 라인은 각각 제 1 단절 회로를 통해 제 1 및 제 2 전도 경로로 연장된다. 제 1 단절 회로는 제 1 시리즈의 제 1 전도 라인을 제 1 전도 경로에 게이팅 연결하는 제 1 트랜지스터를 포함하고, 제 1 시리즈의 제 2 전도 라인을 제 2 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함한다. 제 1 및 제 2 트랜지스터의 게이트는 제 1 단절 드라이버와 결합된다. 제 2 시리즈의 제 1 및 제 2 전도 라인은 각각 제 2 단절 회로를 통해 제 1 및 제 2 전도 경로로 연장된다. 제 2 단절 회로는 제 2 시리즈의 제 1 전도 라인을 제 1 전도 경로에 게이팅 연결하는 제 3 트랜지스터를 포함하고, 제 2 시리즈의 제 2 전도 라인을 제 2 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함한다. 제 3 및 제 4 트랜지스터의 게이트는 제 2 단절 드라이버와 결합된다.
일부 실시예는 제 2 메모리 어레이 데크(B) 상의 제 1 메모리 어레이 데크(A)를 포함하는 집적 메모리 조립체를 포함한다. 제 1 시리즈의 비트라인은 제 1 메모리 어레이 데크(A)를 따르며, 쌍을 이룬 비교 비트라인(BL-T-A1 및 BL-C-A1) 및 쌍을 이룬 비교 비트라인(BL-T-A2 및 BL-C-A2)을 포함한다. 비트라인의 제 2 시리즈는 제 2 메모리 어레이 데크 B를 따라 놓이고, 쌍을 이룬 비교 비트라인 BL-T-B1 및 BL-C-B1 및 쌍을 이룬 비교 비트라인 BL-T-B2 및 BL-C-B2를 포함한다. 쌍을 이룬 비교 비트라인 BL-T-A1 및 BL-C-A1은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기와 결합된다. 쌍을 이룬 비교 비트라인 BL-T-A2 및 BL-C-A2는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기와 결합된다. 쌍을 이룬 비교 비트라인 BL-T-B1 및 BL-C-B1은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기와 결합된다. 쌍을 이룬 비교 비트라인 BL-T-B2 및 BL-C-B2는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기와 결합된다. 비트라인 BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2는 제 1 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL -T 전도 경로 및 제 2 BL-C 전도 경로에 각각 연결된다. 제 1 단절 회로는 BL-T-A1을 제 1 BL-T 전도 경로에 게이팅 연결하는 제 1 트랜지스터, BL-C-A1을 제 1 BL-C 전도 경로에 게이팅 연결하는 제 2 트랜지스터, BL-T-A2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 3 트랜지스터, 및 BL-C-A2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함한다. 제 1, 제 2, 제 3 및 제 4 트랜지스터의 게이트는 제 1 비트라인 단절 드라이버와 결합된다. 비트라인들 BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2는 제 2 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL -T 전도 경로 및 제 2 BL-C 전도 경로에 각각 연결된다. 제 2 단절 회로는 BL-T-B1을 제 1 BL-T 전도 경로에 게이팅 연결하는 제 5 트랜지스터와, BL-C-B1을 제 1 BL-C 전도 경로에 게이팅 연결하는 제 6 트랜지스터와, BL-T-B2를 제 2 BL-T 전도 경로에 연결하는 제 7 트랜지스터와, BL-C-B2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 8 트랜지스터를 포함한다. 제 5, 제 6, 제 7 및 제 8 트랜지스터의 게이트는 제 2 비트라인 단절 드라이버와 결합된다.
일부 실시예는 제 2 메모리 어레이 데크(B) 위에 제 1 메모리 어레이 데크(A)를 포함하는 집적 메모리 조립체를 포함한다. 제 1 시리즈의 워드라인은 제 1 메모리 어레이 데크(A)를 따르며, 워드라인(WL-A1 및 WL-A2)을 포함한다. 워드라인들의 제 2 시리즈는 제 2 메모리 어레이 데크(B)를 따르며, 워드라인들(WL-B1 및 WL-B2)을 포함한다. 워드라인들(W1-A1 및 WL-B1)은 제 1 전도 경로를 통해 제 1 워드라인 드라이버와 결합된다. 워드라인들(WL-A2 및 WL-B2)은 제 2 전도 경로를 통해 제 2 워드라인 드라이버와 결합된다. 워드라인들(WL-A1 및 WL-A2)은 제 1 단절 회로를 통해 제 1 및 제 2 전도 경로로 각각 연장된다. 제 1 단절 회로는 WL-A1을 제 1 전도 경로에 게이팅 연결하는 제 1 트랜지스터를 포함하고, WL-A2를 제 2 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함한다. 제 1 및 제 2 트랜지스터의 게이트는 제 1 워드라인 단절 드라이버와 결합된다. 워드라인들(WL-B1 및 WL-B2)은 제 2 단절 회로를 통해 각각 제 1 및 제 2 전도 경로로 연장된다. 제 2 단절 회로는 WL-B1을 제 1 전도 경로에 게이팅 연결하는 제 3 트랜지스터를 포함하고, WL-B2를 제 2 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함한다. 제 3 및 제 4 트랜지스터의 게이트는 제 2 워드라인 단절 드라이버와 결합된다.
일부 실시예는 제 2 메모리 어레이 데크(B)상의 제 1 메모리 어레이 데크(A)를 포함하는 집적 메모리 조립체를 포함한다. 제 1 세트의 전도 라인은 제 1 메모리 어레이 데크(A)를 가로 질러 연장한다. 제 1 세트의 전도 라인은 제 1 시리즈의 워드라인 및 비트라인의 제 1 시리즈. 제 1 시리즈의 워드라인들은 워드라인(WL-A1) 및 워드라인(WL-A2)을 포함한다. 제 1 시리즈의 비트라인은 쌍을 이룬 비교 비트라인 BL-T-A1 및 BL-C-A1 및 쌍을 이룬 비교 비트라인 BL-T-A2 및 BL-C-A2를 포함한다. 제 2 세트의 전도 라인은 제 2 메모리 어레이 데크 B를 가로 질러 연장한다. 제 2 세트의 전도 라인은 제 2 시리즈의 워드라인 및 제 2 시리즈의 비트라인을 포함한다. 제 2 시리즈의 워드라인은 워드라인(WL-B1) 및 워드라인(WL-B2)을 포함한다. 제 2 시리즈의 비트라인은 쌍을 이룬 비교 비트라인들 BL-T-B1 및 BL-C-B1, 및 쌍을 이룬 비교 비트라인들 BL-T-B2 및 BL-C-B2를 포함한다. 워드라인들(W1-A1 및 WL-B1)은 제 1 워드라인 전도 경로를 통해 제 1 워드라인 드라이버와 결합된다. 워드라인들(WL-A2 및 WL-B2)은 제 2 워드라인 전도 경로를 통해 제 2 워드라인 드라이버와 결합된다. 워드라인(WL-A1 및 WL-A2)은 제 1 워드라인 단절 회로를 통해 제 1 및 제 2 워드라인 전도 경로로 각각 연장된다. 제 1 워드라인 단절 회로는 WL-A1을 제 1 워드라인 전도 경로에 게이팅 연결하는 제 1 트랜지스터와, WL-A2를 제 2 워드라인 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함한다. 제 1 및 제 2 트랜지스터의 게이트는 제 1 워드라인 단절 드라이버와 결합된다. 워드라인들(WL-B1 및 WL-B2)은 제 2 워드라인 단절 회로를 통해 제 1 및 제 2 워드라인 전도 경로들로 각각 연장된다. 제 2 워드라인 단절 회로는 WL-B1을 제 1 워드라인 전도 경로에 게이팅 연결하는 제 3 트랜지스터와, WL-B2를 제 2 워드라인 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함한다. 제 3 및 제 4 트랜지스터의 게이트는 제 2 워드라인 단절 드라이버와 결합된다. 쌍을 이룬 비교 비트라인 BL-T-A1 및 BL-C-A1은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기와 결합되고; 쌍을 이룬 비교 비트라인 BL-T-A2 및 BL-C-A2는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기와 결합된다. 쌍을 이룬 비교 비트라인 BL-T-B1 및 BL-C-B1은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기와 결합되며; 쌍을 이룬 비교 비트라인 BL-T-B2 및 BL-C-B2는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기에 결합된다. 비트라인 BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2는 제 1 비트라인 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로에 각각 연결된다. 제 1 비트라인 단절 회로는 BL-T-A1을 제 1 BL-T 전도 경로에 게이팅 연결하는 제 5 트랜지스터, BL-C-A1을 제 1 BL-C 전도 경로에 게이팅 연결하는 제 6 트랜지스터, BL-T-A2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 7 트랜지스터, 및 BL-C-A2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 8 트랜지스터를 포함한다. 제 5, 제 6, 제 7 및 제 8 트랜지스터의 게이트는 제 1 비트라인 단절 드라이버와 결합된다. 비트라인 BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2는 제 2 비트라인 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로에 각각 연결된다. 제 2 비트라인 단절 회로는 BL-T-B1을 제 1 BL-T 전도 경로에 게이팅 연결하는 제 9 트랜지스터, BL-C-B1을 제 1 BL-C 전도 경로에 게이팅 연결하는 제 10 트랜지스터, BL-T-B2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 11 트랜지스터, 및 BL-C-B2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 12 트랜지스터를 포함한다. 제 9, 제 10, 제 11 및 제 12 트랜지스터의 게이트는 제 2 비트라인 단절 드라이버와 결합된다.

Claims (22)

  1. 집적 메모리 조립체로서,
    제 2 메모리 어레이 데크 위의 제 1 메모리 어레이 데크; 및
    상기 제 1 메모리 어레이 데크를 가로 질러 연장하는 제 1 시리즈의 전도 라인 및 상기 제 2 메모리 어레이 데크를 가로 질러 연장하는 제 2 시리즈의 전도 라인;을 포함하되,
    상기 제 1 시리즈 중 제 1 전도 라인 및 상기 제 2 시리즈 중 제 1 전도 라인은 제 1 전도 경로를 통해 제 1 구성요소와 결합되고,
    상기 제 1 시리즈 중 제 2 전도 라인 및 상기 제 2 시리즈 중 제 2 전도 라인은 제 2 전도 경로를 통해 제 2 구성요소와 결합되며,
    상기 제 1 시리즈 중 상기 제 1 및 제 2 전도 라인은 제 1 단절 회로를 통해 상기 제 1 및 제 2 전도 경로로 각각 연장되고, 상기 제 1 단절 회로는 상기 제 1 시리즈 중 상기 제 1 전도 라인을 상기 제 1 전도 경로에 게이팅 연결하는 제 1 트랜지스터를 포함하고, 상기 제 1 시리즈 중 상기 제 2 전도 라인을 상기 제 2 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트는 제 1 단절 드라이버와 결합되고,
    상기 제 2 시리즈 중 상기 제 1 및 제 2 전도 라인은 제 2 단절 회로를 통해 상기 제 1 및 제 2 전도 경로로 각각 연장되고, 상기 제 2 시리즈 중 상기 제 1 전도 라인을 상기 제 1 전도 경로에 게이팅 연결하는 제 3 트랜지스터를 포함하며, 상기 제 2 시리즈 중 상기 제 2 전도 라인을 상기 제 2 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함하고, 상기 제 3 및 제 4 트랜지스터의 게이트는 제 2 단절 드라이버와 결합되며,
    상기 제 1 및 제 2 트랜지스터의 상기 게이트는 상기 제 1 단절 드라이버로 연장되는 제 1 전도성 물질과 결합되며;
    상기 제 3 및 제 4 트랜지스터의 상기 게이트는 상기 제 2 단절 드라이버로 연장되는 제 2 전도성 물질과 결합되며;
    상기 제 1 및 제 2 트랜지스터는 상기 제 1 전도성 물질을 통해 연장되는 채널 영역을 가지며;
    상기 제 3 및 제 4 트랜지스터는 상기 제 2 전도성 물질을 통해 연장되는 채널 영역을 갖는, 집적 메모리 조립체.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 시리즈의 상기 전도 라인은 워드라인 인 집적 메모리 조립체.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2 시리즈의 상기 전도 라인은 비트라인 인 집적 메모리 조립체.
  4. 삭제
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 시리즈의 전도 라인은 비트라인이고,
    상기 제 1 메모리 어레이 데크를 가로 질러 연장되는 제 3 시리즈의 전도 라인과, 상기 제 2 메모리 어레이 데크를 가로 질러 연장되는 제 4 시리즈의 전도 라인을 더 포함하고, 상기 제 3 및 제 4 시리즈의 상기 전도 라인들은 워드라인이며,
    상기 제 3 시리즈 중 제 1 전도 라인 및 상기 제 4 시리즈 중 제 1 전도 라인은 제 3 전도 경로를 통해 제 1 워드라인 드라이버와 결합되고,
    상기 제 3 시리즈 중 제 2 전도 라인 및 상기 제 4 시리즈 중 제 2 전도 라인은 제 4 전도 경로를 통해 제 2 워드라인 드라이버와 결합되며,
    상기 제 3 시리즈 중 상기 제 1 및 제 2 전도 라인은 제 3 단절 회로를 통해 상기 제 3 및 제 4 전도 경로로 각각 연장되고, 상기 제 3 단절 회로는 상기 제 3 시리즈 중 상기 제 1 전도 라인을 상기 제 3 전도 경로에 게이팅 연결하는 제 5 트랜지스터와, 상기 제 3 시리즈 중 상기 제 2 전도 라인을 상기 제 4 전도 경로에 게이팅 연결하는 제 6 트랜지스터를 포함하며, 상기 제 5 및 제 6 트랜지스터의 게이트는 제 3 단절 드라이버와 결합되고,
    상기 제 4 시리즈의 상기 제 1 및 제 2 전도 라인은 제 4 단절 회로를 통해 상기 제 3 및 제 4 전도 경로로 각각 연장되고, 상기 제 4 단절 회로는 상기 제 4 시리즈 중 상기 제 1 전도 라인을 상기 제 3 전도 경로에 게이팅 연결하는 제 7 트랜지스터와, 상기 제 4 시리즈 중 상기 제 2 전도 라인을 상기 제 4 전도 경로에 게이팅 연결하는 제 8 트랜지스터를 포함하며, 상기 제 7 및 제 8 트랜지스터의 게이트는 제 4 단절 드라이버와 결합되는, 집적 메모리 조립체.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 메모리 어레이 데크는 수평 방향으로 연장되고,
    상기 제 1 및 제 2 트랜지스터의 상기 게이트는 상기 제 1 단절 드라이버로 연장되는 제 1 전도성 물질과 결합되며,
    상기 제 3 및 제 4 트랜지스터의 상기 게이트는 상기 제 2 단절 드라이버로 연장되는 제 2 전도성 물질과 결합되며,
    상기 제 5 및 제 6 트랜지스터의 상기 게이트는 상기 제 3 단절 드라이버로 연장되는 제 3 전도성 물질과 결합되며;
    상기 제 7 및 제 8 트랜지스터의 상기 게이트는 상기 제 4 단절 드라이버로 연장되는 제 4 전도성 물질과 결합되며;
    상기 제 1 및 제 2 트랜지스터는 상기 제 1 전도성 물질을 통해 실질적으로 수직으로 연장되는 채널 영역을 가지며;
    상기 제 3 및 제 4 트랜지스터는 상기 제 2 전도성 물질을 통해 실질적으로 수직으로 연장되는 채널 영역을 가지며;
    상기 제 5 및 제 6 트랜지스터는 상기 제 3 전도성 물질을 통해 실질적으로 수직으로 연장되는 채널 영역을 가지며;
    상기 제 7 및 제 8 트랜지스터는 상기 제 4 전도성 물질을 통해 실질적으로 수직으로 연장되는 채널 영역을 갖는, 집적 메모리 조립체.
  7. 제 1 항에 있어서, 상기 제 1 및 제 2 메모리 어레이 데크는 1T-1C 메모리 셀을 포함하는 집적 메모리 조립체.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 메모리 어레이 데크는 2T-2C 메모리 셀을 포함하는 집적 메모리 조립체.
  9. 제 1 항에 있어서, 상기 제 1 및 제 2 메모리 어레이 데크는 3T-1C 메모리 셀을 포함하는 집적 메모리 조립체.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 메모리 어레이 데크는 2T-1C 메모리 셀을 포함하는 집적 메모리 조립체.
  11. 집적 메모리 조립체로서,
    제 2 메모리 어레이 데크(B) 위의 제 1 메모리 어레이 데크(A)와,
    제 1 메모리 어레이 데크(A)를 따라 위치하고, 쌍을 이룬 비교 비트라인(BL-T-A1 및 BL-C-A1)과 쌍을 이룬 비교 비트라인(BL-T-A2 및 BL-C-A2)를 포함하는, 제 1 시리즈의 비트라인과,
    제 2 메모리 어레이 데크(B)를 따라 위치하고, 쌍을 이룬 비교 비트라인(BL-T-B1 및 BL-C-B1)과 쌍을 이룬 비교 비트라인(BL-T-B2 및 BL-C-B2)를 포함하는, 제 2 시리즈의 비트라인을 포함하되,
    상기 쌍을 이룬 비교 비트라인(BL-T-A1 및 BL-C-A1)은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기와 결합되고,
    상기 쌍을 이룬 비교 비트라인(BL-T-A2 및 BL-C-A2)는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기와 결합되며,
    상기 쌍을 이룬 비교 비트라인(BL-T-B1 및 BL-C-B1)은 각각 제 1 BL-T 전도 경로와 상기 제 1 BL-C 전도 경로를 통해 상기 제 1 감지 증폭기와 결합되고,
    상기 쌍을 이룬 비교 비트라인(BL-T-B2 및 BL-C-B2)는 각각 제 2 BL-T 전도 경로와 상기 제 2 BL-C 전도 경로를 통해 상기 제 2 감지 증폭기와 결합되며,
    상기 비트라인(BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2)는 제 1 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로로 각각 연장되고, 상기 제 1 단절 회로는 상기 BL-T-A1을 상기 제 1 BL-T 전도 경로에 게이팅 연결하는 제 1 트랜지스터, 상기 BL-C-A1을 상기 제 1 BL-C 전도 경로에 게이팅 연결하는 제 2 트랜지스터, BL-T-A2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 3 트랜지스터, 및 BL-C-A2를 제 2 BL-C 전도 경로에 게이팅 연결된 제 4 트랜지스터를 포함하며, 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터의 게이트는 제 1 비트라인 단절 드라이버와 결합되고,
    상기 비트라인(BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2)는 제 2 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로로 각각 연장되고, 상기 제 2 단절 회로는 BL-T-B1을 상기 제 1 BL-T 전도 경로에 게이팅 연결하는 제 5 트랜지스터, BL-C-B1을 상기 제 1 BL-C 전도 경로에 게이팅 연결하는 제 6 트랜지스터, BL-T-B2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 7 트랜지스터, 및 BL-C-B2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 8 트랜지스터를 포함하며, 상기 제 5, 제 6, 제 7 및 제 8 트랜지스터의 게이트는 제 2 비트라인 단절 드라이버와 결합되며,
    상기 제 1 및 제 2 감지 증폭기는 상기 제 2 메모리 어레이 데크 아래에 있는 집적 메모리 조립체.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 메모리 어레이 데크(A, B)는 수평 방향으로 연장되고,
    상기 제 1, 제 2, 제 3 및 제 4 트랜지스터의 상기 게이트는 상기 제 1 비트라인 단절 드라이버로 연장되는 제 1 전도 라인과 연결되며;
    상기 제 5, 제 6, 제 7 및 제 8 트랜지스터의 상기 게이트는 상기 제 2 비트라인 단절 드라이버로 연장되는 제 2 전도 라인과 연결되고;
    상기 제 1, 제 2, 제 3 및 제 4 트랜지스터는 상기 제 1 전도 라인을 통해 실질적으로 수직으로 연장되는 채널 영역을 가지며,
    상기 제 5, 제 6, 제 7 및 제 8 트랜지스터는 상기 제 2 전도 라인을 통해 실질적으로 수직으로 연장되는 채널 영역을 갖는, 집적 메모리 조립체.
  13. 제 11 항에 있어서, 상기 쌍을 이룬 비교 비트라인들의 제 1 시리즈는 상기 제 1 메모리 어레이 데크(A)의 제 1 메모리 어레이를 가로 질러 연장되고, 상기 제 1 단절 회로는 상기 제 1 메모리 어레이에 인접하여 위치하며, 상기 쌍을 이룬 비교 비트라인의 제 2 시리즈는 제 2 메모리 어레이 데크(B)의 제 2 메모리 어레이를 가로 질러 연장되고, 상기 제 2 단절 회로는 상기 제 2 메모리 어레이에 근접하여 위치하며,
    상기 제 1 및 제 2 메모리 어레이에 근접한 적어도 하나의 제어 전압 플레이트를 포함하고,
    상기 비트라인(BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2)은 제 3 단절 회로를 통해 제어 전압 플레이트까지 연장되고, 상기 제 3 단절 회로는 BL-T-A1을 제어 전압 플레이트에 게이팅 연결하는 제 9 트랜지스터, BL-C-A1을 제어 전압 플레이트에 게이팅 연결하는 제 10 트랜지스터, BL-T-A2를 제어 전압 플레이트에 게이팅 연결하는 제 11 트랜지스터, 및 상기 제어 전압 플레이트에 BL-C-A2를 게이팅 연결하는 제 12 트랜지스터를 포함하며, 상기 제 9, 제 10, 제 11 및 제 12 트랜지스터의 게이트는 제 3 비트라인 단절 드라이버와 결합되고,
    상기 비트라인(BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2)는 제 4 단절 회로를 통해 제어 전압 플레이트로 연장되고, 상기 제 4 단절 회로는 BL-T-B1을 제어 전압 플레이트에 게이팅 연결하는 제 13 트랜지스터, BL-C-B1을 제어 전압 플레이트에 게이팅 연결하는 제 14 트랜지스터, BL-T-B2를 제어 전압 플레이트에 게이팅 연결하는 제 15 트랜지스터, 및 상기 제어 전압 플레이트에 BL-C-B2를 게이팅 연결하는 제 16 트랜지스터를 포함하며, 상기 제 13, 제 14, 제 15 및 제 16 트랜지스터의 게이트는 제 4 비트라인 단절 드라이버와 결합되는, 집적 메모리 조립체.
  14. 삭제
  15. 집적 메모리 조립체로서,
    제 2 메모리 어레이 데크 B 위의 제 1 메모리 어레이 데크(A);
    제 1 메모리 어레이 데크(A)를 따라 위치하고, 워드라인(WL-A1 및 WL-A2)을 포함하는 제 1 시리즈의 워드라인;
    제 2 메모리 어레이 데크(B)를 따라 위치하고, 워드라인(WL-B1 및 WL-B2)를 포함하는 제 2 시리즈의 워드라인을 포함하며,
    상기 워드라인(WL-A1 및 WL-B1)은 제 1 전도 경로를 통해 제 1 워드라인 드라이버와 결합되고,
    상기 워드라인(WL-A2 및 WL-B2)은 제 2 전도 경로를 통해 제 2 워드라인 드라이버와 결합되며,
    상기 워드라인(WL-A1 및 WL-A2)은 각각 제 1 단절 회로를 통해 제 1 및 제 2 전도 경로로 연장되고, 상기 제 1 단절 회로는 WL-A1을 상기 제 1 전도 경로에 게이팅 연결하는 제 1 트랜지스터와, WL-A2를 상기 제 2 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함하며, 상기 제 1 및 제 2 트랜지스터의 게이트는 제 1 워드라인 단절 드라이버와 결합되고,
    상기 워드라인(WL-B1 및 WL-B2)은 제 2 단절 회로를 통해 각각 제 1 및 제 2 전도 경로로 연장되고, 상기 제 2 단절 회로는 WL-B1을 상기 제 1 전도 경로에 게이팅 연결하는 제 3 트랜지스터와, WL-B2를 상기 제 2 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함하며, 상기 제 3 및 제 4 트랜지스터의 게이트는 제 2 워드라인 단절 드라이버와 결합되는, 집적 메모리 조립체.
  16. 제 15 항에 있어서,
    제 1 및 제 2 메모리 어레이 데크(A, B)는 수평 방향으로 연장되고,
    상기 제 1 및 제 2 트랜지스터의 게이트는 상기 제 1 워드라인 단절 드라이버로 연장되는 제 1 전도 라인과 연결되며;
    상기 제 3 및 제 4 트랜지스터의 상기 게이트는 상기 제 2 워드라인 단절 드라이버로 연장되는 제 2 전도 라인과 결합되고;
    상기 제 1 및 제 2 트랜지스터는 상기 제 1 전도 라인을 통해 실질적으로 수직으로 연장되는 채널 영역을 가지며;
    상기 제 3 및 제 4 트랜지스터는 상기 제 2 전도 라인을 통해 실질적으로 수직으로 연장되는 채널 영역을 갖는, 집적 메모리 조립체.
  17. 제 15 항에 있어서, 상기 제 1 및 제 2 워드라인 드라이버들은 상기 제 2 메모리 어레이 데크 아래에 있는, 집적 메모리 조립체.
  18. 제 15 항에 있어서, 상기 제 1 시리즈의 제 1 워드라인은 상기 제 1 메모리 어레이 데크(A)의 제 1 메모리 어레이를 가로 질러 연장되고, 상기 제 1 단절 회로는 상기 제 1 메모리 어레이에 인접하여 위치하며, 상기 제 2 시리즈의 워드라인은 상기 제 2 메모리 어레이 데크(B)의 제 2 메모리 어레이를 가로질러 연장되고, 상기 제 2 단절 회로는 상기 제 2 메모리 어레이에 근접하여 위치하며,
    상기 제 1 및 제 2 메모리 어레이에 근접한 적어도 하나의 제어 전압 플레이트를 더 포함하고,
    상기 워드라인(WL-A1 및 WL-A2)은 제 3 단절 회로를 통해 상기 제어 전압 플레이트까지 연장되고, 상기 제 3 단절 회로는 상기 WL-A1을 상기 제어 전압 플레이트에 게이팅 연결하는 제 5 트랜지스터와, 상기 WL-A2를 상기 제어 전압 플레이트에 게이팅 연결하는 제 6 트랜지스터를 포함하며, 상기 제 5 및 제 6 트랜지스터의 게이트는 제 3 워드라인 단절 드라이버와 결합되고,
    상기 워드라인(WL-B1 및 WL-B2)는 제 4 단절 회로를 통해 제어 전압 플레이트까지 연장되고, 상기 제 4 단절 회로는 상기 제어 전압 플레이트에 WL-B1을 게이팅 연결하는 제 7 트랜지스터와,및 상기 제어 전압 플레이트에 게이팅된 WL-B2를 연결하는 제 8 트랜지스터를 포함하며, 상기 제 7 및 제 8 트랜지스터의 게이트는 제 4 워드라인 단절 드라이버와 결합되는, 집적 메모리 조립체.
  19. 집적 메모리 조립체로서,
    제 2 메모리 어레이 데크 (B) 위의 제 1 메모리 어레이 데크(A);
    상기 제 1 메모리 어레이 데크(A)를 가로 질러 연장되는 제 1 세트의 전도 라인 - 상기 제 1 세트의 전도 라인은 제 1 시리즈의 워드라인 및 제 1 시리즈의 비트라인을 포함하고, 상기 제 1 시리즈의 워드라인은 워드라인(WL-A1) 및 워드라인(WL-A2)을 포함하며, 상기 제 1 시리즈의 비트라인은 쌍을 이룬 비교 비트라인(BL-T-A1 및 BL-C-A1)과, 쌍을 이룬 비교 비트라인(BL-T-A2 및 BL-C-A2)를 포함함;
    상기 제 2 메모리 어레이 데크(B)를 가로 질러 연장되는 제 2 세트의 전도 라인 - 상기 제 2 세트의 전도 라인은 제 2 시리즈의 워드라인 및 제 2 시리즈의 비트라인을 포함하고, 상기 제 2 시리즈의 워드라인은 워드라인(WL-B1) 및 워드라인(WL-B2)을 포함하며, 상기 제 2 시리즈 중 비트라인은 쌍을 이룬 비교 비트라인(BL-T-B1 및 BL-C-B1)과, 쌍을 이룬 비교 비트라인(BL-T-B2 및 BL-C-B2)를 포함함;을 포함하고,
    상기 워드라인(WL-A1 및 WL-B1)은 제 1 워드라인 전도 경로를 통해 제 1 워드라인 드라이버와 결합되고,
    상기 워드라인(WL-A2 및 WL-B2)은 제 2 워드라인 전도 경로를 통해 제 2 워드라인 드라이버와 결합되며,
    상기 워드라인(WL-A1 및 WL-A2)은 제 1 워드라인 단절 회로를 통해 제 1 및 제 2 워드라인 전도 경로들로 각각 연장되고, 상기 제 1 워드라인 단절 회로는 WL-A1을 상기 제 1 워드라인 전도 경로에 게이팅 연결하는 제 1 트랜지스터와, WL-A2를 상기 제 2 워드라인 전도 경로에 게이팅 연결하는 제 2 트랜지스터를 포함하되, 상기 제 1 및 제 2 트랜지스터의 게이트는 제 1 워드라인 단절 드라이버와 결합됨,
    상기 워드라인(WL-B1 및 WL-B2)은 제 2 워드라인 단절 회로를 통해 제 1 및 제 2 워드라인 전도 경로로 각각 연장되고, 상기 제 2 워드라인 단절 회로는 WL-B1을 상기 제 1 워드라인 전도 경로에 게이팅 연결하는 제 3 트랜지스터와, WL-B2를 상기 제 2 워드라인 전도 경로에 게이팅 연결하는 제 4 트랜지스터를 포함하며, 상기 제 3 및 제 4 트랜지스터의 게이트는 제 2 워드라인 단절 드라이버와 결합되고,
    상기 쌍을 이룬 비교 비트라인(BL-T-A1 및 BL-C-A1)은 각각 제 1 BL-T 전도 경로 및 제 1 BL-C 전도 경로를 통해 제 1 감지 증폭기에 결합되며,
    상기 쌍을 이룬 비교 비트라인(BL-T-A2 및 BL-C-A2)는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기와 결합되며,
    상기 쌍을 이룬 비교 비트라인들(BL-T-B1 및 BL-C-B1)은 상기 제 1 BL-T 전도 경로와 상기 제 1 BL-C 전도 경로를 통해 상기 제 1 감지 증폭기와 결합되고,
    상기 쌍을 이룬 비교 비트라인(BL-T-B2 및 BL-C-B2)는 각각 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로를 통해 제 2 감지 증폭기에 결합되며,
    상기 비트라인(BL-T-A1, BL-C-A1, BL-T-A2 및 BL-C-A2)는 제 1 비트라인 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로로 각각 연장되고, 상기 제 1 비트라인 단절 회로는 BL-T-A1을 상기 제 1 BL-T 전도 경로에 게이팅 연결하는 제 5 트랜지스터, 상기 BL-C-A1을 상기 제 1 BL-C 전도 경로에 게이팅 연결하는 제 6 트랜지스터, BL-T-A2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 7 트랜지스터, 및 BL-C-A2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 8 트랜지스터를 포함하고, 상기 제 5, 제 6, 제 7 및 제 8 트랜지스터의 게이트는 제 1 비트라인 단절 드라이버와 결합되고,
    상기 비트라인(BL-T-B1, BL-C-B1, BL-T-B2 및 BL-C-B2)는 제 2 비트라인 단절 회로를 통해 제 1 BL-T 전도 경로, 제 1 BL-C 전도 경로, 제 2 BL-T 전도 경로 및 제 2 BL-C 전도 경로로 각각 연장되고, 상기 제 2 비트라인 단절 회로는 상기 BL-T-B1을 상기 제 1 BL-T 전도 경로에 게이팅 연결하는 제 9 트랜지스터, 상기 BL-C-B1을 상기 제 1 BL-C 전도 경로에 게이팅 연결하는 제 10 트랜지스터, BL-T-B2를 제 2 BL-T 전도 경로에 게이팅 연결하는 제 11 트랜지스터, 및 BL-C-B2를 제 2 BL-C 전도 경로에 게이팅 연결하는 제 12 트랜지스터를 포함하며, 상기 제 9, 제 10, 제 11 및 제 12 트랜지스터의 게이트는 제 2 비트라인 단절 드라이버와 결합되는, 집적 메모리 조립체.
  20. 제 19 항에 있어서, 상기 제 1 및 제 2 워드라인 드라이버들은 상기 제 2 메모리 어레이 데크 아래에 있는, 집적 메모리 조립체.
  21. 제 19 항에 있어서, 상기 제 1 및 제 2 감지 증폭기는 상기 제 2 메모리 어레이 데크 아래에 있는, 집적 메모리 조립체.
  22. 제 19 항에 있어서, 상기 제 1 및 제 2 워드라인 드라이버들은 상기 제 2 메모리 어레이 데크 아래에 있고, 상기 제 1 및 제 2 감지 증폭기들은 상기 제 2 메모리 어레이 데크 아래에 있는, 집적 메모리 조립체.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019018124A1 (en) * 2017-07-17 2019-01-24 Micron Technology, Inc. MEMORY CIRCUITS
US10790008B2 (en) * 2017-08-29 2020-09-29 Micron Technology, Inc. Volatile memory device with 3-D structure including vertical pillars and memory cells vertically stacked one over anoher in multiple levels
US10347322B1 (en) 2018-02-20 2019-07-09 Micron Technology, Inc. Apparatuses having memory strings compared to one another through a sense amplifier
US10957382B2 (en) * 2018-08-09 2021-03-23 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked memory array decks and folded digit line connections
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
US11177389B2 (en) 2019-07-30 2021-11-16 Micron Technology, Inc. Integrated transistors having gate material passing through a pillar of semiconductor material, and methods of forming integrated transistors
KR102638741B1 (ko) 2019-08-19 2024-02-22 삼성전자주식회사 반도체 메모리 소자
US10957681B1 (en) 2019-08-28 2021-03-23 Micron Technology, Inc. Integrated assemblies comprising sense-amplifier-circuitry and wordline-driver-circuitry under memory cells of a memory array
US10896722B1 (en) * 2019-11-15 2021-01-19 Micron Technology, Inc. Integrated assemblies having sense-amplifier-circuitry distributed amongst two or more locations, and having circuitry configured to isolate local column-select-structures from a global structure
JP2021108331A (ja) 2019-12-27 2021-07-29 キオクシア株式会社 半導体記憶装置
US11074964B1 (en) * 2020-03-20 2021-07-27 Micron Technology, Inc. Integrated assemblies comprising digit lines configured to have shunted ends during a precharge operation
US11069385B1 (en) * 2020-03-31 2021-07-20 Micron Technology, Inc. Integrated assemblies comprising folded-digit-line-configurations
US11355554B2 (en) 2020-05-08 2022-06-07 Micron Technology, Inc. Sense lines in three-dimensional memory arrays, and methods of forming the same
US11211113B1 (en) * 2020-08-18 2021-12-28 Micron Technology, Inc. Integrated assemblies comprising wordlines having ends selectively shunted to low voltage for speed transitioning
US11393845B2 (en) * 2020-08-28 2022-07-19 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems
US11152056B1 (en) * 2020-09-14 2021-10-19 Micron Technology, Inc. Integrated assemblies
US12010831B2 (en) * 2021-01-05 2024-06-11 Micron Technology, Inc. 3D DRAM with multiple memory tiers and vertically extending digit lines
US11557330B1 (en) 2021-08-31 2023-01-17 Micron Technology, Inc. Deck-level shuntung in a memory device
WO2024118599A1 (en) * 2022-12-02 2024-06-06 Micron Technology, Inc. Memory device having tiers of 2-transistor memory cells

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005100641A (ja) * 1989-12-08 2005-04-14 Renesas Technology Corp 半導体装置
US20160260778A1 (en) * 2015-03-03 2016-09-08 Micron Technology, Inc. Connections for memory electrode lines

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5264743A (en) 1989-12-08 1993-11-23 Hitachi, Ltd. Semiconductor memory operating with low supply voltage
US5572459A (en) * 1994-09-16 1996-11-05 Ramtron International Corporation Voltage reference for a ferroelectric 1T/1C based memory
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
US8120951B2 (en) * 2008-05-22 2012-02-21 Micron Technology, Inc. Memory devices, memory device constructions, constructions, memory device forming methods, current conducting devices, and memory cell programming methods
TWI433302B (zh) * 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
CN102365628B (zh) * 2009-03-31 2015-05-20 美光科技公司 用于提供半导体存储器装置的技术
WO2010117912A1 (en) * 2009-04-08 2010-10-14 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8158967B2 (en) * 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
US8624300B2 (en) 2010-12-16 2014-01-07 Intel Corporation Contact integration for three-dimensional stacking semiconductor devices
JP2012203929A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 半導体記憶装置
US20120327714A1 (en) * 2011-06-23 2012-12-27 Macronix International Co., Ltd. Memory Architecture of 3D Array With Diode in Memory String
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US8964474B2 (en) * 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
US9472542B2 (en) * 2013-09-11 2016-10-18 Micron Technology, Inc. DRAM arrays, semiconductor constructions and DRAM array layouts
US9514820B2 (en) * 2014-11-19 2016-12-06 Stmicroelectronics (Rousset) Sas EEPROM architecture wherein each bit is formed by two serially connected cells
US9679650B1 (en) * 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005100641A (ja) * 1989-12-08 2005-04-14 Renesas Technology Corp 半導体装置
US20160260778A1 (en) * 2015-03-03 2016-09-08 Micron Technology, Inc. Connections for memory electrode lines

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Publication number Publication date
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