TWI782575B

TWI782575B - 記憶元件及其製造方法

Info

Publication number: TWI782575B
Application number: TW110121431A
Authority: TW
Inventors: 達陳
Original assignee: 華邦電子股份有限公司
Priority date: 2021-06-11
Filing date: 2021-06-11
Publication date: 2022-11-01
Also published as: TW202249242A

Abstract

一種記憶元件包括：堆疊結構、多個通道層、源極線、位元線、切換層以及介電柱。堆疊結構具有交替堆疊的多個介電層與多個導體層。通道層分別內埋在導體層中。源極線貫穿堆疊結構，以在通道層的第一側與通道層電性連接。位元線貫穿堆疊結構，以在通道層的第二側與通道層耦接。切換層包覆位元線，以在通道層的第二側與通道層接觸。介電柱貫穿通道層，以將每一個通道層分割成甜甜圈形狀。另提供一種記憶元件的製造方法。

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法。

隨著半導體技術的進步，各類電子產品皆朝向高速、高效能、且輕薄短小的趨勢發展，而在這趨勢之下，對於更高儲存能力之記憶體的需求也隨之增加。因此，記憶體的設計也已朝向具有高積集度及高密度的三維記憶體結構發展。

本發明提供一種記憶元件及製造方法，其將同一水平處的閘極環繞多個記憶胞，以使多個記憶胞共享同一閘極電壓，進而簡化閘極佈線布局。

本發明提供一種記憶元件及製造方法，其可通過增加通道層的在垂直方向上的厚度來增加記憶胞的電流。在此情況下，本發明可有效地利用晶片在水平方向上的面積，以提升記憶元件的積集度，進而有利於晶片微型化。

本發明提供一種記憶元件包括：堆疊結構、多個通道層、源極線、位元線、切換層以及介電柱。堆疊結構具有多個介電層與多個導體層交替堆疊。多個通道層分別內埋在所述多個導體層中。源極線貫穿所述堆疊結構，以在所述多個通道層的第一側與所述多個通道層電性連接。位元線貫穿所述堆疊結構，以在所述多個通道層的第二側與所述多個通道層耦接。切換層包覆所述位元線，以在所述多個通道層的所述第二側與所述多個通道層接觸。介電柱貫穿所述多個通道層，以將每一個通道層分割成甜甜圈形狀。

本發明提供一種記憶元件的製造方法，包括：形成具有多個介電層與多個導體層交替堆疊的堆疊結構；在所述堆疊結構中形成第一開口，以貫穿所述堆疊結構；橫向凹蝕外露於所述第一開口的所述多個導體層，以形成多個第一凹陷；在外露於所述多個第一凹陷的所述多個導體層的側壁上形成閘介電層；在所述多個第一凹陷中分別形成多個通道層；在所述第一開口中形成介電柱，以與所述多個通道層接觸；在所述多個通道層的第一側處形成貫穿所述堆疊結構的源極線；在所述多個通道層的第二側處形成貫穿所述堆疊結構的位元線；以及形成包覆所述位元線的切換層。

1、2:記憶元件

10、12、14、16、18、20、22、24:開口

11、17、19、21:凹陷

24s:內表面

102:堆疊結構

104:介電層

104s、104s1、104s2、106s、117s、119s、120s、121s:側壁

106:導體層

108:閘介電層

110:通道材料層

111:介電柱

112、112a、112b、114、114a、114b:隔離結構

117:第一接觸層

119:第二接觸層

120:通道層

120t:厚度

121:電極層

122:源極線

124:切換層

126:位元線

MC:記憶胞

S1:第一側

S2:第二側

圖1A至圖1S是依照本發明第一實施例的一種記憶元件的製造流程的平面示意圖。

圖2A至圖2S是依照本發明第一實施例的一種記憶元件的製造流程的剖面示意圖。

圖3是圖1S的記憶胞的立體示意圖。

圖4是依照本發明第二實施例的一種記憶元件的剖面示意圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1A至圖1S是依照本發明第一實施例的一種記憶元件的製造流程的平面示意圖。圖2A至圖2S是依照本發明第一實施例的一種記憶元件的製造流程的剖面示意圖。在以下實施例中，圖1A至圖1S分別是沿著圖2A至圖2S的線I-I所截取的平面示意圖。為了簡潔起見，僅在圖2A中繪示出線I-I，而省略繪示在圖2B至圖2S中。

首先，請參照圖1A與圖2A，形成具有多個介電層104與多個導體層106交替堆疊的堆疊結構102。在一些實施例中，介電層104的材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。導體層106的材料包括摻雜多晶矽、未摻雜多晶矽或其組合。在本實施例中，介電層104可以是氧化矽層，而導體層106可以是重摻雜P型(P+)多晶矽層。雖然圖2A僅繪示出3個介電層104與2個導體層106，但本發明不以此為限。在其他實施例中，介電層104與導體層106的數量可依需求來調整。

請參照圖1B與圖2B，在堆疊結構102中形成多個開口10，以貫穿堆疊結構102。

請參照圖1C與圖2C，進行第一蝕刻製程，橫向凹蝕外露於開口10(即第一開口)的導體層106，由此形成多個凹陷11(即第一凹陷)。在一些實施例中，第一蝕刻製程包括使用合適的蝕刻劑的濕式蝕刻製程，以選擇性地蝕刻導體層106。舉例來說，當介電層104為氧化矽層且導體層106為P型多晶矽層時，可使用含有氯(chlorine)的蝕刻劑。在此情況下，導體層106的側壁106s從介電層104的側壁104s凹入，使得凹陷11形成在相鄰介電層104之間。

請參照圖1D與圖2D，進行熱氧化製程，以在外露於凹陷11的導體層106的側壁106s上形成閘介電層108。在此情況下，如圖1D所示，閘介電層108橫向環繞由凹陷11與開口10所構成的複合開口。在一些實施例中，閘介電層108可以是氧化矽層。

請參照圖1E與圖2E，形成通道材料層110，以填入凹陷11與開口10中。在一些實施例中，通道材料層110包括多晶矽、磊晶矽、銦鎵鋅氧化物(IGZO)或其組合。在本實施例中，通道材料層110可以是輕摻雜P型(P-)多晶矽，其摻雜濃度小於導體層106(P+多晶矽層)的摻雜濃度。也就是說，通道材料層110與導體層106可具有相同導電型。

請參照圖1F與圖2F，移除介電層104的側壁104s上的過量通道材料層110，以在凹陷11中分別形成多個通道層120。在此情況下，如圖2F所示，通道層120的側壁120s可對齊介電層104的側壁104s。但本發明不以此為限，在其他實施例中，通道層120的側壁120s亦可稍微凹陷於介電層104的側壁104s。

請參照圖1G與圖2G，在開口10中形成介電柱111，以與具有甜甜圈形狀的通道層120接觸，使得介電柱111被通道層120與介電層104圍繞。介電柱111可與介電層104具有相同或不同介電材料。

請參照圖1H與圖2H，在通道層120的第一側S1處形成貫穿堆疊結構102的開口12，並在通道層120的第二側S2處形成貫穿堆疊結構102的開口14。通道層120的第一側S1相對於通道層120的第二側S2。具體來說，閘介電層108可視為形成開口12、14的停止層。因此，通道層120的第一側S1可突出並延伸至開口12，而通道層120的第二側S2可突出並延伸至開口14中。

請參照圖1I與圖2I，將隔離材料分別填入開口12與開口14中，以在通道層120的第一側S1處形成隔離結構112並在通道層120的第二側S2處形成隔離結構114。在此情況下，隔離結構112、114分別貫穿堆疊結構102，以與通道層120接觸。在本實施例中，隔離結構112、114用以電性隔離同一水平處的通道層120。在一些實施例中，隔離材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。

請參照圖1J與圖2J，在通道層120的第一側S1處形成貫穿隔離結構112的開口16(即第二開口)，並在通道層120的第二側S2處形成貫穿隔離結構114的開口18(即第三開口)。具體來說，通道層120的第一側S1處的部分閘介電層108可被進一步地移除，以使開口16接觸通道層120的第一側S1。另一方面，通道層120的第二側S2處的部分閘介電層108可被進一步地移除，以使開口18接觸通道層120的第二側S2。此外，每一個開口16和18被隔離結構112a、114a以及通道層120圍繞，且在形成開口16、18之後，每一個隔離結構112a與每一個隔離結構114a變成了「I」字型。

請參照圖1K與圖2K，進行第二蝕刻製程，以橫向凹蝕外露於開口16的通道層120的第一側S1的一部分，由此形成與開口16連通的多個凹陷17(即第二凹陷)，並橫向凹蝕外露於開口18的通道層120的第二側S2的一部分，由此形成與開口18連通的多個凹陷19(即第三凹陷)。在一些實施例中，第二蝕刻製程包括使用合適的蝕刻劑的濕式蝕刻製程，以選擇性地蝕刻通道層120。舉例來說，當介電層104與隔離結構112a、114a為氧化矽層且通道層120為P-多晶矽層時，可使用含有氯的蝕刻劑。

請參照圖1L與圖2L，在凹陷17中分別形成多個第一接觸層117，並在凹陷19中分別形成多個第二接觸層119。在一些實施例中，第一接觸層117與第二接觸層119可通過形成接觸材料層以填入凹陷17、19並覆蓋介電層104的側壁104s，接著移除介電層104的側壁104s上的過量接觸材料層來形成。在本實施例中，接觸材料層可以是重摻雜N型(N+)多晶矽層。也就是說，第一接觸層117與第二接觸層119具有相同導電型，而與通道層120(或導體層106)具有不同導電型。在形成第一接觸層117與第二接觸層119之後，如圖2L所示，第一接觸層117的側壁117s可對齊介電層104的側壁104s1，而第二接觸層119的側壁119s可對齊介電層104的側壁104s2。但本發明不以此為限，在其他實施例中，第一接觸層117的側壁117s可稍微凹陷於介電層104的側壁104s1，而第二接觸層119的側壁119s亦可稍微凹陷於介電層104的側壁104s2。在本實施例中，第一接觸層117與第二接觸層119可在同一步驟中形成。

請參照圖1M與圖2M，將隔離材料分別填入開口16、18中，使得每一個第一接觸層117與每一個第二接觸層119皆被介電層104、通道層120以及隔離結構112a、114a中的一者圍繞。在一些實施例中，隔離材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。在本實施例中，隔離材料可與隔離結構112a、114a以及閘介電層108具有相同材料，故在圖1M與圖2M中繪示為相同膜層。

請參照圖1N與圖2N，在第二接觸層119的外側(側壁) 119s處形成貫穿隔離結構114b(或112b)的開口20(即第四開口)。在此情況下，如圖2N所示，開口20暴露出第二接觸層119的外側119s，且開口20被隔離結構114b(或112b)圍繞，其中在開口20形成之後，隔離結構114b(或112b)變成了「U」字型。

請參照圖1O與圖2O，進行第三蝕刻製程，以橫向凹蝕外露於開口20的部分第二接觸層119，由此形成與開口20連通的多個凹陷21(即第四凹陷)。在一些實施例中，第三蝕刻製程包括使用合適的蝕刻劑的濕式蝕刻製程，以選擇性地蝕刻第二接觸層119。舉例來說，當介電層104與隔離結構112b、114b為氧化矽層且第二接觸層119為N+多晶矽層時，可使用含有氯的蝕刻劑。

請參照圖1P與圖2P，在凹陷21中分別形成多個電極層121。在一些實施例中，電極層121可通過利用例如化學氣相沉積法(CVD)形成電極材料層(例如是TiN層)以填入凹陷21，並覆蓋介電層104的側壁104s2，接著移除介電層104的側壁104s2上的過量電極材料層來形成。在此情況下，如圖2P所示，電極層121的側壁121s可對齊介電層104的側壁104s2。但本發明不以此為限，在其他實施例中，電極層121的側壁121s亦可稍微凹陷於介電層104的側壁104s2。

請參照圖1Q與圖2Q，將隔離材料填入開口20中，使得電極層121被介電層104、第二接觸層119以及隔離結構112b、114b圍繞。在一些實施例中，隔離材料包括介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。在本實施例中，隔離材料可與隔離結構112b、114b具有相同材料，故在圖1Q與圖2Q中繪示為相同膜層。

請參照圖1R與圖2R，在第一接觸層117的外側(側壁)117s處形成貫穿隔離結構112b(或114b)的開口22(即第五開口)。接著，在開口22中填入源極線材料(例如是具有TiN襯層的W)，以形成接觸第一接觸層117的源極線122。

請參照圖1S與圖2S，在電極層121的外側(側壁)121s處形成貫穿隔離結構114b(或112b)的開口24(即第六開口)。接著，在開口24的內表面24s上形成切換層124，以接觸電極層121。然後，在開口24中填入位元線材料(例如是Ti等合適的導電材料)，以形成被切換層124所包覆的位元線126，由此完成記憶元件1。

請參照圖1S與圖2S，本揭露提供一種記憶元件1包括：堆疊結構102、多個通道層120、源極線122、位元線126、切換層124以及介電柱111。堆疊結構102具有多個介電層104與多個導體層106交替堆疊。通道層120分別內埋在導體層106中。源極線122貫穿堆疊結構102，以在通道層120的第一側S1與通道層120電性連接。位元線126貫穿堆疊結構102，以在通道層120的第二側S2與通道層120耦接。切換層124包覆位元線126，以在通道層120的所述第二側S2與通道層120接觸。介電柱111貫穿通道層120，以將每一個通道層120分割成甜甜圈形狀。

在一些實施例中，切換層124可包括一層或多於一層。位元線126可包括一層或多於一層。

在一些實施例中，切換層124的材料包括可變電阻材料、相變化材料、鐵電材料、電容材料或其組合。也就是說，取決於切換層124的材料，記憶元件1可以是電阻式隨機存取記憶體(resistive random access memory，RRAM)、相變隨機存取記憶體(phase change random access memory，PCRAM)、鐵電隨機存取記憶體(ferroelectric random access memory，FeRAM)、動態隨機存取記憶體(dynamic random access memory，DRAM)或其組合。具體來說，記憶胞MC可包括通道層120與其耦接的部分源極線122以及部分位元線126。當記憶元件1為RRAM時，記憶胞MC可包括1電晶體1電阻器(1T1R)的配置。如圖1S所示，1電晶體(1T)包括：用以當作源極的第一接觸層117、用以當作汲極的第二接觸層119以及用以當作閘極或字元線的導體層106。1電阻器(1R)則是包括：用以當作可變電阻層的切換層124，其可通過改變外加偏壓的方式改變電阻的電阻值，使元件處於高電阻態(High resistance state)或低電阻態(Low resistance state)，並由此判讀數位訊號的0或1。切換層124可包括用以調節帶電物質(例如離子、電子、電洞)的移動的子層，且該子層支持實際上電阻變化結構，例如燈絲。在一些實施例中，位元線126可包含與切換層124接觸的子層，而該子層用以當作帶電物質的儲存庫(reservoir)。在其他實施例中，整個位元線126可視為儲存庫。在一些實施例中，如圖1S所示，一個記憶胞MC的源極線122與相鄰記憶胞MC的位元線126配置在同一隔離結構112b或隔離結構114b中。換言之，隔離結構112、114可用以電性隔離同一水平處的記憶胞MC，以防止潛行電流(sneak current)或是其他記憶胞干擾現象。