KR101583717B1 - 저항 메모리 장치의 제조방법 - Google Patents

저항 메모리 장치의 제조방법 Download PDF

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Abstract

본 발명은 저항 메모리 장치 및 그 제조방법에 관한 것으로, 기판 상에 복수개의 국부 비트라인이 수직 적층된 비트라인 스택을 형성하고, 상기 비트라인 스택의 측면으로 수직 연장된 복수개의 국부 워드라인과 상기 복수개의 국부 워드라인을 연결하는 수평 연장된 연결 라인을 포함하는 워드라인을 형성하고, 그리고 상기 비트라인 스택과 상기 워드라인 사이에 저항 메모리 박막을 형성하는 것을 포함할 수 있다. 본 발명에 의하면 단순화된 공정으로써 3차원 교차점 구조를 갖는 고밀도의 메모리 어레이를 구현할 수 있다.
반도체, 저항 메모리, 3차원 교차점 구조(3D Cross Point Architecture)

Description

저항 메모리 장치의 제조방법{METHODS FOR FABRICATING RESISTIVE RANDOM ACCESS MEMORY DEVICES}
본 발명은 반도체 메모리에 관한 것으로, 보다 구체적으로는 저항 메모리 장치 및 그 제조방법에 관한 것이다.
저항 메모리 장치(ReRAM)는 전기적 저항 특성이 인가전압에 따라 변화하는 원리를 이용한 불휘발성 메모리 장치로서 인가전압의 크기에 따라 저항 특성이 변화하고 이에 따른 전류의 온/오프 상태를 메모리로 이용하는 것이다. 이러한 저항 메모리 장치는 비교적 액세스 타임(access time)이 빠르고, 낮은 전압에서 동작이 가능하며, 메모리 셀 구조가 간단하여 공정상의 결함을 줄일 수 있는 장점이 있다.
저항 메모리 장치의 한 예가 도 1a에 도시된 바와 같이 Herner 등에 의해 제안된 "NONVOLATILE MEMORY CELL COMPRISING A DIODE AND A RESISTANCE-SWITCHING MATERIAL"라는 제목의 미국공개특허 제2006/0250837호에 개시되어 있다.
도 1a를 참조하면, 상술한 미국공개특허에는 하부 전도체(12: bottom conductor)와 상부 전도체(14: top conductor) 사이에 다이오드(16: diode)와 저항 스위칭 소자(18: resistance-switching element)가 적층되어 하나의 메모리 층(20: memory level)을 이루며, 이러한 메모리 층(20)이 복수개 적층되어 고밀도의 3차원 메모리 어레이(highly dense monolithic three dimensional memory array)를 구성한다고 기재되어 있다. 이러한 스택 형태의 3차원 메모리 어레이를 갖는 저항 메모리 장치(10)를 개략적으로 도시하면 도 1b와 같을 것이다.
도 1b를 참조하면, 3차원 메모리 어레이(30)를 구성하여 저항 메모리 장치(10)를 구현하는 경우, 예컨대 N개의 메모리 층(20)을 적층하는데 필요한 공정 스텝 수는 하나의 메모리 층(20)을 형성하여 복수개의 메모리 셀 블록을 정의하는데 필요한 공정 스텝 수(S)와 적층되는 메모리 층(20)의 수(N)를 곱하는 수, 즉 N×S가 될 것이다. 즉, 적층수가 커질수록 공정 스텝 수는 선형적으로 증가하게 된다.
하부 전도체(12)와 상부 전도체(14)는 서로 직교하는 방향으로 연장되고 이들 교차점에 메모리 셀이 형성된다. 여기서 하부 전도체(12)는 통상 워드라인을 구성할 것이고 상부 전도체(14)는 비트라인을 구성할 것이다. 예컨대 워드라인(12)은 K 개이고 비트라인(14)은 M개인 경우 하나의 메모리 층(20)에는 K×M개의 메모리 셀 블록이 형성될 것이고, N개의 메모리 층(20)이 적층된 경우 총 N×K×M개의 메모리 셀 블록이 형성될 것이다.
하나의 메모리 층(20)에서 K×M개의 메모리 셀을 액세스하는데 필요한 디코더 수는 워드라인(12)의 수 K와 비트라인(14)의 수 M의 합인 K+M일 것이고, N개의 메모리 층(20)이 적층된 경우에는 적층된 워드라인(12)의 수 N×K와 적층된 비트라인(14)의 수 N×M의 합인 (N×K)+(N×M)개의 디코더 수가 필요할 것이다. 즉, 적층 수가 커질수록 디코더의 수는 선형적으로 증가하게 되어 디코더를 형성하기 위한 면적 및 공정 스텝 수가 필요하다.
본 발명은 단순한 공정으로 고밀도의 메모리 어레이를 구현할 수 있는 저항 메모리 장치 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 저항 메모리 장치 및 그 제조방법은 복수개의 국부 비트라인이 수직 적층된 비트라인 스택과, 상기 비트라인 스택 사이에 수직한 복수개의 국부 워드라인이 서로 전기적으로 연결된 빗 모양의 워드라인을 형성하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 저항 메모리 장치의 제조방법은, 기판 상에 복수개의 국부 비트라인이 수직 적층된 비트라인 스택을 형성하고; 상기 비트라인 스택의 측면으로 수직 연장된 복수개의 국부 워드라인과 상기 복수개의 국부 워드라인을 연결하는 수평 연장된 연결 라인을 포함하는 워드라인을 형성하고; 그리고 상기 비트라인 스택과 상기 워드라인 사이에 저항 메모리 박막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비트라인 스택을 형성하고; 상기 비트라인 스택을 덮는 상기 저항 메모리 박막을 형성하고; 상기 저항 메모리 박막 상에 전도성 물질을 증착하고; 그리고 상기 전도성 물질을 패터닝하여 상기 워드라인을 형성 하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비트라인 스택을 형성하고; 상기 비트라인 스택을 덮는 상기 저항 메모리 박막을 형성하고; 상기 저항 메모리 박막 상에 절연성 물질을 증착하고; 상기 절연성 물질을 패터닝하여 상기 저항 메모리 박막을 노출시키는 트렌치를 형성하고; 그리고 상기 트렌치 내에 전도성 물질을 증착하여 상기 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비트라인 스택을 형성하고; 상기 기판 상에 절연성 물질을 증착하고; 상기 절연성 물질을 패터닝하여 상기 비트라인 스택을 노출시키는 트렌치를 형성하고; 상기 트렌치 내에 상기 저항 메모리 박막을 형성하고; 그리고 상기 트렌치 내에 전도성 물질을 증착하여 상기 저항 메모리 박막 상에 상기 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 저항 메모리 박막과 상기 워드라인 사이에 스위칭 박막을 형성하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 비트라인 스택을 형성하는 것은: 상기 기판 상에 복수개의 절연막과 복수개의 전도막이 교대로 배치되는 적층체를 형성하고; 상기 적층체 상에 하드 마스크 패턴을 형성하고; 그리고 상기 하드 마스크 패턴을 마스크로 하는 에칭으로 상기 적층체를 패터닝하는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 저항 메모리 장치, 기판 상에서 제1 수평 방향으로 연장되고 복수개의 국부 비트라인이 수직 적층된 비트라인 스택과; 상기 비트라인 스택의 측면에 수직하게 배치된 복수개의 국부 워드 라인과, 상기 복수개의 국부 워드라인을 연결하며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장된 연결 라인을 포함하는 워드라인과; 그리고 상기 비트라인 스택과 상기 워드라인 사이에 제공된 저항 메모리 박막을 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 연결 라인은 상기 비트라인 스택 위를 가로질러 배치될 수 있다.
본 실시예의 장치에 있어서, 상기 비트라인 스택은 최상층에 하드 마스크를 더 포함할 수 있다.
본 실시예의 장치에 있어서, 상기 저항 메모리 박막과 상기 워드라인 사이에 스위칭 박막을 더 포함할 수 있다.
본 발명에 의하면, 1회의 에칭 공정으로 비트라인이 수직 적층되도록 형성하고 워드라인을 비트라인과 수직 교차하는 빗 모양으로 1회의 에칭 공정으로써 형성할 수 있다. 이에 따라 한 개의 메모리 층을 형성하는 공정 스텝 수로써 3차원 교차점 구조를 형성할 수 있어 단순화된 공정으로써 복수개의 메모리층이 적층된 형태의 고밀도 어레이를 구현할 수 있는 효과가 있다. 아울러 워드라인을 빗 모양으로 형성하므로써 워드라인 수를 줄일 수 있게 되므로써 워드라인과 연결된 디코더 수를 축소시킬 수 있어 공정 단순화 및 소자 크기의 축소화를 구현할 수 있는 효과가 있다.
이하, 본 발명에 따른 저항 메모리 장치 및 그 제조방법을 첨부한 도면을 참 조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(등가회로도)
도 2a는 본 발명의 실시예에 따른 저항 메모리 장치를 도시한 등가회로도이고, 도 2b 및 2c는 도 2a의 일부를 도시한 것이다.
도 2a를 참조하면, 본 실시예의 저항 메모리 장치(1)는 복수개의 워드라인과 복수개의 비트라인의 교차점들 각각에 메모리 셀 블록이 정의되고, 이러한 메모리 셀 블록들이 3차원적으로 배열된 이른바 3차원 교차점 구조(3D Cross Point Architecture)를 포함할 수 있다.
예컨대 저항 메모리 장치(1)는 Y-Z 평면을 이루는 복수개의 워드라인(W1,W2,W3,W4)과 X-Z 평면을 이루는 복수개의 비트라인(B1,B2,B3)을 포함할 수 있다. 워드라인(W1-W4)과 비트라인(B1-B3)은 전극 역할을 할 수 있다. 다른 예로서 저항 메모리 장치(1)는 Y-Z 평면을 이루는 복수개의 비트라인(W1,W2,W3,W4)과 X-Z 평면을 이루는 복수개의 워드라인(B1,B2,B3)을 포함할 수 있다. 본 명세서에서는 전자의 예를 설명하기로 하며, 이하의 설명은 후자의 예에 대해서도 적용될 수 있 다.
복수개의 워드라인(W1-W4)은 X축 방향으로 배향되고(oriented) 복수개의 비트라인(B-B3)은 Y축 방향으로 배향될 수 있다. 따라서, 복수개의 워드라인(W1-W4)과 복수개의 비트라인(B1-B3)이 서로 교차하여 복수개의 교차점을 구성하고, 이들 교차점 각각에 메모리 셀 블록(2)이 정의될 수 있다. 여기서 X축 방향과 Y축 방향과 Z축 방향은 대체로 서로 직교할 수 있고, Y-Z 평면은 X-Z 평면과 대체로 수직 교차할 수 있다.
복수개의 워드라인(W1-W4) 각각은 마치 빗(comb) 모양으로 구성될 수 있다. 예컨대 제1 워드라인(W1)은 Z축 방향으로 연장된 복수개의 워드라인(W11,W12,W13,W14: 이하, 국부 워드라인)을 포함하고, 이들 국부 워드라인(W11-W14)은 Y축 방향으로 연장된 제1 연결 라인(W10)에 의해 서로 전기적으로 연결될 수 있다. 이에 따라 제1 워드라인(W1)은 하나의 Y-Z 평면 형태의 빗 모양으로 구성될 수 있다. 유사하게 Z축 방향으로 연장된 복수개의 국부 워드라인(W21,W22,W23,W24)이 Y축 방향으로 연장된 제2 연결 라인(W20)에 의해 서로 전기적으로 연결되어 하나의 Y-Z 평면 형태의 제2 워드라인(W2)을 구성할 수 있다. 제3 워드라인(W3)과 제4 워드라인(W4)에 대해서도 위 설명이 적용될 수 있다. 본 실시예에서는 4개의 워드라인(W1-W4)을 도시하였지만 워드라인의 수는 임의적이며 가령 워드라인은 K개 제공될 수 있다. 즉, 워드라인은 WK로 표지될 수 있고 본 실시예서는 K는 1,2,3,4이다.
복수개의 비트라인(B1-B3) 중 제1 비트라인(B1)은 X축 방향으로 연장된 복수 개의 비트라인(B11,B12,B13,B14: 이하, 국부 비트라인)을 포함하고, 이들 국부 비트라인(B11-B14)은 Z축 방향으로 적층된 형태로 배치될 수 있다. 유사하게 제2 비트라인(B2)은 X축 방향으로 연장된 복수개의 국부 비트라인(B21,B22,B23,B24)을 포함하고, 이들 국부 비트라인(B21-B24)은 Z축 방향으로 배향될 수 있다. 제3 비트라인(B3)에 대해서도 위 설명이 적용될 수 있다. 본 실시예서는 4개층(즉, 국부 비트라인의 수)으로 구성된 3개의 비트라인을 도시하였지만 비트라인의 수와 층수는 임의적이며 가령 비트라인은 M개 제공될 수 있고 각각은 N개층을 이룰 수 있다. 즉, 비트라인은 BMN으로 표지될 수 있고 본 실시예서는 M은 1,2,3이고 N은 1,2,3,4이다.
제1 비트라인(B1)은 제1 워드라인(W1)의 제1 국부 워드라인(W11)과 제2 국부 워드라인(W12) 사이를 관통하는 형태로 배치될 수 있다. 그러므로 제1 워드라인(W1)의 제1 및 제2 국부 워드라인(W11,W12)과 제1 비트라인(B1)의 복수개의 국부 비트라인(B11-B14)이 수직 교차하고 이들 교차점에 메모리 셀 블록(2)이 정의될 수 있다. 유사하게 제1 워드라인(W1)의 제2 및 제3 국부 워드라인(W12,W13)과 제2 비트라인(B2)의 복수개의 국부 비트라인(B21-B24)이 수직 교차하고, 제1 워드라인(W1)의 제3 및 제4 워드라인(W13,W14)과 제3 비트라인(B3)의 복수개의 국부 비트라인(B31-B34)이 수직 교차할 수 있다. 상술한 제1 내지 제3 비트라인(B1-B3)과 제1 워드라인(W1)과의 교차점 구성에 관한 설명은 제1 내지 제3 비트라인(B1-B3)과 제2 내지 제4 워드라인(W2-W4)과의 교차점 구성에 관하여 동일하게 적용될 수 있다.
메모리 셀 블록(2)에 있어서 하나의 국부 비트라인(B11)은 양쪽의 제1 및 제2 국부 워드라인(W11,W12)과 교차할 수 있다. 기하학적 관점에서는 도 2b에 도시된 바와 같이 국부 비트라인(B11)의 양측에 두 개의 메모리 셀(C1,C2)이 정의될 수 있다. 그러나 회로적 관점에서는 두 개의 메모리 셀(C1,C2)은 동일하게 동작하므로 마치 하나의 메모리 셀로 볼 수 있다. 결국 메모리 셀의 수는 비트라인의 수와 워드라인의 수를 곱한 값이 될 것이다.
일례로서 K개의 워드라인이 M개의 비트라인과 교차하고 M개의 비트라인 각각이 N개층을 이룬 경우 메모리 셀의 수는 N×K×M일 수 있다. 메모리 셀을 액세스하는 디코더의 경우, K개의 워드라인을 액세스하는 디코더의 수는 K일 것이고 각각 N개층을 이루는 M개의 비트라인을 액세스하는 디코더의 수는 N×M일 것이므로, 총 디코더의 수는 K+(N×M)일 것이다. 상술한 본 실시예의 저항 메모리 장치(1)의 구조 특성을 도 1a 및 1b를 참조하여 전술한 스택형 저항 메모리 장치(10)와 비교한 것이 하기 표 1에 나타나 있다. 여기서 양자의 장치(1,10) 모두 N개층으로 적층된 경우이다.
종래 저항 메모리 장치(10) 본 실시예의 저항 메모리 장치(1)
메모리 셀의 수 N×K×M N×K×M
워드라인 수 N×K K
비트라인 수 N×M N×M
디코더 수 (N×K)+(N×M) K+(N×M)
공정 스텝 수 N×S S
상기 표 1을 참조하면, 같은 수의 메모리 셀 블록을 정의하기 위해 같은 층수로 적층하여 저항 메모리 장치를 구현하더라도 본 실시예의 저항 메모리 장치(1)는 종래의 저항 메모리 장치(10)에 비해 워드라인의 수가 1/N로 축소되고 이에 따라 디코더의 수 또한 현저히 축소된 것을 알 수 있을 것이다. 이러한 차이는 적층수(N)가 크면 클수록 현저할 것이다. 이에 더하여 도 8a 내지 8g를 참조하여 후술한 바와 같이 본 발명의 실시예에 따른 저항 메모리 장치의 제조방법에 있어서 3차원적으로 배열된 메모리 셀 블록을 정의하기 위해 필요한 공정 스텝 수가 종래에 비해 1/N로 축소되었음을 발견할 수 있을 것이다.
메모리 셀(C1,C2)은 도 2b에 도시된 바와 같이 저항의 가변을 이용하여 정보를 저장하는 저항소자를 포함할 수 있고, 혹은 도 2c에 도시된 바와 같이 저항소자를 선택할 수 있는 선택소자를 더 포함할 수 있다.
본 실시예의 저항 메모리 장치(1)는 이하에서 설명한 바와 같이 여러 다양한 구조 및 방법으로 구현될 수 있다.
(장치 실시예 1)
도 3a는 본 발명의 제1 실시예에 따른 저항 메모리 장치를 도시한 사시도이고, 도 3b는 도 3a의 I-I선을 절개한 단면을 포함하는 사시도이고, 도 3c는 메모리 셀 블록을 도시한 사시도이다.
도 3a를 참조하면, 본 발명의 제1 실시예에 따른 저항 메모리 장치(100)는 기판(110) 상에 복수개의 비트라인을 포함하는 복수개의 비트라인 스택(150)과, 복수개의 비트라인 스택(150)과 대체로 직교하는 복수개의 워드라인(172)과, 그리고 복수개의 비트라인 스택(150) 및 복수개의 워드라인(172) 사이에 제공된 저항 메모리 박막(160)을 포함할 수 있다.
다른 예로서 저항 메모리 장치(100)는 복수개의 워드라인을 포함하는 복수개의 워드라인 스택(150)과 복수개의 워드라인 스택(150)과 대체로 직교하는 복수개의 비트라인(172)이 기판(110) 상에서 저항 메모리 박막(160)을 사이에 두고 서로 교차하는 구조를 포함할 수 있다. 본 명세서에선 전자의 예를 설명하며, 이하의 설명은 후자의 예에 대해서도 적용될 수 있다.
비트라인 스택(150) 각각은 수평 방향으로 연장된 복수개의 전도막(132,134)이 수직 방향으로 적층된 것일 수 있다. 예컨대 비트라인 스택(150) 각각은 X축 방향으로 연장된 복수개의 전도막(132,134)이 Z축 방향으로 적층된 것을 포함할 수 있다. 복수개의 비트라인 스택(150)은 도 2a의 복수개의 비트라인(B1-B3)에 상당하고, 복수개의 전도막(132,134)은 도 2a의 복수개의 국부 비트라인(B11-B34)에 상당한다. 비트라인 스택(150)에는 제1 전도막(132)과 기판(110) 사이를 전기적으로 절연시키는 제1 절연막(122), 제1 전도막(132)과 제2 전도막(134)을 전기적으로 절연시키는 제2 절연막(124)이 포함될 수 있다. 비트라인 스택(150)에는 최상층에, 예를 들어 제2 전도막(134) 상에 적층된 하드 마스크 패턴(140)이 더 포함될 수 있다. 본 명세서에선 편의상 전도막(132,134)을 국부 비트라인이라는 용어와 혼용하기로 한다
워드라인(172)은 비트라인 스택(150)의 측면에서 수직 방향으로 연장된 복수개의 전도막(172a)과, 비트라인 스택(150) 위를 가로질러 배치되어 수평 방향으로 연장된 전도막(172b)을 포함할 수 있다. 복수개의 전도막(172a)은 전도막(172b)에 의해 서로 전기적으로 연결된 것일 수 있다. 예컨대 워드라인(172)은 Z축 방향으로 연장되어 복수개의 비트라인 스택(150) 사이를 채우는 복수개의 전도막(172a)이 Y축 방향으로 연장된 하나의 전도막(172b)에 의해 서로 전기적으로 연결되어 마치 빗(comb) 형태의 구조를 가질 수 있다.
복수개의 워드라인(172)은 도 2a의 복수개의 워드라인(W1-W3)에 상당하고, Z축 방향으로 연장된 복수개의 전도막(172a)은 도 2a의 복수개의 국부 워드라인(W11-W44)에 상당하고, Y축 방향으로 연장된 복수개의 전도막(172b)은 도 2a의 복수개의 연결 라인(W10-W40)에 상당한다. 본 명세서에서는 편의상 전도막(172a)을 국부 워드라인이라는 용어와 혼용하고, 전도막(172b)을 연결 라인이라는 용어와 혼용하기로 한다.
저항 메모리 박막(160)은 비트라인 스택(150)을 포함한 기판(110)을 덮는 형태로 제공될 수 있다. 예컨대 저항 메모리 박막(160)은 비트라인 스택(150)의 연장 방향(X축 방향)을 따라 연속적인 플레이트 형태이고, 국부 워드라인(172a)의 연장 방향(Z축 방향)을 따라 연속적인 플레이트 형태고, 그리고 연결 라인(172b)의 연장 방향(Y축 방향)을 따라 연속적인 플레이트 형태일 수 있다.
도 3b를 도 3a와 같이 참조하면, 비트라인 스택(150)은 X-Z 평면을 이루어 Y축 방향으로 배향되고, 워드라인(172)은 Y-Z 평면을 이루어 X축 방향으로 배향될 수 있다. 비트라인 스택(150)과 워드라인(172)은 서로 교차하되, 복수개의 국부 워드라인(172a)이 Y축 방향으로 늘어서게 되어 복수개의 비트라인 스택(150) 사이를 채우는 형태로 교차될 수 있다. 이에 따라 복수개의 국부 비트라인(132,134)과 복수개의 국부 워드라인(172a)의 교차점들이 3차원적으로 배열되고 이들 교차점 각각에 메모리 셀 블록(102)이 정의될 수 있다. 메모리 셀 블록(102)에 있어서 저항 메모리 박막(160)은 저항의 가변에 따라 정보를 저장하는 저항소자로서 정보저장막(storage layer) 역할을 할 수 있고, 국부 워드라인(172a)과 국부 비트라인(132,134)은 전극 역할을 할 수 있다.
도 3c를 참조하면, 도 2b를 참조하여 이미 전술한 바와 같이 기하학적 관점에서는 어느 하나의 국부 비트라인(134)을 중심으로 좌우 양측에 국부 워드라인(172)이 배치되므로 하나의 메모리 셀 블록(102)에는 두 개의 메모리 셀(C1,C2)이 정의될 수 있다. 그러나, 회로적인 관점에서는 두 개의 메모리 셀(C1,C2)은 동일하게 동작하므로 마치 하나의 메모리 셀로 간주할 수 있다.
선택 워드라인과 선택 비트라인에 읽기 전압을 인가하여 선택 워드라인과 선택 비트라인의 교차점에 형성된 메모리 셀에 대한 읽기 동작이 구현될 수 있다. 읽기 동작에 있어서 비선택 워드라인을 플로팅시켜 선택 비트라인과 비선택 워드라인 사이에 전류가 흐르지 않게 할 수 있다. 모든 워드라인을 접지시키고 선택 비트라인에 프로그램 전압을 인가시키므로써 워드라인과 선택 비트라인의 교차점에 형성된 메모리 셀에 대한 프로그램 동작이 구현될 수 있다. 모든 워드라인을 접지시고 모든 비트라인에 프로그램 전압을 인가하면 모든 워드라인과 모든 비트라인의 교차점에 형성된 메모리 셀에 대한 프로그램, 이른바 블랭킷(blanket) 프로그램이 구현될 수 있다. 이것은 블록 단위의 소거 동작을 구현하는데 유용하게 이용될 수 있을 것이다.
(장치 실시예 2)
도 4a는 본 발명의 제2 실시예에 따른 저항 메모리 장치를 도시한 사시도이고, 도 4b는 도 4a의 Ⅱ-Ⅱ선을 절개한 단면을 포함하는 사시도이다. 후술한 제2 실시예의 저항 메모리 장치는 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치와 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해선 간략하게 설명하거나 생략하기로 한다.
도 4a 및 4b를 참조하면, 본 발명의 제2 실시예에 따른 저항 메모리 장치(200)는, 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치(100)와 유사하게, 복수개의 국부 비트라인(132,134)을 갖는 복수개의 비트라인 스택(150)과 복수개의 국부 워드라인(172a)을 갖는 빗 모양의 복수개의 워드라인(172)이 기판(110) 상에서 대체로 수직 교차하는 이른바 3차원 교차점 구조를 가질 수 있다. 교차점들 각각에는 도 3c에 도시된 바와 유사한 메모리 셀 블록(103)이 정의될 수 있다.
비트라인 스택(150)과 워드라인(172) 사이에 저항 메모리 박막(162)이 제공될 수 있다. 제1 실시예와 다르게 저항 메모리 박막(162)은 스트립 형태로 제공될 수 있다. 예컨대 저항 메모리 박막(162)은 비트라인 스택(150)의 연장 방향(X축 방향)을 따라 불연속적이고, 국부 워드라인(172a)의 연장 방향(Z축 방향)을 따라 연속적이고, 그리고 연결 라인(172b)의 연장 방향(Y축 방향)을 따라 연속적인 형태일 수 있다. 즉, 복수개의 저항 메모리 박막(162) 각각은 복수개의 워드라인(172) 각각의 아래에 한정 배치된 스트립 구조일 수 있다.
본 실시예에 의하면 선택된 워드라인(172)에 속한 메모리 셀들에 대한 프로그램 혹은 소거 동작시 나머지 비선택된 워드라인(172)에 속한 메모리 셀들에 대한 의도되지 않은 프로그램 혹은 소거 동작이 방지될 수 있다. 따라서 저항 메모리 장치(200)의 오동작이 최소화될 수 있다.
(장치 실시예 3)
도 5a는 본 발명의 제3 실시예에 따른 저항 메모리 장치를 도시한 사시도이고, 도 5b는 도 5a의 Ⅲ-Ⅲ선을 절개한 단면을 포함하는 사시도이고, 도 5c는 메모리 셀 블록을 도시한 사시도이다. 후술한 제3 실시예의 저항 메모리 장치는 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치와 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해선 간략하게 설명하거나 생략하기로 한다.
도 5a를 참조하면, 본 발명의 제3 실시예에 따른 저항 메모리 장치(300)는, 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치(100)와 유사하게, 복수개의 국부 비트라인(132,134)을 갖는 복수개의 비트라인 스택(150)과 복수개의 국부 워드라인(172a)을 갖는 빗 모양의 복수개의 워드라인(172)이 기판(110) 상에서 대체로 수직 교차하는 이른바 3차원 교차점 구조를 가질 수 있다.
비트라인 스택(150)과 워드라인(172) 사이에는 저항 메모리 박막(160)이 제공될 수 있다. 저항 메모리 박막(160)은 연속적인 플레이트 형태로 제공될 수 있다. 비트라인 스택(150)과 워드라인(172) 사이에 스위칭 박막(190)이 더 제공될 수 있다. 예컨대 스위칭 박막(190)은 저항 메모리 박막(160)과 워드라인(172) 사이에 연속적인 플레이트 형태로 제공될 수 있다.
스위칭 박막(190)은 정보저장막으로 활용될 수 있는 저항 메모리 박막(160)을 스위칭하는 스위칭 소자 혹은 선택하는 선택 소자로 활용될 수 있다. 스위칭 박막(190)은 도 14a에 도시된 바와 같은 전류-전압 특성을 가지고 있어 전류 흐름을 일방향으로 한정할 수 있는 소자, 예컨대 인가전압이 특정 값 이상일 때 전류 흐름을 허용하지만 특정 값 이하인 경우에는 전류 흐름을 허용하지 않는 다이오드 혹은 배리스터일 수 있다. 다른 예로서 스위칭 박막(190)은 도 14b에 도시된 바와 같은 전류-전압 특성을 가질 수 있는 소자, 예컨대 인가전압이 특정 범위 내인 경우에 전류 흐름을 허용하지 않지만 특정 범위 이상 혹은 이하인 경우에는 전류 흐름을 허용하는 이른바 쓰레드홀드 스위칭 소자(threshold switching device)일 수 있다.
다른 예로 저항 메모리 장치(300)가 저항 메모리 박막(160)을 사이에 두고 복수개의 워드라인 스택(150)과 복수개의 비트라인(172)을 포함하는 경우, 스위칭 박막(190)은 워드라인 스택(150)과 저항 메모리 박막(160) 사이에 제공될 수 있다.
도 5b를 5a와 같이 참조하면, 복수개의 국부 워드라인(172a)이 비트라인 스택(150) 사이를 채우는 형태로 복수개의 워드라인(172)과 비트라인 스택(150)이 대체로 수직 교차된다. 이에 따라 복수개의 국부 비트라인(132,134)과 복수개의 국부 워드라인(172a)의 교차점들이 3차원적으로 배열되고 이들 교차점 각각에 메모리 셀 블록(104)이 정의될 수 있다. 메모리 셀 블록(104)에 있어서 국부 워드라인(172a)과 국부 비트라인(132,134)은 전극 역할을 하고, 저항 메모리 박막(160)은 저항의 가변에 따라 정보를 저장하는 저항소자로서 정보저장막 역할을 하고, 스위칭 박막(190)은 저항소자를 선택하는 선택소자 역할을 할 수 있다.
도 5c를 참조하면, 기하학적 관점에서는 하나의 메모리 셀 블록(104)에는 두 개의 메모리 셀(C1,C2)이 정의될 수 있으나, 회로적인 관점에서는 두 개의 메모리 셀(C1,C2)은 동일하게 동작하므로 마치 하나의 메모리 셀로 간주할 수 있다.
(장치 실시예 4)
도 6a는 본 발명의 제4 실시예에 따른 저항 메모리 장치를 도시한 사시도이고, 도 6b는 도 6a의 Ⅳ-Ⅳ선을 절개한 단면을 포함하는 사시도이다. 후술한 제4 실시예의 저항 메모리 장치는 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치와 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해선 간략하게 설명하거나 생략하기로 한다.
도 6a를 참조하면, 본 발명의 제4 실시예에 따른 저항 메모리 장치(400)는, 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치(100)와 유사하게, 복수개의 국부 비트라인(132,134)을 갖는 복수개의 비트라인 스택(150)과 복수개의 국부 워드라인(172a)을 갖는 빗 모양의 복수개의 워드라인(172)이 기판(110) 상에서 대체로 수직 교차하는 이른바 3차원 교차점 구조를 가질 수 있다.
비트라인 스택(150)과 워드라인(172) 사이에는 정보저장막으로 활용될 수 있는 저항 메모리 박막(162)이 제공될 수 있다. 저항 메모리 박막(162)은 워드라인(172) 아래에 한정 배치된 스트립 형태로 제공될 수 있다. 비트라인 스택(150)과 워드라인(172) 사이에 선택소자로 활용될 수 있는 스위칭 박막(192)이 더 제공될 수 있다. 스위칭 박막(192)은 저항 메모리 박막(162)과 워드라인(172) 사이에 스트립 형태로 제공될 수 있다.
도 6b를 6a와 같이 참조하면, 복수개의 국부 워드라인(172a)이 비트라인 스택(150) 사이를 채우는 형태로 복수개의 워드라인(172)과 비트라인 스택(150)이 대체로 수직 교차된다. 이에 따라 복수개의 국부 비트라인(132,134)과 복수개의 국부 워드라인(172a)의 교차점들이 3차원적으로 배열되고 이들 교차점 각각에 도 5c에 도시된 바와 유사한 메모리 셀 블록(105)이 정의될 수 있다.
(장치 실시예 5)
도 7a는 본 발명의 제5 실시예에 따른 저항 메모리 장치를 도시한 사시도이고, 도 7b는 도 7a의 Ⅴ-Ⅴ선을 절개한 단면을 포함하는 사시도이다. 후술한 제5 실시예의 저항 메모리 장치는 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치와 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해선 간략하게 설명하거나 생략하기로 한다.
도 7a를 참조하면, 본 발명의 제5 실시예에 따른 저항 메모리 장치(500)는 도 3a 내지 3c를 참조하여 전술한 제1 실시예의 저항 메모리 장치(100)와 유사하게 복수개의 국부 비트라인(132,134)을 갖는 복수개의 비트라인 스택(150)과 복수개의 국부 워드라인(172a)을 갖는 빗 모양의 복수개의 워드라인(172)이 기판(110) 상에서 대체로 수직 교차하는 이른바 3차원 교차점 구조를 가질 수 있다.
비트라인 스택(150)과 워드라인(172) 사이에는 저항 메모리 박막(164)이 제공될 수 있다. 저항 메모리 박막(164)은 워드라인(172)의 아래에 한정 배치된 스트립 형태의 제1 막(164a)과 워드라인(172)의 측면을 덮는 수직 플레이트 형태의 제2 막(164b)을 포함할 수 있다. 제1 막(164a)은 비트라인 스택(150) 중 워드라인(172)의 아래에 한정된 부분을 덮으며, 제2 막(164b)은 국부 워드라인(172a)의 측면 및 연결 라인(172b)의 측면을 덮을 수 있다. 즉, 워드라인(172)의 측면 및 하면에 저항 메모리 박막(164)이 배치될 수 있다. 따라서, 저항 메모리 박막(164)은 도 7b에 도시된 바와 같이 국부 워드라인(172a)의 둘레를 에워싸는 형태를 가질 수 있다. 저항 메모리 박막(164)과 워드라인(172) 사이에는 선택소자로 활용될 수 있는 스위칭 박막이 더 제공될 수 있다.
도 7b를 7a와 같이 참조하면, 복수개의 국부 워드라인(172a)이 비트라인 스택(150) 사이를 채우는 형태로 복수개의 워드라인(172)과 비트라인 스택(150)이 대체로 수직 교차된다. 이에 따라 복수개의 국부 비트라인(132,134)과 복수개의 국부 워드라인(172a)의 교차점들이 3차원적으로 배열되고 이들 교차점 각각에 도 3c에 도시된 바와 유사한 메모리 셀 블록(106)이 정의될 수 있다.
(방법 실시예 1)
도 8a 내지 8g는 본 발명의 제1 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다.
도 8a를 참조하면, 기판(110) 상에 복수개의 절연막(122,124)을 포함하는 절연막 그룹(120)과 복수개의 전도막(132,134)을 포함하는 전도막 그룹(130)을 포함하는 적층체를 형성할 수 있다. 일례로, 실리콘 웨이퍼와 같은 반도체 기판(110) 상에 제1 절연막(122), 제1 전도막(132), 제2 절연막(124) 그리고 제2 전도막(134)을 순차 형성할 수 있다. 선택적으로 제2 전도막(134) 상에 하나 이상의 절연막과 하나 이상의 전도막을 교대로 더 적층할 수 있다. 절연막 그룹(120)은 절연성 박막을 증착하여 형성할 수 있다. 일례로 절연막 그룹(120)은 실리콘옥사이드(예: SiO2) 혹은 실리콘나이트라이드(예: SiN, Si3N4, SiON)를 증착하여 형성할 수 있다. 전도막 그룹(130)은 금속, 전도성 산화막 등과 같은 전도성 박막을 증착하거나 성장시켜 형성할 수 있다. 일례로 전도성 그룹(130)은 YBCO(예: YBa2Cu3O7), 백금(Pt), 이리듐(Ir), 구리(Cu), 은(Ag), 금(Au), 혹은 불순물이 도핑된 폴리실리콘을 증착하거나 성장시켜 형성할 수 있다.
전도막 그룹(130) 상에 비트라인을 정의하기 위한 에칭 공정(비트라인 에칭 공정)에서 마스크로 활용될 하드 마스크 패턴(140)을 형성할 수 있다. 일례로 하드 마스크 패턴(140)은 제2 전도막(134) 상에 X축 방향으로 연장된 형태로 형성할 수 있다. 비트라인 에칭 공정 이후에 하드 마스크 패턴(140)은 제거되지 아니하고 후속하는 워드라인을 형성하기 위한 에칭 공정(워드라인 에칭 공정)에서 하드 마스크로 활용할 수 있다. 일례로 하드 마스크 패턴(140)은 타이타늄나이트라이드(예: TiN), 실리콘나이트라이드(예: SiN, Si3N4, SiON) 혹은 실리콘옥사이드(예: SiO2)를 증착하여 형성할 수 있다.
도 8b를 참조하면, 하드 마스크 패턴(140)을 마스크로 활용하는 비트라인 에칭 공정으로 전도막 그룹(130)과 절연막 그룹(120)을 연속적으로 패터닝하여 복수개의 비트라인 스택(150)을 형성할 수 있다. 본 발명의 실시예에 의하면 비트라인 에칭 공정은 반응성 이온 에칭(RIE) 공정을 채택할 수 있다.
비트라인 스택(150: bitline stack)은 제1 절연막(122), 제1 전도막(132), 제2 절연막(124) 및 제2 전도막(134)이 순차 적층되고 X축 방향으로 연장된 장벽 형태로 형성될 수 있다. 비트라인 스택(150)에는 하드 마스크 패턴(140)이 더 포함될 수 있다. 본 실시예의 비트라인 에칭 공정에 의해 제1 절연막(122), 제1 전도막(132), 제2 절연막(124) 및 제2 전도막(134)이 자기정렬적으로 형성될 수 있다.
패터닝된 제1 전도막(132)과 제2 전도막(134)은 비트라인, 즉 도 2a에서 X축 방향으로 연장된 국부 비트라인(B11-B34)에 상당한다. 그리고 복수개의 비트라인 스택(150)은 도 2a에서 X-Z 평면을 이루는 복수개의 비트라인(B1-B3)에 상당한다. 본 실시예에 의하면 1회의 비트라인 에칭 공정을 통해서 도 2a에 도시된 모든 비트라인(B1-B3)이 형성될 수 있다.
도 8c를 참조하면, 기판(110) 상에 저항성 메모리 물질을 증착하여 저항의 가변에 의해 정보를 저장하는 저항 메모리 박막(160)을 형성할 수 있다. 저항 메모리 박막(160)은 박막을 증착하기에 적당한 증착 공정으로 형성할 수 있다. 일례로 저항 메모리 박막(160)을 화학기상증착 공정으로 형성하여 비트라인 스택(160)을 비교적 균일한 두께로 덮도록 할 수 있다.
저항 메모리 박막(160)을 구성하는 저항성 메모리 물질은 인가전압에 의해 저항이 가역적으로 변할 수 있는 2가지의 안정한 저항성 상태(bi-stable resistive state)를 갖는 물질, 예컨대 거대자기저항 물질(clossal magnetoresistance material), 고온초전도 물질(high temperature superconductivity material), 금속 산화물, 혹은 칼코겐 화합물(chalcogenide)을 포함할 수 있다. 금속 산화물은 니켈(Ni), 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 알루미늄(Al), 니오븀(Nb), 마그네슘(Mg), 바나듐(V), 크롬(Cr) 등의 산화물 혹은 이들의 조합을 포함할 수 있다.
도 8d를 참조하면, 기판(110) 전면에 전도성 물질을 증착하여 전도막(170)을 형성할 수 있다. 전도막(170)은 전도막 그룹(130)과 동일 유사한 물질을 성장시키거나 증착하여 형성할 수 있다. 예컨대 전도막(170)은 YBCO, 백금(Pt), 이리듐(Ir), 구리(Cu), 은(Ag), 금(Au) 혹은 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 전도막(170) 상에 워드라인을 정의하기 위한 에칭 공정(워드라인 에칭 공정)에서의 마스크로 활용될 마스크 패턴(180)을 형성할 수 있다. 마스크 패턴(180)은 가령 포토레지스트를 도포한 후 패터닝하여 형성할 수 있다. 마스크 패턴(180)은 Y축 방향으로 연장된 복수개의 라인 형태로 형성할 수 있다. 도면에서는 편의상 복수개의 마스크 패턴(180) 중 일부를 부분적으로 도시하였다.
도 8e를 참조하면, 워드라인 에칭 공정을 진행하여 전도막(170)을 선택적으로 제거할 수 있다. 워드라인 에칭 공정을 통해 복수개의 워드라인(172)이 형성될 수 있다. 워드라인 에칭 공정시 저항 메모리 박막(160)은 제거되지 않을 수 있다. 워드라인 에칭 공정은 예를 들어 반응성 이온 에칭(RIE) 공정을 채택할 수 있다.
워드라인(172)은 Y-Z 평면을 이루는 마치 빗(comb) 모양으로 형성될 수 있다. 예컨대 워드라인(172)은 비트라인 스택(150)들 사이에 채워져 Z축 방향으로 연장된 복수개의 국부 워드라인(172a)과 Y축 방향으로 연장되어 복수개의 국부 워드라인(172a)을 전기적으로 연결시키는 연결 라인(172b)을 포함할 수 있다.
복수개의 워드라인(172)은 도 2a의 복수개의 워드라인(W1-W3)에 상당한다. 예를 들어 어느 하나의 워드라인(172)과 도 2a의 제1 워드라인(W1)을 비교할 때 복수개의 국부 워드라인(172a)은 도 2a의 국부 워드라인(W11-W14)에 상당하고, 연결 라인(172b)은 도 2a의 제1 연결 라인(W10)에 상당한다. 본 발명의 실시예에 의하면 1회의 워드라인 에칭 공정에 의해 복수개의 워드라인(172), 즉 도 2a의 워드라인(W1-W3)이 모두 형성될 수 있다.
도 8f 및 8g를 참조하면, 복수개의 워드라인(172) 사이를 절연물을 증착하여 절연막(182)을 형성할 수 있다. 이에 따라 도 3a에 도시된 바와 같이 플레이트 형태의 저항 메모리 박막(160)을 포함하는 제1 실시예의 저항 메모리 장치(100)를 구현할 수 있다. 절연막(182)은 가령 실리콘나이트라이드(예: SiN, Si3N4, SiON), 혹은 바람직하게는 절연특성이 우수한 실리콘옥사이드(예: SiO2)를 증착하여 형성할 수 있다. 도 8f에서는 편의상 워드라인(172) 및 절연막(182)의 일부를 부분적으로 도시하였다.
본 발명의 실시예에 의하면 도 8b에서 전술한 바와 같이 1회의 비트라인 에칭 공정을 통해 모든 비트라인(도 2a의 B1-B3)이 형성될 수 있고, 그리고 도 8e에서 전술한 바와 같이 1회의 워드라인 에칭 공정을 통해 모든 워드라인(도 2a의 W1-W3)이 형성될 수 있다. 따라서 비트라인의 적층수가 더 많아지더라도 1회의 비트라인 에칭 공정으로 형성할 수 있어서 공정 스텝 수가 종래에 비해 축소될 수 있다.
예컨대 메모리층을 형성하는데 필요한 공정 스텝 수를 S라고 하고 적층수를 N이라고 가정할 때, 도 1b에 도시된 종래의 저항 메모리 장치(10)를 형성하는데 필요한 공정 스텝 수는 S×N이지만 본 실시예의 저항 메모리 장치(100)를 형성하는데 필요한 공정 스텝 수는 S이다. 즉 본 실시예의 제조방법에 의하면 하나의 메모리층을 형성하는데 필요한 공정 스텝 수로써 적층된 메모리층을 형성할 수 있다.
(방법 실시예 2)
도 9a 내지 9d는 본 발명의 제2 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다. 본 제2 실시예의 제조방법은 도 8a 내지 8g를 참조하여 전술한 제1 실시예의 제조방법과 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 9a를 참조하면, 도 8a 내지 8e를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 복수개의 비트라인 스택(150)을 형성하고, 복수개의 비트라인 스택(150)을 덮는 저항 메모리 박막(160)을 형성하고, 저항 메모리 박막(160) 상에 복수개의 워드라인(172)을 형성할 수 있다.
예컨대 복수개의 비트라인 스택(150)은, 도 8a 및 8b를 참조하여 설명한 바와 동일 유사하게, 국부 비트라인으로 활용될 복수개의 전도막(132,134)과, 전기적 절연을 위한 복수개의 절연막(122,124)과, 그리고 하드 마스크 패턴(140)을 차례로 증착한 후 비트라인 에칭 공정을 통해서 형성될 수 있다. 비트라인 스택(150)은 X 방향으로 연장된 형태로 형성할 수 있다.
저항 메모리 박막(160)은, 도 8d를 참조하여 설명한 바와 동일 유사하게, 인가전압에 의해 저항이 가역적으로 변할 수 있는 물질을 증착하여 형성할 수 있다. 저항 메모리 박막(160)은 비트라인 스택(150)을 가급적 균일하게 덮는 플레이트 형태로 형성할 수 있다.
복수개의 워드라인(172)은, 도 8d 및 8e를 참조하여 설명한 바와 동일 유사하게, 저항 메모리 박막(160) 상에 금속성 물질을 증착한 후 이를 워드라인 에칭 공정을 통해 패터닝하여 형성할 수 있다. 워드라인(172)은 Z 방향으로 연장된 복수개의 국부 워드라인(172a)이 Y축 방향으로 연장된 하나의 연결 라인(172a)에 의해 서로 전기적으로 연결되어 마치 빗 모양을 가지도록 형성될 수 있다.
도 9b를 참조하면, 저항 메모리 박막(160) 중에서 복수개의 워드라인(172) 사이로 노출된 부분을 선택적으로 더 제거할 수 있다. 이때의 제거 공정은 건식 에칭 공정, 가령 반응성 이온 에칭 공정을 채택할 수 있다. 이에 따라 플레이트 형태의 저항 메모리 박막(160)은 워드라인(172)의 아래에 한정 배치되는 스트립 형태의 저항 메모리 박막(162)으로 구현될 수 있다. 스트립 형태의 저항 메모리 박막(162)을 형성하기 위한 선택적 에칭 공정시 비트라인 스택(150)이 노출될 수 있으나, 하드 마스크 패턴(140)에 의해 제2 전도막(134)은 보호될 수 있다.
도 9c 및 9d를 참조하면, 도 8f 및 8g를 참조하여 전설한 바와 동일 유사한 공정을 적용하여 복수개의 워드라인(172) 사이를 절연물로 증착하여 절연막(182)을 형성할 수 있다. 이에 따라 도 4a에 도시된 바와 같은 스트립 형태의 저항 메모리 박막(162)을 포함하는 제2 실시예의 저항 메모리 장치(200)를 구현할 수 있다.
(방법 실시예 3)
도 10a 내지 10d는 본 발명의 제3 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다. 본 제3 실시예의 제조방법은 도 8a 내지 8g를 참조하여 전술한 제1 실시예의 제조방법과 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 10a를 참조하면, 도 8a 내지 8c를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 복수개의 비트라인 스택(150)을 형성하고, 복수개의 비트라인 스택(150)을 덮는 저항 메모리 박막(160)을 형성할 수 있다. 그리고 저항 메모리 박막(160)을 덮는 스위칭 박막(190)을 형성할 수 있다. 예컨대 복수개의 비트라인 스택(150)은 도 8a 및 8b를 참조하여 설명한 바와 동일 유사하게 X축 방향으로 연장된 형태로 형성할 수 있다. 저항 메모리 박막(160)은 도 8c를 참조하여 설명한 바와 동일 유사하게 플레이트 형상으로 형성할 수 있다.
스위칭 박막(190)은 저항소자로 활용되는 저항 메모리 박막(160)을 선택하거나 스위칭하는 소자로 활용될 수 있다. 스위칭 박막(190)은 전류 흐름을 일방향으로 한정할 수 있는 물질, 예컨대 도 14a에 도시된 바와 같이 인가전압이 특정 값 이상이면 전류 흐름을 허용하지만 특정 값 이하이면 전류 흐름을 허용하지 않는 물질로 형성될 수 있다. 이러한 예로서 스위칭 박막(190)은 메탈옥사이드 배리스터(Metal Oxide Varistor)로 활용될 수 있는 물질, 예를 들어 ZnO, SrTiO3, BaTiO3 등으로 형성될 수 있다. 다른 예로서 스위칭 박막(190)은 도 14b에 도시된 바와 같이 인가전압이 특정 범위 내인 경우에는 전류 흐름을 허용하지 않지만 특정 범위 이상 혹은 이하인 경우에는 전류 흐름을 허용하는 물질로 형성될 수 있다. 이러한 예로서 스위칭 박막(190)은 쓰레스홀드 스위칭 소자 역할을 할 수 있도록 터널링 절연막 혹은 칼코겐 화합물 등으로 형성될 수 있다. 스위칭 박막(190)은 저항 메모리 박막(160)을 덮는, 바람직하게는 균일하게 덮는 플레이트 형상으로 형성될 수 있다.
도 10b를 참조하면, 도 8d 및 8e를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 스위칭 박막(190) 상에 복수개의 워드라인(172)을 형성할 수 있다. 복수개의 워드라인(172)은, 도 8d 및 8e를 참조하여 설명한 바와 동일 유사하게, 스위칭 박막(190) 상에 금속성 물질을 증착한 후 이를 워드라인 에칭 공정을 통해 패터닝하여 형성할 수 있다. 워드라인(172)은 Z축 방향으로 연장된 복수개의 국부 워드라인(172a)이 Y축 방향으로 연장된 하나의 연결 라인(172a)에 의해 서로 전기적으로 연결되어 마치 빗 모양을 가지도록 형성될 수 있다.
도 10c 및 10d를 참조하면, 도 8f 및 8g를 참조하여 전설한 바와 동일 유사한 공정을 적용하여 복수개의 워드라인(172) 사이를 절연물로 증착하여 절연막(182)을 형성할 수 있다. 이에 따라 도 5a에 도시된 바와 같은 플레이트 형태의 저항 메모리 박막(160) 및 스위칭 박막(190)을 포함하는 제3 실시예의 저항 메모리 장치(300)를 구현할 수 있다.
(방법 실시예 4)
도 11a 내지 11d는 본 발명의 제4 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다. 본 제4 실시예의 제조방법은 도 8a 내지 8g를 참조하여 전술한 제1 실시예의 제조방법 또는 도 10a 내지 10d를 참조하여 전술한 제3 실시예의 제조방법과 동일 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 11a를 참조하면, 도 8a 내지 8c를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 복수개의 비트라인 스택(150)과 플레이트 형상의 저항 메모리 박막(160)을 형성하고, 도 10a를 참조하여 전술한 동일 유사한 공정을 적용하여 저항 메모리 박막(160)을 덮는 플레이트 형상의 스위칭 박막(190)을 형성할 수 있다. 그리고 도 8d 및 8e를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 스위칭 박막(190) 상에 복수개의 워드라인(172)을 형성할 수 있다.
도 11b를 참조하면, 플레이트 형태의 스위칭 박막(190) 중에서 복수개의 워드라인(172) 사이로 노출된 부분을 선택적으로 제거하여 스트립 형태의 스위칭 박막(192)으로 형성할 수 있다. 이와 동시에 혹은 연속적으로 플레이트 형태의 저항 메모리 박막(160) 중에서 복수개의 워드라인(172) 사이로 노출된 부분을 선택적으로 제거하여 스트립 형태의 저항 메모리 박막(162)으로 형성할 수 있다. 이에 따라 플레이트 형태의 스위칭 박막(190) 및 저항 메모리 박막(160)은 워드라인(172)의 아래에 한정 배치되는 스트립 형태의 스위칭 박막(192) 및 저항 메모리 박막(162)으로 구현될 수 있다. 스트립 형태의 저항 메모리 박막(162)을 형성하기 위한 선택적 에칭 공정시 비트라인 스택(150)이 노출될 수 있으나, 하드 마스크 패턴(140)에 의해 제2 전도막(134)은 보호될 수 있다.
다른 예로서 플레이트 형상의 스위칭 박막(190) 및 저항 메모리 박막(160) 중에서 어느 하나만을 스트립 형태로 형성할 수 있다. 예컨대 플레이트 형태의 스위칭 박막(190) 중에서 복수개의 워드라인(172) 사이로 노출된 부분을 선택적으로 제거하여 스트립 형태의 스위칭 박막(192)을 형성할 수 있다. 이에 따라 플레이트 형태의 저항 메모리 박막(160)과 워드라인(172) 사이에 한정된 스트립 형태의 스위칭 박막(192)이 구현될 수 있다.
도 11c 및 11d를 참조하면, 도 8f 및 8g를 참조하여 전설한 바와 동일 유사한 공정을 적용하여 복수개의 워드라인(172) 사이를 절연물로 증착하여 절연막(182)을 형성할 수 있다. 이에 따라 도 6a에 도시된 바와 같은 스트립 형태의 스위칭 박막(192) 및 저항 메모리 박막(162)을 포함하는 제4 실시예의 저항 메모리 장치(400)를 구현할 수 있다.
(방법 실시예 5)
도 12a 내지 12g는 본 발명의 제5 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다. 후술한 제5 실시예의 제조방법에서 도 8a 내지 8g를 참조하여 전술한 제1 실시예의 제조방법과 동일한 점에 대해서는 개략적으로 설명하거나 생략하고 상이한 점에 대해서는 상세히 설명하기로 한다.
도 12a를 참조하면, 도 8a를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 복수개의 절연막(122,124)을 포함하는 절연막 그룹(120)과 복수개의 전도막(132,134)을 포함하는 전도막 그룹(130)을 형성할 수 있다. 복수개의 절연막(122,124)과 복수개의 전도막(132,134)은 교대로 적층될 수 있다. 전도막 그룹(130) 상에 하드 마스크 패턴(140)을 형성할 수 있다. 일례로 하드 마스크 패턴(140)은 제2 전도막(134) 상에 X축 방향으로 연장된 형태로 형성할 수 있다.
도 12b를 참조하면, 도 8b를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 하드 마스크 패턴(140)을 마스크로 활용하는 비트라인 에칭 공정(예: 반응성 이온 에칭 공정)으로 전도막 그룹(130)과 절연막 그룹(120)을 연속적으로 패터닝할 수 있다. 이에 의하면 X축 방향으로 연장된 장벽 형태를 가지는 복수개의 비트라인 스택(150)이 형성될 수 있다. 비트라인 에칭 공정에 의해 제1 절연막(122), 제1 전도막(132), 제2 절연막(124) 및 제2 전도막(134)이 자기정렬적으로 형성될 수 있다.
도 12c를 참조하면, 기판(110) 전면에 절연성 물질막(180)을 형성하고, 절연성 물질막(180) 상에 마스크 패턴(184)을 형성할 수 있다. 절연성 물질막(180)은 실리콘옥사이드(예: SiO2)를 증착하여 형성할 수 있다. 마스크 패턴(184)은 가령 포토레지스트를 도포한 후 패터닝하여 형성할 수 있다. 마스크 패턴(184)은 하드 마스크 패턴(140)과 대체로 수직한 방향, 예를 들어 Y축 방향으로 연장된 복수개의 라인 형태로 형성할 수 있다.
도 12d를 참조하면, 마스크 패턴(184)을 마스크로 하는 에칭 공정(트렌치 에칭 공정)을 통해 다마신 패턴(115)을 형성할 수 있다. 예컨대 트렌치 에칭 공정을 통해 절연성 물질막(180)을 선택적으로 제거하여 비트라인 스택(150) 일부를 덮는 스트립 형태의 복수개의 절연막(182)과, 복수개의 절연막(182) 사이에 형성되어 비트라인 스택(150)을 노출시키는 복수개의 트렌치(174)가 형성될 수 있다. 트렌치(174)는 후술한 바와 같이 워드라인이 형성될 영역을 확보하기 위한 것이다. 트렌치 에칭 공정에서 하드 마스크 패턴(140)에 의해 비트라인 스택(150)은 에칭으로부터 보호될 수 있다. 트렌치 에칭 공정으로서 건식 에칭 공정, 가령 반응성 이온 에칭 공정을 채택할 수 있다.
도 12e를 참조하면, 트렌치(174) 내에 저항 메모리 박막(164)을 형성할 수 있다. 예컨대 트렌치(174) 내에 거대자기저항 물질, 고온초전도 물질, 전이금속 산화물, 혹은 칼코겐 화합물 등을 증착하여 저항 메모리 박막(164)을 형성할 수 있다. 본 실시예에 의하면 저항 메모리 박막(164)은 비트라인 스택(150)을 덮는 스트립 형태의 제1 막(164a)과 절연막(182)의 측면에 형성된 수직 플레이트 형태의 제2 막(164b)으로 구분될 수 있다.
도 12f 및 12g를 참조하면, 트렌치(174) 내에 워드라인(172)을 형성할 수 있다. 워드라인(172)은 Y축 방향으로 연장된 빗 모양으로 형성될 수 있다. 예컨대 기판(110) 상에 전도성 물질(예: 금속, 불순물이 도핑된 폴리실리콘)을 증착하여 트렌치(174)가 전도성 물질에 의해 채워지도록 할 수 있다. 선택적으로, 화학기계적 연마(CMP)를 이용하여 절연막(182) 상에 증착된 전도성 물질을 제거할 수 있다. 다른 예로서 저항 메모리 박막(164)을 형성한 후, 워드라인(172)을 형성하기 이전에, 트렌치(174) 내에 선택소자 박막을 더 형성할 수 있다. 상기와 같은 다마신 공정을 통해 도 7a에 도시된 바와 같은 제5 실시예의 저항 메모리 장치(500)가 구현될 수 있다.
(방법 실시예 6)
도 13a 내지 13g는 본 발명의 제6 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도이다. 후술한 제6 실시예의 제조방법에서 도 8a 내지 8g를 참조하여 전술한 제1 실시예의 제조방법과 동일한 점에 대해서는 개략적으로 설명하거나 생략하고 상이한 점에 대해서는 상세히 설명하기로 한다.
도 13a를 참조하면, 도 8a를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 복수개의 절연막(122,124)을 포함하는 절연막 그룹(120)과 복수개의 전도막(132,134)을 포함하는 전도막 그룹(130)을 형성할 수 있다. 복수개의 절연막(122,124)과 복수개의 전도막(132,134)은 교대로 적층될 수 있다. 전도막 그룹(130) 상에 X축 방향으로 연장된 형태를 가진 하드 마스크 패턴(140)을 형성할 수 있다.
도 13b를 참조하면, 도 8b를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 하드 마스크 패턴(140)을 마스크로 활용하는 비트라인 에칭 공정(예: 반응성 이온 에칭 공정)으로 전도막 그룹(130)과 절연막 그룹(120)을 연속적으로 패터닝할 수 있다. 비트라인 에칭 공정을 통해서 X축 방향으로 연장된 장벽 형태를 가지는 복수개의 비트라인 스택(150)이 형성될 수 있다. 제1 절연막(122), 제1 전도막(132), 제2 절연막(124) 및 제2 전도막(134)은 비트라인 에칭 공정에 의해 자기정렬적으로 형성될 수 있다.
도 13c를 참조하면, 도 8c를 참조하여 전술한 바와 동일 유사한 공정을 적용하여 기판(110) 상에 저항성 메모리 물질을 증착하여 비트라인 스택(150)을 덮는 저항 메모리 박막(160)을 형성할 수 있다. 저항 메모리 박막(160)은 화학기상증착 공정을 통해 비트라인 스택(150)을 가급적 균일하게 덮도록 형성할 수 있다. 선택적으로, 저항 메모리 박막(160) 상에 스위칭 박막을 더 형성할 수 있다.
도 13d를 참조하면, 기판(110) 상에 절연성 물질막(180)을 형성하고, 절연성 물질막(180) 상에 마스크 패턴(184)을 형성할 수 있다. 절연성 물질막(180)은 실리콘옥사이드(예: SiO2)를 증착하여 형성할 수 있고, 마스크 패턴(184)은 가령 포토레지스트를 도포한 후 패터닝하여 형성할 수 있다. 마스크 패턴(184)은 하드 마스크 패턴(140)과 대체로 수직한 방향, 예를 들어 Y축 방향으로 연장된 복수개의 라인 형태로 형성할 수 있다.
도 13e를 참조하면, 마스크 패턴(184)을 마스크로 하는 에칭 공정(트렌치 에칭 공정)을 통해 다마신 패턴(115)을 형성할 수 있다. 예컨대 트렌치 에칭 공정을 통해 절연성 물질막(180)을 선택적으로 제거하여 비트라인 스택(150) 일부를 덮는 스트립 형태의 복수개의 절연막(182)과, 복수개의 절연막(182) 사이에 형성되어 비트라인 스택(150)을 노출시키는 복수개의 트렌치(174)가 형성될 수 있다.
도 13f 및 13g를 참조하면, 트렌치(174) 내에 워드라인(172)을 형성할 수 있다. 워드라인(172)은 Y축 방향으로 연장된 빗 모양으로 형성될 수 있다. 예컨대 기판(110) 상에 전도성 물질(예: 금속, 불순물이 도핑된 폴리실리콘)을 증착하여 트렌치(174)가 전도성 물질에 의해 채워지도록 할 수 있다. 선택적으로, 화학기계적 연마(CMP)를 이용하여 절연막(182) 상에 증착된 전도성 물질을 제거할 수 있다. 상기와 같은 다마신 공정을 통해 도 3a에 도시된 바와 같은 제1 실시예의 저항 메모리 장치(100)가 구현될 수 있다.
(응용예)
도 15a는 본 발명의 다양한 실시예에 따른 저항 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 15a를 참조하면, 상술한 본 발명의 다양한 실시예에 따른 저항 메모리 장치(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 저항 메모리 장치(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 저항 메모리 장치(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 15b는 본 발명의 다양한 실시예에 따른 저항 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 15b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 저항 메모리 장치를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 메모리 소자를 제조하는 반도체 산업은 물론 반도체 메모리 소자를 응용하는 전자 제품을 생산하는 제조업 등에 유용하게 채택되어 이용될 수 있다.
도 1a는 종래의 저항 메모리 장치를 도시한 사시도.
도 1b는 종래의 스택형 저항 메모리 장치의 메모리 어레이를 개략적으로 도시한 회로도.
도 2a는 본 발명의 실시예에 따른 저항 메모리 장치를 도시한 등가회로도.
도 2b 및 2c는 도 2a의 일부를 도시한 회로도.
도 3a는 본 발명의 제1 실시예에 따른 저항 메모리 장치를 도시한 사시도.
도 3b는 도 3a의 I-I 선을 절개한 단면을 포함하는 사시도.
도 3c는 도 3a의 메모리 셀 블록을 도시한 사시도.
도 4a는 본 발명의 제2 실시예에 따른 저항 메모리 장치를 도시한 사시도.
도 4b는 도 4a의 Ⅱ-Ⅱ 선을 절개한 단면을 포함하는 사시도.
도 5a는 본 발명의 제3 실시예에 따른 저항 메모리 장치를 도시한 사시도.
도 5b는 도 5a의 Ⅲ-Ⅲ 선을 절개한 단면을 포함하는 사시도.
도 5c는 도 5a의 메모리 셀 블록을 도시한 사시도.
도 6a는 본 발명의 제4 실시예에 따른 저항 메모리 장치를 도시한 사시도.
도 6b는 도 6a의 Ⅳ-Ⅳ 선을 절개한 단면을 포함하는 사시도.
도 7a는 본 발명의 제5 실시예에 따른 저항 메모리 장치를 도시한 사시도.
도 7b는 도 7a의 Ⅴ-Ⅴ 선을 절개한 단면을 포함하는 사시도.
도 8a 내지 8g는 본 발명의 제1 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 9a 내지 9d는 본 발명의 제2 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 10a 내지 10d는 본 발명의 제3 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 11a 내지 11d는 본 발명의 제4 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 12a 내지 12g는 본 발명의 제5 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 13a 내지 13g는 본 발명의 제6 실시예에 따른 저항 메모리 장치의 제조방법을 도시한 단면도.
도 14a 및 14b는 본 발명의 실시예에 따른 스위칭 박막의 전류-전압 곡선.
도 15a는 본 발명의 실시예에 따른 저항 메모리 장치를 구비한 메모리 카드를 도시한 블록도.
도 15b는 본 발명의 실시예에 따른 저항 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도.

Claims (10)

  1. 기판 상에 제1 수평 방향으로 연장되고 복수개의 국부 비트라인들이 수직 적층된 비트라인들의 수직 스택을 형성하고;
    상기 비트라인들의 수직 스택 상에 전기적 전도막을 증착하고 패터닝하여 상기 비트라인들의 수직 스택의 측벽에 수직한 복수개의 국부 워드라인들과 상기 복수개의 국부 워드라인들을 연결하며 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장된 연결 라인을 포함하는 복수개의 워드라인들을 형성하고; 그리고
    상기 비트라인들의 수직 스택과 상기 워드라인들 사이에 배치되고, 인접한 워드라인들의 대향면 상에 배치되어 상기 제2 수평 방향으로 연장되는 가변 저항 박막을 형성하는 것을;
    포함하는 저항 메모리 장치의 제조방법.
  2. 제1항에 있어서,
    상기 수직 스택을 형성하는 것은:
    상기 국부 비트라인들과 절연막들이 교대로 배열된 상기 수직 스택을 형성하는 것을;
    포함하는 저항 메모리 장치의 제조방법.
  3. 제1항에 있어서,
    상기 비트라인들의 수직 스택을 형성하는 것은 상기 기판 상에 제1 비트라인들의 수직 스택과 제2 비트라인들의 수직 스택을 옆으로 나란히 형성하는 것을 포함하고,
    상기 복수개의 워드라인들을 형성하는 것은 상기 제1 비트라인들의 수직 스택의 제1 측벽 및 상기 제2 비트라인들의 수직 스택의 제1 측벽 상에 상기 국부 워드라인들을 형성하는 것을,
    포함하는 저항 메모리 장치의 제조방법.
  4. 제1항에 있어서,
    상기 가변 저항 박막을 형성하는 것은:
    상기 기판 상에 상기 제2 수평 방향으로 연장되어 상기 수직 스택을 덮는 스트립 형태를 가지며 상기 제1 수평 방향으로 이격되어 트렌치를 정의하는 절연막들을 형성하고; 그리고
    상기 트렌치 내에 상기 가변 저항 박막을 형성하는 것을 포함하고,
    상기 가변 저항 박막은:
    상기 수직 스택을 덮는 스트립 형태의 제1 막; 그리고
    상기 절연막의 측벽을 덮는 제2 막을 포함하는 저항 메모리 장치의 제조방법.
  5. 기판 상에 복수개의 국부 비트라인들이 수직 적층된 비트라인 스택을 형성하고;
    상기 비트라인 스택의 측면을 향해 수직 방향으로 연장된 복수개의 국부 워드라인들과 수평 방향으로 연장되어 상기 복수개의 국부 워드라인들을 연결하는 연결라인을 포함하는 워드라인을 형성하고; 그리고
    상기 비트라인 스택과 상기 워드라인 사이에 저항 메모리 박막을 형성하는 것을;
    포함하는 저항 메모리 장치의 제조방법.
  6. 제5항에 있어서,
    상기 비트라인 스택을 형성하는 것은:
    상기 비트라인 스택을 덮는 상기 저항 메모리 박막을 형성하고;
    상기 저항 메모리 박막 상에 전도성 물질을 증착하고; 그리고
    상기 전도성 물질을 패터닝하여 상기 워드라인을 형성하는 것을;
    포함하는 저항 메모리 장치의 제조방법.
  7. 제5항에 있어서,
    상기 비트라인 스택을 형성하는 것은:
    상기 비트라인 스택을 덮는 상기 저항 메모리 박막을 형성하고;
    상기 저항 메모리 박막 상에 절연성 물질을 증착하고;
    상기 절연성 물질을 패터닝하여 상기 저항 메모리 박막을 노출시키는 트렌치를 형성하고; 그리고
    상기 트렌치 내에 전도성 물질을 증착하여 상기 워드라인을 형성하는 것을;
    더 포함하는 저항 메모리 장치의 제조방법.
  8. 제5항에 있어서,
    상기 비트라인 스택을 형성하는 것은:
    상기 기판 상에 절연성 물질을 증착하고;
    상기 절연성 물질을 패터닝하여 상기 비트라인 스택을 노출시키는 트렌치를 형성하고;
    상기 트렌치 내에 상기 저항 메모리 박막을 형성하고; 그리고
    상기 트렌치 내에 전도성 물질을 증착하여 상기 저항 메모리 박막 상에 상기 워드라인을 형성하는 것을;
    더 포함하는 저항 메모리 장치의 제조방법.
  9. 제5항에 있어서,
    상기 저항 메모리 박막과 상기 워드라인 사이에 스위칭 박막을 형성하는 것을 더 포함하는 저항 메모리 장치의 제조방법.
  10. 제5항에 있어서,
    상기 비트라인 스택을 형성하는 것은:
    상기 기판 상에 복수개의 절연막들과 복수개의 전도막들이 교대로 적층된 적층체를 형성하고;
    상기 적층체 상에 하드마스크 패턴을 형성하고; 그리고
    상기 하드마스크 패턴을 마스크로 이용하는 에칭으로 상기 적층체를 패터닝하는 것을;
    포함하는 저항 메모리 장치의 제조방법.
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