JP2013239622A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】3次元メモリの選択トランジスタの特性劣化及び不良化を防止できる。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層12−1〜12−4を備えるフィン構造Fin1,Fin2を備える。メモリセルMCは、半導体層12−1〜12−4の第3の方向にある表面上から、第1の絶縁層15、第1の導電層を有するフローティングゲート電極16−FG、第2の絶縁層17及び第2の導電層を有するコントロールゲート電極18−CGを、これらの順序で含む第1のゲート構造を備える。選択トランジスタSGTは、半導体層12−1〜12−4の第3の方向にある表面上から、第1の絶縁層15及び第1の導電層を有するセレクトゲート電極16−SGを、これらの順序で含む第2のゲート構造を備える。セレクトゲート電極16−SGを構成する第1の導電層は、第1の方向に延び、半導体層12−1〜12−4上の選択トランジスタGGTに共有される。
【選択図】図14
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体層12−1〜12−4を備えるフィン構造Fin1,Fin2を備える。メモリセルMCは、半導体層12−1〜12−4の第3の方向にある表面上から、第1の絶縁層15、第1の導電層を有するフローティングゲート電極16−FG、第2の絶縁層17及び第2の導電層を有するコントロールゲート電極18−CGを、これらの順序で含む第1のゲート構造を備える。選択トランジスタSGTは、半導体層12−1〜12−4の第3の方向にある表面上から、第1の絶縁層15及び第1の導電層を有するセレクトゲート電極16−SGを、これらの順序で含む第2のゲート構造を備える。セレクトゲート電極16−SGを構成する第1の導電層は、第1の方向に延び、半導体層12−1〜12−4上の選択トランジスタGGTに共有される。
【選択図】図14
Description
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置であるNAND型フラッシュメモリは、大容量データの記憶装置として広く普及している。現在、記憶素子を微細化することにより、ビット当たりのコスト削減や大容量化などが進められ、今後一層の微細化が進展すると予想される。しかし、フラッシュメモリをさらに微細化するためには、リソグラフィー技術開発や、短チャネル効果、素子間干渉、素子間ばらつきの抑制など、解決すべき多くの課題がある。このため、単純な平面内の微細化技術の開発だけでは、今後継続的に記憶密度を向上させることは困難となる可能性が高い。
そこで、近年、メモリセルの集積度を高めるために、その構造を従来の2次元(平面)構造から3次元(立体)構造へと移行させる開発が行われ、様々な3次元不揮発性半導体記憶装置が提案されている。その1つである垂直ゲート(Vertical Gate;VG)型半導体メモリ構造は、周辺素子などを含むレイアウトが平面構造とほぼ等しく、積層されたアクティブエリア(AA)及びゲートコンタクト(GC)を一括形成できるという特徴を有している。
ところで、NAND型のメモリセルアレイ構造を採用する場合、メモリストリングは、メモリセルと選択トランジスタから構成される。また、選択トランジスタは、その閾値が変動しないように、フローティングゲート電極(FG)を有するメモリセルとは異なり、フローティングゲート電極(FG)を有しないMIS(Metal-Insulator -Semiconductor)型で形成するのが通例である。
そして、そのような選択トランジスタを実現するために、コンベンショナルな技術では、選択トランジスタとメモリセルを同一構造にする一方、選択トランジスタについては、フローティングゲート電極(FG)に相当する部分と、コントロールゲート電極(CG)に相当する部分とを、電極間絶縁層にホールを設けるプロセスを採用することで、互いに短絡させる。これにより、MIS型選択トランジスタを実現することができる。
しかし、この技術を垂直ゲート型半導体メモリ構造に採用することは非常に難しい。なぜなら、このような3次元構造においては、フローティングゲート電極及びコントロールゲート電極は、半導体基板の表面に平行な方向に並んで配置されるからである。従って、このような3次元不揮発性半導体記憶装置において、フローティングゲート電極を有しないMIS型選択トランジスタを無理に形成すると、合わせずれなどの原因により、選択トランジスタの特性劣化及び不良化が発生する。
A. Hubert, et al, IEDM, pp.637-640, 2009
S-J Whang et al., IEDM, pp.668-670, 2010
実施形態は、3次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止する技術を提案する。
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第1の方向に積み重ねられる第1乃至第nの半導体層(nは、2以上の自然数)を有し、前記半導体基板の表面に対して平行な第2の方向に延びる第1のフィン構造と、前記第1乃至第nの半導体層の前記第1及び第2の方向に垂直な第3の方向にある表面上にそれぞれ形成される第1乃至第nのメモリセルと、前記第1乃至第nのメモリセルにそれぞれ直列接続される第1乃至第nの選択トランジスタとを備え、前記第1乃至第nのメモリセルは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、第1の絶縁層、第1の導電層を有するフローティングゲート電極、第2の絶縁層及び第2の導電層を有するコントロールゲート電極を、これらの順序で含む第1のゲート構造を備え、前記第1乃至第nの選択トランジスタは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、前記第1の絶縁層及び前記第1の導電層を有するセレクトゲート電極を、これらの順序で含む第2のゲート構造を備え、前記フローティングゲート電極を構成する前記第1の導電層は、前記第1乃至第nのメモリセルの各々に独立であり、前記コントロールゲート電極を構成する前記第2の導電層は、前記第1の方向に延び、前記第1乃至第nのメモリセルに共有され、前記セレクトゲート電極を構成する前記第1の導電層は、前記第1の方向に延び、前記第1乃至第nの選択トランジスタに共有される。
実施形態によれば、前記不揮発性半導体記憶装置の製造方法は、前記半導体基板上に前記第1乃至第nの半導体層を備える前記フィン構造を形成する工程と、前記第1乃至第nの半導体層の前記第3の方向にある表面上に前記第1の導電層を形成する工程と、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1の導電層をマスク層により覆った状態で、前記第1乃至第nのメモリセルが形成される領域内の前記第1の導電層をエッチングすることにより、前記第1乃至第nのメモリセルの各々に独立の前記フローティングゲート電極を形成すると同時に、前記第1乃至第nの選択トランジスタに共有される前記セレクトゲート電極を形成する工程とを備える。
以下、図面を参照しながら実施形態を説明する。
尚、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
[概要]
以下の実施形態は、半導体基板上に積み重ねされる複数の半導体層(アクティブエリア)を有するフィン構造を備える3次元不揮発性半導体記憶装置を対象とする。
以下の実施形態は、半導体基板上に積み重ねされる複数の半導体層(アクティブエリア)を有するフィン構造を備える3次元不揮発性半導体記憶装置を対象とする。
この不揮発性半導体記憶装置のメモリセルは、例えば、フィン構造を構成する複数の半導体層の側面上に、第1の絶縁層(トンネル酸化層)、電荷蓄積層、第2の絶縁層及びコントロールゲート電極の順序で積み重ねられるゲート構造を備える。
例えば、垂直ゲート型3次元積層メモリの一つであるVLB (Vertical gate ladder-Bit cost scalable memory)は、実施形態が対象とする不揮発性半導体記憶装置に該当する。
VLBは、電荷蓄積層が電気的にフローティング状態のフローティングゲート電極であるVG-FG型 (Vertical gate-Floating gate type)と、電荷蓄積層が電荷をトラップする電荷トラップ絶縁層であるVG-SONOS型 (Vertical gate-Si/Oxide/Nitride/Oxide/Si type)とに分類される。実施形態は、これら2種類のVLBの双方を対象とする。
以上のような3次元不揮発性半導体記憶装置においては、ブロック(メモリストリング)の選択、半導体層の選択、フィン構造の選択などに、選択トランジスタが使用される。例えば、VLBを例にとると、ブロック(メモリストリング)の選択に際してブロック選択トランジスタが使用され、半導体層の選択に際してレイヤー選択トランジスタが使用され、フィン構造の選択に際してアシストゲートトランジスタが使用される。
実施形態は、これら選択トランジスタの構造及び製造方法に関する。
例えば、実施形態に係わる不揮発性半導体記憶装置は、半導体基板の表面に対して垂直な第1の方向に積み重ねられる第1乃至第nの半導体層(nは、2以上の自然数)を有し、半導体基板の表面に対して平行な第2の方向に延びるフィン構造を有する。
フィン構造内の第1乃至第nの半導体層の第1及び第2の方向に垂直な第3の方向にある表面上には、第1乃至第nのメモリセルがそれぞれ形成される。また、第1乃至第nのメモリセルには、第1乃至第nの選択トランジスタが直列接続される。
第1乃至第nの選択トランジスタの位置については、選択トランジスタの種類(ブロック選択トランジスタ、レイヤー選択トランジスタ、アシストゲートトランジスタなど)によって異なるため、ここでの説明を省略し、その詳細については、後述する。
第1乃至第nのメモリセルは、第1乃至第nの半導体層の第3の方向にある表面上に、第1の絶縁層、電荷蓄積層、第2の絶縁層及びコントロールゲート電極の順序で配置されるゲート構造を備える。
電荷蓄積層が電気的にフローティングのフローティングゲート電極であるとき、フローティングゲート電極は、第1乃至第nのメモリセルの各々に独立であり、コントロールゲート電極は、第1の方向に延び、第1乃至第nのメモリセルに共有される。
電荷蓄積層が電荷をトラップする機能を有する電荷トラップ絶縁層(例えば、窒化シリコン層)であるとき、電荷蓄積層は、第1乃至第nのメモリセルの各々に独立であってもよいし、互いに接続されていてもよい。また、この場合も、コントロールゲート電極は、第1の方向に延び、第1乃至第nのメモリセルに共有される。
これに対し、第1乃至第nの選択トランジスタは、以下の2つのゲート構造のうちの1つを有する。
・ 第1の構造
--ゲート絶縁層(第1の絶縁層)及び第1の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第1の構造は、メモリセルがフローティングゲート電極を有する場合(例えば、VG-FG型)に適用される。
--ゲート絶縁層(第1の絶縁層)及び第1の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第1の構造は、メモリセルがフローティングゲート電極を有する場合(例えば、VG-FG型)に適用される。
即ち、この構造は、第1乃至第nの選択トランジスタのゲート絶縁層が、第1乃至第nのメモリセルのゲート絶縁層と同じ材料(第1の絶縁層)を備え、かつ、第1乃至第nの選択トランジスタのセレクトゲート電極が、第1乃至第nのメモリセルの電荷蓄積層(フローティングゲート電極)と同じ材料(第1の導電層)を備える。
また、セレクトゲート電極を構成する第1の導電層は、第1の方向に延び、第1乃至第nの選択トランジスタに共有される。
・ 第2の構造
--ゲート絶縁層(第2の絶縁層)及び第2の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第2の構造は、メモリセルがフローティングゲート電極を有する場合(例えば、VG-FG型)及びメモリセルが電荷トラップ絶縁層を有する場合(例えば、VG-SONOS型)の双方に適用される。
--ゲート絶縁層(第2の絶縁層)及び第2の導電層を有するセレクトゲート電極の順序で配置されるゲート構造--
第2の構造は、メモリセルがフローティングゲート電極を有する場合(例えば、VG-FG型)及びメモリセルが電荷トラップ絶縁層を有する場合(例えば、VG-SONOS型)の双方に適用される。
即ち、この構造は、第1乃至第nの選択トランジスタのゲート絶縁層が、第1乃至第nのメモリセルの電極間絶縁層又はブロック絶縁層と同じ材料(第2の絶縁層)を備え、かつ、第1乃至第nの選択トランジスタのセレクトゲート電極が、第1乃至第nのメモリセルのコントロールゲート電極と同じ材料(第2の導電層)を備える。
また、セレクトゲート電極を構成する第2の導電層は、第1の方向に延び、第1乃至第nの選択トランジスタに共有される。
以上の構造によれば、第1乃至第nの選択トランジスタが、第1乃至第nのメモリセルとは異なるMIS構造を有するため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。このため、メモリセルの高集積化及び微細化により、第1乃至第nの半導体層の数の増加、第1乃至第nのメモリセルのフローティングゲート電極の高さ(第3の方向の幅)の縮小、複数のフィン間のスペースの縮小などが発生しても、上述の2つの構造を容易に得ることができる。
従って、第1乃至第nの選択トランジスタの特性劣化及び不良化を防止でき、3次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
[第1の実施例]
本実施例は、メモリセルの構造がフローティングゲート型である場合に限定される。
本実施例は、メモリセルの構造がフローティングゲート型である場合に限定される。
即ち、本実施例は、メモリセルが、第1の絶縁層(ゲート絶縁層)、第1の導電層(フローティングゲート電極)、第2の絶縁層、及び、第2の導電層(コントロールゲート電極)を備えるときに、選択トランジスタが、第1の絶縁層(ゲート絶縁層)及び第1の導電層(セレクトゲート電極)を備える構造(第2の構造)に関する。
・ 構造
図1は、VG-FG型VLBの構造を示している。図2は、図1の構造を矢印A側から見たときの側面図であり、図3は、図2のIII−III線に沿う断面図であり、図4は、図2のIV−IV線に沿う断面図であり、図5は、図2のV−V線に沿う断面図である。
図1は、VG-FG型VLBの構造を示している。図2は、図1の構造を矢印A側から見たときの側面図であり、図3は、図2のIII−III線に沿う断面図であり、図4は、図2のIV−IV線に沿う断面図であり、図5は、図2のV−V線に沿う断面図である。
本実施例では、VG-FG型VLBのメモリセルアレイの主要部について説明する。VG-FG型VLBのメモリセルアレイの全体については、適用例において説明する。
半導体基板10は、例えば、シリコン基板である。絶縁層11は、例えば、BOX (Buried oxide)と呼ばれる酸化シリコン層であり、素子分離絶縁層として用いられる。
絶縁層11上には、半導体基板10の表面に垂直な第1の方向に積み重ねられ、半導体基板10の表面に平行な第2の方向に延び、互いに絶縁される第1、第2、第3及び第4の半導体層(アクティブエリア)12−1,12−2,12−3,12−4が配置される。
本例では、4つの半導体層が積層された構造を示すが、これに限定されるものではなく、2つ以上の半導体層が積み重ねられていればよい。また、積み重ねられる半導体層の数が多いほど、半導体メモリとしてのメモリ容量が大きくなるため、望ましい。
第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4は、絶縁層(例えば、酸化シリコン層)13により互いに絶縁される。
最上層の第4の半導体層12−4上の絶縁層13上には、さらに、ハードマスク層としての絶縁層(例えば、窒化シリコン層)14が配置される。
第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4及び絶縁層13,14は、フィン構造Finを構成する。第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4は、単結晶状態であるのが望ましいが、多結晶状態、アモルファス状態であっても構わない。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4は、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4をチャネルとする。第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4の各々は、第2の方向に直列接続される複数のメモリセルMC、及び、これら複数のメモリセルMCに直列接続される選択トランジスタSGTを備える。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4を構成するメモリセルMCは、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層(トンネル酸化層)15、フローティングゲート電極16−FG、電極間絶縁層17及びコントロールゲート電極18−CGを備える。
フローティングゲート電極16−FGは、第1の導電層(例えば、導電性ポリシリコン層)を備え、フローティングゲート電極16−FGを構成する第1の導電層は、第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4を構成する各メモリセルMCに独立である。
コントロールゲート電極18−CGは、第2の導電層(例えば、導電性ポリシリコン層)を備え、コントロールゲート電極18−CGを構成する第2の導電層は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面に沿って第1の方向に延び、第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4に共有される。
コントロールゲート電極18−CGは、メモリセルMCのカップリング比を大きくするために、フローティングゲート電極16−FGの第1の方向にある側面及び第3の方向にある側面をそれぞれ覆っている。
また、コントロールゲート電極18−CGは、第3の方向に並ぶ2つのフィン構造Fin間のスペース(2つのフィン構造Fin内のメモリセルMC間のみに限定される)を完全に満たす。コントロールゲート電極18−CGは、半導体基板10の上部から見たときに、全体として、第3の方向に延びる。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4を構成する選択トランジスタSGTは、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層15及びセレクトゲート電極18−SGを備える。
セレクトゲート電極18−SGは、第1の導電層(例えば、導電性ポリシリコン層)を備え、セレクトゲート電極18−SGを構成する第1の導電層は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面に沿って第1の方向に延び、第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4に共有される。
また、セレクトゲート電極18−SGは、セレクトゲート電極18−SGを構成する第1の導電層の第1の方向にある表面(上面)上に形成される第2の導電層(例えば、導電性ポリシリコン層)を備える。
セレクトゲート電極16−SGは、第3の方向に並ぶ2つのフィン構造Fin間のスペース(2つのフィン構造Fin内の選択トランジスタSGT間のみに限定される)を完全に満たす。セレクトゲート電極16−SG,18−CGは、半導体基板10の上部から見たときに、全体として、第3の方向に延びる。
本例では、選択トランジスタSGTが形成される領域内の第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅は、メモリセルMCが形成される領域内の第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅にほぼ等しい。
また、選択トランジスタSGT及びメモリセルMCが形成される領域内の第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅は、それ以外の領域内の第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅よりも広い。
即ち、選択トランジスタSGT及びメモリセルMCが形成される領域以外の領域内における第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅は、ハードマスク層としての絶縁層14の第3の方向の幅tにほぼ等しい。
本例では、4つの半導体層に対応して4つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、2つ以上の半導体層に対応して2つ以上のメモリストリングが積み重ねられていればよい。
以上の構造によれば、選択トランジスタSGTのゲート絶縁層15及びセレクトゲート電極16−SGは、メモリセルMCのゲート絶縁層(トンネル酸化層)15及びフローティングゲート電極16−FGと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタSGTの特性劣化及び不良化を防止でき、3次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
・ 材料例
上述のVG-FG型VLBを構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
上述のVG-FG型VLBを構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができるが、以下では、最もよく使用される材料例を説明する。
半導体基板10は、例えば、単結晶シリコン基板である。
また、絶縁層11は、例えば、酸化シリコン層である。絶縁層11は、第1の半導体層12−1に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。同様に、酸化層13は、例えば、酸化シリコン層である。酸化層13は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4に接触する部分が酸化層であれば、異なる絶縁層を含む多層構造を有していてもよい。
第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4は、それぞれ、例えば、シリコン(Si)層である。第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4は、単結晶であるのが望ましいが、アモルファス又は多結晶であっても構わない。
フィン構造Finを構成する最上層の絶縁層14は、例えば、窒化シリコン層である。絶縁層14は、ハードマスク層としての機能を果たすため、絶縁層11,13とはエッチング選択比が異なる材料から構成される。
メモリセルMCを構成するゲート絶縁層(トンネル酸化層)15は、例えば、酸化シリコン層である。ゲート絶縁層15は、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などであってもよい。また、ゲート絶縁層15は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
フローティングゲート電極16−FG及びセレクトゲート電極16−SGは、ポリシリコン(ノンドープ又は不純物添加)、アモルファスシリコン(ノンドープ又は不純物添加)、メタルなどから選択することができる。フローティングゲート電極16−FG及びセレクトゲート電極16−SGは、異なる材料を含む積層構造を有していてもよい。
また、フローティングゲート電極16−FG及びセレクトゲート電極16−SGは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
メモリセルMCを構成する電極間絶縁層17は、例えば、カップリング比の向上と、書き込み/消去時のリーク電流の防止とを両立する材料を備える。
電極間絶縁層17は、例えば、酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)、酸窒化アルミニウム(AlON)、ハフニア(HfO2)、ハフニウム・アルミネート(HfAlO3)、窒化ハフニア(HfON)、窒化ハフニウム・アルミネート(HfAlON)、ハフニウム・シリケート(HfSiO)、窒化ハフニウム・シリケート(HfSiON)、酸化ランタン(La2O3)、ランタン・アルミネート(LaAlO3)及びランタンアルミシリケート(LaAlSiO)のグループから選択することができる。
電極間絶縁層17は、上述の材料を構成する元素の組成比を変化させた材料であってもよいし、上述の材料に、シリコンナノ粒子や金属イオンを混ぜた材料であってもよい。
コントロールゲート電極18−CG及びセレクトゲート電極18−SGは、例えば、導電性ポリシリコン層及び珪化ニッケル(NiSi)などの金属シリサイド層のうちの1つを備える。
コントロールゲート電極18−CG及びセレクトゲート電極18−SGは、例えば、タンタルナイトライド(TaN)、タンタルカーバイト(TaC)、チタンナイトライド(TiN)などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W,Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er、及び、これらのシリサイドであってもよい。
尚、図1乃至図5に示す構造を覆う層間絶縁層としては、比誘電率3.9を有する酸化シリコン層と同程度の誘電率を有する材料とするのが望ましい。層間絶縁層の例としては、TEOSを掲げることができるが、これに代えて、例えば、熱処理によりポリシラザン系溶剤を焼成することにより形成される酸化シリコン層を用いてもよい。
フローティングゲート電極16−FG、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGを構成する材料は、後述するプロセスを採用できる限りにおいて、どのような材料を使用しても構わない。
・ 製造方法
図6乃至図19は、図1乃至図5のVG-FG型VLBの製造方法を示している。
図6乃至図19は、図1乃至図5のVG-FG型VLBの製造方法を示している。
まず、図6に示すように、半導体基板10として、例えば、面方位(100)、比抵抗10〜20Ωcmのp型又はn型のシリコン基板を用意する。この半導体基板10上に、酸化シリコン層としての絶縁層11,13と、多結晶シリコン層としての第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4とを、交互に形成する。続けて、最上層である絶縁層13上にハードマスク層(例えば、窒化シリコン層)としての絶縁層14を形成する。
また、PEP(Photo Engraving Process)により、絶縁層14上にレジストパターンを形成する。そして、レジストパターンをマスクにして、RIE(Reactive Ion Etching)により、絶縁層14、絶縁層13、第4の半導体層12−4、絶縁層13、第3の半導体層12−3、絶縁層13、第2の半導体層12−2、絶縁層13及び第1の半導体層12−1を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層11の一部もエッチングされる。
これにより、フィン構造Finが形成される。この後、レジストパターンは除去される。
次に、図7に示すように、例えば、コリンを用いるウェットエッチング、CDE(Chemical Dry Etching)、又は、塩素ガスを用いるドライエッチングにより、フィン構造Finを構成する第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面をリセスエッチングする。その結果、フィン構造Finの第3の方向にある表面に凹部が形成される。
即ち、このエッチングにより、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面が、絶縁層13の第3の方向にある表面よりも内側に後退し、結果として、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅がシュリンクされる。
次に、図8に示すように、例えば、SPA(Slot Plane Antenna)プラズマ生成技術により、フィン構造Finの第3の方向にある凹部内、即ち、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面上に、ゲート絶縁層(例えば、酸化シリコン層)15を形成する。
このゲート絶縁層15は、メモリセルのトンネル酸化層、又は、選択トランジスタのゲート絶縁層となる。
次に、図9に示すように、例えば、CVDにより、フィン構造Finの表面の全体を、多結晶シリコン層としての第1の導電層16により覆う。第1の導電層16は、第3の方向に並ぶ2つのフィン構造Fin間のスペースを完全に満たす。
また、例えば、CMP(Chemical Mechanical Polishing)を用いて、第1の導電層16の上面を研磨することにより、第1の導電層16の上面を平坦化する。この時、CMPのエンドポイントとしては、絶縁層14の上面を採用することができる。
この後のプロセスは、メモリセルを形成する領域と選択トランジスタを形成する領域とで異なるため、それぞれ別図を参照しながら説明する。
まず、図10の(b)に示すように、例えば、PEPにより、選択トランジスタが形成される領域を覆うマスク層(レジスト層)19を形成する。
選択トランジスタが形成される領域においては、上述のプロセスにより、既に、ゲート絶縁層15、及び、セレクトゲート電極16−SGとしての第1の導電層16を備えるMIS構造が形成されている。セレクトゲート電極16−SGは、2つのフィン構造Fin間のスペースを完全に満たしている。
この後、マスク層19をマスクにして、RIEにより、第1の導電層16をエッチングすると、図10の(a)に示すように、メモリセルが形成される領域においては、フィン構造Finの凹部内にフローティングゲート電極16−FGが形成される。
即ち、メモリセルが形成される領域においては、フローティングゲート電極16−FGは、上下方向(第1の方向)において互いに分断される。
但し、この時点では、フィン構造Finの凹部内のフローティングゲート電極16−FGは、紙面に垂直な第2の方向に延びた状態となっており、1つの半導体層(1つのメモリストリング)においては、互いに接続された状態となっている。
次に、図11の(a)に示すように、例えば、ウェットエッチング、又は、HF/NH3ガスを用いる等方性ドライエッチングにより、絶縁層13の第3の方向にある表面をリセスエッチングする。
絶縁層13のエッチング量y1は、エッチング後の絶縁層13の第3の方向にある表面が、フローティングゲート電極16−FGの第3の方向にある2つの側面(ゲート絶縁層15側の表面とゲート絶縁層15と反対側の表面)の間に配置されるように設定するのが望ましい。
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の3つの面を覆うようにするため、及び、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4のエッジ部に近づき過ぎないようにするためである。
コントロールゲート電極がフローティングゲート電極の3つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
尚、図11の(b)に示すように、このステップにおいて、選択トランジスタが形成される領域は、マスク層19により覆われているため、図10(b)のステップからの変化はない。この後、マスク層19は除去される。
但し、このプロセスでマスク層19を除去することなく、後述する電極間絶縁層及びコンロトールゲート電極としての第2の導電層を形成した後に、それらと共にマスク層19を除去することも可能である。
この場合、選択トランジスタが形成される領域内の電極間絶縁層を、リフトオフ技術により、マスク層19と同時に除去可能であるため、後述するCMP又はPEPを省略可能であり、ステップ数の削減による製造コストの低下を図ることができる。
次に、図12の(a)に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層14をエッチングし、絶縁層14の第3の方向の幅をシュリンクする。
このステップは、後述するコントロールゲートのパターニング時に、1つのメモリストリング内のフローティングゲート電極(第2の方向に延びる1つの層)16−FGを、メモリセル毎に互いに確実に分断することを目的に実行される。
このステップによる絶縁層14のシュリンク量dとしては、コントロールゲート電極のパターニング時に、1つのメモリストリング内のフローティングゲート電極16−FGがメモリセル毎に互いに分断されるに十分な量(理論値)とする。
具体的には、シュリンク量dは、シュリンク後の絶縁層14の第3の方向の表面が、ゲート絶縁層15とフローティングゲート電極16−FGの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層14の第3の方向の表面は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4とゲート絶縁層15の界面よりも外側、かつ、ゲート酸化膜15とフローティングゲート電極16−FGの界面よりも内側に配置する。
この時、図12の(b)に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層14の上面がエッチングされる。
次に、図13の(a)に示すように、メモリセルが形成される領域においては、例えば、CVDにより、フィン構造Finの表面の全体を覆う電極間絶縁層(例えば、SiO2/Si3N4/SiO2)17を形成する。続けて、フィン構造Finを覆い、かつ、フィン構造Fin間のスペースを完全に満たす第2の導電層(例えば、ポリシリコン層)18aを形成する。
この時、図13の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に、電極間絶縁層17及び第2の導電層18aが形成される。
そこで、図14の(a)及び(b)に示すように、CMPを用いて、第2の導電層18aの上面及び電極間絶縁層17の一部を研磨する。この時、CMPのエンドポイントとして、ハードマスク層としての絶縁層14の上面を採用すれば、選択トランジスタが形成される領域においては、電極間絶縁層17が全て除去され、セレクトゲート電極16−SGとしての第1の導電層16の上面が露出する。
この後、例えば、CVDにより、メモリセルアレイが形成される領域においては、第2の導電層18a上に、また、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16の上に、第2の導電層(例えば、金属層)18bを形成する。
また、必要に応じて、第2の導電層18bの上面(第1の方向の表面)をCMPにより平坦化してもよい。この場合、第2の導電層18b上に酸化シリコン層などの絶縁層を形成した後に、CMPを実行するのが望ましい。
次に、図15に示すように、PEPにより、第2の導電層18b上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGのパターニングを行う。
このパターニングに使用するレジストパターンは、第3の方向に延びるライン&スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第1及び第2の導電層16,18及び電極間絶縁層17は、完全に除去される。
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極16−FGも、除去される。即ち、1つのメモリストリング内において、第2の方向に延びる1つの層を構成していたフローティングゲート電極16−FGが、このステップにより、メモリセル毎に互いに分断される。
最後に、図示しないが、例えば、CVDにより、ライン&スペースパターンを有する複数のコントロールゲート電極18−CG及びセレクトゲート電極18−SG間に、層間絶縁層(例えば、酸化シリコン層)を満たす。
以上の工程により、図1乃至図5のVG-FG型VLBが完成する。
尚、上述の製造方法において、図13乃至図15に示すステップを以下に置き換えることも可能である。
図12のステップの後、例えば、図16の(a)に示すように、メモリセルが形成される領域においては、例えば、CVDにより、フィン構造Finの表面の全体を覆う電極間絶縁層(例えば、SiO2/Si3N4/SiO2)17を形成する。
この時、図16の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に、電極間絶縁層17が形成される。
そこで、図17の(a)に示すように、PEPにより、メモリセルが形成される領域を覆うマスク層(レジスト層)20を形成する。
そして、このマスク層20をマスクにして、RIEにより、選択トランジスタが形成される領域内に存在する電極間絶縁層17を選択的に除去すると、図17の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16の上面が露出する。
この後、マスク層20を除去する。
次に、図18の(a)に示すように、メモリセルが形成される領域においては、フィン構造Finを覆い、かつ、フィン構造Fin間のスペースを完全に満たす第2の導電層(例えば、ポリシリコン層)18を形成する。この時、図18の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に第2の導電層18が形成される。
また、必要に応じて、第2の導電層18の上面(第1の方向の表面)をCMPにより平坦化してもよい。この場合、第2の導電層18上に酸化シリコン層などの絶縁層を形成した後に、CMPを実行するのが望ましい。
次に、図19に示すように、PEPにより、第2の導電層18上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGのパターニングを行う。
このパターニングに使用するレジストパターンは、第3の方向に延びるライン&スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第1及び第2の導電層16,18及び電極間絶縁層17は、完全に除去される。
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極16−FGも、除去される。即ち、1つのメモリストリング内において、第2の方向に延びる1つの層を構成していたフローティングゲート電極16−FGが、このステップにより、メモリセル毎に互いに分断される。
最後に、図示しないが、例えば、CVDにより、ライン&スペースパターンを有する複数のコントロールゲート電極18−CG及びセレクトゲート電極18−SG間に、層間絶縁層(例えば、酸化シリコン層)を満たす。
以上の工程により、図1乃至図5のVG-FG型VLBが完成する。
[第2の実施例]
第2の実施例は、第1の実施例の変形例に関する。
第2の実施例は、第1の実施例の変形例に関する。
本例の特徴は、第1の実施例と比べると、選択トランジスタが形成される領域における半導体層(アクティブエリア)の第3の方向の幅が広い点にある。アクティブエリアの幅が広がることにより、選択トランジスタのチャネルの抵抗値が低下し、メモリセルに対する読み出し/書き込み動作を高速化できる。
・ 構造
図20は、VG-FG型VLBの構造を示している。図21は、図20の構造を矢印A側から見たときの側面図であり、図22は、図21のXXII−XXII線に沿う断面図であり、図23は、図21のXXIII−XXIII線に沿う断面図であり、図24は、図21のXXIV−XXIV線に沿う断面図である。
図20は、VG-FG型VLBの構造を示している。図21は、図20の構造を矢印A側から見たときの側面図であり、図22は、図21のXXII−XXII線に沿う断面図であり、図23は、図21のXXIII−XXIII線に沿う断面図であり、図24は、図21のXXIV−XXIV線に沿う断面図である。
本実施例では、VG-FG型VLBのメモリセルアレイの主要部について説明する。VG-FG型VLBのメモリセルアレイの全体については、適用例において説明する。また、本例においては、第1の実施例と同じ部分には同じ符号を付すことにより重複説明を回避する。
半導体基板10上には、素子分離絶縁層としての絶縁層11が配置され、絶縁層11上には、フィン構造Finが配置される。
フィン構造Finは、第1、第2、第3及び第4の半導体層(アクティブエリア)12−1,12−2,12−3,12−4及び絶縁層13,14を備える。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4は、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4をチャネルとする。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4の各々は、第2の方向に直列接続される複数のメモリセルMC、及び、これら複数のメモリセルMCに直列接続される選択トランジスタSGTを備える。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4を構成するメモリセルMCは、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層(トンネル酸化層)15、フローティングゲート電極16−FG、電極間絶縁層17及びコントロールゲート電極18−CGを備える。
メモリセルMCの構造は、第1の実施例と同じであるので、ここでの説明を省略する。
選択トランジスタSGTは、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層15及びセレクトゲート電極18−SGを備える。
選択トランジスタSGTの構造も、第1の実施例と同じであるが、選択トランジスタSGTが形成される領域において、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅は、第1の実施例よりも広くなっている。
例えば、図25の(a)及び(b)に示すように、フィン構造Finを構成する半導体層(アクティブエリアAA)の第3の方向の幅は、メモリセルが形成される領域においてWmcであり、選択トランジスタが形成される領域においてWstであり、それ以外の領域においてWiである。本例では、これら3つの幅は、Wst>Wmc>Wiの関係を有する。
但し、図25の(a)は、フィン構造Finの平面図であり、図25の(b)は、図25の(a)のb−b線に沿う断面図である。また、図22乃至図24の断面図は、それぞれ、図25の(a)のXXII−XXII線に沿う断面図、XXIII−XXIII線に沿う断面図、XXIV−XXIV線に沿う断面図に対応する。
また、比較例として、第1の実施例における半導体層(アクティブエリアAA)の第3の方向の幅について、図25の(c)に示す。
第1の実施例では、フィン構造Finを構成する半導体層(アクティブエリアAA)の第3の方向の幅は、メモリセルMCが形成される領域及び選択トランジスタSGTが形成される領域において、互いに同じである。
例えば、図25の(c)に示すように、フィン構造Finを構成する半導体層(アクティブエリアAA)の第3の方向の幅は、メモリセルが形成される領域においてWmcであり、選択トランジスタが形成される領域においてWstであり、それ以外の領域においてWiである。本例では、これら3つの幅は、Wst=Wmc、Wst>Wi及びWmc>Wiの関係を有する。
尚、図25の(a)及び(c)において、HMは、ハードマスク層としての絶縁層14の平面レイアウトを表している。
本例では、4つの半導体層に対応して4つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、2つ以上の半導体層に対応して2つ以上のメモリストリングが積み重ねられていればよい。
以上の構造によれば、選択トランジスタSGTのゲート絶縁層15及びセレクトゲート電極16−SGは、メモリセルMCのゲート絶縁層(トンネル酸化層)15及びフローティングゲート電極16−FGと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタSGTの特性劣化及び不良化を防止でき、3次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
また、第2の実施例の特有のメリットとして、選択トランジスタが形成される領域における半導体層(アクティブエリア)の第3の方向の幅が広がることにより、製造プロセス中においてフィン構造が倒壊し難くなるということがある。
フィン構造の倒壊は、半導体層の積層数の増加や集積度の向上などにより、フィン構造が、細くかつ高くなるにつれて顕著となる。本実施例を採用すれば、フィン構造の第2の方向の端部(メモリストリングの端部)における第3の方向の幅が広くなるため、フィン構造の倒壊防止に貢献できる。
また、本実施例によれば、1つのメモリストリングにおいて、メモリセル毎にフローティングゲート電極を分断するプロセス、特に、フローティングゲート電極とセレクトゲート電極とを分断するプロセスを実行し易くなる。
これは、選択トランジスタが形成される領域における半導体層の第3の方向の幅Wstと、メモリセル及び選択トランジスタが形成される領域以外の領域(分断領域)における半導体層の第3の方向の幅Wiとの差(マージン)を、十分に大きくすることができるからである。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第1の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第1の実施例で詳細に説明したため、ここでの説明を省略する。
上述のVG-FG型VLBを構成する材料については、第1の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第1の実施例で詳細に説明したため、ここでの説明を省略する。
・ 製造方法
図26乃至図41は、図20乃至図25のVG-FG型VLBの製造方法を示している。
図26乃至図41は、図20乃至図25のVG-FG型VLBの製造方法を示している。
まず、図26に示すように、半導体基板10として、例えば、面方位(100)、比抵抗10〜20Ωcmのp型又はn型のシリコン基板を用意する。この半導体基板10上に、酸化シリコン層としての絶縁層11,13と、多結晶シリコン層としての第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4とを、交互に形成する。続けて、最上層である絶縁層13上にハードマスク層(例えば、窒化シリコン層)としての絶縁層14を形成する。
また、PEPにより、絶縁層14上にレジストパターンを形成する。そして、レジストパターンをマスクにして、RIEにより、絶縁層14、絶縁層13、第4の半導体層12−4、絶縁層13、第3の半導体層12−3、絶縁層13、第2の半導体層12−2、絶縁層13及び第1の半導体層12−1を、順次、エッチングする。この時、素子分離絶縁層としての絶縁層11の一部もエッチングされる。
これにより、フィン構造Finが形成される。この後、レジストパターンは除去される。
次に、図27に示すように、CVDにより、フィン構造Finの全体を覆うように、保護絶縁層(例えば、酸化シリコン層)21を形成する。
また、図28の(a)及び(b)に示すように、例えば、選択トランジスタが形成される領域をマスク層(例えば、レジスト層)により覆った状態でウェットエッチングを行い、メモリセルが形成される領域において保護絶縁層21を選択的に除去する。選択トランジスタが形成される領域においては、このエッチング後において保護絶縁層21が残存する。この後、マスク層は除去される。
次に、図29の(a)に示すように、例えば、コリンを用いるウェットエッチング、CDE(Chemical Dry Etching)、又は、塩素ガスを用いるドライエッチングにより、フィン構造Finを構成する第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面をリセスエッチングする。その結果、フィン構造Finの第3の方向にある表面に凹部が形成される。
即ち、このエッチングにより、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面が、絶縁層13の第3の方向にある表面よりも内側に後退し、結果として、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の幅がシュリンクされる。
ここで、図29の(b)に示すように、保護絶縁層21は、このエッチング中において、選択トランジスタが形成される領域を保護すること、即ち、このエッチングにより除去されないこと(エッチング反応性が低いこと)が要求される。
例えば、アルカリ溶液によるウェットエッチングにより上記凹部を形成する場合には、保護絶縁層21としては、エッチング反応性を低くするために、酸素を含む材料を用いるのが望ましい。
そのような材料の例としては、酸化シリコン(SiO2)、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)、酸窒化アルミニウム(AlON)、ハフニア(HfO2)、ハフニウム・アルミネート(HfAlO3)、窒化ハフニア(HfON)、窒化ハフニウム・アルミネート(HfAlON)、ハフニウム・シリケート(HfSiO)、窒化ハフニウム・シリケート(HfSiON)、酸化ランタン(La2O3)、ランタン・アルミネート(LaAlO3)、ランタンアルミシリケート(LaAlSiO)などを挙げることができる。
また、保護絶縁層21の厚さは、均一であるのが望ましく、さらに、エッチング前において1nm以上の厚さを有しているのが望ましい。
この後、保護絶縁層21を除去する。
本例では、この時点で保護絶縁層21を除去するプロセスを説明するが、保護絶縁層21は、除去することなく、そのまま残しておくことも可能である。
次に、図30の(a)及び(b)に示すように、例えば、SPA(Slot Plane Antenna)プラズマ生成技術により、フィン構造Finの第3の方向にある凹部内、即ち、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向にある表面上に、ゲート絶縁層(例えば、酸化シリコン層)15を形成する。
このゲート絶縁層15は、メモリセルのトンネル酸化層、又は、選択トランジスタのゲート絶縁層となる。
尚、図29にステップにおいて保護絶縁層21を除去しない場合には、選択トランジスタのゲート絶縁層は、保護絶縁層21とゲート絶縁層15の積層構造となる。
次に、図31の(a)及び(b)に示すように、例えば、CVDにより、フィン構造Finの表面の全体を、多結晶シリコン層としての第1の導電層16により覆う。第1の導電層16は、第3の方向に並ぶ2つのフィン構造Fin間のスペースを完全に満たす。
また、例えば、CMPを用いて、第1の導電層16の上面を研磨することにより、第1の導電層16の上面を平坦化する。この時、CMPのエンドポイントとしては、絶縁層14の上面を採用することができる。
次に、図32の(b)に示すように、例えば、PEPにより、選択トランジスタが形成される領域を覆うマスク層(レジスト層)23を形成する。
選択トランジスタが形成される領域においては、上述のプロセスにより、既に、ゲート絶縁層15、及び、セレクトゲート電極16−SGとしての第1の導電層16を備えるMIS構造が形成されている。セレクトゲート電極16−SGは、2つのフィン構造Fin間のスペースを完全に満たしている。
この後、マスク層23をマスクにして、RIEにより、第1の導電層16をエッチングすると、図32の(a)に示すように、メモリセルが形成される領域においては、フィン構造Finの凹部内にフローティングゲート電極16−FGが形成される。
即ち、メモリセルが形成される領域においては、フローティングゲート電極16−FGは、上下方向(第1の方向)において互いに分断される。
但し、この時点では、フィン構造Finの凹部内のフローティングゲート電極16−FGは、紙面に垂直な第2の方向に延びた状態となっており、1つの半導体層(1つのメモリストリング)においては、互いに接続された状態となっている。
次に、図33の(a)に示すように、例えば、ウェットエッチング、又は、HF/NH3ガスを用いる等方性ドライエッチングにより、絶縁層13の第3の方向にある表面をリセスエッチングする。
絶縁層13のエッチング量y1は、エッチング後の絶縁層13の第3の方向にある表面が、フローティングゲート電極16−FGの第3の方向にある2つの側面(ゲート絶縁層15側の表面とゲート絶縁層15と反対側の表面)の間に配置されるように設定するのが望ましい。
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の3つの面を覆うようにするため、及び、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4のエッジ部に近づき過ぎないようにするためである。
コントロールゲート電極がフローティングゲート電極の3つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
尚、図33の(b)に示すように、このステップにおいて、選択トランジスタが形成される領域は、マスク層23により覆われているため、図32(b)のステップからの変化はない。この後、マスク層23は除去される。
次に、図34の(a)に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層14をエッチングし、絶縁層14の第3の方向の幅をシュリンクする。
このステップは、後述するコントロールゲートのパターニング時に、1つのメモリストリング内のフローティングゲート電極(第2の方向に延びる1つの層)16−FGを、メモリセル毎に互いに確実に分断することを目的に実行される。
このステップによる絶縁層14のシュリンク量dとしては、コントロールゲート電極のパターニング時に、1つのメモリストリング内のフローティングゲート電極16−FGがメモリセル毎に互いに分断されるに十分な量(理論値)とする。
具体的には、シュリンク量dは、シュリンク後の絶縁層14の第3の方向の表面が、ゲート絶縁層15とフローティングゲート電極16−FGの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層14の第3の方向の表面は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4とゲート絶縁層15の界面よりも外側、かつ、ゲート酸化膜15とフローティングゲート電極16−FGの界面よりも内側に配置する。
この時、図34の(b)に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層14の上面がエッチングされる。
次に、図35の(a)に示すように、メモリセルが形成される領域においては、例えば、CVDにより、フィン構造Finの表面の全体を覆う電極間絶縁層(例えば、SiO2/Si3N4/SiO2)17を形成する。続けて、フィン構造Finを覆い、かつ、フィン構造Fin間のスペースを完全に満たす第2の導電層(例えば、ポリシリコン層)18aを形成する。
この時、図35の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に、電極間絶縁層17及び第2の導電層18aが形成される。
そこで、図36の(a)及び(b)に示すように、CMPを用いて、第2の導電層18aの上面及び電極間絶縁層17の一部を研磨する。この時、CMPのエンドポイントとして、ハードマスク層としての絶縁層14の上面を採用すれば、選択トランジスタが形成される領域においては、電極間絶縁層17が全て除去され、セレクトゲート電極16−SGとしての第1の導電層16の上面が露出する。
この後、例えば、CVDにより、メモリセルアレイが形成される領域においては、第2の導電層18a上に、また、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16の上に、第2の導電層(例えば、金属層)18bを形成する。
また、必要に応じて、第2の導電層18bの上面(第1の方向の表面)をCMPにより平坦化してもよい。この場合、第2の導電層18b上に酸化シリコン層などの絶縁層を形成した後に、CMPを実行するのが望ましい。
次に、図37に示すように、PEPにより、第2の導電層18b上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGのパターニングを行う。
このパターニングに使用するレジストパターンは、第3の方向に延びるライン&スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第1及び第2の導電層16,18及び電極間絶縁層17は、完全に除去される。
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極16−FGも、除去される。即ち、1つのメモリストリング内において、第2の方向に延びる1つの層を構成していたフローティングゲート電極16−FGが、このステップにより、メモリセル毎に互いに分断される。
最後に、図示しないが、例えば、CVDにより、ライン&スペースパターンを有する複数のコントロールゲート電極18−CG及びセレクトゲート電極18−SG間に、層間絶縁層(例えば、酸化シリコン層)を満たす。
以上の工程により、図20乃至図25のVG-FG型VLBが完成する。
尚、上述の製造方法において、図35乃至図37に示すステップを以下に置き換えることも可能である。
図34のステップの後、例えば、図38の(a)に示すように、メモリセルが形成される領域においては、例えば、CVDにより、フィン構造Finの表面の全体を覆う電極間絶縁層(例えば、SiO2/Si3N4/SiO2)17を形成する。
この時、図38の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に、電極間絶縁層17が形成される。
そこで、図39の(a)に示すように、PEPにより、メモリセルが形成される領域を覆うマスク層(レジスト層)20を形成する。
そして、このマスク層20をマスクにして、RIEにより、選択トランジスタが形成される領域内に存在する電極間絶縁層17を選択的に除去すると、図39の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16の上面が露出する。
この後、マスク層20を除去する。
次に、図40の(a)に示すように、メモリセルが形成される領域においては、フィン構造Finを覆い、かつ、フィン構造Fin間のスペースを完全に満たす第2の導電層(例えば、ポリシリコン層)18を形成する。この時、図40の(b)に示すように、選択トランジスタが形成される領域においては、セレクトゲート電極16−SGとしての第1の導電層16上に第2の導電層18が形成される。
また、必要に応じて、第2の導電層18の上面(第1の方向の表面)をCMPにより平坦化してもよい。この場合、第2の導電層18上に酸化シリコン層などの絶縁層を形成した後に、CMPを実行するのが望ましい。
次に、図41に示すように、PEPにより、第2の導電層18上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGのパターニングを行う。
このパターニングに使用するレジストパターンは、第3の方向に延びるライン&スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第1及び第2の導電層16,18及び電極間絶縁層17は、完全に除去される。
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極16−FGも、除去される。即ち、1つのメモリストリング内において、第2の方向に延びる1つの層を構成していたフローティングゲート電極16−FGが、このステップにより、メモリセル毎に互いに分断される。
最後に、図示しないが、例えば、CVDにより、ライン&スペースパターンを有する複数のコントロールゲート電極18−CG及びセレクトゲート電極18−SG間に、層間絶縁層(例えば、酸化シリコン層)を満たす。
以上の工程により、図20乃至図25のVG-FG型VLBが完成する。
[第3の実施例]
第3の実施例は、第1の実施例の変形例に関する。
第3の実施例は、第1の実施例の変形例に関する。
本例の特徴は、第1の実施例と比べると、選択トランジスタがトライゲート構造を有している点にある。トライゲート構造とは、選択トランジスタのチャネルとなる半導体層(アクティブエリア)の第3の方向の端部が凸形状となり、セレクトゲート電極が、半導体層の凸形状の3つの表面、即ち、第1の方向にある2つの表面と第3の方向にある1つの表面とを覆っている構造のことである。
選択トランジスタがトライゲート構造になることで、選択トランジスタの駆動力が向上し、選択トランジスタのスイッチとしての信頼性(オン/オフの制御性)を向上させることができる。
また、本実施例の構造を採用する場合、メモリセルの構造としては、フローティングゲート型に限定されないという特徴を併せ持つ。即ち、本実施例は、例えば、VG-FG型及びVG-SONOS型の3次元不揮発性半導体記憶装置に適用可能である。
これは、既に、概要の項目で説明したように、メモリセルが、第1の絶縁層(ゲート絶縁層)、電荷蓄積層、第2の絶縁層、及び、第2の導電層(コントロールゲート電極)を備えるときに、選択トランジスタが、第2の絶縁層(ゲート絶縁層)及び第2の導電層(セレクトゲート電極)を備えることに起因する(第2の構造)。
即ち、選択トランジスタのセレクトゲート電極は、メモリセルのコントロールゲート電極と同じ材料から構成され、電荷蓄積層を構成する材料に依存しない。
・ 構造
図42は、VG-FG型VLBの構造を示している。図43は、図42の構造を矢印A側から見たときの側面図であり、図44は、図43のXLIV−XLIV線に沿う断面図であり、図45は、図43のXLV−XLV線に沿う断面図であり、図46は、図43のXLVI−XLVI線に沿う断面図である。
図42は、VG-FG型VLBの構造を示している。図43は、図42の構造を矢印A側から見たときの側面図であり、図44は、図43のXLIV−XLIV線に沿う断面図であり、図45は、図43のXLV−XLV線に沿う断面図であり、図46は、図43のXLVI−XLVI線に沿う断面図である。
本実施例は、VG-FG型VLBについて説明するが、VG-SONOS型に適用することもできる。本実施例をVG-SONOS型に適用するとき、電荷蓄積層とコントロールゲート電極との間に配置される絶縁層は、一般的には、電極間絶縁層ではなく、ブロック絶縁層と称される。
また、本実施例では、VLBのメモリセルアレイの主要部について説明する。VLBのメモリセルアレイの全体については、適用例において説明する。また、本例においては、第1の実施例と同じ部分には同じ符号を付すことにより重複説明を回避する。
半導体基板10上には、素子分離絶縁層としての絶縁層11が配置され、絶縁層11上には、フィン構造Finが配置される。
フィン構造Finは、第1、第2、第3及び第4の半導体層(アクティブエリア)12−1,12−2,12−3,12−4及び絶縁層13,14を備える。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4は、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4をチャネルとする。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4の各々は、第2の方向に直列接続される複数のメモリセルMC、及び、これら複数のメモリセルMCに直列接続される選択トランジスタSGTを備える。
第1、第2、第3及び第4のメモリストリングS1,S2,S3,S4を構成するメモリセルMCは、それぞれ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層(トンネル酸化層)15、フローティングゲート電極16−FG、電極間絶縁層17及びコントロールゲート電極18−CGを備える。
メモリセルMCの構造は、第1の実施例と同じであるので、ここでの説明を省略する。
選択トランジスタSGTは、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1及び第2の方向に垂直な第3の方向にある表面上に、ゲート絶縁層15及びセレクトゲート電極18−SGを備える。
選択トランジスタSGTの構造も、第1の実施例と同じであるが、選択トランジスタSGTが形成される領域において、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の端部は、凸形状である。また、セレクトゲート電極18−SGは、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の凸形状の3つの表面、即ち、第1の方向にある2つの表面と第3の方向にある1つの表面とを覆う。
本例では、4つの半導体層に対応して4つのメモリストリングが積層された構造を示すが、これに限定されるものではなく、2つ以上の半導体層に対応して2つ以上のメモリストリングが積み重ねられていればよい。
以上の構造によれば、選択トランジスタSGTのゲート絶縁層15及びセレクトゲート電極16−SGは、メモリセルMCのゲート絶縁層(トンネル酸化層)15及びフローティングゲート電極16−FGと同時に形成できるため、コンベンショナルな技術で必要なホールを形成するプロセスが不要になる。従って、選択トランジスタSGTの特性劣化及び不良化を防止でき、3次元不揮発性半導体記憶装置の高集積化及び高信頼化を同時に実現できる。
また、第3の実施例の特有のメリットとして、選択トランジスタSGTがトライゲート構造になることで、選択トランジスタSGTの駆動力が向上し、選択トランジスタSGTのスイッチとしての信頼性(オン/オフの制御性)が向上することがある。
また、本実施例は、後述する製造方法から明らかなように、第2の実施例の製造方法の前半部分をそのまま採用する。このため、第2の実施例と同様に、フィン構造Finの倒壊が発生し難くなる、1つのメモリストリングにおいて、メモリセル毎にフローティングゲート電極を分断するプロセス、特に、フローティングゲート電極とセレクトゲート電極とを分断するプロセスを実行し易くなる、などのメリットがある。
・ 材料例
上述のVG-FG型VLBを構成する材料については、第1の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第1の実施例で詳細に説明したため、ここでの説明を省略する。
上述のVG-FG型VLBを構成する材料については、第1の実施例と同様に、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。この材料例については、既に、第1の実施例で詳細に説明したため、ここでの説明を省略する。
但し、本実施例は、VG-SONOS型VLBに適用可能である。
本実施例をVG-SONOS型VLBに適用した場合、メモリセルMCを構成する電荷蓄積層は、例えば、シリコンリッチSiN、シリコンと窒素の組成比x、yが任意であるSixNy、酸窒化シリコン(SiON)、酸化アルミニウム(Al2O3)、酸窒化アルミニウム(AlON)、ハフニア(HfO2)、ハフニウム・アルミネート(HfAlO3)、窒化ハフニア(HfON)、窒化ハフニウム・アルミネート(HfAlON)、ハフニウム・シリケート(HfSiO)、窒化ハフニウム・シリケート(HfSiON)、酸化ランタン(La2O3)及びランタン・アルミネート(LaAlO3)のグループから選択することができる。
また、この電荷蓄積層は、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
・ 製造方法
図47乃至図52は、図42乃至図46のVG-FG型VLBの製造方法を示している。
図47乃至図52は、図42乃至図46のVG-FG型VLBの製造方法を示している。
この製造方法は、トライゲート型選択トランジスタを製造するために、第2の実施例の製造方法の前半部分をそのまま採用する。
例えば、図26乃至図31に示すように、第2の実施例で説明した製造方法と同じ製造方法により、半導体基板10上にフィン構造Finを形成し、かつ、フィン構造Fin間のスペースを第1の導電層16により満たすまでのステップを実行する。
次に、図47の(b)に示すように、例えば、PEPにより、選択トランジスタが形成される領域を覆うマスク層(レジスト層)23を形成する。
この後、マスク層23をマスクにして、RIEにより、第1の導電層16をエッチングすると、図47の(a)に示すように、メモリセルが形成される領域においては、フィン構造Finの凹部内にフローティングゲート電極16−FGが形成される。
即ち、メモリセルが形成される領域においては、フローティングゲート電極16−FGは、上下方向(第1の方向)において互いに分断される。
但し、この時点では、フィン構造Finの凹部内のフローティングゲート電極16−FGは、紙面に垂直な第2の方向に延びた状態となっており、1つの半導体層(1つのメモリストリング)においては、互いに接続された状態となっている。
この後、マスク層23は除去される。
次に、図48の(a)に示すように、メモリセルが形成される領域においては、例えば、等方性エッチングにより、ハードマスク層としての絶縁層14をエッチングし、絶縁層14の第3の方向の幅をシュリンクする。
このステップは、後述するコントロールゲートのパターニング時に、1つのメモリストリング内のフローティングゲート電極(第2の方向に延びる1つの層)16−FGを、メモリセル毎に互いに確実に分断することを目的に実行される。
このステップによる絶縁層14のシュリンク量dとしては、コントロールゲート電極のパターニング時に、1つのメモリストリング内のフローティングゲート電極16−FGがメモリセル毎に互いに分断されるに十分な量(理論値)とする。
具体的には、シュリンク量dは、シュリンク後の絶縁層14の第3の方向の表面が、ゲート絶縁層15とフローティングゲート電極16−FGの界面よりも内側になるように設定される。より望ましくは、シュリンク後の絶縁層14の第3の方向の表面は、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4とゲート絶縁層15の界面よりも外側、かつ、ゲート酸化膜15とフローティングゲート電極16−FGの界面よりも内側に配置する。
この時、図48の(b)に示すように、選択トランジスタが形成される領域においては、ハードマスク層としての絶縁層14の上面がエッチングされる。
次に、図49の(a)に示すように、例えば、PEPにより、メモリセルが形成される領域を覆うマスク層(レジスト層)24を形成する。
この後、マスク層24をマスクにして、RIEにより、図48の(b)に示す第1の導電層16をエッチングすると、図49の(b)に示すように、選択トランジスタが形成される領域内に第1の導電層16が存在しなくなる。
この後、マスク層24は除去される。
上述の図47及び図49のマスク層を形成するステップは省略することが可能である。
即ち、図47のマスク層23を形成するステップを行わずに、図47のエッチングステップ及び図48のシュリンクプロセスを実行すれば、図49のマスク層24を形成するステップ及びエッチングステップも省略できる。
これは、第3の実施例では、選択トランジスタが、後述する第2の絶縁層(電極間絶縁層又はブロック絶縁層と同じ材料)と第2の導電層(コントロールゲート電極と同じ材料)により形成されることに起因する。
具体的には、第2の実施例では、このステップにおいて、選択トランジスタが形成される領域において、ゲート絶縁層15、及び、セレクトゲート電極としての第1の導電層16を備えるMIS構造が形成される。
しかし、第3の実施例では、ゲート絶縁層15及び第1の導電層16は、選択トランジスタのゲート絶縁層及びセレクトゲート電極として使用しないため、選択トランジスタが形成される領域内に形成する必要がない。従って、このステップにおいて、ゲート絶縁層15及び第1の導電層16を除去可能である。
以上のことから、図47及び図49のステップは省略することが可能である。
この場合、図42乃至図46のVG-FG型VLBを製造する全工程で使用されるPEP数を2つ減らすことができるため、製造コストの大幅な削減に貢献できる。
次に、図50の(a)に示すように、例えば、ウェットエッチング、又は、HF/NH3ガスを用いる等方性ドライエッチングにより、絶縁層13の第3の方向にある表面をリセスエッチングする。
絶縁層13のエッチング量y1は、エッチング後の絶縁層13の第3の方向にある表面が、フローティングゲート電極16−FGの第3の方向にある2つの側面(ゲート絶縁層15側の表面とゲート絶縁層15と反対側の表面)の間に配置されるように設定するのが望ましい。
これは、後に形成されるコントロールゲート電極が、フローティングゲート電極の3つの面を覆うようにするため、及び、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4のエッジ部に近づき過ぎないようにするためである。
コントロールゲート電極がフローティングゲート電極の3つの面を覆うようにすれば、コントロールゲート電極とフローティングゲート電極との対向面積が増えるため、メモリセルのカップリング比を向上させることができる。
この時、図50の(b)に示すように、選択トランジスタが形成される領域においては、絶縁層13のリセスエッチングにより、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第3の方向の端部が凸形状となり、かつ、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第1の方向の2つの表面及び第3の方向の表面がそれぞれ露出する。
次に、図51の(a)に示すように、メモリセルが形成される領域においては、例えば、CVDにより、フィン構造Finの表面の全体を覆う電極間絶縁層としての第2の絶縁層(例えば、SiO2)17を形成する。続けて、フィン構造Finを覆い、かつ、フィン構造Fin間のスペースを完全に満たす第2の導電層(例えば、ポリシリコン層)18を形成する。
この時、図51の(b)に示すように、選択トランジスタが形成される領域においては、ゲート絶縁層としての第2の絶縁層17及びセレクトゲート電極16−SGとしての第2の導電層18が形成される。
また、必要に応じて、第2の導電層18の上面(第1の方向の表面)をCMPにより平坦化してもよい。この場合、第2の導電層18上に酸化シリコン層などの絶縁層を形成した後に、CMPを実行するのが望ましい。
次に、図52に示すように、PEPにより、第2の導電層18上にレジストパターンを形成し、このレジストパターンをマスクにして、コントロールゲート電極18−CG及びセレクトゲート電極16−SG,18−SGのパターニングを行う。
このパターニングに使用するレジストパターンは、第3の方向に延びるライン&スペースパターンを有する。従って、レジストパターンにより覆われていない部分に存在する第1及び第2の導電層16,18及び電極間絶縁層17は、完全に除去される。
同時に、レジストパターンにより覆われていない部分に存在するフローティングゲート電極16−FGも、除去される。即ち、1つのメモリストリング内において、第2の方向に延びる1つの層を構成していたフローティングゲート電極16−FGが、このステップにより、メモリセル毎に互いに分断される。
最後に、図示しないが、例えば、CVDにより、ライン&スペースパターンを有する複数のコントロールゲート電極18−CG及びセレクトゲート電極18−SG間に、層間絶縁層(例えば、酸化シリコン層)を満たす。
以上の工程により、図42乃至図46のVG-FG型VLBが完成する。
[その他]
第2の実施例と第3の実施例を組み合わせることも可能である。
第1乃至第3の実施例は、ダブルゲート構造を持つVLBについて示すが、シングルゲート構造を持つVLBに適用することも可能である。
第2の実施例と第3の実施例を組み合わせることも可能である。
第1乃至第3の実施例は、ダブルゲート構造を持つVLBについて示すが、シングルゲート構造を持つVLBに適用することも可能である。
[効果]
実施形態によれば、3次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
実施形態によれば、3次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
図53は、比較例としての選択トランジスタの製造方法を示している。
例えば、VG-FG型VLBのような3次元不揮発性半導体記憶装置において、選択トランジスタを形成する場合、同図の(a)に示すように、選択トランジスタが形成される領域においては、コントロールゲート電極CG、電極間絶縁層(ブロック絶縁層)及びフローティングゲート電極FGを貫通する第1の方向(垂直方向)に延びるホールを形成し、このホール内に導電層を満たす必要がある。
しかし、このプロセスでは、ホールのサイズが選択トランジスタのゲート抵抗に大きく影響する。即ち、このホールサイズが小さくなり、ホール内に十分に低抵抗膜(金属膜など)が満たされないことになると、ゲート抵抗が非常に高くなり、選択トランジスタの特性を劣化させる。
また、同図の(b)に示すように、フローティングゲート電極FGの高さ(第3の方向の幅)が小さくなると、第1の方向に並ぶ複数のフローティングゲート電極FGをホール内の低抵抗膜によりショートさせることが難しくなる。即ち、フローティングゲート電極FG及びコントロールゲート電極CG間の電極間絶縁層(ブロック絶縁層)は、ホールの形成時に必ず除去しなければならない一方、アクティブエリアAA及びフローティングゲート電極FG間のゲート絶縁層は、ホールの形成時にエッチングしてはならない。
従って、ホールの合わせずれのマージンが非常に小さくなり、非常に高いアライメント精度が要求されることになる。
これを満たさないと、選択トランジスタの特性劣化及び不良化が発生し、結果として、3次元不揮発性半導体記憶装置の信頼性の低下、さらには、製品歩留まりの低下による高価格化を招いてしまう。
これに対し、上述の実施例に示す3次元不揮発性半導体記憶装置によれば、ホールを形成するプロセス自体が存在しないため、このような問題が発生することもない。
[適用例]
適用例としてのVLBを説明する。
適用例としてのVLBを説明する。
尚、以下の適用例においては、第1乃至第3の実施例に係わるVLBと同じ要素に同じ符号を付すことによりその詳細な説明を省略する。
図54は、適用例としてのVLBを示している。
この適用例において、ブロックの選択を行うブロック選択トランジスタSGT、フィン構造Finの選択を行うアシストゲートトランジスタAGT、及び、フィン構造Fin内の半導体層の選択を行うレイヤー選択トランジスタLSTに、第1乃至第3の実施例に係わる選択トランジスタの構造を適用することができる。
フィン構造Fin内の第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の表面領域には、それぞれ、第1、第2、第3及び第4のメモリストリングが形成される。第1、第2、第3及び第4のメモリストリングの一端は、共通ソース線SLに接続され、他端は、梁構造31に接続される。
第1、第2、第3及び第4のメモリストリングは、直列接続される複数のメモリセルMCと、共通ソース線SL及び複数のメモリセルMC間のブロック選択トランジスタSGTと、梁構造31及び複数のメモリセルMC間のアシストゲートトランジスタAGTとを備える。
ブロック選択トランジスタSGTは、1つのブロックBK内の複数のフィン構造Finに共有され、かつ、1つのブロックBK内の複数のフィン構造Finに共通の1つのセレクトゲート線を備える。
アシストゲートトランジスタAGTは、1つのフィン構造Fin内の第1、第2、第3及び第4のメモリストリングに共有され、かつ、1つのフィン構造Finの第1、第2、第3及び第4のメモリストリングに共通の1つのセレクトゲート線を備える。即ち、アシストゲートトランジスタAGTのセレクトゲート線は、フィン構造Fin毎に独立である。
梁構造31は、第3の方向に延びることにより、フィン構造Finの倒壊を防止する機能を発揮する。梁構造31は、フィン構造Finと同様に、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4及び絶縁層11,13,14を備える。梁構造31の第3の方向の一端には、第1、第2、第3及び第4のレイヤー選択トランジスタLSTが配置される。
第1、第2、第3及び第4のレイヤー選択トランジスタLSTは、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4をチャネルとし、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4のうちの1つを選択する。
第1、第2、第3及び第4のレイヤー選択トランジスタLSTは、第3の方向に並んで配置され、かつ、コンタクトプラグ(共通電極)32側から順番に、一定ピッチPで配置される第1、第2、第3及び第4のセレクトゲート電極33−1,33−2,33−3,33−4を有する。
第1、第2、第3及び第4のセレクトゲート電極33−1,33−2,33−3,33−4は、少なくとも、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の第2の方向にある側面に沿って第1の方向に延びる。
本例では、第1、第2、第3及び第4のセレクトゲート電極33−1,33−2,33−3,33−4は、梁構造31の第1の方向にある上面及び第2の方向にある2つの側面を覆う。即ち、レイヤー選択トランジスタLSTは、ダブルゲート構造を有する。
また、第1のセレクトゲート電極33−1を備える第1のレイヤー選択トランジスタLSTは、第1の半導体層12−1内にノーマリーオンチャネルを有する。即ち、第1のセレクトゲート電極33−1を備える第1のレイヤー選択トランジスタLSTは、第1の半導体層12−1内でノーマリーオン、第2、第3及び第4の半導体層12−2,12−3,12−4内でオン/オフ制御可能である。
第2のセレクトゲート電極33−2を備える第2のレイヤー選択トランジスタLSTは、第2の半導体層12−2内にノーマリーオンチャネルを有する。即ち、第2のセレクトゲート電極33−2を備える第2のレイヤー選択トランジスタLSTは、第2の半導体層12−2内でノーマリーオン、第1、第3及び第4の半導体層12−1,12−3,12−4内でオン/オフ制御可能である。
第3のセレクトゲート電極33−3を備える第3のレイヤー選択トランジスタLSTは、第3の半導体層12−3内にノーマリーオンチャネルを有する。即ち、第3のセレクトゲート電極33−3を備える第3のレイヤー選択トランジスタLSTは、第3の半導体層12−3内でノーマリーオン、第1、第2及び第4の半導体層12−1,12−2,12−4内でオン/オフ制御可能である。
第4のセレクトゲート電極33−4を備える第4のレイヤー選択トランジスタLSTは、第4の半導体層12−4内にノーマリーオンチャネルを有する。即ち、第4のセレクトゲート電極33−4を備える第4のレイヤー選択トランジスタLSTは、第4の半導体層12−4内でノーマリーオン、第1、第2及び第3の半導体層12−1,12−2,12−3内でオン/オフ制御可能である。
尚、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4内のノーマリーオンチャネルは、n型不純物(砒素、リンなどの5価元素)、p型不純物(硼素、インジウムなどの3価元素)、又は、それらの両方を含む不純物領域により形成可能である。
以上の第1、第2、第3及び第4のレイヤー選択トランジスタLSTにより、コンタクトプラグ32を、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4に共通の共通電極とすることが可能である。即ち、第1、第2、第3及び第4の半導体層12−1,12−2,12−3,12−4の各々に対して、個別にコンタクトプラグを設ける必要がないため、コンタクト領域のサイズを縮小可能である。
尚、梁構造31の第2の方向の幅は、フィン構造Finの第3の方向の幅と同じであっても、異なっていてもよい。但し、梁構造31における配線抵抗を下げる目的及びフィン構造Finの倒壊を防止する目的から、梁構造31の第2の方向の幅は、フィン構造Finの第3の方向の幅よりも広いのが望ましい。
また、コンタクトプラグ(共通電極)32は、例えば、W、Alなどの金属材料を備える。コンタクトプラグ32には、ビット線BLが接続される。
[むすび]
実施形態によれば、3次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
実施形態によれば、3次元不揮発性半導体記憶装置の選択トランジスタの特性劣化及び不良化を防止することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10: 半導体基板、 11,13,14: 絶縁層、 12−1,12−2,12−3,12−4: 半導体層、 15: 第1の絶縁層、 16: 第1の導電層(フローティングゲート電極)、 17: 第2の絶縁層、 18: 第2の導電層(コントロールゲート電極)、 19,20,22,23: マスク層、 21: 保護絶縁層、 31: 梁構造、 32: コンタクトプラグ、 33−1,33−2,33−3,33−4: セレクトゲート電極、 S1,S2,S3,S4: メモリストリング、 MC: メモリセル、 SGT,AGT,LST: 選択トランジスタ。
Claims (15)
- 半導体基板と、前記半導体基板の表面に対して垂直な第1の方向に積み重ねられる第1乃至第nの半導体層(nは、2以上の自然数)を有し、前記半導体基板の表面に対して平行な第2の方向に延びる第1のフィン構造と、前記第1乃至第nの半導体層の前記第1及び第2の方向に垂直な第3の方向にある表面上にそれぞれ形成される第1乃至第nのメモリセルと、前記第1乃至第nのメモリセルにそれぞれ直列接続される第1乃至第nの選択トランジスタとを具備し、
前記第1乃至第nのメモリセルは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、第1の絶縁層、第1の導電層を有するフローティングゲート電極、第2の絶縁層及び第2の導電層を有するコントロールゲート電極を、これらの順序で含む第1のゲート構造を備え、前記第1乃至第nの選択トランジスタは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、前記第1の絶縁層及び前記第1の導電層を有するセレクトゲート電極を、これらの順序で含む第2のゲート構造を備え、
前記フローティングゲート電極を構成する前記第1の導電層は、前記第1乃至第nのメモリセルの各々に独立であり、前記コントロールゲート電極を構成する前記第2の導電層は、前記第1の方向に延び、前記第1乃至第nのメモリセルに共有され、前記セレクトゲート電極を構成する前記第1の導電層は、前記第1の方向に延び、前記第1乃至第nの選択トランジスタに共有される
不揮発性半導体記憶装置。 - 半導体基板と、前記半導体基板の表面に対して垂直な第1の方向に積み重ねられる第1乃至第nの半導体層(nは、2以上の自然数)を有し、前記半導体基板の表面に対して平行な第2の方向に延びる第1のフィン構造と、前記第1乃至第nの半導体層の前記第1及び第2の方向に垂直な第3の方向にある表面上にそれぞれ形成される第1乃至第nのメモリセルと、前記第1乃至第nのメモリセルにそれぞれ直列接続される第1乃至第nの選択トランジスタとを具備し、
前記第1乃至第nのメモリセルは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、第1の絶縁層、電荷蓄積層、第2の絶縁層及び導電層を有するコントロールゲート電極を、これらの順序で含む第1のゲート構造を備え、前記第1乃至第nの選択トランジスタは、前記第1乃至第nの半導体層の前記第3の方向にある表面上から、前記第2の絶縁層及び前記導電層を有するセレクトゲート電極を、これらの順序で含む第2のゲート構造を備え、
前記コントロールゲート電極を構成する前記導電層は、前記第1の方向に延び、前記第1乃至第nのメモリセルに共有され、前記セレクトゲート電極を構成する前記導電層は、前記第1の方向に延び、前記第1乃至第nの選択トランジスタに共有される
不揮発性半導体記憶装置。 - 前記セレクトゲート電極は、前記セレクトゲート電極を構成する前記第1の導電層の前記第1の方向にある表面上に形成される前記第2の導電層をさらに備える請求項1に記載の不揮発性半導体記憶装置。
- 前記セレクトゲート電極は、前記第1乃至第nの半導体層の前記第1の方向にある表面及び前記第3の方向にある表面を覆う請求項2に記載の不揮発性半導体記憶装置。
- 前記電荷蓄積層は、前記第1乃至第nのメモリセルの各々に独立である請求項2に記載の不揮発性半導体記憶装置。
- 前記第2のゲート構造は、前記第1のフィン構造内の前記第1乃至第nの半導体層の前記第3の方向にある表面上に形成される請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第1乃至第nの半導体層を有し、前記第3の方向に延び、前記第1のフィン構造に接続される梁構造をさらに具備し、
前記第2のゲート構造は、前記梁構造内の前記第1乃至第nの半導体層の前記第2の方向にある表面上に形成される
請求項1又は2に記載の不揮発性半導体記憶装置。 - 前記コントロールゲート電極は、前記第1乃至第nのメモリセルの各々の前記フローティングゲート電極の前記第1の方向にある表面及び前記第3の方向にある表面を覆う請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅は、前記第1乃至第nのメモリセルが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅よりも大きい請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記第1の方向に積み重ねられる前記第1乃至第nの半導体層を有し、前記第2の方向に延びる第2のフィン構造をさらに具備し、
前記第1及び第2のフィン構造は、前記第3の方向に並び、前記コントロールゲート電極を構成する前記第2の導電層は、前記第1及び第2のフィン構造間を満たし、前記セレクトゲート電極を構成する前記第1の導電層は、前記第1及び第2のフィン構造間を満たす
請求項1に記載の不揮発性半導体記憶装置。 - 前記第1の方向に積み重ねられる前記第1乃至第nの半導体層を有し、前記第2の方向に延びる第2のフィン構造をさらに具備し、
前記第1及び第2のフィン構造は、前記第3の方向に並び、前記コントロールゲート電極を構成する前記導電層は、前記第1及び第2のフィン構造間を満たし、前記セレクトゲート電極を構成する前記導電層は、前記第1及び第2のフィン構造間を満たす
請求項2に記載の不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に前記第1乃至第nの半導体層を備える前記フィン構造を形成する工程と、
前記第1乃至第nの半導体層の前記第3の方向にある表面上に前記第1の絶縁層及び前記第1の導電層を形成する工程と、
前記第1乃至第nの選択トランジスタが形成される領域内の前記第1の導電層をマスク層により覆った状態で、前記第1乃至第nのメモリセルが形成される領域内の前記第1の導電層をエッチングすることにより、前記第1乃至第nのメモリセルが形成される領域内において前記第1乃至第nの半導体層の各々に独立の前記第1の導電層を形成する工程と、
前記第1乃至第nのメモリセルが形成される領域内の前記第1の導電層の前記第3の方向にある表面上に、前記第2の絶縁層及び前記第2の導電層を形成する工程と、
前記第2導電層、前記第2の絶縁層及び前記第1の導電層をエッチングすることにより、前記第1乃至第nのメモリセルに共有される前記コントロールゲート電極及び前記第1乃至第nのメモリセルの各々に独立の前記フローティングゲート電極を形成し、前記第1乃至第nの選択トランジスタに共有される前記セレクトゲート電極を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。 - 請求項12に記載の不揮発性半導体記憶装置の製造方法において、
前記第1の絶縁層を形成する前に、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層をマスク層により覆った状態で、前記第1乃至第nの半導体層の前記第3の方向にある表面をエッチングすることにより、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅を、前記第1乃至第nのメモリセルが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅よりも大きくする工程
をさらに具備する不揮発性半導体記憶装置の製造方法。 - 請求項2に記載の不揮発性半導体記憶装置の製造方法において、
前記半導体基板上に前記第1乃至第nの半導体層を備える前記フィン構造を形成する工程と、
前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層をマスク層により覆った状態で、前記第1乃至第nの半導体層の前記第3の方向にある表面をエッチングすることにより、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅を、前記第1乃至第nのメモリセルが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向の幅よりも大きくする工程と、
前記第1乃至第nのメモリセルが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向にある表面上に、前記第1の絶縁層及び前記電荷蓄積層を形成する工程と、
前記第1乃至第nのメモリセルが形成される領域内の前記電荷蓄積層の前記第3の方向にある表面上、及び、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層の前記第3の方向にある表面上に、それぞれ、前記第2の絶縁層及び前記導電層を形成する工程と、
前記導電層をエッチングすることにより、前記第1乃至第nのメモリセルに共有される前記コントロールゲート電極を形成し、前記第1乃至第nの選択トランジスタに共有される前記セレクトゲート電極を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。 - 請求項14に記載の不揮発性半導体記憶装置の製造方法において、
前記第2の絶縁層及び前記導電層を形成する前に、前記第1乃至第nのメモリセルが形成される領域内の前記電荷蓄積層の前記第1の方向にある表面、及び、前記第1乃至第nの選択トランジスタが形成される領域内の前記第1乃至第nの半導体層の前記第1の方向にある表面を露出させる工程をさらに具備する不揮発性半導体記憶装置の製造方法。
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