KR20120094339A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들; 상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물; 및 상기 복수의 채널구조물들을 포위하며, 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들을 포함한다. 본 발명에 따르면, 터널절연막의 막질 저하 등에 의한 메모리 소자의 특성 저하를 방지할 수 있고, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법{3D-NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 수직채널형 비휘발성 메모리 소자의 단면도를 나타낸다.
도 1에 도시된 바와 같이, 종래의 수직채널형 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(10)으로부터 돌출된 채널(CH)을 따라 적층된 하부 선택트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택트랜지스터(UST)를 구비한다. 여기서, 복수의 메모리 셀(MC)들은 하부 선택트랜지스터(LST) 및 상부 선택트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(STRING)을 구성하며, 각 스트링은 비트라인(BL)과 연결된다. 이와 같은 구조에 따르면, 기판(10)으로부터 수직으로 스트링이 배열되어 종래의 평판형 소자에 비해 메모리 소자의 집적도를 향상시킬 수 있다.
하부 선택트랜지스터(LST)는 채널(CH), 채널을 둘러싸는 게이트 절연막(13) 및 하부 선택라인(12)을 포함하며, 상부 선택트랜지스터(UST)는 채널(CH), 채널을 둘러싸는 게이트 절연막(13,19) 및 상부 선택라인(18)을 포함한다. 도면부호 "11,17"은 층간절연막을 나타낸다.
복수의 메모리 셀(MC)은 채널(CH), 채널(CH)을 둘러싼 터널절연막, 전하트랩막 및 전하차단막(16) 및 워드라인(15)을 포함한다. 도면부호 "14"는 층간절연막을 나타낸다.
그러나, 이와 같은 구조에 따르면, 먼저, 워드라인(15)을 형성한 후에, 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성하고, 이어서, 채널(CH)을 형성하기 때문에, 평판형 비휘발성 메모리 소자 제조 방법과는 역순으로 제조 공정이 진행된다. 따라서, 채널(CH)을 형성하는 과정에서 기 형성된 터널절연막의 막질이 저하될 수 있으며, 그에 따라, 메모리 소자의 특성이 저하되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 종래의 평판형 비휘발성 메모리 소자와 동일한 순서로 제조 공정이 진행될 수 있는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들; 상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물; 및 상기 복수의 채널구조물들을 포위하며, 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하며 제1방향으로 확장된 채널구조물; 상기 채널구조물의 측벽을 따라 상기 제1방향과 교차하는 제2방향으로 확장된 워드라인; 상기 채널구조물에 포함된 상기 복수의 채널막들과 각각 연결된 복수의 소스라인; 및 상기 채널구조물에 포함된 상기 복수의 채널막들과 연결되며, 상기 채널구조물마다 하나씩 형성된 비트라인을 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들; 상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물; 상기 복수의 채널구조물들의 측벽을 따라 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들; 상기 복수의 워드라인들의 일 측에 형성되며, 상기 복수의 채널구조물들의 측벽을 따라 상기 제2방향으로 평행하게 확장된 복수의 드레인선택라인들; 상기 복수의 워드라인들의 타 측에 형성되며, 상기 복수의 채널구조물들 마다 각각 형성된 복수의 소스선택라인들; 및 하나의 상기 채널구조물에 포함된 상기 복수의 채널막들 및 소스선택라인과 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 비트라인을 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들; 상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물; 상기 복수의 채널구조물들의 측벽을 따라 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들; 상기 복수의 워드라인들의 일 측에 형성되며, 상기 복수의 채널구조물들의 측벽을 따라 상기 제2방향으로 평행하게 확장된 복수의 드레인선택라인들; 상기 복수의 워드라인들의 타 측에 형성되며, 상기 복수의 채널구조물들 마다 각각 형성된 복수의 소스선택라인들; 및 하나의 상기 채널구조물에 포함된 상기 복수의 채널막들 및 소스선택라인과 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 비트라인를 포함하는 것을 또 다른 특징으로 한다.
본 발명에 따르면, 복수의 채널막을 포함하는 채널구조물들을 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막을 형성하고, 이어서, 채널을 형성한다. 따라서, 종래의 평판형 비휘발성 메모리 소자와 동일한 순서로 제조 공정이 진행되며, 그에 따라, 터널절연막의 막질 저하 등에 의한 메모리 소자의 특성 저하를 방지할 수 있다.
특히, 소스구조물을 통해 복수의 채널막마다 개별적으로 소스라인을 구비하고 이를 각각 픽업하므로, 하나의 채널구조물에 포함된 복수의 채널막 각각에 비트라인을 연결하기 위한 콘택 영역을 별도로 형성할 필요가 없다. 또한, 각 채널구조물마다 별도로 소스선택라인을 형성하므로, 하나의 비트라인으로 각 채널구조물에 포함된 복수의 스트링을 각각 구동할 수 있다. 이때, 각 채널구조물마다 형성된 복수의 소스선택라인들이 상호 엇갈리도록 배열시킴으로써, 각 채널구조물마다 별개의 소스선택라인을 형성하더라도 복수개의 소스선택라인에 의해 면적이 증가되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 단면도이다.
도 2a은 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도이다.
도 2b는 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타낸 사시도이다.
도 3a는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도이다.
도 3b는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타낸 사시도이다.
도 4a 내지 도 4j는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 사시도이다.
도 5는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도이다.
도 6는 본 발명의 제4 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a은 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도이다.
도 2a에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 활성 영역(ACTIVE)을 구비하며, 각 활성 영역(ACTIVE)에는 복수의 채널막이 적층된다.
또한, 제1방향(I-I')과 교차하는 제2방향(Ⅱ-Ⅱ')으로 배열된 드레인선택라인(DSL), 복수의 워드라인(WL), 소스선택라인(SSL) 및 공통소스라인(CSL)이 구비된다.
또한, 각 활성영역(ACTIVE)에 적층된 복수의 채널막과 각각 연결되면서 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(BL)이 구비되는데, 각 비트라인(BL)은 콘택플러그(CT)를 통해 각 채널막과 연결된다.
도 2b는 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타낸 사시도이다.
도 2b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물들(A)을 구비하며, 각 채널구조물(A)은 기판(20) 상에 교대로 적층된 복수의 층간절연막(21) 및 복수의 채널막(22)을 구비한다. 따라서, 기판(20)과 수평으로 스트링(ST)이 배열되며, 채널구조물(A)에 의해 복수의 스트링(ST)이 기판(20) 상에 적층된 구조를 갖게 된다. 또한, 워드라인(WL)을 공유하는 복수의 메모리 셀들 중에서도 동일한 층에 형성된 메모리 셀들은 하나의 페이지(PAGE)를 구성하게 된다.
복수의 채널구조물들(A)을 포위하면서, 즉, 측벽을 따라 제1방향(I-I')과 교차하는 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 워드라인(WL)을 구비하며, 워드라인(WL)과 채널구조물들(A) 사이에는 터널절연막, 전하트랩막 및 전하차단막(23)이 개재된다. 따라서, 채널구조물들(A)의 측벽을 따라 적층되며 제1방향(I-I') 및 제2방향(Ⅱ-Ⅱ')으로 배열된 복수의 메모리 셀이 구비된다.
복수의 워드라인(WL) 일측에는 드레인선택라인(DSL)이 구비되며, 타측에는 소스선택라인(SSL) 및 공통소스라인(CSL)이 구비된다. 드레인선택라인(DSL)과 채널구조물들(A) 사이 및 소스선택라인(SSL)과 채널구조물들(A) 사이에는 게이트 절연막(24)이 구비된다.
여기서, 각 채널구조물(A)의 일측 끝단은 복수의 채널막(22)을 각각 노출시키기 위해 계단형으로 패터닝되며, 각 채널막(22)은 콘택플러그(CT)를 통해 비트라인(BL)과 연결된다.
본 발명의 제1 실시예에 따르면, 종래의 평판형 비휘발성 메모리 소자와 동일한 순서로 제조 공정이 진행되므로, 터널절연막의 손상 등에 의한 메모리 소자의 특성 저하를 방지할 수 있다. 단, 기판(20) 상에 적층된 복수의 채널막(22)을 각각 비트라인(BL)과 연결시키기 위하여 채널구조물(A)마다 콘택 플러그(CT) 형성을 위한 면적이 요구된다.
표 1은 본 발명의 제1 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 조건을 나타낸다.
비트라인
(BL)		 공통소스라인
(CSL)		 드레인선택라인
(DSL)		 소스선택라인
(SSL)		 워드라인
(WL)
PGM 어레이 0V Vcc Vcc 0V Vpgm
UN-PGM 어레이 Vcc Vcc Vcc 0V Vpass
소거 플로팅 Vers 플로팅 플로팅 0V
READ 어레이 1V 0V Vcc Vcc Vread
UN-READ 어레이 0V 0V 0V 0V Von
프로그램 동작시, 공통소스라인(CSL)에 동작 전압(Vcc)을 인가하고, 드레인선택라인(DSL)에 동작 전압(Vcc)을 인가하고 소스선택라인(SSL)을 접지시킨다. 이때, 프로그램하고자하는 메모리 셀이 속한 스트링(ST)에 연결된 비트라인(BL)은 접지시키고, 프로그램하지않는 메모리 셀이 속하지 않은 스트링(ST)에 연결된 비트라인(BL)에는 동작 전압(Vcc)을 인가한다. 또한, 프로그램하고자하는 페이지(PAGE)의 워드라인(WL)에는 프로그램 전압을 인가하고, 그 외의 워드라인(WL)에는 패스 전압(Vpass)을 인가한다. 이로써, 선택된 페이지(PAGE)에 대해 프로그램 동작이 수행된다.
소거 동작시, 비트라인(BL), 드레인선택라인(DSL) 및 소스선택라인(SSL)은 플로팅시키고, 공통소스라인(CSL)에 소거 전압(Vers)를 인가한다. 이로써, 선택된 메모리 블록(MB)에 대해 소거 동작이 수행된다.
리드 동작시, 공통소스라인(CSL)을 접지시킨다. 리드하고자하는 메모리 셀이 속한 스트링(ST)에 연결된 비트라인(BL)에 1V를 인가하고, 드레인선택라인(DSL)에 동작 전압(Vcc)을 인가하고, 소스선택라인(SSL)에 동작 전압(Vcc)을 인가한다. 리드하고자하는 메모리 셀이 속하지 않은 스트링(ST)에 연결된 비트라인(BL), 드레인선택라인(DSL) 및 소스선택라인(SSL)을 접지시킨다. 또한, 리드하고자하는 페이지(PAGE)의 워드라인(WL)에 리드 전압(Vread)을 인가하고, 그 외의 워드라인(WL)에는 턴온 전압(Von)을 인가한다. 여기서, 리드 전압(Vread)은 프로그램 여부에 따라 메모리 셀을 턴 온 또는 턴 오프되는 전압이고, 턴온 전압(Von)은 프로그램 여부에 관계없이 메모리 셀을 턴 온시키는 전압이다.
도 3a는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도이다.
도 3a에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 활성 영역(ACTIVE)을 구비하며, 각 활성 영역(ACTIVE)에는 복수의 채널막이 적층된다.
또한, 제1방향(I-I')과 교차하는 제2방향(Ⅱ-Ⅱ')으로 배열된 드레인선택라인(DSL), 복수의 워드라인(WL), 복수의 소스선택라인(SSL) 및 소스라인(SL)을 구비한다. 여기서, 소스선택라인(SSL)은 활성영역(ACTIVE)마다 각각 분리되어 형성되고, 소스라인(SL)은 복수의 소스라인(SL)이 적층된 구조로 형성되어 활성영역(ACTIVE)에 적층된 복수의 채널막마다 각각 연결된다.
또한, 각 활성영역(ACTIVE)마다 하나의 비트라인(BL)이 연결된다. 각 비트라인(BL)은 제1방향(I-I')으로 확장되며, 드레인 콘택 플러그(CT1) 및 소스 콘택 플러그(CT2)와 연결된다.
도 3b는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 구조를 나타낸 사시도이다.
도 3b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물들(A) 및 상기 복수의 채널구조물들(A)의 일측 끝단과 접하면서 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 소스구조물들(B)을 구비한다.
각 채널구조물(A)은 기판(30) 상에 교대로 적층된 복수의 층간절연막(31) 및 복수의 채널막(32)을 구비한다. 따라서, 기판(30)과 수평으로 스트링(ST)이 배열되며, 채널구조물(A)에 의해 복수의 스트링(ST)이 기판(30) 상에 적층된 구조를 갖게 된다. 또한, 워드라인(WL)을 공유하는 복수의 메모리 셀들 중에서도 동일한 층에 형성된 메모리 셀들은 하나의 페이지(PAGE)를 구성하게 된다.
각 소스구조물(B)은 기판(30) 상에 교대로 적층된 복수의 층간절연막(31) 및 복수의 소스라인(32)을 구비한다. 이를 통해, 각 스트링(ST)마다 소스라인(32)을 구비하게 된다. 소스구조물(B)은 하나의 메모리 블록을 구성하는 복수의 채널구조물들(A)의 일측 끝단과 접하도록 형성되며, 각 메모리 블록(MB)마다 복수의 채널구조물(A) 및 하나의 소스구조물(B)이 구비된다. 또한, 각 층에 형성된 소스라인(32)은 복수의 채널막들(32) 증 동일한 층에 형성된 채널막(32)과 연결된다. 여기서, 채널막(32)과 소스라인(32)은 동일한 막으로 형성될 수 있으며, 단지 그 기능에 따라 명명된 것이다. 따라서, 본 도면에서는 동일한 도면 부호 "32"로 도시하였다.
또한, 메모리 소자는 복수의 채널구조물들(A)을 포위하면서, 즉, 측벽을 포함한 전면을 따라 제1방향(I-I')과 교차하는 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 워드라인(WL)을 구비하며, 워드라인(WL)과 채널구조물들(A) 사이에는 터널절연막, 전하트랩막 및 전하차단막(33)이 개재된다. 따라서, 채널구조물들(A)의 측벽을 따라 적층되며 제1방향(I-I') 및 제2방향(Ⅱ-Ⅱ')으로 배열된 복수의 메모리 셀이 구비된다.
복수의 워드라인(WL) 일측에는 드레인선택라인(DSL)이 구비되며, 타측에는 복수의 소스선택라인(SSL)이 구비된다. 여기서, 드레인선택라인(DSL)은 복수의 채널구조물들(A)과 연결되며 제2방향으로 확장되는 반면, 소스선택라인(SSL)은 채널구조물(A)마다 각각 형성된다. 드레인선택라인(DSL)과 채널구조물들(A) 사이 및 복수의 소스선택라인들(SSL)과 채널구조물들(A) 사이에는 게이트 절연막(34)이 구비된다.
또한, 메모리 소자는 복수의 채널구조물(A)에 각각 연결된 복수의 비트라인(BL)을 구비한다. 즉, 각 채널구조물(A)마다 하나의 비트라인(BL)이 구비된다. 비트라인(BL)은 드레인 콘택 플러그(CT1)를 통해 하나의 채널구조물(A)에 포함된 복수의 채널막(32)과 연결되며, 소스 콘택플러그(CT2)를 통해 상기 하나의 채널구조물(A) 상에 형성된 소스선택라인(SSL)과 연결된다. 본 도면에서는 설명의 편의를 위하여 복수의 비트라인(BL) 중 일부만을 도시하였다.
소스 구조물들(B)의 일측 끝단은 복수의 소스라인(32)을 각각 노출시키기 위해 계단형으로 패터닝되며, 각 소스라인(32)은 소스픽업(CT3)을 통해 소스픽업라인(SPL)과 연결된다. 여기서, 복수의 소스라인들(32)은 층별로 복수의 소스픽업라인(SPL)에 각각 연결된다.
본 발명의 제2 실시예에 따르면, 복수의 소스라인(32)이 적층된 소스구조물(C)을 통해 스트링마다 소스라인(32)을 각각 제공할 수 있다. 따라서, 채널구조물에 포함된 복수의 채널막(32)마다 비트라인(BL)을 별도로 연결시킬 필요가 없다. 앞서 설명한 제1 실시예의 경우, 채널구조물(A)마다 복수의 비트라인(BL)을 복수의 채널막(22)에 각각 연결시키기 위한 콘택 면적이 요구되었는데, 제2 실시예에 따르면 이러한 면적이 요구되지 않는다. 물론, 제2 실시예에서도 소스 라인을 픽업하기 위한 픽업 면적이 요구되기는 하지만, 소스 라인의 픽업 면적은 메모리 블록 단위로 요구되고, 이러한 픽업 면적은 제1 실시예에 따른 소자에서도 동일하게 요구되는 면적이다. 따라서, 제2 실시예를 통해 제1 실시예에 비해 메모리 소자의 면적을 감소시킬 수 있다.
표 2는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 조건을 나타낸 것이다.
리드동작 프로그램 동작 소거 동작
채널구조물
선택O		 채널구조물
선택X		 채널구조물
선택 O		 채널구조물
선택 X		 메모리블록
선택 O
스트링
선택 O		 스트링
선택 X		 스트링
선택 O		 스트링선택 X
비트라인
(BL)		 Vcc Vcc 0V Vcc Vcc 0V 플로팅
드레인선택라인
(DSL)		 Vcc
 0V
 플로팅
워드라인(WL) Vread Vpgm/Vpass
 oV
소스선택라인
(SSL)		 Vcc Vcc 0V Vcc Vcc 0V 플로팅
소스라인
(SL)		 0V Vcc 0V/Vcc 0V Vcc 0V/Vcc Verase
본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 페이지 단위로 프로그램 동작 및 리드 동작을 수행하며, 메모리 블록 단위로 소거 동작을 수행한다. 따라서, 상,하로 적층된 스트링들과, 좌,우로 이웃된 스트링들을 상호 구별하기 위해, 선택된 채널구조물(A)의 선택된 스트링과 선택되지 않은 스트링 그리고 선택되지 않은 채널구조물(A) 각각에 대해 조건을 달리하여 프로그램, 소거 및 리드 동작을 수행한다.
리드 동작시, 워드라인(WL)에 리드 전압(Vread)을 인가하고, 드레인선택라인(DSL)에 동작 전압(Vcc)을 인가한다. 선택된 채널구조물(A)과 연결된 비트라인(BL) 및 소스선택라인(SSL)에 동작 전압(Vcc)을 인가하되, 선택된 채널구조물(A)에 포함된 복수의 스트링 중 선택된 스트링에 대해서는 소스라인(SL)을 접지시키고, 선택되지 않은 스트링에 대해서는 소스라인(SL)에 동작 전압(Vcc)을 인가한다.
선택되지 않은 채널구조물(A)에 대해서는 비트라인(BL) 및 소스선택라인(SSL)을 접지시킨다. 여기서, 소스라인(SL)은 층별로 접지되거나 동작 전압(Vcc)이 인가된다.
프로그램 동작시, 드레인선택라인(DSL)은 접지시키고, 프로그램하고자하는 페이지가 속한 워드라인(WL)에 프로그램 전압(Vpgm)을 인가하고, 그 외의 워드라인(WL)에는 패스 전압(Vpass)을 인가한다. 선택된 채널구조물(A)과 연결된 비트라인(BL) 및 소스선택라인(SSL)에 동작 전압(Vcc)을 인가하되, 선택된 채널구조물(A)에 포함된 복수의 스트링 중 선택된 스트링에 대해서는 소스라인(SL)은 접지시키고, 선택되지 않은 스트링에 대해서는 소스라인(SL)에 동작 전압(Vcc)을 인가한다.
선택되지 않은 채널구조물(A)에 대해서는 비트라인(BL) 및 소스선택라인(SSL)을 접지시킨다. 여기서, 소스라인(SL)은 층별로 접지되거나 동작 전압(Vcc)이 인가된다.
소거 동작시, 선택된 메모리 블록에 대해 비트라인(BL), 드레인선택라인(DSL) 및 소스선택라인(SSL)을 플로팅시키고, 워드라인(WL)을 접지시키고, 소스라인(SL)에 소거 전압(Verase)을 인가한다.
도 4a 내지 도 4j는 본 발명의 제2 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 사시도이다.
도 4a에 도시된 바와 같이, 기판(40) 상에 복수의 층간절연막(41) 및 복수의 제1도전막(42)을 교대로 형성한다. 여기서, 제1도전막(42)은 채널막 및 소스 라인을 형성하기 위한 것으로, 일 예로, 폴리실리콘막 또는 텅스텐막일 수 있다. 층간절연막(41)은 적층된 메모리 셀들을 상호 분리하기 위한 것으로, 일 예로, 산화막일 수 있다. 본 도면에서는 도시되지 않았으나, 최상부의 층간절연막(41) 상에 하드마스크층을 더 형성할 수 있다.
이어서, 복수의 층간절연막(41) 및 복수의 제1도전막(42) 상에 소스블록을 형성하기 위한 제1 마스크 패턴(43)을 형성한다. 여기서, 제1 마스크 패턴은 소스구조물이 형성될 소스 영역(①)을 일부 덮는 제1영역과 메모리 셀이 형성될 메모리 셀 영역(②)을 전부 덮는 제2영역으로 이루어진다.
이어서, 제1 마스크 패턴(43)을 식각베리어로 복수의 층간절연막(41) 및 복수의 제1도전막(42)을 식각하여 소스블록(C)을 형성한다. 이때, 복수의 소스라인(42)이 각각 노출되도록 소스블록(C)의 일측 끝단을 계단형으로 패터닝하는 것이 바람직하다. 예를 들어, 제1 마스크 패턴(43)의 제2영역은 유지되는 상태에서 제1영역의 폭(W)을 일정 값 감소시켜 픽업영역을 차례로 노출시키면서 식각 공정을 반복 수행함으로써, 일측 끝단이 계단형으로 패터닝된 소스블록(C)을 형성할 수 있다. 이때, 식각 공정 반복시 제1도전막(42) 각 층마다 제1영역의 감소된 폭 만큼의 픽업영역이 형성된다. 도 4a는 반복된 식각 공정에 의해 복수의 픽업영역이 형성된 상태를 나타낸다. 본 도면에서는 최하부의 제1도전막(42)이 노출될때까지 식각 공정을 수행한 것을 나타내었는데, 최하부의 층간절연막(41) 또는 기판(40)의 표면이 노출될때까지 식각 공정을 수행하는 것 또한 가능하다.
도 4b에 도시된 바와 같이, 소스블록(C)이 형성된 결과물의 전체 구조 상에 제1희생막(44)을 형성한 후, 최상부의 층간절연막(41)이 노출될때까지 평탄화 공정을 수행한다. 설명의 편의를 위해 제1희생막(44)은 투명하게 도시하였다.
이어어, 제1희생막(44)이 형성된 결과물 상에 채널구조물 형성을 위한 제2 마스크 패턴(45)을 형성한다. 여기서, 제2 마스크 패턴(45)은 소스 영역(①)을 전부 덮는 제1영역 및 메모리 셀 영역(②)에 형성되며 제1방향(I-I')으로 평행하게 확장된 복수의 라인 패턴으로 이루어진 제2영역을 포함한다. 여기서, 제2 마스크 패턴(45)의 제2 영역에 의해 덮어진 영역이 채널구조물이 형성될 영역이다.
도 4c에 도시된 바와 같이, 제2 마스크 패턴(45)을 식각베리어로 복수의 층간절연막(41) 및 복수의 제1도전막(42)을 식각한다. 이로써, 교대로 적층된 복수의 층간절연막(41A) 및 복수의 채널막(42a)을 포함하며, 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물(A)이 형성된다. 여기서, 채널구조물(A)에 포함된 복수의 제1도전막(42A)은 채널막으로서 역할을 하므로 "채널막(42)"으로 지칭하였다.
이때, 복수의 채널구조물들(A)의 양 끝단이 소스블록(C)에 접하도록 형성되므로, 식각 공정은 라인 타입의 트렌치 형성과정과 마찬가지로 진행된다. 따라서, 인접한 채널구조물들(A) 사이에 갭 영역이 구비된 형태가 된다.
도 4d에 도시된 바와 같이, 복수의 채널구조물(A)이 형성된 결과물의 전면을 따라 터널절연막, 전하트랩막 및 전하차단막(46)을 형성한다. 이어서, 터널절연막, 전하트랩막 및 전하차단막(46)이 형성된 결과물의 전체 구조상에 제2도전막(47)을 형성한다. 여기서, 제2도전막(47)은 워드라인, 드레인선택라인 및 소스선택라인을 형성하기 위한 것으로서, 일 예로, 폴리실리콘막일 수 있다.
도 4e에 도시된 바와 같이, 제2도전막(47) 상에 워드라인, 드레인선택라인 및 소스선택라인 형성을 위한 제3 마스크 패턴(48)을 형성한 후, 제3 마스크 패턴(48)을 식각 베리어로 제2도전막(47), 터널절연막, 전하트랩막 및 전하차단막(46)을 식각한다. 이로써, 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)이 형성된다.
이때, 앞서 도 4a에서 설명한 바와 같이 최상부의 층간절연막(41A) 상에 하드마스크층을 형성한 경우, 하드마스크층을 식각정지막으로 이용하여 제2도전막(47)을 식각함으로써, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)을 용이하게 형성할 수 있다.
복수의 워드라인(WL) 및 드레인선택라인(DSL)은 복수의 채널구조물들(A)을 포위하면서, 즉, 측벽을 포함한 전면을 따라 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된다. 따라서, 하나의 메모리 블록을 구성하는 복수의 채널구조물들(A)은 워드라인(WL) 및 드레인선택라인(DSL)을 공유하게 된다.
복수의 소스선택라인(SSL)은 복수의 채널구조물들(A) 각각을 포위하면서, 즉, 각각의 측벽을 따라 형성된다. 즉, 각 채널구조물(A)마다 별도의 소스선택라인(SSL)이 형성된다. 여기서, 인접한 채널구조물(A)들의 소스선택라인들(SSL)은 상호 엇갈려 배열되는 것이 바람직하다. 이와 같이, 인접한 소스선택라인들(SSL)을 엇갈려 배열하는 경우, 채널구조물들(A) 간의 간격을 좁혀 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
여기서, 드레인선택라인(DSL)과 채널구조물(A) 사이 및 소스선택라인(SSL)과 채널구조물(A) 사이에 개재된 터널절연막, 전하트랩막 및 전하차단막(46A)은 게이트 절연막으로서 역할을 하게 된다.
도 4f에 도시된 바와 같이, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)이 형성된 결과물 상에 제2희생막(49)을 형성한 후, 평탄화 공정을 수행한다. 이때, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 표면이 노출될 때까지 평탄화 공정을 수행하거나, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 상부에 소정 두께로 제2희생막(49)이 잔류하도록 평탄화 공정을 수행한다.
이어서, 제2희생막(49)이 형성된 결과물 상에 소스구조물 형성을 위한 제4 마스크 패턴(50)을 형성한다. 제4 마스크 패턴(50)은 소스블록(C)의 중심영역은 노출시키면서 가장자리 영역은 덮는 제1영역 및 메모리 셀 영역(②)을 전부 덮는 제2영역으로 이루어진다.
도 4g에 도시된 바와 같이, 제4 마스크 패턴(50)을 식각베리어로 제2희생막(49), 제1희생막(44), 복수의 층간절연막(41A) 및 복수의 제1도전막(41A)을 식각한다. 이로써, 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장되면서 기판(40)상에 교대로 적층된 복수의 층간절연막(41B) 및 복수의 소스라인(42B)을 포함하는 복수의 소스구조물(B)이 형성된다. 여기서, 소스구조물(B)에 포함된 복수의 제1도전막(42B)은 소스라인으로서 역할을 하므로, "소스라인(42B)"으로 지칭하였다. 또한, 본 도면에서는 식각된 제1희생막을 도면 부호 "44A"로 나타내고, 식각된 제2희생막을 도면 부호 "49A"로 나타내었다.
도 4h에 도시된 바와 같이, 복수의 소스구조물(B)이 형성된 결과물 상에 제3희생막(51)을 형성한다. 이때, 복수의 소스구조물(B)을 형성하는 과정에서 식각된 영역에 제2희생막(51)이 매립된다.
이어서, 제3희생막(51) 및 복수의 층간절연막(41B) 및 복수의 채널막(42B)을 식각하여, 복수의 채널구조물(A)과 각각 연결되는 드레인 콘택홀을 형성한다. 여기서, 드레인 콘택홀은 하나의 채널구조물(A)에 포함된 복수의 채널막(42B)을 모두 노출시킬 수 있을 정도의 깊이로 형성되는 것이 바람직하다. 또한, 제3희생막(51)을 식각하여 복수의 소스선택라인(SSL)을 각각 노출시키는 소스 콘택홀을 형성한다.
본 도면에서는 드레인 콘택홀 형성 과정에서 식각된 층간절연막을 도면 부호 "41C"로 나타내고, 식각된 제1도전막을 도면 부호 "42C"로 나타내었다.
이어서, 복수의 드레인 콘택홀 및 복수의 소스 콘택홀에 제3도전막을 매립하여 복수의 드레인 콘택 플러그(CT1) 및 복수의 소스 콘택 플러그(CT2)를 형성한다.
도 4i에 도시된 바와 같이, 하나의 채널구조물(A) 상에 형성된 드레인 콘택 플러그(CT1) 및 소스 콘택 플러그(CT2)와 연결되면서 제1방향(I-I')으로 평행하게 확장된 복수의 비트라인(BL)을 형성한다. 이때, 하나의 채널구조물(A)에 대해 하나의 비트라인(BL)이 형성되며, 각 비트라인(BL)은 드레인 콘택 플러그(CT1)을 통해 하나의 채널구조물(A)에 포함된 복수의 채널막(42B)에 연결된다. 본 도면에서는 설명의 편의를 위해, 복수의 비트라인(BL) 중 일부만을 도시하였다.
도 4j에 도시된 바와 같이, 제3희생막(51), 제2희생막(49A) 및 제1희생막(44A)을 식각하여 소스구조물(B)의 픽업영역을 각각 노출시키는 복수의 픽업홀을 형성한다. 이어서, 복수의 픽업홀 내에 제4도전막을 매립하여 복수의 소스픽업(CT3)을 형성한다. 이어서, 동일한 층에 형성된 소스픽업들(CT3)과 연결되면서 제1방향(I-I')으로 평행하게 확장된 복수의 소스픽업라인(SPL)을 형성한다.
본 도면에서는 픽업홀 형성 과정에서 식각된 제3희생막을 도면 부호 "51A"로 나타내고, 식각된 제2희생막을 "49B"로 나타내고, 식각된 제1희생막을 "44B"로 나타내었다.
여기서, 소스픽업(CT3)은 드레인 콘택 플러그(CT1) 및 소스 콘택 플러그(CT2)와 동시에 형성될 수 있으며, 소스픽업라인(SPL) 또한 비트라인(BL)과 도 동시에 형성될 수 있다.
제2 실시예에서는 소스블록(C)을 형성한 후에, 채널구조물(A)을 형성하고. 그 이후에 소스블록(C)을 식각하여 소스구조물(B)을 형성하는 경우에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 채널구조물(A)을 형성한 후에 소스블록(C)을 형성하고 그 이후에 소스블록(C)을 식각하여 소스구조물(B)을 형성하는 것도 가능하다. 또는, 채널구조물(A)을 형성한 후에 바로 소스구조물(B)을 형성하거나, 채널구조물(A) 형성시 소스구조물(B)을 함께 형성할 수 있다.
도 5는 본 발명의 제3 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도이다.
제3 실시예에 의한 메모리 소자는 소스구조물(B)에 포함된 복수의 소스라인(42D)이 실리사이드화된 것을 특징으로 하며, 그 외에는 앞서 제2 실시예에서 설명한 메모리 소자와 실질적으로 동일한 구조를 갖는다.
소스라인(42D)의 실리사이드화 공정은 소스블록(C)을 식각하여 소스구조물(B)을 형성한 후에 수행될 수 있다(도 4g 참조). 이러한 경우, 인접한 소스구조물(B)들 간의 갭영역에 금속막을 매립하고, 열처리 공정에 의해 금속막과 소스라인(42B)을 반응시켜 실리사이드화된 소스라인(42D)을 형성할 수 있다. 물론, 소스라인(42B)의 일부만을 실리사이드화하는 것 또한 가능하다.
여기서, 금속막은 코발트(Co), 티타늄(Ti) 또는 니켈(Ni)일 수 있으며, 폴리실리콘막으로 형성된 소스라인(42B)과 반응하여 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함하는 소스라인(42D)을 형성할 수 있다.
이와 같이, 실리사이드화된 소스라인(42D)을 형성함으로써, 소스라인(42D)의 저항을 감소시켜 메모리 소자의 특성을 향상시킬 수 있다.
도 6는 본 발명의 제4 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도이다.
제4 실시예에 의한 메모리 소자는 소스구조물(B)에 포함된 복수의 소스라인(42D)이 실리사이드화되고, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 상부가 실리사이드화된 것을 특징으로 하며, 그 외에는 앞서 제2 실시예에서 설명한 메모리 소자와 실질적으로 동일한 구조를 갖는다.
소스라인(42D), 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 실리사이드화 공정은 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 표면이 노출되도록 평탄화 공정을 수행하고, 소스블록(C)을 식각하여 소스구조물(B)을 형성한 후에 수행될 수 있다(도 4g 참조).
이러한 경우, 인접한 소스구조물들(B) 간의 갭영역이 매립되도록 결과물의 전체 구조상에 금속막을 형성하고, 열처리 공정에 의해 금속막과 복수의 워드라인(WL), 드레인선택라인(DSL), 소스선택라인(SSL) 및 소스라인(42B)을 반응시킨다. 이를 통해, 복수의 워드라인(WL), 드레인선택라인(DSL) 및 소스선택라인(SSL)의 상부를 실리사이드화하고, 소스라인(42B)을 실리사이드화 할 수 있다.
여기서, 금속막은 코발트(Co), 티타늄(Ti) 또는 니켈(Ni)일 수 있으며, 폴리실리콘막으로 형성된 소스라인(42B)과 반응하여 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함하는 워드라인(WL), 드레인선택라인(DSL), 소스선택라인(SSL) 및 소스라인(42D)을 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 층간절연막
12: 하부선택라인 13: 게이트 절연막
14: 층간절연막 15: 워드라인
16: 전하차단막, 전하트랩막 및 터널절연막 17: 층간절연막
18: 상부선택라인 19: 게이트 절연막
20: 기판 21: 층간절연막
22: 도전막 23: 터널절연막, 전하트랩막 및 전하차단막
24: 게이트 절연막 30: 기판
31: 층간절연막 32: 채널막, 소스라인
33: 터널절연막, 전하트랩막 및 전하차단막 34: 게이트 절연막
40: 기판 41: 층간절연막
42: 제1도전막 43: 제1 마스크 패턴
44: 제1희생막 45: 제2 마스크 패턴
46: 터널절연막, 전하트랩막 및 전하차단막 47: 제2 도전막
48: 제3 마스크 패턴 49: 제2희생막
50: 제4 마스크 패턴 51: 제3희생막
WL: 워드라인 DSL: 드레인선택라인
SSL: 소스선택라인 BL: 비트라인
CT1: 드레인 콘택 플러그 CT2: 소스 콘택 플러그
CT3: 소스픽업

Claims (26)

  1. 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들;
    상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물; 및
    상기 복수의 채널구조물들을 포위하며, 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 워드라인들의 일 측에 형성되며, 상기 복수의 채널구조물들을 포위하면서 상기 제2방향으로 평행하게 확장된 복수의 드레인선택라인들
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  3. 제1항에 있어서,
    상기 복수의 워드라인들의 타 측에 형성되며, 상기 복수의 채널구조물들 마다 각각 형성된 복수의 소스선택라인들
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 복수의 소스선택라인들은 상호 엇갈리게 배열된
    3차원 구조의 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 복수의 소스라인들은,
    상기 복수의 채널막들 중 동일한 층에 형성된 채널막과 각각 연결된
    3차원 구조의 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 소스구조물은,
    상기 소스구조물에 포함된 상기 복수의 소스 라인들을 각각 노출하도록 끝단이 계단형으로 패터닝된
    3차원 구조의 비휘발성 메모리 소자.
  7. 제6항에 있어서,
    상기 복수의 소스 라인과 각각 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 소스픽업라인
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    하나의 상기 채널구조물에 포함된 복수의 채널막들과 연결되도록 상기 복수의 채널구조물들마다 형성된 복수의 드레인 콘택 플러그;
    상기 하나의 채널구조물 상에 형성된 하나의 소스선택라인마다 각각 연결된 복수의 소스 콘택 플러그; 및
    상기 하나의 채널구조물 상에 형성된 상기 드레인 콘택 플러그 및 상기 소스 콘택 플러그와 연결되며, 상기 제1방향으로 평행하게 확장된 복수의 비트라인
    을 더 포함하는 3차원 구조의 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 복수의 워드라인, 상기 복수의 드레인선택라인 및 상기 복수의 소스선택라인은 상부가 일부 실리사이드화된
    3차원 구조의 비휘발성 메모리 소자.
  10. 제1항에 있어서,
    상기 소스구조물에 포함된 복수의 소스라인들은 실리사이드화된
    3차원 구조의 비휘발성 메모리 소자.
  11. 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하는 채널구조물;
    상기 채널구조물에 포함된 상기 복수의 채널막들과 각각 연결된 복수의 소스라인; 및
    하나의 상기 채널구조물에 포함된 상기 복수의 채널막들과 연결되며, 상기 채널구조물마다 하나씩 형성된 비트라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  12. 기판 상에 교대로 적층된 복수의 채널막들 및 복수의 층간절연막들을 포함하고, 제1방향으로 평행하게 확장된 복수의 채널구조물들;
    상기 기판 상에 교대로 적층된 복수의 소스라인들 및 복수의 층간절연막들을 포함하고, 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물;
    상기 복수의 채널구조물들을 포위하면서 상기 제1방향과 교차하는 제2방향으로 평행하게 확장된 복수의 워드라인들;
    상기 복수의 워드라인들의 일 측에 형성되며, 상기 복수의 채널구조물들을 포위하면서 상기 제2방향으로 평행하게 확장된 복수의 드레인선택라인들;
    상기 복수의 워드라인들의 타 측에 형성되며, 상기 복수의 채널구조물들 마다 각각 형성된 복수의 소스선택라인들; 및
    하나의 상기 채널구조물에 포함된 상기 복수의 채널막들 및 소스선택라인과 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 비트라인
    을 포함하는 3차원 구조의 비휘발성 메모리 소자.
  13. 제12항에 있어서,
    리드 동작시,
    상기 복수의 워드라인에 리드 전압을 인가하고, 상기 드레인선택라인에 동작 전압을 인가하고,
    선택된 상기 채널구조물과 연결된 상기 비트라인 및 상기 소스선택라인에 동작 전압을 인가하되, 선택된 상기 채널구조물에 포함된 복수의 스트링 중 선택된 스트링에 대해서는 상기 소스라인을 접지시키고, 선택되지 않은 스트링에 대해서는 상기 소스라인에 동작 전압을 인가하고,
    선택되지 않은 상기 채널구조물과 연결된 상기 비트라인 및 상기 소스선택라인은 접지시키는
    3차원 구조의 비휘발성 메모리 소자.
  14. 제12항에 있어서,
    프로그램 동작시,
    상기 드레인선택라인은 접지시키고, 프로그램하고자하는 페이지가 속한 상기 워드라인에 프로그램 전압을 인가하고, 그 외의 상기 워드라인에는 패스 전압을 인가하고,
    선택된 상기 채널구조물과 연결된 상기 비트라인 및 상기 소스선택라인에 동작 전압을 인가하되, 선택된 상기 채널구조물에 포함된 복수의 스트링 중 선택된 스트링에 대해서는 상기 소스라인을 접지시키고, 선택되지 않은 스트링에 대해서는 상기 소스라인에 동작 전압을 인가하고,
    선택되지 않은 상기 채널구조물에 대해서는 상기 비트라인 및 상기 소스선택라인을 접지시키는
    3차원 구조의 비휘발성 메모리 소자.
  15. 제12항에 있어서,
    소거 동작시,
    선택된 메모리 블록에 대해 상기 비트라인, 상기 드레인선택라인 및 상기 소스선택라인을 플로팅시키고, 상기 복수의 워드라인을 접지시키고, 상기 소스라인에 소거 전압을 인가하는
    3차원 구조의 비휘발성 메모리 소자.
  16. 기판 상에 복수의 제1도전막들 및 복수의 층간절연막들을 교대로 형성하는 단계;
    상기 복수의 제1도전막들 및 복수의 층간절연막들을 식각하여, 제1방향으로 평행하게 확장된 복수의 채널구조물들 및 상기 제1방향과 교차하는 제2방향으로 확장되면서 상기 복수의 채널구조물들과 접하는 소스구조물을 형성하는 단계;
    상기 복수의 채널구조물들 및 상기 소스구조물이 형성된 결과물의 전면을 따라, 터널절연막, 전하트랩막 및 전하차단막을 형성하는 단계;
    상기 터널절연막, 전하트랩막 및 전하차단막이 형성된 결과물 상에 제2도전막을 형성하는 단계; 및
    상기 제2도전막 및 상기 터널절연막, 전하트랩막 및 전하차단막을 식각하여 상기 복수의 채널구조물들을 포위하면서 상기 제2방향으로 평행하게 확장된 복수의 워드라인들을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  17. 제16항에 있어서,
    상기 복수의 채널구조물들 및 상기 소스구조물을 형성하는 단계는,
    상기 교대로 적층된 복수의 제1도전막들 및 복수의 층간절연막들 상에 상기 복수의 소스구조물들이 형성될 소스영역을 덮는 제1영역 및 상기 복수의 채널구조물들이 형성될 메모리 셀 영역에 형성되며 상기 제1방향으로 평행하게 확장된 복수의 라인 패턴들로 이루어진 제2영역을 포함하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각베리어로 상기 복수의 제1도전막들 및 상기 복수의 층간절연막들을 식각하여 상기 복수의 채널구조물들을 형성하는 단계;
    상기 복수의 채널구조물들 간의 갭영역이 매립되도록 제1희생막을 형성하는 단계;
    상기 제1희생막 상에 상기 메모리 셀 영역 및 상기 소스영역의 가장자리 영역을 덮으면서, 상기 소스영역의 중심영역을 노출시키는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각베리어로 상기 복수의 제1도전막들 및 상기 복수의 층간절연막들을 식각하여 상기 소스구조물을 형성하는 단계를 포함하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  18. 제17항에 있어서,
    상기 소스구조물을 형성하는 단계 후에,
    상기 소스구조물의 측벽에 의해 노출된 복수의 소스라인들을 실리사이드화하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  19. 제17항에 있어서,
    상기 소스구조물을 형성하는 단계 후에,
    상기 제1희생막의 상부 표면에 노출된 상기 복수의 워드라인들 및 상기 소스구조물의 측벽에 의해 노출된 복수의 소스라인들을 실리사이드화하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  20. 제16항에 있어서,
    상기 소스구조물에 포함된 상기 복수의 제1도전막들이 각각 노출되도록, 교대로 적층된 상기 복수의 제1도전막들 및 상기 복수의 층간절연막들을 계단형으로 패터닝하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  21. 제20항에 있어서,
    상기 교대로 적층된 상기 복수의 제1도전막들 및 상기 복수의 층간절연막들을 계단형으로 패터닝하는 단계 후에,
    상기 소스 구조물의 끝단에 노출된 복수의 소스 라인들과 각각 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 소스 픽업 라인들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  22. 제16항에 있어서,
    상기 제2도전막 및 상기 터널절연막, 전하트랩막 및 전하차단막을 식각하여, 상기 복수의 워드라인들의 일측에 형성되며 상기 복수의 채널구조물들을 포위하면서 상기 제2방향으로 평행하게 확장된 복수의 드레인선택라인들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  23. 제16항에 있어서,
    상기 제2도전막 및 상기 터널절연막, 전하트랩막 및 전하차단막을 식각하여, 상기 복수의 워드라인들의 타측에 형성되며 상기 복수의 채널구조물들마다 각각 형성된 복수의 소스선택라인들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  24. 제16항에 있어서,
    하나의 상기 채널구조물에 포함된 상기 복수의 채널막들 및 소스선택라인들과 연결되면서 상기 제1방향으로 평행하게 확장된 복수의 비트라인들을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  25. 제24항에 있어서,
    상기 복수의 비트라인들을 형성하는 단계는,
    상기 복수의 소스선택라인들이 형성된 결과물 상에 제2희생막을 형성하는 단계;
    상기 제2희생막, 상기 복수의 층간절연막 및 상기 복수의 제1도전막을 식각하여, 상기 하나의 채널구조물에 포함된 상기 복수의 채널막들을 노출시키는 복수의 드레인 콘택홀을 형성하는 단계;
    상기 제2희생막을 식각하여 상기 복수의 소스선택라인들을 각각 노출시키는 복수의 소스 콘택홀들을 형성하는 단계;
    상기 복수의 드레인 콘택홀들 및 상기 복수의 소스 콘택홀들에 제3도전막을 매립하여 복수의 드레인 콘택 플러그들 및 복수의 소스 콘택 플러그들을 형성하는 단계; 및
    상기 하나의 채널구조물 상에 형성된 상기 드레인 콘택 플러그 및 상기 소스 콘택 플러그와 연결되면서 상기 제1방향으로 평행하게 확장된 상기 복수의 비트라인을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  26. 제16항에 있어서,
    상기 복수의 제1도전막들 및 상기 복수의 층간절연막들을 형성하는 단계 후에,
    최상부의 상기 층간절연막 상에 하드마스크층을 형성하는 단계
    를 더 포함하고,
    상기 복수의 워드라인들을 형성하는 단계는,
    상기 하드마스크층을 식각정지막으로 상기 제2도전막을 식각하여 상기 복수의 워드라인들을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
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