TWI299161B - Power-up circuit in semiconductor memory device - Google Patents

Description

1299161 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一半導體記憶元件，並且尤其是關於一在 一半導體記憶元件中的啓動電路。 【先前技術】 .普遍的，一半導體記憶元件包括各種內部邏輯與一內部 電壓產生電路，用於確保穩定元件操作。在一常態操作之 前，邏輯操作應當被初始化到特定的狀態。同樣，內部電 壓產生電路提供一偏壓給一半導體記憶元件之內部邏輯。 當一電源供應電壓 VDD從一外部電路供應時，若偏壓未 具一期望的電壓準位，會產生一些諸如拴住（latch-xip )等 問題。因此，這樣會很難獲得穩定的半導體記憶元件。爲 了解決由於內部電壓不穩定與內部邏輯之初始化產生之拴 住，半導體記憶元件具有一啓動電路。 該電源供應電壓 VDD—經施加，在一半導體記億元件 之初始化操作中，該啓動電路並不是回應於電源供應電壓 VDD之電壓準位而運作，而是在當電源供應電壓 VDD之準 位增加到一臨界電壓準位時運作。 一輸出自啓動電路之啓動信號維持在邏輯低準位，直到 電源供應電壓 VDD之準位低於臨界電壓準位，藉由偵測從 一外部電路施加之電源供應電壓 VDD之電壓增加，並且當 電源供應電壓 VDD穩定的度過臨界電壓準位時，傳送出一 個邏輯高準位。 1299161 相反的，當電源供應電壓 VDD之電壓準位增加時，該 啓動信號維持在邏輯高準位，直到電源供應電壓 VDD之電 壓準位高過臨界電壓準位，然後，當電源供應電壓 VDD 之電壓準位減少到低於臨界電壓準位時，該啓動信號傳送 出一邏輯低準位。 在電源供應電壓施加之後，包含在半導體記憶元件中的 內部邏輯的閂鎖器被初始化到預定的値，此時啓動信號爲 邏輯低準位，並且一內部電壓產生電路之啓動信號同樣在 這個時間實行 同時，該啓動信號已轉換的電源供應電壓 VDD之臨界 電壓準位，係執行邏輯之常態交換操作。該臨界電壓準位 被設計爲高於MOS電晶體之定限電壓之臨界電壓準位。若 該臨界電壓準位被設計爲與MOS電晶體之定限電壓相同準 位，在初始化數位邏輯不會有問題。然而在一由類比電路 所組態的內部電源電路，例如抬升電壓（VPP )產生器， 由於一操作效率已被減低，一拴住現象在啓動觸發之後可 能會發生。因此，該臨界電壓被設計爲大於MOS電晶體之 定限電壓，以在啓動觸發之後穩定操作類比電路。 第1圖爲一電路圖顯示在一半導體記憶元件中的習知啓 動電路。 如圖所示，該習知啓動電路包括一電源電壓準位隨耦器 單元 1〇〇、一電源電壓觸發單元 1 10以及一緩衝器單元 120- 1299161 該電源電壓準位隨耦器單元 100提供有一偏壓 Va，其 係與一電源電壓 VDD成比例的線性地增加或減少。 該電源電壓觸發單元 1 10用於偵測：該電源電壓VDD之 電壓準位回應於該偏壓Va轉變爲一臨界電壓準位。 該緩衝器單元 120藉由緩衝一輸出自該電源電壓觸發 單兀 110的偵測問信號（detectionbarsignal) detb產生一 啓動信號pwrup。 此中，該電壓準位隨耦器1〇〇設置有連接在介於該電源 電壓VDD與一地電壓VSS間的第一電阻器R1與第二電阻器 R2，用於電壓分配。 該電源電壓觸發單元 110包括一 P通道金屬氧化物半導 體（PM0S)電晶體 MP0, 一 N通道金屬氧化物半導體（NM0S) 電晶體 MN0與一第一反向器INV0。 該PM0S電晶體 MP0係連接於介於電源電壓VDD與節 點N1之間，並且其之閘極連接於地電壓VSS。該NM0S電晶 體 MN0係連接介於地電壓VSS與結點N1之間，並且其之閘 極係連接於偏壓Va。 該第一反向器INV0接收到來自該結點 N1之偵測信號 d e t以輸出該偵測問信號d e t b。 此中，該PMOS電晶體 MP0能夠被其他具有如同與該 PM0S電晶體 MP0相同有效電砠之其他負載元件所替代。 .同時，該緩衝器單元 120係設置有複數之反向器INV1 1299161 到INV4，用於接收該偵測閂信號detb，以輸出該啓動信號 p w rup ° 弟2圖爲一時序圖’顯不如第1圖所不之習知啓動電路之 運作。 該輸出自電源電壓準位隨親器單元 100之偏壓 Va係 如同以下公式1而變動： R2

Va =-xVDD R1+R2 公式1 那即是，該偏壓 Va依照該電源電壓VDD的電壓準位增 加而增加。 如果該偏壓 Va係增加到大於一 NMOS電晶體MNO之定 限電壓，該NMOS電晶體MNO開啓並且該偵測信號det依靠 該PMOS電晶體 MPO與該NMOS電晶體MNO其上之電流流 動而被改變。 在一初始狀態，該偵測信號det係跟隨該電源電壓VDD 而被增加。 之後，隨著該偏壓 Va的增加，該NMOS電晶體MNO具 有一增加的電流流動並且該偵測信號det在一預定之電源 供應電壓 VDD的電壓準位被改變爲邏輯低準位。 在此同時，當偵測信號det之電壓準位越過第一反向器 INVO之邏輯定限値時一偵測信號det之電壓準位係隨著電 源供應電壓 V D D而被增加。 . 1299161 該輸出自第一反向器IN VO之偵測閂信號detb係在緩衝 器單元 120被緩衝並且輸出，當作具有一邏輯高位準的啓 動信號Pwrup。 然而.，在電源供應電壓穩定之後，一電源下降（power drop )會因爲電源雜訊、由於該裝置之暫時操作之電流消 耗、電阻器或其相似物之電流消耗而發生。 在一半導體記憶元件的操作電壓減少的趨勢當中，由於 習知的啓動電路偵測到電壓準位之不正常下降，一重置操 作被該啓動信號pwrup不正常的啓動是不能被避免的。 之後，即使當啓動信號pwrup回復到先前的電壓準位， 該啓動信號返回到邏輯高準位，一異常的重置會造成一半 導體記憶元件不穩定運作。 【發明內容】 因此，本發明之一目的係爲提供一能夠避免由於電源下 降之不正常重置操作的半導體記憶元件之啓動電路。 根據本發明之一觀點，提供一半導體記憶元件之啓動電 路，其包含：一電源供應電壓準位隨耦器單元用於預防一 根據電源供應電壓之變動而線性地變動之偏壓；一電源供 應電壓偵測單元用於偵測該電源供應電壓對一預定的臨界 電壓準位之變動，以回應一偏壓；以及一重置預防單元， 轉 位 準 之 feu 信 測 偵 該 遲 延 降 下 之 壓 £ 應 供 源 電 據 根 由 藉 變 之 信 測 偵 該 之 成 造 降 下 源 9» ιριτ 1 於 由 肖 ^ ] 取式 於方 用施 ， 實 換t 1299161 &下，根據本發明之一半導體記憶元件中的啓動電路將 伴_著圖式詳細的被描述。 H 3圖爲一電路圖，說明根據本發明之最佳實施例之一 啓動電路。 如圖所示，該啓動電路包括一電源供應電壓準位隨耦器 單元1 200、一電源供應電壓偵測單元 210、一重置預防單 元 220以及一緩衝器單元 23 0。 該電源供應電壓準位隨耦器單元 200提供一偏壓 Va’其係藉由使用該電源供應電壓 VDD與一地電壓VSS， 根據該電源供應電壓 VDD之電壓準位而線性地變動。 該電源供應電壓偵測單元 2 1 0偵測該電源供應電壓 VDD是否轉變爲一預定的臨界電壓準位，以回應偏壓 Va 〇 該重置預防單元 2 2 0藉由延遲該偵測信號之轉換’而消 去由於電源下降造成之輸出自該電源供應電壓偵測單元 2 10之偵測信號之變動。該緩衝器單元230藉由緩衝該重 置預防單元 220之輸出信號detbn而輸出一啓動信號 pwrup 〇 該電源供應電壓準位隨耦器單元 220係設置在一電源 供應電壓 VDD與一地電壓VSS之間，並且包含一第一電阻 器R1以及一第二電阻器R2。同樣，該第一與第二電阻器Ri 與R2也能用諸如MOS電晶體般的主動電阻器（active -10- 1299161 r e s i s t o r )所組態。 該電源供應電壓偵測單元 210包含一 PMOS電晶體 MPO，其之閘極係連接到地電壓VSS，一 NMOS電晶體 MNO，其之閘極接收該偏壓 Va，以及一反向器 INVO。 該PMOS電晶體 MPO連接於該電源供應電壓 VDD與第〜 結點 N1之間，並且該NMOS電晶體MNO連接於第一結點 N1與該地電壓VSS之間。該反向器接收輸出自該第一結點 N1之偵測信號det。同樣，該PMOS電晶體 MPO能夠被其他 具有如同與該PMOS電晶體 MPO相同有效電阻之其他負載 元件所替代。 如上所述，根據本發明的啓動電路之電源供應隨耦器單 元 2 00以及電源供應電壓偵測單元 210係與有如第1圖所 示者具有相同的組態。因此，在第3圖當中的參考數字（元 件符號）係使用相等於第1圖中的相同元件者。 該重置預防單元 220包含上拉（pull-up )與下拉 (pull-down)電晶體MP 2與MN2，其之.閘極接收該電源供 應電壓偵測單元 210之一輸出信號debt，一回應延遲單元 22 5用於延遲該上拉PMOS電晶體MP2之一上拉操作，以回 應該電源供應電壓偵測單元 210之輸出信號debt之轉換， 與一反向器連接於上拉（pull-up)與下拉（pull-down)電 晶體MP2與MN2之間。該回應延遲單元 225包含一延遲 20 用於延遲該電源供應電壓偵測單元 210之輸出信號debt跟 一預定時間相同的時間，與一 MPOS電晶體MP1，其連接於 -11· 1299161 該電源供應電壓 VDD與該上拉PMOS電晶體MP2之間，並 且其之閘極接收該延遲 2 0之一輸出信號。 該延遲 20也能夠被一普通延遲元件諸如電阻器、電容 或其相似物所取代。 該緩衝器單元 230係被兩個反向器IN V6與IN V7組成之 反向器串所組成。該緩衝器單元 23 0接收該重置預防單元 220之輸出信號detbn。 第4圖爲一時序圖，展示根據本發明之第3圖之啓動電路 之一操作。 如圖所示，在施加電源供應電壓 VDD之後，一偏壓 Va 準位在電源供應電壓 VDD增加之後也增加。 若該偏壓 Va準位係增加到超過該電源供應電壓偵測單 元 210中的NM0S電晶體MN0之定限電壓準位，該NM0S 電晶體被導通，使得該偵測信號之電壓準位係根據在爲一 負載之角色PM0S電晶體以及該NM0S電晶體MN0中的電 流流動而變化。 由於該NM0S電晶體MN0在初始階段被導通，該偵測信 號det之一電壓準位係根據電源供應電壓 VDD準位之增加 而增加。隨著該偏壓 Va準位增加，由於該NM0S電晶體之 電流驅動性增加，該偵測信號det之電壓準位在該電源供應 電壓 VDD之一特殊準位轉變成邏輯低準位。在這個時候， 若一偵測信號det之電壓準位超過該反向器 INV0之一邏 -12- 1299161 輯定限準位，該反向器 INVO之輸出信號debt係根據該電 源供應電壓 VD D之增加而增加。， 當該電源供應電壓偵測單元 2 10之輸出信號debt變成 一邏輯高準位時，該重置預防單元 220之下拉NMOS電晶 體 MN2會導通，從而充電一第二結點 N2,並且該反向器 IN V5之輸出信號detbn變成一邏輯高準位。之後，該輸出信 號 detbn造成一啓動信號pwrup係藉由已經在該緩衝器單 元 230當中被緩衝而轉換爲一邏輯高準位。 在上述程序當中，根據本發明之啓動電路之操作，係近 似第1圖中的習知啓動電路之操作。 如習知技術所描述的，當一電源下降發生時，該電源供 應電壓偵測單元 210偵測該電源供應電壓 VDD準位之下 降，以致於該偵測信號det之電壓準位係增加，並且該反向 器 INVO之輸出信號 detb被脈波到一邏輯低準位。假使該 INVO之輸出信號debt被脈波—邏輯低準位，該上拉PMOS 電晶體MP2被導通並且該下拉NMOS 電晶體 MN2被截 止。 然而，該上拉PMOS電晶體MP2之上拉操作只有在回應延 遲單元 225之PMOS電晶體 MP1爲截止時才能夠被執 行。由於該回應延遲單元 22 5之PMOS電晶體 MP1接收到 的不是該反向器INVO之輸出信號 detbd ’而是該反向器 INVO之延遲的輸出信號detbd來當作一閘極輸入，由於該 反向器INVO之輸出信號 detb被脈波到一邏輯低準位，在 1299161 預定延遲 20之後，該PMOS電晶體 MP1被導通。 若一延遲 20之延遲時間被組態爲具有更長於該輸出信 號detb維持在一邏輯低準位的時間，該上拉操作並不被 PMOS電晶體MP1與MP2所實行。因此，.即使該啓動信號 pwrup暫時性的減少，該啓動信號pwrup也不會轉換爲一邏 輯低準位。 因此，即使在啓動信號pwrup轉換到一邏輯高準位之後 發生該電源下降，不希望之內部邏輯之初始化操作也能夠 藉由依據本發明之啓動電路來避免。因此，由於不希望之 初始化操作的半導體記憶元件之功能失常能夠被避免。 依照本發明之最佳實施例，該重置預防單元 220被組態 在一上拉側。然而，根據偵測信號det之特性，該回應延遲 單元 2 2 5能夠被排列在一下拉側。 雖然本發明已經被特殊之實施例所描述，很明顯的熟悉 此項技藝者將可藉此對其做出各種改變與修改，但是不能 背離如同定聲明在下的申請專離範圍之精神與領域。 【圖式簡單說明】 伴隨著與最佳實施例與附圖結合之詳細描述，本發明之 上述及其他目標之優點與特徵，將會變的非常明顯，在其 中： 第1圖爲一電路圖.顯示在一半導體記憶元件中的習知啓 動電路； -14- 1299161 第2圖爲一時序匱I ’顯示如第1圖所示之習知啓顯J®路之 蓮作； 第3圖爲一電路圖’說明根據本發明之最佳實施例之一 啓動電路；以及 第4圖爲一時序圖’展示根據本發明之第3圖之啓動電 路之一操作。 【主要元件之代表符號】 100 … 電源電壓準位隨耦器單元 110 … 電源電壓觸發單元 120 … 緩衝器單元 VDD … 電源電壓 VSS … 地電壓 Μ P 0 … P通道金屬氧化物半導體（PMOS)電晶體 ΜΝ0 … N通道金屬氧化物半導體（NMOS)電晶體 INV1-INV7 ··· 反相器 pwrup … 啓動信號 R1-R2 … 電阻器 N 1 … 節點 Va … 偏壓 D e t … 偵測信號 D e t b … 偵測閂信號 200 … 電源供應電壓準位隨耦器單元 210 … 電源供應電壓偵測單元

1299161 220 ·· • 重 置 預 防 單 元 23 0 ·· • 緩 衝 器 單 元 225 ·· •回 應 延 遲 單 元 2 0 ·· •延 遲 detbn ·· •輸 出 信 m -16-

Claims (1)

1. ’ I2、99161 9戽4为—S修正替換頁 第93 1 0 5 8 3 5號「半導體記憶元件之啓動電路㈠」專利案 (2008年4月修正） 拾、申請專利範圍： 1 . 一種半導體記憶元件之啓動電路，包含： 一電源供應電壓準位隨耦器單元，用於根據電源供應電 壓之變動而提供線性地變動之偏壓； 一電源供應電壓偵測單元，回應該偏壓，用於偵測該電 ' 源供應電壓對一預定的臨界電壓準位之變動，以產生偵 測信號；以及 一重置預防單元，根據電源供應電壓之下降，藉由延遲 該偵測信號之準位轉換，用於取消由於一電源下降造成 之該偵測信號之變動， 其中該重置預防單元包含： 第一上拉（pull-up)裝置與第一下拉（pull-down)裝置， 其被一電源供應電壓偵測單元之輸出信號所控制；以及 一回應延遲裝置，用於根據電源供應電壓偵測單元之輸 出信號的轉換，延遲該第一上拉裝置之上拉操作’其中 該回應延遲裝置係配置於該電源供應電壓與該第一上 拉裝置之間。 2 .如申請專利範圍第1項之啓動電路，更包含： 一緩衝器單元，用於藉由緩衝該重置預防單元之輸出信 號而輸出一啓動信號。 3 .如申請專利範圍第1項之啓動電路，其中該回應延遲裝 置包含： 1299161^^¾正替換頁 一延遲單元，用於以一預定的時間延遲電源供應電壓偵 測單元之輸出信號；以及 一第二上拉裝置，其連接在第一上拉裝置與一電源供應 電壓之間，並且被延遲單元之輸出信號所控制。 4 ·如申請專利範圍第3項之啓動電路，其中在該延遲單元 中用於延遲該電源供應電壓偵測單元之輸出信號的預 定的時間，係長於由於該電源下降之該偵測信號維持在 ^ 一邏輯低準位的時間。 5 .如申請專利範圍第3項之啓動電路，其中該重置預防單 元更包含一反向器，其連接於該第一上拉裝置與該第一 下拉裝置之間。 6 ·如申請專利範圍第3項之啓動電路，其中該第一與第二 上拉裝置包含多個PMOS電晶體，並且該第一下拉裝置 包含一 NMOS電晶體。. 7 ·如申請專利範圍第3項之啓動電路，其中該電源供應電 壓準位隨耦器單元係設置在該電源供應電壓與一接地 電壓之間，並且包含被配置成電壓分配器之第一與第二 負載元件。 8 .如申請專利範圍第3項之啓動電路，其中該電源供應電 壓偵測單元包含： 一負載元件，連接於該電源供應電壓與第一節點之間； 一 NMOS電晶體，其係連接於接地電壓與該第一節點之 間並且其閘極接收一偏壓；以及 一反相器，其連接於第一節點，用於輸出該偵測信號。

   129916 9 .如申請專利範圍第8項之啓動電路，其中該負載元件爲 一 PMOS電晶體，其係連接於該電源供應電壓與該第一 節點之間，並且其閘極係連接於該接地電壓。 1 0 .如申請專利範圍第2項之啓動電路，其中該緩衝器單元 包含接收該重置預防單元之輸出信號的反向器串 (inverter chain ) 〇