JP2006074210A - 半導体集積回路装置のリセット回路 - Google Patents

Abstract

【課題】リセット回路内のキャパシタに残留する電荷による電源再投入時の誤動作や、電源電圧の変動、立ち上がり時間の長短、速度に起因する誤動作、あるいはパワーオン時にすでに半導体集積回路装置自体に蓄積されている電荷に起因する誤動作など、電源投入、交換に伴う電源電圧変動時に半導体集積回路装置の良好な初期化を妨げる種々の要因を回避できるリセット回路を提供する。
【解決手段】第１の電源端子ＶＤＤに一端が接続された第１導電型の第１ＭＯＳトランジスタＭＰ１１およびこの第１ＭＯＳトランジスタＭＰ１１の他端に一端が接続され他端が第２の電源端子ＶＳＳに接続された第２導電型の第２ＭＯＳトランジスタＭＮ１１を有する電圧分割回路と、前記第１、第２ＭＯＳトランジスタＭＰ１１、ＭＮ１１の接続点Ａに現れる電圧に基づいてリセット信号を出力するＣＭＯＳ論理回路ＩＮＶ１１とを具備するリセット回路。
【選択図】 図１

Description

本発明は、リセット回路、特に半導体集積回路装置に内蔵された主としてパワーオンリセットに用いられるリセット回路に関する。

図１３に従来のパワーオンリセット回路の一例を示す。図１３に示すように、高圧側の電源ＶＤＤの端子と接地された電源ＶＳＳの端子との間には、Ｐ型のＭＯＳトランジスタＭＰ１とキャパシタＣとが接続ノードＡを介して直列に接続される。接続ノードＡはインバータＩＮＶ１を介して図示しない半導体集積回路装置のパワーオンリセット信号入力端子Ｂに接続される。ＭＯＳトランジスタＭＰ１のゲート端子は接地され、ソース端子はバルクに接続される。このＭＯＳトランジスタＭＰ１は導通時の抵抗が大きくなるようにそのチャネル長がチャネル幅に比較して長く形成されており、ソース端子にＶＤＤ電圧、ゲートに接地電圧が印加されることにより高抵抗の導通状態となるように設定されている。

以下、図１４を参照して図１３の回路の動作を説明する。図１４において実線はＶＤＤ電圧波形を示し、一点鎖線は図１３の回路の接続ノードＡの電圧波形を示し、破線は接続ノードＢの電圧波形を示す。また、インバータＩＮＶ１の入力レベルに対する論理反転の閾値、即ち回路閾値αが図１４に示す値として設定されているものとし、電源に接続されていない初期状態ではキャパシタＣには蓄積電荷が全くないものとする。従って、接続ノードＡの電圧も最初はゼロである。

図１４において電源投入によりｔ０でＶＤＤ電圧が立ち上がると、ＶＤＤ電圧は略直線的に上昇する。ＶＳＳ電圧はゼロに固定される。このＶＤＤ−ＶＳＳ電圧はインバータＩＮＶ１の電源端子にも印加されるから、ｔ０からｔ１までの期間（１）ではインバータＩＮＶ１はその時の入力電圧、即ち接続ノードＡの電圧が、例えば（１／２）×ＶＤＤを回路閾値＝αとすると、この回路閾値α以下のＬレベルと判定する。この結果、インバータＩＮＶ１の出力電圧は接続ノードＢにおいてＨレベルとなる。この接続ノードＢのＨレベルの信号がパワーオンリセット信号として半導体集積回路装置に供給されるから、この期間（１）が半導体集積回路装置のパワーオンリセット期間となり、その初期化が行われる。

一方、Ｐ型のＭＯＳトランジスタＭＰ１が導通時にも高抵抗であるように設定されているために、キャパシタＣに対する充電はゆっくり行われ、接続ノードＡの電圧は一点鎖線で示したようにＶＤＤ電圧より遅れて非直線的に立ち上がり、ｔ１でインバータＩＮＶ１の回路閾値αに到達する。この結果、ｔ１の時点でインバータＩＮＶ１にはＨレベルの入力が与えられたことになり、その出力端の接続ノードＢにはＬレベルの反転出力が得られる。これにより半導体集積回路装置のパワーオン時のリセット即ち初期化が終了する。

また、リセット動作終了後に電源がｔ２において遮断されると、ＶＤＤ電圧が直線的に減少する。一方、キャパシタＣの電荷により接続ノードＡの電位は保持されるので、ＭＯＳトランジスタＭＰ１のソース電位が接続ノードＡの電位より低くなる。これによりキャパシタＣの電荷はこのＭＯＳトランジスタＭＰ１を介して放電され、ＶＤＤ電圧の低下よりやや遅い速度で低下する。この電圧低下はトランジスタＭＰ１のゲート・ソース間電圧ＶｇｓがＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈより大きい間は比較的速やかに行われるが、閾値電圧Ｖｔｈ付近になるとその電圧低下スピードが遅くなり、その後略一定の電圧に保持される。このときの接続ノードＡの電圧を図１４に示すようにＤとする。これはキャパシタＣに残留している電荷に起因する電圧である。一方、電源電圧ＶＤＤは一定の割合で下降を続け、ｔ３でゼロとなる。

この状態で、例えばｔ３において電源の再投入が行われるとＶＤＤ電圧はゼロから再度上昇するが、キャパシタＣにおける残留電荷があるために接続ノードＡの電圧はインバータＩＮＶ１の回路閾値αより高い電圧Ｄから上昇することになる。この電圧ＤはインバータＩＮＶ１への入力電圧として供給されるために、インバータＩＮＶ１が電源の再投入により動作状態に設定された段階でその入力電圧をＬレベルと判定する期間がなく、最初からＨレベルの入力が与えられていると判定することになる。従って、図１３の回路では半導体集積回路装置に対するパワーオンリセット信号を供給できず、誤動作となる。

このような問題以外にも電源電圧の立ち上がり時間の長短、速度に起因する問題や、パワーオフ後の半導体集積回路装置自体に残留、蓄積されている電荷に起因する問題など、電源投入時の半導体集積回路装置のリセットに悪影響を与える種々の問題がある。

従来の電源投入時のスタータ回路あるいはパワーオンリセット回路としては、例えば下記の特許文献１、あるいは特許文献２に記載されたものがある。しかしながらこれらの特許文献に開示されている回路においても電源電圧の変動、立ち上がり時間の長短、速度あるいはパワーオン時にすでに回路内に残留している電荷に起因する種々の問題について有効な解決策を提供するまでには至っていない。
特開平０５−１３６６７１号公報 特開平０６−１９６９８９号公報

この発明の目的は、リセット回路内のキャパシタに残留する電荷による電源再投入時の誤動作や、電源電圧の変動、立ち上がり時間の長短、速度に起因する誤動作、あるいはパワーオン時にすでに半導体集積回路装置自体に蓄積されている電荷に起因する誤動作など、電源投入、電源消耗時に半導体集積回路装置の良好な初期化を妨げる種々の要因を回避できるリセット回路を提供することである。

この発明の第１の実施の形態によれば、第１の電源端子に一端が接続された第１導電型の第１ＭＯＳトランジスタおよびこの第１ＭＯＳトランジスタの他端に一端が接続され他端が第２の電源端子に接続された第２導電型の第２ＭＯＳトランジスタを有する電圧分割回路と、前記第１、第２ＭＯＳトランジスタの接続ノードに現れる電圧に基づいてリセット信号を出力するＣＭＯＳ論理回路とを具備するするリセット回路が提供される。

この発明の第２の実施の形態によれば、第１の電源端子に一端が接続された第１導電型の第１ＭＯＳトランジスタと、この第１ＭＯＳトランジスタの他端に一端が接続され他端が第２の電源端子に接続されたキャパシタと、前記第１ＭＯＳトランジスタとキャパシタとの接続ノードに現れる電圧に基づいてリセット信号を出力するＣＭＯＳ論理回路と、前記キャパシタと並列接続された第２導電型の第２ＭＯＳトランジスタと、前記電源電圧が所定値に到達したときに前記第２ＭＯＳトランジスタのゲートに導通信号を供給する電圧検知回路とを具備することを特徴とするリセット回路が提供される。

この発明によれば、回路内の残留電荷の影響を受けることなく、電源電圧の変動、立ち上がり時間の長短、速度にかかわらず、あるいは半導体集積回路装置内の蓄積電荷の多少にかかわらずに、電源の再投入の際も確実にリセット信号を半導体集積回路装置に供給することができ、電源投入時に半導体集積回路装置を確実に初期化することが出来るリセット回路を提供できる。

以下、図面を参照して、この発明の実施形態を詳細に説明する。

＜第１実施形態＞
図１に第１の実施形態のリセット回路の構成を示す。図１に示すように、高圧側のＶＤＤ電源端子と接地されたＶＳＳ電源端子との間には、Ｐ型のＭＯＳトランジスタＭＰ１１とＮ型のＭＯＳトランジスタＭＮ１１とが接続ノードＡを介して直列に接続される。ＭＯＳトランジスタＭＰ１１のゲート端子は接地され、ソース端子はバルクに接続される。このＭＯＳトランジスタＭＰ１１は狭いチャネル幅に対してチャネル長が長く形成され、ソース端子にＶＤＤ電圧が印加されることにより高抵抗の導通状態となるように設定される。同様に、ＭＯＳトランジスタＭＮ１１のゲート端子は接続ノードＡに接続され、ソース端子はバルクに接続される。ＭＯＳトランジスタＭＮ１１は、後で説明するように、接続ノードＡの電圧が所定の閾値に達するまでは導通せず、この閾値に達した後は導通してＶＳＳ電源端子に向けて電流を流し、接続ノードＡの電圧を略一定値に保つように動作する。

接続ノードＡはＣＭＯＳ型のインバータＩＮＶ１１、接続ノードＢ、およびＣＭＯＳ型のインバータＩＮＶ１２を順に介して図示しない半導体集積回路装置のリセット信号入力端子となる接続ノードＣに接続される。これらのインバータＩＮＶ１１，ＩＮＶ１２はいずれもＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを組み合わせて形成されたＣＭＯＳ型の論理回路であるインバータである。前段のインバータＩＮＶ１１は接続ノードＡの電圧に基づいて論理動作を行ってリセット信号を形成する為の回路であり、後段のインバータＩＮＶ１２は必要に応じて用いられるバッファ回路として機能する。尚、図１に示した回路は図示しない半導体集積回路装置が形成されている半導体チップ上に一体に形成されているものである。

以下、図２（ａ），（ｂ）を参照して図１の回路の動作を説明する。図２（ａ）において，実線はＶＤＤ電圧波形を示し、一点鎖線は接続ノードＡの電圧波形を示し、二点鎖線はインバータＩＮＶ１１の回路閾値、破線は接続ノードＢの電圧波形を示す。また、図２（ｂ）の点線は接続ノードＣにおける電圧波形を示す。また、接続ノードＡの電圧は最初の電源投入時はゼロであるものとする。

図２(ａ)において、時点ｔ０で電源が投入されてＶＤＤ電圧が立ち上がると、ＶＤＤ電圧は実線で示したように略直線的に上昇する。一方、ＶＳＳ電圧はゼロに保持される。図示しないが、このＶＤＤ−ＶＳＳの電源電圧はインバータＩＮＶ１１の電源端子にも印加されているものとする。ｔ０からｔ１までの期間（１１）ではインバータＩＮＶ１１の回路閾値電圧は二点鎖線で示したようにＶＤＤ電源電圧の１／２として上昇するが、接続ノードＡの電圧は例えば動作閾値として設定された、
（１／２）×ＶＤＤ＝α
には到達せず、見掛け上の論理入力電圧はＬレベルである。同様に、インバータＩＮＶ１１に印加されている電源電圧がＨレベルまで到達していないので、その論理出力も図２（ａ）の破線で示したようにｔ０からｔ１まではＬレベルの出力状態に保持される。

一方、高抵抗に設定されたＭＯＳトランジスタＭＰ１１を介して接続ノードＡの電位が一点鎖線で示したように上昇する。このため、ＭＯＳトランジスタＭＮ１１のドレインおよびゲートの電圧が上昇する。この電圧がＭＯＳトランジスタＭＮ１１の閾値に達すると導通状態となる。ここではこの閾値がαに近い値に設定されているものとする。従って、ＭＯＳトランジスタＭＮ１１が導通すると、接続ノードＡの電圧は略αに保持されることになる。即ち、ＭＯＳトランジスタＭＰ１１、ＭＮ１１の直列回路は実質的に抵抗分圧回路として動作し、接続ノードＡの電圧は最終的に両者の抵抗と電源電圧ＶＤＤとによって定まる分圧電圧となる。即ち、ノードＡの電圧は、一点鎖線で示したように、ｔ１より前に略一定の値αをとる。

この値αはこのインバータＩＮＶ１１の動作閾値として設定されているから、図２（ａ）に示すように電源電圧ＶＤＤが直線的に上昇して二点鎖線で示した回路閾値が値αに到達した結果、ｔ１の時点でインバータＩＮＶ１１には通常の電源電圧においてＬレベルの論理入力が与えられたことになり、その出力側の接続ノードＢにはＨレベルの反転出力が得られるようになる。従って、接続ノードＣではインバータＩＮＶ１２の入力がＨレベルとなるから、図２（ｂ）に示すようにその出力がＬレベルに変化し、この時点で半導体集積回路へのパワーオンリセット動作が終了する。この時点ｔ１からｔ３までの期間（１２）では、ＭＯＳトランジスタＭＰ１１，ＭＮ１１の導通抵抗は夫々略一定の値に保持され、インバータＩＮＶ１１の入力レベルはＬに保持される。

ｔ２以降電源電圧ＶＤＤは一定に保たれる。この期間（１２）内で、例えばｔ２ｓでＶＤＤ電源が遮断されると、ここからＶＤＤ電圧が実線で示したように直線的に減少する。同時にインバータＩＮＶ１１の回路閾値も二点鎖線で示したように下降する。ここで、ＭＯＳトランジスタＭＮ１１の閾値により、電源電圧ＶＤＤが低下しても一定時間の間は接続ノードＡの電圧は略一定値に保持される。二点鎖線で示すインバータＩＮＶ１１の回路閾値がｔ３で値αに到達すると、その動作閾値αが接続ノードＡの電圧より低くなり、見掛け上でインバータ入力がＨレベルとなる。従って、インバータＩＮＶ１１の出力電圧は供給されているＶＤＤ電圧に沿って図２（ａ）の破線のようにＬレベルに変化する。従って、インバータＩＮＶ１２の出力は図２（ｂ）に示すようにｔ３の時点でＨレベルに立上がる。このＨレベルの出力によって半導体集積回路のリセットが再び行われる。このリセット動作は期間（１３）のｔ３で始まり、ｔ４でＶＤＤ電圧が略ゼロになって終了する。

ｔ４以降の動作は電源の再投入に関するものである。ｔ４〜ｔ５までの期間（１４）の動作は最初の投入時の期間（１１）の動作と同じである。ｔ５でパワーオンリセット動作が終了すると、インバータＩＮＶ１２の出力はＬレベルとなり、パワーオンリセット回路の動作は行われない。なお、ｔ４以降は電源の投入の後でＶＤＤ電圧が遮断されることなく定常値に保持される状態を示している。

このように、第１実施形態では、電源が投入、遮断、再投入となっても回路内の残留電荷に影響されることなく再投入時にも半導体集積装置の初期化を良好に行うことができる。

＜第２実施形態＞
次に、図３を参照して第２実施形態の回路構成を説明する。図３において図１と対応する部分は同じ参照符号を付してその説明は省略する。図３の実施形態が図１の実施形態と異なる部分は、Ｎ型のＭＯＳトランジスタＭＮ１１と並列に更に別のＮ型のＭＯＳトランジスタＭＮ１２が接続ノードＡとＶＳＳ電源端子との間に接続されることと、このＭＯＳトランジスタＭＮ１２のゲートがインバータＩＮＶ１１の出力側の接続ノードＢに接続されていることとの２点であり、他は同じである。なお、ＭＯＳトランジスタＭＮ１２のソースはＭＯＳトランジスタＭＮ１１同様にバルクに接続されている。

以下、図３の回路において電源ＶＤＤ−ＶＳＳの投入、遮断、再投入のときの動作を図４（ａ），（ｂ）を参照して説明する。図３の回路でもインバータＩＮＶ１１の論理反転時の回路閾値αを（１／２）×ＶＤＤとする。ｔ０での電源投入後は、インバータＩＮＶ１１の回路閾値は二点鎖線で示すように電源電圧ＶＤＤに連動して上昇する。定常状態における接続ノードＡの電位は、この動作閾値αと略同じ値に設定されているものとする。

図４（ａ）の時点ｔ０で電源が投入されると、ＶＤＤ電源電圧が実線で示したように略直線的に上昇する。図３の回路の場合は接続ノードＡとＶＳＳ電源との間に２個のＭＯＳトランジスタＭＮ１１、ＭＮ１２が並列に接続されているが、接続ノードＡの電位の上昇は図１の実施形態の場合と同様に主としてＭＯＳトランジスタＭＮ１１により決定される。ＭＯＳトランジスタＭＮ１２の動作はインバータＩＮＶ１１の出力電圧、即ち接続ノードＢの電圧により決定される。時点ｔ１までの期間（１１）内で、図４（ｂ）のようにインバータＩＮＶ１２の出力がＶＤＤ電源電圧とともに上昇することは図１の実施形態と同じである。図１と異なるのは接続ノードＡの電圧波形であり、以下、説明する。

ｔ１の時点までは、一点鎖線で示す接続ノードＡの電圧は二点鎖線で示すインバータＩＮＶ１１の回路閾値電圧より高いので見掛け上はＨレベルであり、インバータＩＮＶ１１の出力電圧は期間（１１）内ではＬレベルに保持される。従って、インバータＩＮＶ１２の出力はこの期間（１１）においてＨレベルとなり、図４（ｂ）に点線で示すように半導体集積回路装置に対してパワーオンリセット信号が供給される。

ｔ１になると、二点鎖線のインバータＩＮＶ１１の回路閾値がαに到達するので、その出力電圧は破線で示すようにＨレベルにシフトする。電源電圧がその正常な論理動作電圧に到達すると、接続ノードＢの電圧も略電源電圧ＶＤＤになり、インバータＩＮＶ１２の出力も図４（ｂ）に示すように期間（１２）内でＬレベルとなる。同時にＭＯＳトランジスタＭＮ１２のゲートに閾値電圧より高いＨレベルの電圧が供給されるから、このＭＯＳトランジスタＭＮ１２は導通し、図４（ａ）の一点鎖線で示すように接続ノードＡの電圧がｔ１の時点で略ＶＳＳ電源電圧まで低下する。この結果、インバータＩＮＶ１１の入力が（１／２）×ＶＤＤ以下のＬレベルの値となり、出力がＨレベルに保持され、インバータＩＮＶ１２の出力がＬレベルとなる。

ｔ２の時点でＶＤＤ電源が遮断されたものとする。この結果、ＶＤＤ電源電圧は実線で示すように直線的に低下し、破線で示す接続ノードＢの電圧もＶＤＤ電源電圧と同様に低下する。

ｔ３の時点で、図１の実施形態ではインバータＩＮＶ１１の出力がＨレベルからＬレベルに反転したが、図３の実施形態では接続ノードＡの電圧が略ＶＳＳ電圧であるので、インバータＩＮＶ１１は反転せず、ｔ４の時点でＶＤＤ電源電圧が略ゼロとなるまで接続ノードＢの電圧も同様に低下する。従って、図４の実施形態では電源投入後に電源電圧ＶＤＤが遮断されても期間（１２）、（１３）ではパワーオンリセット動作は行われない。ｔ４で電源ＶＤＤが再び投入されると、期間（１１）の最初の投入時と同様に期間（１４）にてパワーオンリセット信号が発生される。

＜第３実施形態＞
図５に示す実施形態が図１の実施形態と異なる点は、図１で接続ノードＡ，Ｂ間に接続されているインバータＩＮＶ１１の代わりにＣＭＯＳ型のシュミット回路であるシュミットインバータＳＭＴ１を用いた点のみである。他の構成は図１と同じである。

シュミットインバータＳＭＴ１はその入力電圧に対して回路閾値がヒステリシス特性を有している。例えば図２（ａ）の実線のように電源電圧ＶＤＤが投入されて上昇した時にはシュミットインバータＳＭＴ１は回路閾値αにて出力反転を生じるものとする。パワーオンリセットが行われた後で、例えばノイズがＶＤＤ電源端子に生じて図２（ａ）のｔ３における電圧まで低下したものとする。図１のインバータＩＮＶ１１の場合にはここで反転が生じてしまい、再度リセット信号が発生されてしまう。しかし、図５の実施形態ではシュミットインバータＳＭＴ１が用いられているため、電圧降下時には電圧上昇時より回路閾値が低下し、より低い電圧まで反転が生じないように動作する。従って、ノイズにより電源電圧ＶＤＤが図２（ａ）の時点ｔ３における電源電圧ＶＤＤの値に相当する電圧まで一時的に低下しても、無駄なリセット信号が発生するのを防止できることになる。

＜第４実施形態＞
図６に示す実施形態は図３に示した第２実施形態におけるインバータＩＮＶ１１の代わりにシュミットインバータＳＭＴ１を用いたものである。他の構成は図３と同じである。

図６の実施形態の場合には、図４（ａ）に示した時点ｔ４におけると同様の電圧までノイズにより電源電圧ＶＤＤが一時的に低下した場合にも、その回路閾値のヒステリシス特性のために無駄なリセット信号が発生するのを防止できる。

＜第５実施形態＞
図７に更に他の実施形態の回路構成を示す。図７において、ＶＤＤ電源端子とＶＳＳ電源端子間に図１の実施形態と同様にＰ型のＭＯＳトランジスタＭＰ１１とＮ型のＭＯＳトランジスタＭＮ１１との直列回路が接続される。ＭＯＳトランジスタＭＰ１１のゲート、ソースおよびバルクがＶＤＤ電源端子に接続され、ＭＯＳトランジスタＭＮ１１のドレインにはそのゲートが接続され、バルクがＶＳＳ電源端子に接続される。更に、この直列回路には、他のＭＯＳトランジスタＭＰ１２とダイオードＤＩＯとの直列回路が並列に接続される。ＭＯＳトランジスタＭＰ１２のソースはＶＤＤ電源端子とバルクとに接続され、ゲートはＭＯＳトランジスタＭＰ１１とＭＮ１１のドレイン同士の接続ノードＤに接続される。ＭＯＳトランジスタＭＰ１２とダイオードＤＩＯのアノード端との接続ノードＡはインバータＩＮＶ１１の入力端子に接続され、ダイオードＤＩＯのカソード端はＶＳＳ電源端子に接続される。インバータＩＮＶ１１の出力側の接続ノードＢはインバータＩＮＶ１２を介してパワーオンリセット信号出力端子Ｃに接続される。

この実施形態において、電源が投入されるとトランジスタＭＰ１１とＭＮ１１のドレイン同士の接続ノードＤにはＶＤＤ電源電圧と一定の電圧差を持つ電圧が発生される。この電圧はＶＤＤ電源電圧とは一定の電圧差を持つことになる。この電圧はトランジスタＭＰ１２のゲートに印加されるから、このトランジスタＭＰ１２のゲート・ソース間電圧Ｖｇｓは一定となる。この結果、トランジスタＭＰ１１、ＭＰ１２、ＭＮ１１により構成される回路は定電流源Ｉｃとして動作する。形成された定電流はトランジスタＭＰ１２から接続ノードＡを介してダイオードＤＩＯを流れる。従って、この接続ノードＡには定常状態において定電圧が発生され、インバータＩＮＶ１１の入力として供給される。

通常、ＭＯＳトランジスタとダイオードは相反する温度特性を持っているため、接続ノードＡに得られる電圧は温度変化による影響を受けないことになる。

図７に示した回路において、電源電圧ＶＤＤ−ＶＳＳが投入されると、接続ノードＡには図１の実施形態と同様に図２（ａ）の期間（１１）において一点鎖線で示した電圧が発生する。この電圧はインバータＩＮＶ１１に供給され、図１の実施形態と同様にして電源投入時には図２（ｂ）に示したと同様にノードＣにはパワーオンリセット信号が発生される。このパワーオンリセット信号によりノードＣに接続された半導体集積回路装置は初期化される。

その後、電源が定常状態となる。この状態で電源に瞬時的な停電現象や外乱ノイズによる電源電圧の変動が生じた場合は図２（ｂ）の期間（１３）に示したように電源遮断時のリセット信号が発生され、または期間（１４）のように電源再投入時のパワーオンリセット信号が確実に発生されることになる。この際、上述したように、トランジスタＭＰ１２とダイオードＤＩＯとが相反する温度特性を持つため、図７の実施形態では温度変化の影響を受けない、安定した回路動作を得ることができる。

＜第６実施形態＞
図１に示した実施形態では接続ノードＡに定電圧を発生するためにＰ型のＭＯＳトランジスタＭＰ１１，Ｎ型のＭＯＳトランジスタＭＮ１１の直列回路を用いたが、このトランジスタＭＰ１１を抵抗素子に置換えて実施することも可能である。図８はその一例の実施形態の回路構成を示し、ＶＤＤ電源端子と接続ノードＡとの間に抵抗素子Ｒが接続される。他の構成は図１の実施形態と同じである。

このように抵抗素子Ｒを電圧分割素子として用いた場合にも、図１と同様に電源投入時にパワーオンリセット信号が得られ、また電源遮断時にもリセット信号を形成することができる。

＜第７実施形態＞
図９に更に他の実施形態の回路構成を示す。図９において、ＶＤＤ電源端子にはＭＯＳトランジスタＭＰ１１のソースとバルクとが接続され、ゲートはＶＳＳ電源端子に接続され、ドレインはキャパシタＣを介してＶＳＳ電源端子に接続される。ここで、キャパシタＣの容量は例えば１０ｐＦ以下の小さい値に設定される。トランジスタＭＰ１１とキャパシタＣとの接続ノードＡは、シュミットインバータＳＭＴ１の入力端子およびＭＯＳトランジスタＭＮ１３のドレインに接続される。シュミットインバータＳＭＴ１の代わりにＣＭＯＳインバータを用いることもできる。シュミットインバータＳＭＴ１の出力端子は接続ノードＢを介してＣＭＯＳ型論理和回路ＯＲ１の一方の入力として供給される。トランジスタＭＮ１３のソースとバルクはＶＳＳ電源端子に接続され、ゲートは電圧検知回路ＶＤの出力端子ＶＤＯＵＴに接続される。この出力端子ＶＤＯＵＴは更に論理和回路ＯＲ１の他方の入力端子に接続される。論理和回路ＯＲ１の出力は図示しない半導体集積回路装置のリセット入力として供給される。

図９の回路において、電源ＶＤＤ−ＶＳＳが投入されると、トランジスタＭＰ１１はゲートに接地電位のＶＳＳ電源電圧が供給されているので高抵抗の導通状態とされる。このトランジスタＭＰ１１を流れる電流によってキャパシタＣが充電され、接続ノードＡの電圧が上昇する。

ここで、ＶＤＤ電圧の立上がりが早い場合、図１０（ａ）に示すようにｔ０からｔ１までの例えば５０μsec程度の短い時間にＶＤＤ電圧が略直線状に上昇して電源電圧ＶＤＤによって与えられる最高の電圧値に到達する。その後、ＶＤＤ電源が比較的小容量の電池である場合、電池の消耗により時間の経過に従ってＶＤＤ電源電圧の値が緩やかに減少する場合の動作を説明する。

接続ノードＡにおける電圧は、破線で示すように電源電圧ＶＤＤの立上がりより若干の遅れを持って立上がり、ｔ１において値αに達する。この値αは例えばＶＤＤ電源電圧の半分の値、
（１／２）×ＶＤＤ＝α
に設定され、シュミットインバータＳＴＭ１の回路閾値に略等しい値である。

従って、ｔ０からｔ１までの期間では、シュミットインバータＳＭＴ１は接続ノードＡの電圧がその回路閾値α以下の値であるからその入力をＬレベルと判断し、その出力端子ＢにＨレベル信号を出力する。

この時、電圧検知回路ＶＤはＶＤＤ電源電圧の立上がり時には、その回路内部状態が安定していないために、その出力ＶＤＯＵＴがＨレベルになるかＬレベルになるか不定の状態である。しかしながら、接続ノードＢのＨレベルは論理和回路ＯＲ１を介して出力されるために有効となる。したがって、論理和回路ＯＲ１から得られるＨレベルの信号は半導体集積回路装置の初期化のためのリセット信号として有効である。

電圧検知回路ＶＤは、例えば図１０（ａ）に示すように、ＶＤＤ電源電圧がシュミットインバータＳＭＴ１の回路閾値αより若干高い電圧Ｖｄまで低下した時（ｔ２）にこれを検知してＨレベルの出力ＶＤＯＵＴを出力する。このＨレベルの出力ＶＤＯＵＴがゲートに供給されると、トランジスタＭＮ１３は導通し、キャパシタＣにある電荷を放電し、接続ノードＡの電圧が図１０（ａ）の破線で示したように接地電圧ＶＳＳまで低下する。シュミットインバータＳＭＴ１はこのＬレベルに応じて接続ノードＢに速やかにＨレベルを出力することができ、従来のようにキャパシタに残留する電荷による誤動作が生じることはない。なお、リセット信号ＯＲＯＵＴとしては図１０（ｂ）に示すように、ｔ２の時点で電圧検知回路ＶＤからの検知出力ＶＤＯＵＴが論理和回路ＯＲ１を介して出力されているのでこれを用いることもできる。このリセット動作はＶＤＤ電源が一時的に遮断されて電圧が検知電圧Ｖｄ以下に低下した時にも同様に行われる。

消耗した電池が新品と交換されてｔ３で電源が投入されると、ＶＤＤ電源電圧が図１０に示すように略直線的に急速に定格電圧ＶＤＤまで立ち上がる。これによりリセット信号がｔ０からｔ１までと同様にして形成され、半導体集積回路装置に供給される。

次に、図１１を参照して、電源投入後の立ち上がりが例えば５０ｍsec程度に遅い場合の図９に示す回路の動作を説明する。ｔ１で電源が投入されると、ＶＤＤ電源電圧は略直線的に上昇する。この時、接続ノードＡの電圧は図１１（ａ）に破線で示すようにキャパシタＣを充電する期間に僅かに遅れて上昇するが、キャパシタＣの充電が終わるとＶＤＤ電圧と略同じ速度で上昇する。この間、このＶＤＤ電圧の上昇は電圧検知回路ＶＤにより監視され、ｔ１で検知電圧Ｖｄに到達するまで検知出力ＶＤＯＵＴが出力される。この検知出力ＶＤＯＵＴは論理和回路ＯＲ１を介してリセット信号として出力ＯＲＯＵＴが得られる。ｔ１でゼロ、即ちＶＳＳ電圧に低下するとリセットは終了する。

ＶＤＤ電圧は尚上昇し、ｔ２で定格電圧に達する。この間、検知出力ＶＤＯＵＴは出力されないのでトランジスタＭＮ１３はオフのままであり、接続ノードＡの電圧も略ＶＤＤ電圧と同じ経過で上昇する。この時のｔ０における電源投入からｔ２においてＶＤＤ定格電圧に達するまでの時間が例えば５０ｍsec程度と遅い。

半導体集積回路装置がＶＤＤ電圧で動作中に電池の消耗、あるいは外乱ノイズ、電源の一時的な遮断により時点ｔ３において検知電圧Ｖｄまで低下したものとする。これを検知した電圧検知回路ＶＤからの出力ＶＤＯＵＴは、論理和回路ＯＲ１を介してリセット信号として出力される。これと同時に、出力ＶＤＯＵＴによりトランジスタＭＮ１３が導通され、キャパシタＣの電荷がこのトランジスタＭＮ１３を介して放電され、接続ノードＡの電圧は、図１１（ａ）に破線で示すように、ＶＳＳ電圧に低下する。

時点ｔ４で電源が遮断され、消耗電池が新品と交換されて時点ｔ５で電源が再投入されたものとする。この後のＶＤＤ電圧の上昇、時点ｔ６までにおける電圧検知回路ＶＤからの出力ＶＤＯＵＴによるリセット信号の出力、ｔ６以降のリセット信号の停止などは最初の電源投入の時点ｔ０からｔ１までの動作と同じとなる。

＜第８実施形態＞
図１２に示す実施形態の回路は図９に示した実施形態におけるＶＤＤ−ＶＳＳ電源の電位を逆にした場合を示す。図１２の実施形態ではＶＤＤ電源電圧は接地電圧で、ＶＳＳ電源電圧が接地電圧に対して負の電圧となる。この電圧が図１２の回路に供給されると共に電源投入時の初期化対象の半導体集積回路装置にも供給される。

図１２において、接地されたＶＤＤ電源端子と負のＶＳＳ電源端子との間にキャパシタＣとＮ型のＭＯＳトランジスタＭＮ１１とが接続ノードＡを介して直列接続される。トランジスタＭＮ１１のゲートは接地され、高抵抗で常時導通状態に設定される。ＭＯＳトランジスタＭＮ１３がＶＤＤ電源端子と接続ノードＡとの間にキャパシタＣと並列に接続され、そのバルクは負のＶＳＳ電源端子に接続され、常時オフ状態に設定される。接続ノードＡはシュミットインバータＳＭＴ１に接続され、その出力は接続ノードＢを介して論理和回路ＯＲ１に供給される。電圧検知回路ＶＤの出力ＶＤＯＵＴはトランジスタＭＮ１３のゲートおよび論理和回路ＯＲ１に供給される。論理和回路ＯＲ１の出力ＯＲＯＵＴはリセット信号として図示しない半導体集積回路装置に供給される。

以下、図１２の実施形態の動作を説明する。電源が投入されると、トランジスタＭＮ１１が導通してキャパシタＣが負の電源電圧ＶＳＳに充電される。電源の立ち上がりが遅い場合は電圧検知回路ＶＤが動作して、その出力ＶＤＯＵＴが論理和回路ＯＲ１に供給され、その出力ＯＲＯＵＴがリセット信号として出力される。電源の立ち上がりが早い場合には電圧検知回路ＶＤが対応できず、その出力をリセット信号として利用できない。この場合には、シュミットインバータＳＭＴ１がその回路閾値との関係から接続ノードＡにおける電圧変化をＨレベルの入力として検知し、Ｌレベルのリセット信号を論理和回路ＯＲ１を介して出力する。電池消耗、ノイズなどによるＶＳＳ電源電圧の低下に関しては電圧検知回路ＶＤが機能し、図９の実施形態と同様に検知出力Ｖｄをリセット信号として出力する。

この図９、図１２の実施形態では回路内の残留電荷に影響されずにリセット信号を発生させることができ、電源として電池が用いられている場合に新品の電池を入れてもリセット信号が発生できなくて半導体集積回路装置が初期化できない、というような誤動作が防止できる。

この発明の一実施形態の回路構成を示す図。 図１に示す回路の動作説明のための電圧波形図。 この発明の他の実施形態の回路構成を示す図。 図３に示す回路の動作説明のための電圧波形図。 この発明の更に他の実施形態の回路構成を示す図。 この発明の更に他の実施形態の回路構成を示す図。 この発明の更に他の実施形態の回路構成を示す図。 この発明の更に他の実施形態の回路構成を示す図。 この発明の更に他の実施形態の回路構成を示す図。 図９に示す回路の動作説明のための電圧波形図。 図９に示す回路の動作説明のための電圧波形図。 この発明の更に他の実施形態の回路構成を示す図。 従来のパワーオンリセット回路の回路構成を示す図。 図１３に示す回路の動作説明のための電圧波形図。

符号の説明

ＶＤＤ、ＶＳＳ…電源端子、ＭＰ１１…Ｐ型ＭＯＳトランジスタ、ＭＮ１１…Ｎ型ＭＯＳトランジスタ、Ａ、Ｂ、Ｃ…接続ノード、ＩＮＶ１１…リセット信号作成用のＣＭＯＳインバータ、ＩＮＶ１２…バッファ用のＣＭＯＳインバータ、ＭＮ１２…Ｎ型ＭＯＳトランジスタ、ＳＭＴ１…シュミットインバータ、Ｉｃ…定電流源、ＭＮ１３…放電用Ｎ型ＭＯＳトランジスタ、ＶＤ…電圧検知回路。

Claims (5)

1. 第１の電源端子に一端が接続された第１導電型の第１ＭＯＳトランジスタおよびこの第１ＭＯＳトランジスタの他端に一端が接続され他端が第２の電源端子に接続された第２導電型の第２ＭＯＳトランジスタを有する電圧分割回路と、
   前記第１、第２ＭＯＳトランジスタの接続点に現れる電圧に基づいてリセット信号を出力するＣＭＯＳ論理回路と、
   を具備することを特徴とするリセット回路。
2. 更に前記第２ＭＯＳトランジスタに並列接続された第２導電型の第３ＭＯＳトランジスタを具備し、前記第３ＭＯＳトランジスタのゲートが前記ＣＭＯＳ論理回路の出力端子に接続されていることを特徴とする請求項１に記載のリセット回路。
3. 第１の電源端子に一端が接続された第１導電型の第１ＭＯＳトランジスタと、
   この第１ＭＯＳトランジスタの他端に一端が接続され他端が第２の電源端子に接続されたキャパシタと、
   前記第１ＭＯＳトランジスタとキャパシタとの接続点に現れる電圧に基づいてリセット信号を出力するＣＭＯＳ論理回路と、
   前記キャパシタと並列接続された第２導電型の第２ＭＯＳトランジスタと、
   前記電源電圧が所定値に到達したときに前記第２ＭＯＳトランジスタのゲートに導通信号を供給する電圧検知回路と、
   を具備することを特徴とするリセット回路。
4. 更に前記ＣＭＯＳ論理回路の出力と電圧検知回路の出力との論理和演算を行う論理和回路を具備することを特徴とする請求項３に記載のリセット回路。
5. 前記ＣＭＯＳ論理回路はヒステリシス特性を有するシュミット回路であることを特徴とする請求項１又は請求項３に記載のリセット回路。

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