CN109004923A - 时序控制电路 - Google Patents
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Abstract
本发明提供了一种时序控制电路，包括放电单元、上电单元、第一电平单元、第二电平单元和第三电平单元，所述放电单元一端连接复位端口，另一端连接上电单元的输出端，上电单元的输出端还连接有级联设置的第一电平单元、第二电平单元和第三电平单元，所述第三电平单元的输出端通过对地电阻与地连接。本发明的有益效果在于：提供了一个无需CPU的IO口控制，硬件成本低的分立元器件设计的时序控制电路，此方案既不会造成时序控制不良，又可以避免硬件设计IO口资源短缺的窘境，大大降低了整机的设计成本及软件设计人员的工作量。
Description
技术领域
本发明涉及供电控制技术领域，尤其是指一种时序控制电路。
背景技术
POS机是一种多功能终端，把它安装在***的特约商户和受理网点中与计算机联成网络，就能实现电子资金自动转帐，它具有支持消费、预授权、余额查询和转帐等功能，使用起来安全、快捷、可靠，广泛应用在超市、连锁店、大卖场、饭店等场所。作为移动电子终端都会涉及到开关机的操作，那么势必有电源的上下电，而电源的上下电时序对于电子设备来说非常重要，尤其涉及金融安全的POS机来说更为重要，因为除了功能会受影响之外，还会牵涉到POS机必备的安全机制触发，因此在设计这部分电路的时候往往是需要非常小心的。
如图1，现有时序控制电路的方案都是选用时序IC来控制，或者用CPU分别控制电源使能脚，这些方案虽然应用已经普及，但是这类设计成本高，设计复杂，需要更多的CPU管脚资源、更复杂的软件执行算法，因而在设计电路及编写软件上需要大量的时间、人工成本，而且在***IO口资源有限，PCB板空间有限的情况下这两种方案是很难实现。
发明内容
本发明所要解决的技术问题是：提供一种无需占用CPU的IO端口，硬件成本低的时序控制电路。
为了解决上述技术问题，本发明采用的技术方案为：一种时序控制电路，包括放电单元、上电单元、第一电平单元、第二电平单元和第三电平单元，所述放电单元一端连接复位端口，另一端连接上电单元的输出端，上电单元的输出端还连接有级联设置的第一电平单元、第二电平单元和第三电平单元，所述第三电平单元的输出端通过对地电阻与地连接。
进一步的，所述放电单元包括第一电阻和第一电容，所述放电单元的输入端与所述第一电阻的一端连接，第一电阻的另一端与所述第一电容的一端连接，第一电容的另一端与所述放电单元的输出端连接。
进一步的，所述第一电阻的阻值为0Ω，第一电容的容值为4.7UF。
进一步的，所述第一电容为NPO材质电容。
进一步的，所述上电单元包括第二电阻和二极管，所述二极管的负极与上电单元的输入端连接，二极管的正极与上电单元的输出端连接，所述第二电阻并联于所述二极管。
进一步的，所述第二电阻的阻值为5.1KΩ，第二电阻的功率为1/20W；二极管的型号为1N4148WT。
进一步的，所述第一电平单元包括第三电阻和第一电平接口，所述第三电阻的一端与所述第一电平单元的输入端连接，第三电阻的另一端与第一电平单元的输出端连接，所述第一电平接口与第一电平单元的输出端连接。
进一步的，所述第二电平单元包括第四电阻和第二电平接口，所述第四电阻的一端与所述第二电平单元的输入端连接，第四电阻的另一端与第二电平单元的输出端连接，所述第二电平接口与第二电平单元的输出端连接。
进一步的，所述第三电平单元包括第五电阻和第三电平接口，所述第五电阻的一端与所述第三电平单元的输入端连接，第五电阻的另一端与第三电平单元的输出端连接，所述第三电平接口与第三电平单元的输出端连接。
进一步的，所述第三电阻的阻值为150KΩ，第三电阻的功率为1/20W；所述第四电阻的阻值为27KΩ，第四电阻的功率为1/20W；所述第五电阻的阻值为10KΩ，第五电阻的功率为1/20W；所述对地电阻的阻值为120KΩ，对地电阻的功率为1/20W。
本发明的有益效果在于：提供了一个无需CPU的IO口控制，硬件成本低的分立元器件设计的时序控制电路，此方案既不会造成时序控制不良，又可以避免硬件设计IO口资源短缺的窘境，大大降低了整机的设计成本及软件设计人员的工作量。
附图说明
下面结合附图详述本发明的具体结构：
图1为现有技术中控制时序的电路结构图；
图2为本发明的电路结构示意图；
图3为本发明的上电时序图；
R1-第一电阻；R2-第二电阻；R3-第三电阻；R4-第四电阻；R5-第五电阻；R6-对地电阻；
D1-二极管；C1-第一电容。
具体实施方式
为详细说明本发明的技术内容、构造特征、所实现目的及效果，以下结合实施方式并配合附图详予说明。
实施例1
请参阅图2，一种时序控制电路，包括放电单元、上电单元、第一电平单元、第二电平单元和第三电平单元，所述放电单元一端连接复位端口，另一端连接上电单元的输出端，上电单元的输出端还连接有级联设置的第一电平单元、第二电平单元和第三电平单元，所述第三电平单元的输出端通过对地电阻与地连接。
所述放电单元用于减缓VCC-1、VCC-2和VCC-3的上电速度。所述放电单元包括第一电阻R1和第一电容C1，所述放电单元的输入端与所述第一电阻R1的一端连接，第一电阻R1的另一端与所述第一电容C1的一端连接，第一电容C1的另一端与所述放电单元的输出端连接。
所述上电单元用于为VCC-1、VCC-2和VCC-3提供高电平。所述上电单元包括第二电阻R2和二极管D1，所述二极管D1的负极与上电单元的输入端连接，二极管D1的正极与上电单元的输出端连接，所述第二电阻R1并联于所述二极管D1。
所述第一电平单元用于为VCC-1提供高电平，当VCC-1为高电平时，***中用于为Kernel/QVDD供电的1.5V电源开始供电。所述第一电平单元包括第三电阻R3和第一电平接口，所述第三电阻R3的一端与所述第一电平单元的输入端连接，第三电阻R3的另一端与第一电平单元的输出端连接，所述第一电平接口与第一电平单元的输出端连接。
所述第二电平单元用于为VCC-2提供高电平，当VCC-2为高电平时，***中用于为CPU/NAND/MCU供电的3.3V电源及用于为DDR供电的1.8V电源开始供电。所述第二电平单元包括第四电阻R4和第二电平接口，所述第四电阻R4的一端与所述第二电平单元的输入端连接，第四电阻R4的另一端与第二电平单元的输出端连接，所述第二电平接口与第二电平单元的输出端连接。
所述第三电平单元用于为VCC-3提供高电平，当VCC-3为高电平时，***中用于为REF/Fuse供电的3.3V电源及用于为PLL供电的1.5V电源开始供电。所述第三电平单元包括第五电阻R5和第三电平接口，所述第五电阻R5的一端与所述第三电平单元的输入端连接，第五电阻R5的另一端与第三电平单元的输出端连接，所述第三电平接口与第三电平单元的输出端连接。
从上述描述可知，本发明的有益效果在于：提供了一个无需CPU的IO口控制，硬件成本低的分立元器件设计的时序控制电路，此方案既不会造成时序控制不良，又可以避免硬件设计IO口资源短缺的窘境，大大降低了整机的设计成本及软件设计人员的工作量。
实施例2
在实施例1的基础上，所述第一电容C1为NPO材质电容。
本实施例中，NPO电容器是电容量和介质损耗最稳定的电容器之一。在温度从-55℃到+125℃时容量变化为0±30ppm/℃，电容量随频率的变化小于±0.3ΔC。NPO电容的漂移或滞后小于±0.05％，相对大于±2％的薄膜电容来说是可以忽略不计的。其典型的容量相对使用寿命的变化小于±0.1％。
使用NPO电容有利于本时序控制电路的可靠性。
实施例3
在实施例2的基础上，所述第一电阻R1的阻值为0Ω，第一电容C1的容值为4.7UF；所述第二电阻R2的阻值为5.1KΩ，第二电阻R2的功率为1/20W；二极管D1的型号为1N4148WT；所述第三电阻R3的阻值为150KΩ，第三电阻R3的功率为1/20W；所述第四电阻R4的阻值为27KΩ，第四电阻R4的功率为1/20W；所述第五电阻R5的阻值为10KΩ，第五电阻R5的功率为1/20W；所述对地电阻R6的阻值为120KΩ，对地电阻R6的功率为1/20W。
本实施例中，选用合适规格的电阻、电容和二极管，可增加电路的可靠性并实现时序精准控制。
请参阅图3，电路上电瞬间，复位信号RESET保持低电平100ms左右，VCC开始供3.3V，利用电容两端电势差不能突变的特性，VCC-1的电势会缓慢上升，上升时间T由电路中的放电单元的R1和C1决定，
T＝R1C1·ln[(U-U0)/U])
由于串联关系，很容易看出达到高电平的先后顺序依次为VCC-1、VCC-2和VCC-3。由此控制了几个电源的上电时序，与传统设计方式相比较，本电路更便于设计、更节省成本，电路结构简单，可以提高产品可靠性。
上述中，第一、第二……只代表其名称的区分，不代表它们的重要程度和位置有什么不同。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种时序控制电路，其特征在于：包括放电单元、上电单元、第一电平单元、第二电平单元和第三电平单元，所述放电单元一端连接复位端口，另一端连接上电单元的输出端，上电单元的输出端还连接有级联设置的第一电平单元、第二电平单元和第三电平单元，所述第三电平单元的输出端通过对地电阻与地连接。
2.如权利要求1所述的时序控制电路，其特征在于：所述放电单元包括第一电阻和第一电容，所述放电单元的输入端与所述第一电阻的一端连接，第一电阻的另一端与所述第一电容的一端连接，第一电容的另一端与所述放电单元的输出端连接。
3.如权利要求2所述的时序控制电路，其特征在于：所述第一电阻的阻值为0Ω，第一电容的容值为4.7UF。
4.如权利要求3所述的时序控制电路，其特征在于：所述第一电容为NPO材质电容。
5.如权利要求4所述的时序控制电路，其特征在于：所述上电单元包括第二电阻和二极管，所述二极管的负极与上电单元的输入端连接，二极管的正极与上电单元的输出端连接，所述第二电阻并联于所述二极管。
6.如权利要求5所述的时序控制电路，其特征在于：所述第二电阻的阻值为5.1KΩ，第二电阻的功率为1/20W；二极管的型号为1N4148WT。
7.如权利要求6所述的时序控制电路，其特征在于：所述第一电平单元包括第三电阻和第一电平接口，所述第三电阻的一端与所述第一电平单元的输入端连接，第三电阻的另一端与第一电平单元的输出端连接，所述第一电平接口与第一电平单元的输出端连接。
8.如权利要求7所述的时序控制电路，其特征在于：所述第二电平单元包括第四电阻和第二电平接口，所述第四电阻的一端与所述第二电平单元的输入端连接，第四电阻的另一端与第二电平单元的输出端连接，所述第二电平接口与第二电平单元的输出端连接。
9.如权利要求8所述的时序控制电路，其特征在于：所述第三电平单元包括第五电阻和第三电平接口，所述第五电阻的一端与所述第三电平单元的输入端连接，第五电阻的另一端与第三电平单元的输出端连接，所述第三电平接口与第三电平单元的输出端连接。
10.如权利要求9所述的时序控制电路，其特征在于：所述第三电阻的阻值为150KΩ，第三电阻的功率为1/20W；所述第四电阻的阻值为27KΩ，第四电阻的功率为1/20W；所述第五电阻的阻值为10KΩ，第五电阻的功率为1/20W；所述对地电阻的阻值为120KΩ，对地电阻的功率为1/20W。
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