CN1637945A - 半导体存储装置中的加电电路 - Google Patents

Abstract

一种半导体存储装置之加电电路，包含：电源电压电平跟随器单元，用于提供一偏压，其系根据电源电压之变动而线性的变动；电源电压检测单元，用于检测该电源电压对一预定的临界电压电平之变动，以响应一偏压；以及一复位预防单元，藉由根据电源电压之下降延迟该检测信号之电平转换，用于取消由于一电源下降造成之该检测信号之变动。

Description

半导体存储装置中的加电电路

技术领域

本发明涉及一种半导体存储装置，并且尤其是关于一在一半导体存储装置中的加电电路。

背景技术

普遍的，一半导体存储装置包括各种内部逻辑与一内部电压产生电路，用于确保稳定元件操作。在一常态操作之前，逻辑操作应当被初始化到特定的状态。同样，内部电压产生电路提供一偏压给一半导体存储装置之内部逻辑。当一电源电压VDD从一外部电路供应时，若偏压未具一期望的电压电平，会产生一些诸如拴住(latch-up)等问题。因此，这样会很难获得稳定的半导体存储装置。为了解决由于内部电压不稳定与内部逻辑之初始化产生之拴住，半导体存储装置具有一加电电路。

该电源电压VDD一经施加，在一半导体存储装置之初始化操作中，该加电电路并不是响应于电源电压VDD之电压电平而运作，而是在当电源电压VDD之电平增加到一临界电压电平时运作。

输出自加电电路之加电信号维持在逻辑低电平，直到电源电压VDD之电平低于临界电压电平，藉由检测从一外部电路施加之电源电压VDD之电压增加，并且当电源电压VDD稳定的度过临界电压电平时，传送出一个逻辑高电平。相反的，当电源电压VDD之电压电平减少时，该加电信号维持在逻辑高电平，直到电源电压VDD之电压电平高过临界电压电平，然后，当电源电压VDD之电压电平减少到低于临界电压电平时，该加电信号传送出一逻辑低电平。

在电源电压施加之后，包含在半导体存储装置中的内部逻辑的闩锁器被初始化到预定的值，此时加电信号为逻辑低电平，并且一内部电压产生电路之初始化操作同样在这个时间实行。

同时，该加电信号已转换的电源电压VDD之临界电压电平，系执行逻辑之常态交换操作。该临界电压电平被设计为高于MOS晶体管之阈值电压之临界电压电平。若该临界电压电平被设计为与MOS晶体管之阈值电压相同电平，在初始化数字逻辑不会有问题。然而在一由模拟电路所配置的内部电源电路，例如抬升电压(VPP)产生器，由于一操作效率已被减低，一拴住现象在激活触发之后可能会发生。因此，该临界电压被设计为大于MOS晶体管之阈值电压，以在激活触发之后稳定操作模拟电路。

第1图为一电路图显示在一半导体存储装置中的习知加电电路。

如图所示，该***跟随器单元100、一电源电压触发单元110以及一缓冲器单元120。

该电源电压电平跟随器单元100提供有一偏压Va，其系与一电源电压VDD成比例的线性地增加或减少。该电源电压触发单元110用于检测：该电源电压VDD之电压电平响应于该偏压Va转变为一临界电压电平。该缓冲器单元120藉由缓冲一输出自该电源电压触发单元110的检测闩信号(detection bar signal)detb产生一加电信号pwrup。

此中，该电压电平跟随器100设置有连接在介于该电源电压VDD与地电压VSS间的第一电阻器R1与第二电阻器R2，用于电压分配。

该电源电压触发单元110包括一P沟道金属氧化物半导体(PMOS)晶体管MPO，一N沟道金属氧化物半导体(NMOS)晶体管MNO与一第一反相器INVO。

该PMOS晶体管MPO系连接于介于电源电压VDD与节点N1之间，并且其之栅极连接于地电压VSS。该NMOS晶体管MNO系连接介于地电压VSS与结点N1之间，并且其之栅极系连接于偏压Va。该第一反相器INVO接收到来自该结点N1之检测信号det以输出该检测闩信号detb。此中，该PMOS晶体管MPO能够被其它具有如同与该PMOS晶体管MPO相同有效电阻之其它负载元件所替代。

同时，该缓冲器单元120系设置有多个之反相器INV1到INV4，用于接收该检测闩信号detb，以输出该加电信号pwrup。

第2图为一时序图，显示如第1图所示之习知加电电路之运作。

该输出自电源电压电平跟随器单元100之偏压Va系如同以下公式1而变动：

$\mathrm{Va}=\frac{R2}{R1+R2}\×\mathrm{VDD}$ 公式1

那即是，该偏压Va依照该电源电压VDD的电压电平增加而增加。如果该偏压Va系增加到大于一NMOS晶体管MNO之阈值电压，该NMOS晶体管MNO开启并且该检测信号det依靠该PMOS晶体管MPO与该NMOS晶体管MNO其上之电流流动而被改变。

在一初始状态，该检测信号det系随该电源电压VDD而被增加。之后，随着该偏压Va的增加，该NMOS晶体管MNO具有一增加的电流流动并且该检测信号det在一预定之电源电压VDD的电压电平被改变为逻辑低电平。在此时，当检测信号det之电压电平越过第一反相器INVO之逻辑阈值时，检测闩信号detb之电压电平系随着电源电压VDD而被增加。该输出自第一反相器INVO之检测闩信号detb系在缓冲器单元120被缓冲并且输出，当作具有一逻辑高电平的加电信号pwrup。

然而，在电源电压稳定之后，一电源下降(power drop)会因为电源噪声、由于该装置之暂时操作之电流消耗、电阻器或其相似物之电流消耗而发生。在一半导体存储装置的操作电压减少的趋势当中，由于***之不正常下降，被该加电信号pwrup不正常操作的复位操作是不能被避免的。之后，即使当加电信号pwrup回复到先前的电压电平，该加电信号返回到逻辑高电平，异常的复位会造成一半导体存储装置不稳定运作。

发明内容

因此，本发明之一目的系为提供一能够避免由于电源下降之不正常复位操作的半导体存储装置之加电电路。

根据本发明之一观点，提供一半导体存储装置之加电电路，其包含：电源电压电平跟随器单元，用于提供一根据电源电压之变动而线性地变动之偏压；电源电压检测单元，用于检测该电源电压到一预定的临界电压电平之变动，以响应一偏压；以及复位预防单元，藉由根据电源电压之下降延迟该检测信号之电平转换，用于取消由于一电源下降造成之该检测信号之变动。

附图说明

伴随着与最佳实施例与附图结合之详细描述，本发明之上述及其它目标之优点与特征，将会变的非常明显，在其中：

第1图为一电路图显示在一半导体存储装置中的习知加电电路；

第2图为一时序图，显示如第1图所示之习知加电电路之运作；

第3图为一电路图，说明根据本发明之最佳实施例之一加电电路；以及

第4图为一时序图，展示根据本发明之第3图之加电电路之一操作。

具体实施方式

以下，根据本发明之一半导体存储装置中的加电电路将伴随着图式详细的被描述。

第3图为一电路图，说明根据本发明之最佳实施例之一加电电路。

如图所示，该加电电路包括一电源电压电平跟随器单元200、一电源电压检测单元210、一复位预防单元220以及一缓冲器单元230。该电源电压电平跟随器单元200提供一偏压Va，其系藉由使用该电源电压VDD与一地电压VSS，根据该电源电压VDD之电压电平而线性地变动。该电源电压检测单元210检测该电源电压VDD是否转变为一预定的临界电压电平，以响应偏压Va。该复位预防单元220藉由延迟该检测信号之转换，而消去由于电源下降造成之输出自该电源电压检测单元210之检测信号之变动。该缓冲器单元230藉由缓冲该复位预防单元220之输出信号detbn而输出一加电信号pwrup。

该电源电压电平跟随器单元200系设置在一电源电压VDD与一地电压VSS之间，并且包含一第一电阻器R1以及一第二电阻器R2。同样，该第一与第二电阻器R1与R2也能用诸如MOS晶体管般的有源电阻器所配置。

该电源电压检测单元210包含一PMOS晶体管MPO，其之栅极系连接到地电压VSS，一NMOS晶体管MNO，其之栅极接收该偏压Va，以及一反相器INVO。该PMOS晶体管MPO连接于该电源电压VDD与第一结点N1之间，并且该NMOS晶体管MNO连接于第一结点N1与该地电压VSS之间。该反相器接收输出自该第一结点N1之检测信号det。同样，该PMOS晶体管MPO能够被其它具有如同与该PMOS晶体管MPO相同有效电阻之其它负载元件所替代。

如上所述，根据本发明的加电电路之电源供应跟随器单元200以及电源电压检测单元210系与有如第1图所示者具有相同的配置。因此，在第3图当中的参考数字(元件符号)系使用相等于第1图中的相同元件者。

该复位预防单元220包含上拉(pull-up)与下拉(pull-down)晶体管MP2与MN2，其之栅极接收该电源电压检测单元210之一输出信号debt，一响应延迟单元225用于延迟该上拉PMOS晶体管MP2之一上拉操作，以响应该电源电压检测单元210之输出信号debt之转换，与一反相器，连接于上拉(pull-up)与下拉(pull-down)晶体管MP2与MN2。该响应延迟单元225包含一延迟20，用于延迟该电源电压检测单元210之输出信号debt跟一预定时间相同的时间，与一MPOS晶体管MP1，其连接于该电源电压VDD与该上拉PMOS晶体管MP2之间，并且其之栅极接收该延迟20之输出信号。该延迟20也能够被一普通延迟元件诸如电阻器、电容或其相似物所取代。

该缓冲器单元230系被配置成两个反相器INV6与INV7组成之反相器链。该缓冲器单元230接收该复位预防单元220之输出信号detbn。

第4图为一时序图，展示根据本发明之第3图之加电电路之一操作。

如图所示，在施加电源电压VDD之后，一偏压Va电平在电源电压VDD增加之后也增加。若该偏压Va电平系增加到超过该电源电压检测单元210中的NMOS晶体管MNO之阈值电压电平，该NMOS晶体管被导通，使得该检测信号之电压电平系根据在为一负载之角色PMOS晶体管以及该NMOS晶体管MNO中的电流流动而变化。

由于该NMOS晶体管MNO在初始阶段被导通，该检测信号det之一电压电平系根据电源电压VDD电平之增加而增加。随着该偏压Va电平增加，由于该NMOS晶体管之电流驱动性增加，该检测信号det之电压电平在该电源电压VDD之一特定电平转变成逻辑低电平。在这个时候，若一检测信号det之电压电平超过该反相器INVO之一逻辑阈值电平，该反相器INVO之输出信号debt系根据该电源电压VDD之增加而增加。

当该电源电压检测单元210之输出信号debt变成一逻辑高电平时，该复位预防单元220之下拉NMOS晶体管MN2会导通，从而放电第二结点N2，并且该反相器INV5之输出信号detbn变成一逻辑高电平。之后，该输出信号detbn造成一加电信号pwrup系藉在该缓冲器单元230当中被缓冲而转换为一逻辑高电平。

在上述程序当中，根据本发明之加电电路之操作，系近似第1图中的习知加电电路之操作。

如***之下降，以致于该检测信号det之电压电平系增加，并且该反相器INVO之输出信号detb被脉波到一逻辑低电平。假使该INVO之输出信号debt被脉波到一逻辑低电平，该上拉PMOS晶体管MP2被导通并且该下拉NMOS晶体管MN2被截止。

然而，该上拉PMOS晶体管MP2之上拉操作只有在响应延迟单元225之PMOS晶体管MP1为导通时才能够被执行。由于该响应延迟单元225之PMOS晶体管MP1接收到的不是该反相器INVO之输出信号debt，而是该反相器INVO之延迟的输出信号detbd来当作一栅极输入，由于该反相器INVO之输出信号detb被脉波到一逻辑低电平，在预定延迟20之后，该PMOS晶体管MP1被导通。

若一延迟20之延迟时间被配置为具有更长于该输出信号detb维持在一逻辑低电平的时间，该上拉操作并不被PMOS晶体管MP1与MP2所实行。因此，即使该加电信号pwrup暂时性的减少，该加电信号pwrup也不会转换为一逻辑低电平。

因此，即使在加电信号pwrup转换到一逻辑高电平之后发生该电源下降，不希望之内部逻辑之初始化操作也能够藉由依据本发明之加电电路来避免。因此，由于不希望之初始化操作造成的半导体存储装置之功能失常能够被避免。

依照本发明之最佳实施例，该复位预防单元220被配置在一上拉侧。然而，根据检测信号det之特性，该响应延迟单元225能够被设置在一下拉侧。

虽然本发明已经被特殊之实施例所描述，很明显的熟悉此项技艺者将可藉此对其做出各种改变与修改，但是不能背离如同定声明在下的申请专离范围之精神与领域。

【主要元件之代表符号】

100        …    电源电压电平跟随器单元

110        …    电源电压触发单元

120        …    缓冲器单元

VDD        …    电源电压

VSS        …    地电压

MP0        …    P沟道金属氧化物半导体(PMOS)晶体管

MN0        …    N沟道金属氧化物半导体(NMOS)晶体管

INV1-INV7  …    反相器

pwrup      …    加电信号

R1-R2      …    电阻器

N1         …    节点

Va         …    偏压

Det        …    检测信号

Detb       …    检测闩信号

200        …    电源电压电平跟随器单元

210        …    电源电压检测单元

220        …    复位预防单元

230        …    缓冲器单元

225        …    响应延迟单元

20         …    延迟

detbn      …    输出信号

Claims (11)

1.一种半导体存储装置之加电电路，包含：

电源电压电平跟随器单元，用于提供一根据电源电压之变动而线性地变动之偏压；

电源电压检测单元，用于检测该电源电压到预定的临界电压电平之变动，以响应所述偏压；以及

复位预防单元，藉由根据电源电压之下降延迟该检测信号之电平转换，用于取消由于电源下降造成之该检测信号之变动。

2.如权利要求第1项之加电电路，更包含缓冲器单元，用于藉由缓冲该复位预防单元之输出信号而输出一加电信号。

3.如权利要求第1项之加电电路，其中该复位预防单元包含：

第一上拉装置与第一下拉装置，被电源电压检测单元之输出信号所控制；以及

响应延迟装置，用于根据电源电压检测单元之输出信号延迟该第一上拉装置之上拉操作。

4.如权利要求第3项之加电电路，其中该响应延迟装置包含：

延迟单元，用于以一预定的时间延迟电源电压检测单元之输出信号；以及

第二上拉装置，其连接在第一上拉装置与电源电压之间，并且被延迟单元之一输出信号所控制。

5.如权利要求第4项之加电电路，其中在该延迟单元中用于延迟该电源电压检测单元之输出信号的预定的时间，系长于由于该电源下降之该检测信号维持在一逻辑低电平的时间。

6.如权利要求第4项之加电电路，其中该复位预防单元更包含一反相器，其连接于该第一上拉装置与该第一下拉装置之间。

7.如权利要求第4项之加电电路，其中该第一与第二上拉装置系PMOS晶体管，并且该下拉装置为NMOS晶体管。

8.如权利要求第4项之加电电路，其中该电源电压电平跟随器单元系设置在该电源电压与地电压之间，并且包含配置电压分配器之第一与第二负载元件。

9.如权利要求第4项之加电电路，其中该电源电压检测单元包含：

负载元件，连接于该电源电压与第一节点之间；

NMOS晶体管，其系连接于地电压与该第一节点之间并且其之栅极接收一偏压；以及

反相器，其连接于第一节点，用于输出该检测信号。

10.如权利要求第9项之加电电路，其中该负载元件为PMOS晶体管，其系连接于该电源电压与该第一节点之间，并且其之栅极系连接于该地电压。

11.如权利要求第2项之加电电路，其中该缓冲器单元包含接收该复位预防单元之一输出信号的一反相器链。

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