KR100894106B1 - 전원전압 레벨다운 회로 - Google Patents

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Abstract

본 발명은 파워다운모드에서 인에이블되는 제1 제어신호를 입력받아 제1 전원전압을 레벨다운하는 제1 레벨다운부; 상기 제1 전원전압의 레벨에 응답하여 제2 제어신호를 생성하는 제어신호생성부; 및 상기 제2 제어신호를 입력받아 제2 전원전압을 레벨다운하는 제2 레벨다운부를 포함하는 전원전압 레벨다운 회로를 제공한다.
딥파워다운모드, 전원전압

Description

전원전압 레벨다운 회로{EXTERNAL VOLTAGE LEVEL DOWN CICUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 딥파워다운모드에서 전원전압 레벨의 역전현상에 따른 오동작을 방지할 수 있도록 한 전원전압 레벨다운 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 액티브(Active) 상태와 대기(Stand-by) 상태로 구분되어 동작한다. 반도체 메모리 장치가 액티브 상태일 때에는 칩 내부의 회로들이 필요한 정보를 외부로 출력하거나 내부로 입력하는 동작을 수행한다. 반면, 반도체 메모리 장치가 대기 상태일 때에는 칩 내부에서 소모되는 전력을 최소화하기 위하여 액티브 상태로 진입할 수 있는 최소의 회로만을 남겨두고 모든 전류 경로를 차단한다. 그러나 반도체 메모리 장치가 장시간 대기 상태를 유지하게 되면 액티브 상태로 진입하기 위해서 인에이블 되고 있는 회로에 의해 지속적으로 전류가 소모되기 때문에 불필요한 전력이 소모되는 결과가 초래된다.
따라서, 종래의 기술에서는 대기 상태의 전류 소모를 줄이기 위해 칩의 모든 전류 경로를 차단하여 전류소모를 최소화시킬 수 있는 딥파워다운모드(DEEP POWER DOWN MODE)가 제공되었다. 딥파워다운모드에서는 반도체 메모리 장치에 포함된 내부회로의 불필요한 동작을 막기 위해, 내부회로에 공급되는 전원전압을 접지전압(VSS)으로 레벨다운시키고 있다. 이와 같이, 딥파워다운모드에서 전원전압을 접지전압(VSS)으로 레벨다운시키는 회로를 전원전압 레벨다운 회로라 한다.
도 1을 참고하면 한가지 레벨의 전원전압(VDD)을 사용하는 반도체 메모리 장치에서 사용되는 전원전압 레벨다운 회로의 구성을 살펴볼 수 있다. 이와 같은 구성의 전원전압 레벨다운 회로의 동작은 다음과 같다. 우선, 딥파워다운모드 진입 시 인에이블되는 딥파워다운모드 커맨드(DPD)를 입력받는 제어신호 생성부(10)는 제어신호(CON)를 생성한다. 다음으로, 레벨다운부(12)는 제어신호(CON)에 응답하여 전원전압(VDD)을 접지전압(VSS)으로 레벨다운 시킨다.
한편, 반도체 메모리 장치에 따라서는 상이한 레벨의 전원전압을 공급받아 동작하는 경우가 있다. 예를 들어, LPDDR2의 경우 낮은 레벨의 VDD 동작을 지원하므로, 상이한 레벨의 전원전압을 공급받아 동작한다.
이와 같이 상이한 레벨의 전원전압을 공급받아 동작하는 반도체 메모리 장치에서 사용되는 전원전압 레벨다운 회로의 구성은 도 2를 통해 살펴볼 수 있다. 이와 같은 구성의 전원전압 레벨다운 회로 또한, 딥파워다운모드 커맨드(DPD)에 응답하여 생성되는 제어신호(CON)에 의해 전원전압(VDD1, VDD2)를 접지전압(VSS)으로 레벨다운시킨다.
종래의 전원전압 레벨다운 회로는 딥파워다운모드에서 상이한 레벨을 갖는 전원전압들의 레벨에 관한 고려없이, 제어신호(CON)에 따라 일괄적으로 전원전압들을 접지전압(VSS)으로 레벨다운시킨다. 따라서, 상이한 레벨을 갖는 전원전압들의 레벨이 서로 역전되어 오동작이 유발되는 경우가 있었다.
따라서, 본 발명은 낮은 레벨의 전원전압부터 순차적으로 레벨다운시킴으로써, 딥파워다운모드에서 전원전압 레벨의 역전현상에 따른 오동작을 방지할 수 있도록 한 전원전압 레벨다운 회로를 개시한다.
이를 위해 본 발명은 파워다운모드에서 인에이블되는 제1 제어신호를 입력받아 제1 전원전압을 레벨다운하는 제1 레벨다운부; 상기 제1 전원전압의 레벨에 응답하여 제2 제어신호를 생성하는 제어신호생성부; 및 상기 제2 제어신호를 입력받아 제2 전원전압을 레벨다운하는 제2 레벨다운부를 포함하는 전원전압 레벨다운 회로를 제공한다.
본 발명에서, 상기 제1 전원전압은 상기 제2 전원전압 보다 낮은 레벨인 것이 바람직하다.
본 발명에서, 상기 제어신호 생성부는 상기 제1 전원전압이 레벨다운된 경우 인에이블되는 제2 제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 레벨다운부는 상기 제1 제어신호에 응답하여 상기 제1 전원전압을 접지전압에 연결하는 스위치를 포함한다.
본 발명에서, 상기 스위치는 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 제2 레벨다운부는 상기 제2 제어신호에 응답하여 상기 제2 전원전압을 접지전압에 연결하는 스위치를 포함한다.
본 발명에서, 상기 스위치는 PMOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 파워다운모드에서 인에이블되는 제1 제어신호를 생성하는 제1 제어신호 생성부; 상기 제1 제어신호를 입력받아 제1 전원전압을 레벨다운하는 제1 레벨다운부; 상기 제1 전원전압의 레벨에 응답하여 제2 제어신호를 생성하는 제어신호생성부; 상기 제2 제어신호를 소정 구간 지연시키는 지연부; 및 상기 지연부의 출력신호를 입력받아 제2 전원전압을 레벨다운하는 제2 레벨다운부를 포함하는 전원전압 레벨다운 회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명의 일실시예에 따른 전원전압 레벨다운 회로의 구성을 도시한 블럭도이고, 도 4는 도 3에 도시된 전원전압 레벨다운 회로에 포함된 제1 레벨다운부의 회로도이며, 도 5는 도 3에 도시된 전원전압 레벨다운 회로에 포함된 제2 레벨다운부의 회로도이다.
본 실시예에 따른 전원전압 레벨다운 회로는 제1 제어신호 생성부(30), 제1 레벨다운부(32), 제2 제어신호생성부(34) 및 제2 레벨다운부(36)로 구성된다.
제1 제어신호 생성부(30)는 딥파워다운모드 진입 시 인에이블되는 딥파워다운모드 커맨드(DPD)를 입력받아 하이레벨로 인에이블되는 제1 제어신호(CON1)를 생성한다.
제1 레벨다운부(32)는 도 4를 참고하면 제1 전원전압(VDD1)과 접지전압(VSS) 사이에 연결되어 제1 제어신호(CON1)에 응답하여 턴온되는 NMOS 트랜지스터(N30)로 구성된다. 제1 레벨다운부(32)는 하이레벨로 인에이블되는 제1 제어신호(CON1)를 입력받아 제1 전원전압(VDD1)을 접지전압(VSS) 레벨로 레벨다운시킨다.
제2 제어신호생성부(34)는 제1 전원전압(VDD1)을 입력받아, 제1 전원전압(VDD1)이 접지전압(VSS) 레벨로 레벨다운된 경우 하이레벨로 인에이블되는 제2 제어신호(CON2)를 생성한다.
제2 레벨다운부(36)는 도 5를 참고하면 제2 전원전압(VDD2)과 접지전압(VSS) 사이에 연결되어 제2 제어신호(CON2)에 응답하여 턴온되는 PMOS 트랜지스터(P30)로 구성된다. 제2 레벨다운부(36)는 하이레벨로 인에이블되는 제2 제어신호(CON2)를 입력받아 제2 전원전압(VDD2)을 접지전압(VSS) 레벨로 레벨다운시킨다. 여기서, 제2 전원전압(VDD2)은 제1 전원전압(VDD1)보다 높은 레벨로 설정되는 것이 바람직하다.
이와 같이 구성된 전원전압 레벨다운 회로의 동작을 도3 내지 도5를 참고하여 설명하면 다음과 같다.
우선, 딥파워다운모드 진입을 위해 딥파워다운모드 커맨드(DPD)가 입력되면 제1 제어신호 생성부(30)는 하이레벨의 제1 제어신호(CON1)를 생성한다.
하이레벨의 제1 제어신호(CON1)는 제1 레벨다운부(32)에 입력되어 NMOS 트랜지스터(N30)을 턴온시키므로, 제1 전원전압(VDD1)은 접지전압(VSS) 레벨로 레벨다운된다.
제1 전원전압(VDD1)이 접지전압(VSS) 레벨로 레벨다운되면 제2 제어신호생성부(34)는 하이레벨의 제2 제어신호(CON2)를 생성한다.
하이레벨의 제2 제어신호(CON2)는 제2 레벨다운부(36)에 입력되어 PMOS 트랜지스터(P30)을 턴온시키므로, 제2 전원전압(VDD2)은 접지전압(VSS) 레벨로 레벨다운된다.
이상을 정리하면 본 실시예에 따른 전원전압 레벨다운 회로는 제1 전원전압(VDD1) 및 제2 전원전압(VDD2)을 공급받아 동작하는 반도체 메모리 장치가 딥파워다운모드에 진입하는 경우 상대적으로 낮은 레벨의 제1 전원전압(VDD1)을 접지전압(VSS) 레벨로 레벨다운시킨 후 제2 전원전압(VDD2)을 접지전압(VSS) 레벨로 레벨다운시킨다. 이와 같이, 낮은 레벨의 전원전압부터 순차적으로 레벨다운시킴으로써, 본 실시예에 따른 전원전압 레벨다운 회로는 딥파워다운모드에서 전원전압 레벨의 역전현상에 따른 오동작을 방지할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 전원전압 레벨다운 회로의 구성을 도시한 블럭도이다.
본 실시예에 따른 전원전압 레벨다운 회로는 제3 제어신호 생성부(40), 제3 레벨다운부(42), 제4 제어신호생성부(44), 지연부(46) 및 제4 레벨다운부(48)로 구성된다.
제3 제어신호 생성부(40)는 딥파워다운모드 진입 시 인에이블되는 딥파워다운모드 커맨드(DPD)를 입력받아 하이레벨로 인에이블되는 제3 제어신호(CON3)를 생성한다.
제3 레벨다운부(42)는 하이레벨로 인에이블되는 제3 제어신호(CON3)를 입력받아 제1 전원전압(VDD1)을 접지전압(VSS) 레벨로 레벨다운시킨다.
제4 제어신호생성부(44)는 제1 전원전압(VDD1)을 입력받아, 제1 전원전압(VDD1)이 접지전압(VSS) 레벨로 레벨다운된 경우 하이레벨로 인에이블되는 제4 제어신호(CON4)를 생성한다.
지연부(46)는 제4 제어신호(CON4)를 입력받아 소정 구간 지연시켜 제4 지연제어신호(CON4d)를 생성한다. 지연부(46)는 제4 제어신호(CON4)가 제4 레벨다운부(48)에 전달되는 타이밍을 조절하기 위해 구비된다.
제4 레벨다운부(48)는 하이레벨로 인에이블되는 제4 지연제어신호(CON4d)를 지연부(46)를 통해 입력받아 제2 전원전압(VDD2)을 접지전압(VSS) 레벨로 레벨다운시킨다. 여기서, 제2 전원전압(VDD2)은 제1 전원전압(VDD1)보다 높은 레벨로 설정되는 것이 바람직하다.
이와 같이 구성된 전원전압 레벨다운 회로의 동작을 도6을 참고하여 설명하면 다음과 같다.
우선, 딥파워다운모드 진입을 위해 딥파워다운모드 커맨드(DPD)가 입력되면 제3 제어신호 생성부(40)는 하이레벨의 제3 제어신호(CON3)를 생성한다.
하이레벨의 제3 제어신호(CON3)는 제3 레벨다운부(42)에 입력되어 제1 전원 전압(VDD1)은 접지전압(VSS) 레벨로 레벨다운된다.
제1 전원전압(VDD1)이 접지전압(VSS) 레벨로 레벨다운되면 제4 제어신호생성부(44)는 하이레벨의 제4 제어신호(CON4)를 생성한다.
하이레벨의 제2 제어신호(CON2)는 지연부(46)를 통해 소정구간 지연된 후 제4 레벨다운부(48)에 입력되어 제2 전원전압(VDD2)은 접지전압(VSS) 레벨로 레벨다운된다.
이상을 정리하면 본 실시예에 따른 전원전압 레벨다운 회로는 낮은 레벨의 전원전압부터 순차적으로 레벨다운시킴으로써, 딥파워다운모드에서 전원전압 레벨의 역전현상에 따른 오동작을 방지하고 있다. 또한, 본 실시예에 따른 전원전압 레벨다운 회로는 지연부(46)를 구비하여 제2 전원전압(VDD2)의 레벨다운 타이밍을 조절할 수 있는데, 예를 들어 지연부(46)의 지연구간을 증가시킬수록 제2 전원전압(VDD2)의 레벨다운 타이밍은 늦춰진다.
도 1 및 도 2는 종래기술에 따른 전원전압 레벨다운 회로의 구성을 도시한 블럭도이다.
도 3은 본 발명의 일실시예에 따른 전원전압 레벨다운 회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 전원전압 레벨다운 회로에 포함된 제1 레벨다운부의 회로도이다.
도 5는 도 3에 도시된 전원전압 레벨다운 회로에 포함된 제2 레벨다운부의 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 전원전압 레벨다운 회로의 구성을 도시한 블럭도이다.
<도면의 주요부분에 대한 부호의 설명>
30: 제1 제어신호 생성부 32: 제1 레벨다운부
34: 제2 제어신호 생성부 36: 제2 레벨다운부
40: 제3 제어신호 생성부 42: 제3 레벨다운부
44: 제4 제어신호 생성부 46: 지연부
48: 제2 레벨다운부 DPD: 딥파워다운모드 커맨드
CON1-CON4: 제1 내지 제4 제어신호

Claims (12)

  1. 파워다운모드에서 인에이블되는 제1 제어신호를 입력받아 제1 전원전압을 레벨다운하는 제1 레벨다운부;
    상기 제1 전원전압의 레벨에 응답하여 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제2 제어신호를 입력받아 제2 전원전압을 레벨다운하는 제2 레벨다운부를 포함하는 전원전압 레벨다운 회로.
  2. 제 1 항에 있어서, 상기 제1 전원전압은 상기 제2 전원전압 보다 낮은 레벨인 전원전압 레벨다운 회로.
  3. 제 1 항에 있어서, 상기 제어신호 생성부는 상기 제1 전원전압이 레벨다운된 경우 인에이블되는 제2 제어신호를 생성하는 전원전압 레벨다운 회로.
  4. 제 1 항에 있어서, 상기 제1 레벨다운부는 상기 제1 제어신호에 응답하여 상기 제1 전원전압을 접지전압에 연결하는 스위치를 포함하는 전원전압 레벨다운 회 로.
  5. 제 4 항에 있어서, 상기 스위치는 NMOS 트랜지스터인 전원전압 레벨다운 회로.
  6. 제 1 항에 있어서, 상기 제2 레벨다운부는 상기 제2 제어신호에 응답하여 상기 제2 전원전압을 접지전압에 연결하는 스위치를 포함하는 전원전압 레벨다운 회로.
  7. 제 6 항에 있어서, 상기 스위치는 PMOS 트랜지스터인 전원전압 레벨다운 회로.
  8. 파워다운모드에서 인에이블되는 제1 제어신호를 생성하는 제1 제어신호 생성부;
    상기 제1 제어신호를 입력받아 제1 전원전압을 레벨다운하는 제1 레벨다운부;
    상기 제1 전원전압의 레벨에 응답하여 제2 제어신호를 생성하는 제어신호생성부;
    상기 제2 제어신호를 소정 구간 지연시키는 지연부; 및
    상기 지연부의 출력신호를 입력받아 제2 전원전압을 레벨다운하는 제2 레벨다운부를 포함하는 전원전압 레벨다운 회로.
  9. 제 8 항에 있어서, 상기 제1 전원전압은 상기 제2 전원전압 보다 낮은 레벨인 전원전압 레벨다운 회로.
  10. 제 8 항에 있어서, 상기 제2 제어신호 생성부는 상기 제1 전원전압이 레벨다운된 경우 인에이블되는 제2 제어신호를 생성하는 전원전압 레벨다운 회로.
  11. 제 8 항에 있어서, 상기 제1 레벨다운부는 상기 제1 제어신호에 응답하여 상기 제1 전원전압을 접지전압에 연결하는 스위치를 포함하는 전원전압 레벨다운 회로.
  12. 제 8 항에 있어서, 상기 제2 레벨다운부는 상기 지연부의 출력신호에 응답하여 상기 제2 전원전압을 접지전압에 연결하는 스위치를 포함하는 전원전압 레벨다운 회로.
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