CN102270979B

CN102270979B - 一种上电复位电路

Info

Publication number: CN102270979B
Application number: CN 201110090370
Authority: CN
Inventors: 张敏; 郑灼荣
Original assignee: Jianrong Integrated Circuit Technology Zhuhai Co Ltd
Current assignee: BUILDWIN INTERNATIONAL (ZHUHAI) LTD.
Priority date: 2011-04-12
Filing date: 2011-04-12
Publication date: 2013-03-20
Anticipated expiration: 2031-04-12
Also published as: CN102270979A

Abstract

本发明公开了一种针对多电压源的集成电路提供上电复位功能的上电复位电路。该上电复位电路包括分压电路部分和监测电路部分，分压电路包括：第一NMOS晶体管，它的栅极电压由低电压源VDD_L控制；电阻，连接第一NMOS晶体管的源极和电源VSS；一个或多个串联二极管，连接高电压源VDD_H和第一NMOS晶体管的漏极。监测电路包括：第一PMOS晶体管，它的源极连接到低电压源VDD_L上；第二PMOS晶体管，它的源极连接到第一PMOS晶体管的漏极；第二NMOS晶体管，它连接第二PMOS晶体管的漏极和电源VSS，第二NMOS晶体管的栅极、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极共同连接到第一NMOS晶体管的源极；反相器，它的输入端连接到第二PMOS晶体管的漏极和第二NMOS晶体管的漏极。

Description

一种上电复位电路

技术领域

本发明涉及一种对多个电压源的集成电路提供上电复位功能的电路。

背景技术

现今，对于电子器件集成电路来说，一般都包括一个上电电路***。电子器件上电过程是提供一个VDD电压，器件电压从0V升到阈值电压（3.3V），在这个期间，由于电子器件可能延续之前逻辑状态，因此它的当前逻辑状态是不确定的。不确定的内在逻辑状态可能导致集成电路不可预知的行为，影响器件的正常功能。一个上电复位电路（POR）可以提供复位信号来复位器件的内部锁定或翻转，以便在上电期间更好的定义逻辑状态，从而保证了器件正常工作。

一个传统的POR电路（如图1）包含一个施密特触发电路110，这个POR电路由P12、P13、N12、N13四个晶体管，一个稳定的电容CO，一个PMOS晶体管电流源P11，一个由R1和R2组成的分压电阻，和一个NMOS晶体管N1组成，在PORB节点输出一个信号用来复位一个电子器件的内部逻辑。晶体管P11可以提供从VDD到分压电阻的源电流，晶体管N1可以在S2节点产生一个触发信号给施密特电路110，这个施密特电路110可以过滤电压波动，同时钳住上电时PORB节点的输出电压值，PORB节点的初始值为低电平。

在上电过程中，VDD从低电平上升到预设电压3.3V，晶体管P11和P12的栅极开始都为0V，因此P11和P12导通，电流流过P11在S1节点产生一个电压，该点电压值通过公式VIN *R2/(R1+R2)计算得到，其中VIN是P11的漏极电压。电流通过P12在S2节点产生一个电压，该点电压跟随VDD的升高。当S1为VDD的电阻分压值时，S2节点电压高于S1节点电压。当S2节点电压达到晶体管N13的阈值电压时，N13导通。此时PORB节点电压钳位在0V。当VDD继续上升，晶体管N1栅极电压达到它的阈值电压，N1导通，同时拉低S2节点电压。此时，P12导通，P12和N1在S2节点处形成一个阻抗分压。如果把N1尺寸设计得比P12大很多，可以轻易将S2节点拉低到0V。此时N13关断，P13导通，导致PORB节点从逻辑低变到逻辑高。PORB为逻辑高时，则P12关断，N12导通，P11关断。因此阻止了直流电流流过阻抗分压，同时使功耗最小。

近年来，越来越多的集成电路由多个电压源供电，这些电压源提供相等或不相等的电压值，集成电路的逻辑部分可能是需要1.8V电压，而IO部分可能需要3.3V电压，模拟模块可能需要3.3V或其他值的电压。对于这种多个电压源的集成电路，传统的POR电路无法实现其上电复位功能。另外，当这些电压源以不同次序逐一打开，传统的POR电路也不能适当的实现其上电复位功能。因此，需要一个对多电压源的集成电路提供上电复位功能的电路。

发明内容

本发明所要解决的技术问题是克服现有技术的不足，提供一种对多电压源的集成电路提供上电复位功能的上电复位电路。

本发明的第一个技术方案是：一种上电复位电路包括两部分电路：

第一部分电路包括：

第一NMOS晶体管，它的栅极电压由低电压源VDD_L控制；

电阻，连接第一NMOS晶体管的源极和电源VSS，其中VDD_L≥VSS；

一个或多个串联二极管，连接高电压源VDD_H和第一NMOS晶体管的漏极，其中VDD_H≥VDD_L；

第二部分电路包括：

第一PMOS晶体管，它的源极连接到低电压源VDD_L上；

第二PMOS晶体管，它的源极连接到第一PMOS晶体管的漏极；

第二NMOS晶体管，它连接第二PMOS晶体管的漏极和电源VSS，第二NMOS晶体管的栅极、第一PMOS晶体管的栅极和第二PMOS晶体管的栅极共同连接到第一NMOS晶体管的源极；

反相器，它的输入端连接到第二PMOS晶体管的漏极和第二NMOS晶体管的漏极，同时反相器形成一个输出信号RSTB,用来响应高电压源VDD_H和低电压源VDD_L的开启和关闭。

在第一部分电路中，需要一个或多个相串联的连接于高电压源VDD_H和第一NMOS晶体管漏极之间的二极管，这里的一个或多个二极管也可以用以二极管形式连接的PMOS晶体管代替。

在第二部分电路中，可以更进一步包括第三PMOS晶体管，它的栅极连接到反相器的输入端，源极连接到第一PMOS晶体管的漏极，漏极连接到电源VSS。

反相器需由低电压源VDD_L和电源VSS供电，反相器能够输出一个RSTB信号来响应高电压源VDD_H和低电压源VDD_L的变化。在上电时，当低电压源VDD_L和高电压源VDD_H处于或高于他们各自预设电压时，反相器能够输出一个与VDD_L相等的电压值。VDD_H大约等于3.3V。VDD_L大约等于1.8V。

本发明的第二个技术方案是：一种上电复位电路包括两部分电路：

第一部分电路包括：

一个或多个串联连接的NMOS晶体管，其中第一NMOS晶体管的栅极电压由低电压源VDD_L控制；

电阻，连接第一NMOS晶体管的源极和电源VSS，其中VDD_L≥VSS；

一个或多个串联二极管，连接到高电压源VDD_H和第一NMOS晶体管的漏极，其中VDD_H≥VDD_L；

第二部分电路包括：

第一PMOS晶体管，它的源极连接到低电压源VDD_L；

第二PMOS晶体管，它的源极连接到第一PMOS晶体管的漏极；

反相器，它的输入端连接到第二PMOS晶体管的漏极和第二个NMOS晶体管的漏极。

在第一部分电路中，需要一个或多个相串联的连接于高电压源VDD_H和第一NMOS晶体管漏极的二极管，这里的一个或多个二极管可以用以二极管形式连接的PMOS晶体管代替。在一个或多个二极管与第一NMOS晶体管之间，可以进一步包含第三NMOS晶体管，它的栅极电压由中间值电压源VDD_M控制，其中VDD_H ≥VDD_M≥VDD_L。

在第二部分电路中，可以更进一步包含第三PMOS晶体管，它的栅极连接到反相器的输入端，源极连接到第一PMOS晶体管的漏极，漏极连接到电源VSS。同样反相器需由低电压源VDD_L和VSS供电。此时反相器能够输出一个RSTB信号来响应高电压源VDD_H，中值电压源VDD_M和低电压源VDD_L的变化。如果高电压源VDD_H、中间值电压源VDD_M和低电压源VDD_L的电压等于或高于自身预设电压值，则反相器的输出电压固定与VDD_L相等。

本发明的有益效果是：本发明涉及的上电复位电路提供了一个简单的电路结构来监测上电和掉电（即第二部分的监测电路），当集成电路有多个供电电源的时候，这个不关断的上电复位电路可以提供一个可靠的复位信号，保证器件的正常工作；此外该上电复位电路不受多个供电电源的上电次序的约束，也能减小供电电源的漏电。

附图说明

图1 是现有技术中一个传统的上电复位电路原理图；

图2 是本发明中两个电压源同时供电的上电复位电路的原理图；

图3 和图4 是对两个电压源供电的上电复位电路波形变化的举例说明；

图5 是多个电压源同时供电的上电复位电路的原理图。

具体实施方式

如图2所示，一个上电复位电路：

包含一个分压电路210和对提供的高电压源VDD_H和低电压源VDD_L进行监测的电压监测电路220。

分压电路210包含两个以二极管形式连接的PMOS晶体管P1和P2，一个NMOS晶体管N1（第一NMOS晶体管）和一个电阻R。P1、P2和N1为共栅共源连接并且同电阻R串联于高电压源VDD_H和电源VSS之间，其中VDD_L≥VSS，此处建议VSS连接到地。NMOS晶体管N1的源极与电阻R连接于节点A。NMOS晶体管N1的栅极同低电压源VDD_L连接，用于监测低电压源VDD_L。以二极管形式连接的P1和P2晶体管用来对高电压源VDD_H进行分压。在分压电路210中，二极管（或以二极管形式连接的晶体管）的数量可以根据高电压源VDD_H的电压大小和在A节点（接下来描述）触发电压的大小来调整。例如，可以有一个，两个，三个或者更多的二极管（或以二极管形式连接的晶体管）在高电压源VDD_H和NMOS晶体管N1之间串联。

电压监测电路220监测节点A的电压，同时相应地输出一个复位信号RSTB。这个电压监测电路220包括 PMOS晶体管P3和P4（第一PMOS晶体管、第二PMOS晶体管）、一个NMOS晶体管N2（第二NMOS晶体管），它们共源共栅连接于低电压源VDD_L和电源VSS之间，其中P3的源极与低电压源VDD_L连接，P4的源极与P3的漏极连接。电阻R和NMOS晶体管N1的源极连接于节点A，P3、P4和N2的栅极与节点A相连。这个电压监测电路220还包含一个反相器INV，INV的输入端连接到P4和N2的漏极。INV由低电压源VDD_L和电源VSS供电，INV输出一个RSTB信号，用来复位电子器件中的集成电路内部逻辑。一个额外的PMOS晶体管P5（第三PMOS晶体管），它的栅极连接到INV的输入端，漏极连接到电源VSS，源极连接到P3的漏极或P4的源级。N2、P3、P4和P5形成一个施密特触发电路，P5能够提供施密特触发电路迟滞，还能设置上电复位的触发电压。

在当前的叙述中，VDD_H、VDD_M和VDD_L分别代表高电平，中电平和低电平的正电源电压：VDD_H ≥ VDD_M ≥ VDD_L。 VDD_H、VDD_M和VDD_L为不同的电压源，可提供不同的电压，例如，VDD_H、VDD_M和VDD_L可分别提供3个独立的电压：3.3V、3.3V和1.8V。电源VSS可连接到地。“上电”是指电源从电源终端打开，电平从0上升到预设电压的这段时间。“掉电”是指电源从电源终端关闭，电平从当前电平下降到0的这段时间。

上电复位电路200的操作原理可以用图3和图4的两种不同情况下的电压波形图来描述。

根据图2和图3，在上电和掉电间，电压波形划分为T1-T8的特征时间点。在T1点，开始“上电”，高电压源VDD_H和低电压源VDD_L（以下简称VDD_H、VDD_L）开始升高，在这个例子里，VDD_H上升速度比VDD_L要快。当VDD_L增加到超过N1阈值电压时，N1从关断状态到开启状态。节点A的电压由VDD_L决定。在T2点，VDD_H首先达到预设的电压值。但是在T2和T3点之间，在节点A的电压达到它的上电操作电压前，RSTB持续的输出为低电平。在T3点，当VDD_L进一步升高，RSTB跟随VDD_L电压上升。在T4时间点，VDD_L达到它的预设电压时，RSTB也达到它的预设电压,其值与VDD_L相等。即从T3时间点开始，电源电压达到了它们各自的电路操作电压。RSTB输出一个信号告知集成电路可以进行工作。

在T5时间点，开始“掉电”，VDD_L电压开始下降。VDD_H电压在T6时间点开始下降。如图3所示，VDD_L电压值的下降速度比VDD_H慢。节点A的电压值由VDD_L来决定，它的值跟随VDD_L一起下降。在T7时间点，当节点A的电压值掉到上电操作电压值以下，电压监测电路220复位，同时RSTB输出为低电平。VDD_H和VDD_L在T8时间点到达低电平。

通过图3和上面的描述说明上电复位电路200只有在高电压源电压和低电源电压同时达到预设值时才会在RSTB端输出一个上电复位信号。换句话来说，只要电压源中任何一个电压没有达到自身预设电压，RSTB的输出保持为低电平。

另外一个例子（如图2和4），电源提供的电压VDD_H和VDD_L从T1时刻开始上升，在这个例子里，VDD_L上升的速度快于VDD_H的上升速度。在T2点，VDD_L会首先达到它的预设电压值。可是，在T2时刻VDD_H电压值仍然低于它的预设电压值，意味着节点A的电压值仍然低于它的预设电压值,此时节点A的电压值完全由VDD_H决定。当VDD_H在T3时刻时到达它的预设电压值时，RSTB也上升到它的预设电压值（与VDD_L电压值相等）。从T3时刻开始，VDD_H和VDD_L都分别达到了集成电路上电操作需要的电压值。RSTB信号会通知器件可以开始工作。

电源关闭时，如图中T5时刻，VDD_H电压开始下降，而VDD_L仍然保持它的预设电压。此时节点A的电压由VDD_L电压来决定，因此也保持不变。在T6时刻，节点A的电压下降到其预设电压之下，电压监测电路（220）复位，同时RSTB电压降为低电平。在T7时刻，VDD_L电压开始下降，下降速度快于VDD_H，在T8时刻，VDD_H和VDD_L电压值达到低电平。

这个例子（如图4）再次表明上电复位电路200（如图2）只有在高电压和低电压同时到达各自的预设电压时，才会在RSTB节点处输出一个上电复位信号。如果高电压和低电压其中任何一个没有达到其预设电压，RSTB节点处保持为低电平。

本发明的上电复位电路同样可以满足多个电压源供电的集成电路。如图5，一个上电复位电路300由一个分压电路310和一个电压监测电路320组成，用来实现有三个电压源（VDD_H、VDD_M、VDD_L）供电的集成电路的上电复位功能。除了两个二极管P1和P2，一个NMOS晶体管N1和一个电阻R，此分压电路310在P1和N1之间包含另外一个NMOS晶体管N3（第三NMOS晶体管），它的栅极电压由VDD_M控制。监测电路320与上述监测电路220的版图相同。

NMOS晶体管的开与关由VDD_M和VDD_L决定。VDD_M和VDD_L中的任何一个达到N1的阈值电压，则N1和N3导通。因此节点A的电压值由VDD_H、VDD_M和VDD_L决定。当所有的供电电压达到它的预设电压时，上电复位电路300在RSTB节点处输出一个上电复位信号。其中的任何一个供电电压没有达到它的预设电压，RSTB的输出保持为低电平。

使用这个电路有益效果在于，当有多个供电电源的时候，这个不关断的上电复位电路可以提供一个可靠的复位信号，保证器件的正常工作。这个不关断上电复位电路也不受多个供电电源的上电次序的约束。同时又提供了一个电源开启和关闭的电压监测电路。因此，与传统的上电复位电路相比，技术上有了进步与创新。

在没有背离当前说明书的情况下，这里描述的电路中的电子器件可以与其它结构的电子器件互换。不同结构的电阻、电容、晶体管和放大器同样可以达到上面叙述的功能。以二极管形式连接的PMOS晶体管可以由其他结构的二极管替代，电压监测电路可以由其他设计替代。这里描述的上电复位电路可以对2个、3个、4个或更多的供电电源提供复位信号。

Claims

1.一种上电复位电路，其特征在于，包括两部分电路：

第一部分电路包括：

第一NMOS晶体管，它的栅极电压由低电压源VDD_L控制；

电阻，连接第一NMOS晶体管的源极和电源VSS，其中VDD_L≥VSS；

第二部分电路包括：

第一PMOS晶体管，它的源极连接到低电压源VDD_L上；

第二PMOS晶体管，它的源极连接到第一PMOS晶体管的漏极；

2.根据权利要求1所述的一种上电复位电路，其特征在于：其中第二部分电路中还包括有第三PMOS晶体管，它的栅极连接到反相器的输入端，源极连接到第一PMOS晶体管的漏极，漏极连接到电源VSS。

3.根据权利要求1所述的一种上电复位电路，其特征在于：所述反相器由低电压源VDD_L和电源VSS供电。

4.根据权利要求1所述的一种上电复位电路，其特征在于：如果高电压源VDD_H和低电压源VDD_L的电压等于或高于自身预设电压值，则反相器的输出电压固定与低电压源VDD_L的电压相等。

5.根据权利要求1所述的一种上电复位电路，其特征在于：所述一个或多个串联二极管是以二极管形式连接的PMOS晶体管。

6.一种上电复位电路，其特征在于，包括两部分电路：

第一部分电路包括：

电阻，连接第一NMOS晶体管的源极和电源VSS，其中VDD_L≥VSS；

第二部分电路包括：

第一PMOS晶体管，它的源极连接到低电压源VDD_L；

第二PMOS晶体管，它的源极连接到第一PMOS晶体管的漏极；

反相器，它的输入端连接到第二PMOS晶体管的漏极或第二个NMOS晶体管的漏极。

7.根据权利要求6所述的一种上电复位电路，其特征在于：在一个或多个串联二极管与第一NMOS晶体管之间，还包括第三NMOS晶体管，它的栅极由中间值电压源VDD_M控制，其中VDD_H ≥VDD_M≥VDD_L。

8.根据权利要求6所述的一种上电复位电路，其特征在于：如果高电压源VDD_H、中间值电压源VDD_M和低电压源VDD_L的电压等于或高于自身预设电压值，则反相器的输出电压固定与VDD_L相等。

9.根据权利要求6所述的一种上电复位电路，其特征在于：第二部分电路中还包括第三PMOS晶体管，它的栅极连接到反相器的输入端，源极连接到第一PMOS晶体管的漏极，漏极连接到电源VSS。

10.根据权利要求6所述的一种上电复位电路，其特征在于：所述一个或多个串联二极管是以二极管形式连接的PMOS晶体管。