CN101873125B - 一种复位电路 - Google Patents
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Abstract
本发明公开了一种复位电路，包括接在电源与地之间的MOS管支路，以及，通过分压连接点与所述MOS管支路连接的反相器支路；所述反相器支路包括反相器，用于受低于其翻转电压的电压信号触发，产生复位信号；所述复位电路还包括：与所述MOS管支路连接的阻抗器件，用于在电源电压下降到第一预设电压时，使所述分压连接点的电压低于反相器的翻转电压；其中，所述第一预设电压高于MOS管支路的阈值电压。本发明可以在节省功耗和成本的前提下，避免电源电压下降过程中出现的错误状态。
Description
技术领域
本发明涉及集成电路技术领域，特别是涉及一种复位电路。
背景技术
现有技术中，复位电路(Power on reset，POR)通常是指上电复位电路，其主要针对逻辑电路在上电过程中极易出现的错误状态，在电源电压达到电路的正常工作电平后，产生复位信号对逻辑电路进行初始化，以保证数字逻辑的正确性。
为达到节省功耗和成本的目的，目前较为通用的POR电路在上电以后就会关闭。然而，实际中亦存在诸多电源电压下降过程中出现的错误状态，如当电源电压很低时(一般在阈值电压附近)，芯片内部电路都处于关断状态，很多存储单元就会丢失数据；或如，在正常工作时，电源突然出现大的波动，瞬间电压低于阈值电压，则会丢失数据，并且在电源回到正常状态时，就会出现错误。
因此，目前需要本领域技术人员迫切解决的一个技术问题就是：如何能够创新地提出一种复位电路，用以在节省功耗和成本的前提下，避免电源电压下降过程中出现的错误状态。
发明内容
本发明所要解决的技术问题是提供一种复位电路，用以在节省功耗和成本的前提下，避免电源电压下降过程中出现的错误状态。
为了解决上述技术问题，本发明实施例公开了一种复位电路，包括接在电源与地之间的MOS管支路，以及，通过分压连接点与所述MOS管支路连接的反相器支路；所述反相器支路包括反相器，用于受低于其翻转电压的电压信号触发，产生复位信号；所述复位电路还包括：
与所述MOS管支路连接的阻抗器件，用于在电源电压下降到第一预设电压时，使所述分压连接点的电压低于反相器的翻转电压；其中，所 述第一预设电压高于MOS管支路的阈值电压。
所述MOS管支路包括两个串联的PMOS管MP0和MP1，所述阻抗器件为电阻R0，所述PMOS管MP0的源极接电源，栅极接偏置电压或者接地；MP1的栅极接电阻R0的一端，电阻R0的另一端接地；所述分压连接点包括下电分压连接点，位于所述PMOS管MP1的栅极与电阻R0之间，并接入所述反相器支路的输入端。
所述复位电路还包括：
与所述MOS管支路连接的NMOS管MN0，所述NMOS管MN0的源极接地，栅极接所述反相器支路的输出端，漏极与MP1的漏极相连。
优选的，所述分压连接点还包括上电分压连接点，位于所述PMOS管MP1的漏极与NMOS管MN0的漏极之间；所述反相器支路还用于受高于其翻转电压的电压信号触发，产生复位结束信号；
所述PMOS管MP0、MP1和NMOS管MN0用于在电源电压上升到第二预设电压时，使所述上电分压连接点的电压为零电压；以及，在电源电压上升到第三预设电压时，使所述上电分压连接点的电压高于反相器的翻转电压；其中，所述第二预设电压低于或等于MOS管支路的阈值电压，所述第三预设电压为电路工作电压。
优选的，所述反相器支路包括奇数个反相器。
优选的，所述反相器支路的输出端为第2N+1个反相器的输出端，所述N大于或等于0。
优选的，所述反相器支路还包括：
电容器件，用于将所述复位结束信号延迟传递至输出端。
优选的，所述电阻R0为大于1M欧的电阻。
优选的，所述第一预设电压通过调整PMOS管MP0、MP1的尺寸和电阻R0的大小确定。
优选的，所述第三预设电压通过调整PMOS管MP0、MP1和NMOS管MN0的尺寸确定。
优选的，所述复位电路用于芯片中。
与现有技术相比，本发明具有以下优点：
本发明在接在电源与地之间的MOS管支路上，增加阻抗器件以进一步分压，使得在电源电压下降到接近MOS管的阈值电压而非到达MOS管的阈值电压时，就会触发产生复位信号，本发明采用了本领域技术人员由于技术偏见而舍弃的技术手段，以简单易行的方式在消耗较小功耗和成本的前提下，有效避免了各种电源电压下降过程中的出错情况。
本发明还可以通过进一步增加NMOS管实现了一种在上电和下电过程中均可产生复位信号的电路，该NMOS管开通与关断由反相器支路输出端POR的电压控制，使得反相器支路在上电过程中，会选择从上电分压连接点获取电压；在下电过程中，会选择从下电分压连接点获取电压，从而在满足较小成本和功耗的前提下，可以分别根据该上电分压连接点所反映的电源电压在上电过程中的状态，以及，该下电分压连接点所反映的电源电压在下电过程中的状态，产生或结束复位信号。
附图说明
图1是应用本发明实施例1的一种复位电路的结构图；
图2是电源电压VDD和复位电压POR的波形示意图；
图3是应用本发明实施例2的一种复位电路的结构图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
现有技术中，POR电路在上电以后就会关闭，通常都没有下电复位的功能。其原因在于，下电复位功能的实现需要增加下电检测电路，这将导致面积的增加；并且，这种下电检测电路在电源电压下降到MOS管的阈值电压时，才会触发产生复位信号，而在实际中，当电源电压降至MOS管的阈值电压时，一些内部电路已经处于不稳定状态，此时产生复位信号意义不大。
基于上述原因，长期以来本领域技术人员的诸多研究和创新都集中 在上电复位电路的改进上，即基于上电复位电路，达到节省功耗和成本，以及，避免各种错误状态出现的目的，并不会去考虑其它方面的可能性。
然而，本专利发明人注意到，实际中存在诸多电源电压下降过程中出现的错误状态，如当电源电压很低时(一般在阈值电压附近)，芯片内部电路都处于关断状态，很多存储单元就会丢失数据；或如，在正常工作时，电源突然出现大的波动，瞬间电压低于阈值电压，则会丢失数据，并在电源回到正常状态时，就会出现错误。显然，现有的上电复位电路完全无法应对这种情形。
对此，本专利发明人提出了一种创新的下电复位电路实现方案，该方案的核心构思之一在于，在接在电源与地之间的MOS管支路上，增加阻抗器件以进一步分压，使得在电源电压下降到接近MOS管的阈值电压而非到达MOS管的阈值电压时，就会触发产生复位信号，本发明采用了本领域技术人员由于技术偏见而舍弃的技术手段，以简单易行的方式在消耗较小功耗和成本的前提下，有效避免了各种电源电压下降过程中的出错情况。
在本发明的一种优选实施例1中，所述复位电路可以包括：
接在电源与地之间的MOS管支路；
通过分压连接点与所述MOS管支路连接的反相器支路；所述反相器支路包括反相器，用于受低于其翻转电压的电压信号触发，产生复位信号；
以及，
与所述MOS管支路连接的阻抗器件，用于在电源电压下降到第一预设电压时，使所述分压连接点的电压低于反相器的翻转电压；其中，所述第一预设电压高于MOS管支路的阈值电压。
公知的是，MOS管(MOSFET，金属氧化膜绝缘栅型场效应管)，有栅极Gate、源极Source和漏极Drain，通过给Gate加电压产生电场，控制Source/Drain之间的沟道电子(空穴密度或沟道宽度)来改变 Source/Drain之间的阻抗。也就是说，决定MOS管是否开通和开通电流大小的是加在沟道上的电场与MOS管的阈值电压。一般来说，电场强度越大，最大电流可以越大，驱动负载的能力就越强，而这就要求加在栅极上的电压尽可能强一些。另外，输入电压与阈值电压的比例越大，从起始电压到阈值电压时间就越短，沟道的形成时间也能更短，晶体管的反应速度就越快。
本实施例在实际中的一种复位电路结构可以参考图1，在具体实现中，所述MOS管支路可以包括两个串联的PMOS管MP0和MP1，其中，MP0的源极接电源VDD，栅极可以接偏置电压或接地，漏极与MP1的源极相连，MP1的漏极接入一反相器I0的输入端；所述阻抗器件可以为电阻R0，MP1的栅极即可接入电阻R0的一端，该电阻R0的另一端接地。所述分压连接点可以作为下电分压连接点A，置于所述PMOS管MP1的栅极与电阻R0之间，并接入所述反相器支路的输入端。优选的，为了减小正常工作时的功耗，电阻R0可以选取大于1M欧的电阻。
参考图2所示的电源电压VDD与复位电压POR的波形图，在电源电压VDD下降过程中，下电分压连接点A的电压由MP0、MP1和R0分压而产生，当电源电压下降至第一预设电压V1(高于MOS管支路的阈值电压)时，A点电压低于反相器I0的翻转电压，使得I0的输出电压翻转，从而使POR的电压值从0变为VDD，下电复位启动。
在电路工作过程中，反映电源电压VDD的状态MP0，MP1和R0这条直流通路可以一直存在，在实际中，它们仅产生小于1uA的电流功耗；V1的电压值可以通过调整MP0，MP1的尺寸和R0的大小，确定为一高于MOS管支路阈值电压的电压值，对此，本领域技术人员根据实际情况相应调整设置即可。
当然，上述MOS管支路、阻抗器件和反相器支路的结构亦仅仅用作示例，本领域技术人员根据实际需求采用任一相应结构都是可行的，本发明对此无需加以限制。
在本发明的一种优选实施例2中，所述复位电路可以包括：
接在电源与地之间的MOS管支路；
通过分压连接点与所述MOS管支路连接的反相器支路；所述反相器支路包括反相器，用于受低于其翻转电压的电压信号触发，产生复位信号；以及，受高于其翻转电压的电压信号触发，产生复位结束信号；
与所述MOS管支路连接的阻抗器件，用于在电源电压下降到第一预设电压时，使所述分压连接点的电压低于反相器的翻转电压；其中，所述第一预设电压高于MOS管支路的阈值电压；
以及，
与所述MOS管支路连接的NMOS管MN0，所述NMOS管MN0的源极接地，栅极接所述反相器支路的输出端。
在本实施例中，所述分压连接点可以包括下电分压连接点和上电分压连接点，所述下电分压连接点位于所述PMOS管MP1与电阻R0之间；所述上电分压连接点位于所述PMOS管MP1与NMOS管MN0之间；所述PMOS管MP0、MP1和NMOS管MN0用于在电源电压上升到第二预设电压时，使所述上电分压连接点的电压为零电压；以及，在电源电压上升到第三预设电压时，使所述上电分压连接点的电压高于反相器的翻转电压；其中，所述第二预设电压低于或等于MOS管支路的阈值电压，所述第三预设电压高于MOS管支路的阈值电压。
本发明实施例2与实施例1的区别在于，实施例2提供了一种在上电和下电时均可产生复位信号的复位电路，在实施例1增加阻抗器件的基础上进一步增加了NMOS管，该NMOS管开通与关断由反相器输出端POR的电压控制，使得反相器支路在上电过程中，会选择从上电分压连接点获取电压；在下电过程中，会选择从下电分压连接点获取电压，从而在满足较小成本和功耗的前提下，可以分别根据该上电分压连接点所反映的电源电压在上电过程中的状态，以及，该下电分压连接点所反映的电源电压在下电过程中的状态，产生或结束复位信号。
本实施例在实际中的一种复位电路结构可以参考图3，在具体实现中，所述MOS管支路可以包括两个串联的PMOS管MP0和MP1，其中，MP0的源极接电源VDD，栅极可以接偏置电压或接地，漏极与MP1的源极相连；MP1的漏极接NMOS管MN0的漏极，栅极接入电阻R0的一端，该电阻R0的另一端接地；MN0的源极接地，栅极接反相器的输出端。
公知的是，NMOS管的栅极没有电压(或地电平)的时候，源区和漏区隔着两重P-N结耗尽层，电流无法通过，NMOS管处于截止的状态。当栅极上接小幅正电压的时候，栅氧化层下P型半导体的正电荷“空穴”会被排斥，紧贴栅氧化层就会形成一层耗尽层。当栅极上的电压继续升高超过一个特定的电压(阈值电压)后，栅极与衬底间的电场强大到可以从别的地方吸引大量的电子，这块区域就会形成一层薄薄的反型层，因为反型层有大量与源和漏相同的载流子——电子，就形成了一条连接源和漏的导电通道，NMOS晶体管就开通了。PMOS管与NMOS管工作原理几乎是相同的，所不同的是PMOS管中沟道的载流子是空穴，栅电压的极性对沟道的形成起的作用也恰好相反。
参考图2所示的电源电压VDD与复位电压POR的波形图，在上电的过程中，当电源电压VDD升高至第二预设电压V2(小于或等于MOS管支路的阈值电压)时，所述PMOS管MP0、MP1未能同时导通，NMOS管MN0为关断状态，在这种情况下，位于所述PMOS管MP1与NMOS管MN0之间的上电分压连接点B的电压仍然为0(由于B点为0，故R0此时不起作用)，此时后级反相器开始工作，使得反相器I0的输出电压翻转，从而使反相器输出端POR的电压值从0变为VDD。
当电源电压VDD继续上升至第三预设电压V3(电路工作电压)时，所述PMOS管MP0、MP1和NMOS管MN0导通，上电分压连接点B的电压由于MP0，MP1和MN0的分压作用(此时R0的分压影响因阻抗大于MN0而极小)，上升到比反相器I0的翻转电压更高，在这种情况下，反相器I0的输出电压翻转，从而使输出端POR的电压值从VDD变为0， 上电复位结束。
在实际中，所述第三预设电压V3可以通过调整PMOS管MP0、MP1和NMOS管MN0的尺寸确定。
作为另一实施例，所述反相器支路还可以包括一电容器件C0，该电容C0的一端接VDD，一端接反相器的输出端，用于将所述复位结束信号延迟传递至输出端，从而防止电源上电过快而造成复位不充分。
在下电的过程中，由于反相器输出端POR为0，NMOS管MN0为关断状态，下电分压连接点A的电压由MP0、MP1和R0分压而产生，当电源电压下降至第一预设电压V1(高于MOS管支路的阈值电压)时，A点电压低于反相器I0的翻转电压，使得I0的输出电压翻转，从而使POR的电压值从0变为VDD，下电复位启动。
优选的，为了减小正常工作时的功耗，电阻R0可以选取大于1M欧的电阻。在电路工作过程中，反映电源电压VDD的状态MP0，MP1和R0这条直流通路可以一直存在，在实际中，它们仅产生小于1uA的电流功耗；V1的电压值可以通过调整MP0，MP1的尺寸和R0的大小，确定为一高于MOS管支路阈值电压的电压值。
在本发明的一种优选实施例中，所述反相器支路可以包括奇数个反相器，如图3所示的5个反相器I0、I1、I2、I3和I4，所述反相器支路的输出端可以为第2N+1个反相器的输出端，其中，所述N大于或等于0，即对于图3而言，反相器I0、I2或I4的输出端均可作用当前反相器支路的输出端，所述NMOS管MN0的栅极除如图3所示接入反相器I2的输出端外，还可接入所述反相器I0或14的输出端。
在具体实现中，所述复位电路可以用于芯片中，例如，用在存储器芯片中，以保护存储单元中的数据在电源电压下降过程中不被丢失。当然，用在其它单片机或微机中也是可行的，本发明在此仅仅提供一种应用示例。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分 互相参见即可。
以上对本发明所提供的一种复位电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (9)
1.一种复位电路，其特征在于，包括接在电源与地之间的MOS管支路，以及，通过分压连接点与所述MOS管支路连接的反相器支路；所述反相器支路包括反相器，用于受低于其翻转电压的电压信号触发，产生复位信号；所述复位电路还包括：
与所述MOS管支路连接的阻抗器件，用于在电源电压下降到第一预设电压时，使所述分压连接点的电压低于反相器的翻转电压；其中，所述第一预设电压高于MOS管支路的阈值电压；
其中，所述MOS管支路包括两个串联的PMOS管MP0和MP1，所述阻抗器件为电阻R0，所述PMOS管MP0的源极接电源，栅极接偏置电压或者接地；MP1的栅极接电阻R0的一端，电阻R0的另一端接地；所述分压连接点包括下电分压连接点，位于所述PMOS管MP1的栅极与电阻R0之间，并接入所述反相器支路的输入端；
所述复位电路还包括：
与所述MOS管支路连接的NMOS管MN0，所述NMOS管MN0的源极接地，栅极接所述反相器支路的输出端，漏极与MP1的漏极相连。
2.如权利要求1所述的复位电路，其特征在于，所述分压连接点还包括上电分压连接点，位于所述PMOS管MP1的漏极与NMOS管MN0的漏极之间；所述反相器支路还用于受高于其翻转电压的电压信号触发，产生复位结束信号；
所述PMOS管MP0、MP1和NMOS管MN0用于在电源电压上升到第二预设电压时，使所述上电分压连接点的电压为零电压；以及，在电源电压上升到第三预设电压时，使所述上电分压连接点的电压高于反相器的翻转电压；其中，所述第二预设电压低于或等于MOS管支路的阈值电压，所述第三预设电压为电路工作电压。
3.如权利要求2所述的复位电路，其特征在于，所述反相器支路包括奇数个反相器。
4.如权利要求3所述的复位电路，其特征在于，所述反相器支路的输出端为第2N+1个反相器的输出端，所述N大于或等于0。
5.如权利要求4所述的复位电路，其特征在于，所述反相器支路还包括：
电容器件，用于将所述复位结束信号延迟传递至输出端。
6.如权利要求1所述的复位电路，其特征在于，所述电阻R0为大于1M欧的电阻。
7.如权利要求1所述的复位电路，其特征在于，所述第一预设电压通过调整PMOS管MP0、MP1的尺寸和电阻R0的大小确定。
8.如权利要求2所述的复位电路，其特征在于，所述第三预设电压通过调整PMOS管MP0、MP1和NMOS管MN0的尺寸确定。
9.如权利要求1所述的复位电路，其特征在于，所述复位电路用于芯片中。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: 100084 room B301, research building, Tsinghua University, Beijing, Haidian District Applicant after: GIGADEVICE SEMICONDUCTOR Inc. Address before: 100084 room B301, research building, Tsinghua University, Beijing, Haidian District Applicant before: GigaDevice Semiconductor Inc. |
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| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: BEIJING XINJI JIAYI, MICROELECTRONIC SCIENCE + TECH. CO., LTD. TO: GIGADEVICE SEMICONDUCTOR INC. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: BEIJING GIGADEVICE SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: BEIJING GIGADEVICE SEMICONDUCTOR INC. |
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| CP03 | Change of name, title or address |
Address after: 100083 Beijing City, Haidian District Xueyuan Road No. 30, large industrial building A block 12 layer Patentee after: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. Address before: 100084 room B301, research building, Tsinghua University, Beijing, Haidian District Patentee before: GigaDevice Semiconductor Inc. |
|
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: Room 101, Floor 1-5, Building 8, Yard 9, Fenghao East Road, Haidian District, Beijing 100094 Patentee after: Zhaoyi Innovation Technology Group Co.,Ltd. Address before: 100083 12 Floors, Block A, Tiangong Building, Science and Technology University, 30 College Road, Haidian District, Beijing Patentee before: GIGADEVICE SEMICONDUCTOR(BEIJING) Inc. |