KR20090055795A - 파워 온 리셋 회로 - Google Patents

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차재원
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Abstract

본 발명은 파워 온 리셋 신호를 출력하는 회로에 관한 것으로, 전원 전압이 인가되면, 일정한 제 1 전압 레벨의 신호를 출력하는 래치 회로; 상기 래치회로의 출력 신호를 출력하는 출력부; 상기 전원전압의 램핑 업(ramping up) 되는 속도에 따라, 상기 래치 회로의 출력 전압을 제 1 전압 레벨에서 제 2 전압 레벨로 반전시키는 램핑 트리밍부; 및 상기 전원 전압이 순간적으로 오프 되었다가 온 되었을 때, 상기 래치의 출력을 상기 제 1 전압 레벨 신호로 초기화하는 외부전원 감지부를 포함한다.
파워 온 리셋, 램핑 속도, 그라운드 홀드 타임

Description

파워 온 리셋 회로{Circuit of power on reset}
본 발명은 파워온 리셋 회로에 관한 것으로, 특히 램핑(ramping) 시간과 외부전원에 대한 안정적인 동작을 할 수 있는 파워 온 리셋 회로에 관한 것이다.
메모리 소자와 같이 많은 기능을 포함하고 있는 칩에는 올바른 동작을 위해서 초기 조건이 정해져 있어야 하는 회로가 다수 존재한다. 이 경우, 초기화는 칩이 동작하기 전에도 이루어져야 하는데 일반적으로 파워 온 리셋(Power on reset) 회로가 그 역할을 하게 된다. 파워 온 리셋 회로는 칩의 전원이 켜져서 내부 전압이 모두 올라가지 전 일정한 전위를 감지하여 펄스(이하, '파워 온 리셋 신호'라 함)를 생성한다.
이 파워 온 리셋 신호를 이용하면 칩이 동작하기 전에 내부의 래치(latch), 플립-플롭(flip-flop), 레지스터(register) 등 초기화가 필요한 회로 블록들을 리셋(reset) 시킬 수 있게 된다.
이상적인 파워 온 리셋 회로는 파워 온 리셋 신호의 전위가 전원의 램핑(ramping) 시간과 노이즈(noise)에 대해서 안정적이어야 하고, 공정변화 및 온도 등의 물리 변수에 대해서도 영향이 적을 뿐만 아니라 대기전류(stand by current) 를 없애야 한다.
도 1은 일반적인 파워 온 리셋 회로의 회로도이다.
도 1을 참조하면, 파워 온 리셋 회로는 제 1 내지 제 9 PMOS 트랜지스터(P1 내지 P9)와, 제 1 내지 제 10 NMOS 트랜지스터(N1 내지 N10)와 제 1 내지 제 6 캐패시터(C1 내지 C6) 및 제 1 내지 제 3 저항(R1 내지 R3)을 포함한다.
제 2 PMOS 트랜지스터와 제 4 NMOS 트랜지스터(N4)와, 제 3 PMOS 트랜지스터(P3)와 제 5 NMOS 트랜지스터(N5)는 각각 인버터를 구성하여, 서로 래치 회로로 구성된다.
그리고 제 5 PMOS 트랜지스터(P5)와 제 6 NMOS 트랜지스터(N6)가 인버터 기능을 갖도록 구성되고, 동일하게 인버터 기능을 갖도록 제 6 PMOS 트랜지스터(P6)와 제 7 NMOS 트랜지스터(N7), 제 7 PMOS 트랜지스터(P7)와 제 8 NMOS 트랜지스터(N8), 제 8 PMOS 트랜지스터(P8)와 제 9 NMOS 트랜지스터(N9) 그리고 제 9 PMOS 트랜지스터(P9)와 제 10 NMOS 트랜지스터(N10)가 구성된다.
또한, 제 1 내지 제 3 저항(R1 내지 R3)은 램핑 속도에 따라 파워 온 리셋 신호 레벨이 영향을 받지 않도록 조절하기 위한 저항으로 조절이 가능하다.
상기와 같은 파워 온 리셋 회로의 동작 파형은 다음과 같다.
도 2는 도1의 출력신호의 파형도이다.
도 2를 참조하면, 상기 파워 온 리셋 회로에서 출력되는 파워 온 리셋 신호가 여러 가지 요인에 의해 불규칙하게 영향을 받는 것을 알 수 있다.
일반적으로 상기 파워 온 리셋 회로에서 고려되어야 하는 요소는 다음과 같 다.
먼저, 외부 전원의 파워 램핑(ramping) 속도가 파워 온 리셋 신호의 출력 레벨에 영향을 주는지 여부를 판단한다. 그리고 외부의 전원이 갑자기 온 되었다가 오프 되는 경우에 동작에 영향을 받는지를 판단한다. 마지막으로 스탠바이 전류가 발생되는지를 확인한다. 상기 파워
상기 도 2를 참조하면 상기 도 1의 제 1 내지 제 3 저항(R1 내지 R3)값을 변경함으로써 외부전원의 파워 램핑 속도에 따라 파워 온 리셋 신호의 출력 레벨이 영향을 받지 않도록 조절할 수 있다. 그러나 이를 위해서는 파워 램핑 속도에 따라 저항값을 조절할 수 있는 제너레이터(generator)가 있어야 한다. 그리고 제너레이터로 인해서 파워 온 리셋 회로의 전체 크기가 커지는 문제가 발생된다.
또한, 외부 전원이 갑자기 변동되는 경우 이에 대한 영향을 없애야 하는데, 상기 도 1의 파워 온 리셋 회로는 래치 구조를 이용하고 있기 때문에 이를 해결하지 못하는 문제가 있다. 즉 래치 구조는 한번 값이 정해지면, 정해진 값을 유지하고 있게 된다. 따라서 외부의 전원이 순간적으로 파워 오프 되었다가 다시 온 되었을 때 그 값의 변화를 빨리 캐치하지 못하는 단점이 있게 된다. 이를 해결하기 위해서 래치에 캐패시터를 달지만, 노이즈나 외부 파워 변화에 빨리 대처를 못하는 것은 마찬가지이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 파워 램핑 속도에 따라 파워 리셋 신호 레벨이 영향을 받지 않고, 외부전원의 변화에 빠르게 대응할 수 있는 파워 온 리셋 회로를 제공하는데 있다.
본 발명의 특징에 따른 파워 온 리셋 회로는,
전원 전압이 인가되면, 일정한 제 1 전압 레벨의 신호를 출력하는 래치 회로; 상기 래치회로의 출력 신호를 출력하는 출력부; 상기 전원전압의 램핑 업(ramping up) 되는 속도에 따라, 상기 래치 회로의 출력 전압을 제 1 전압 레벨에서 제 2 전압 레벨로 반전시키는 램핑 트리밍부; 및 상기 전원 전압이 순간적으로 오프 되었다가 온 되었을 때, 상기 래치의 출력을 상기 제 1 전압 레벨 신호로 초기화하는 외부전원 감지부를 포함한다.
상기 램핑 트리밍부는, 상기 전원전압에 의해 충전과 방전을 수행하는 캐패시터와; 상기 캐패시터에 충전되는 충전전압을 방전시키는 저항; 상기 래치의 제 1 노드와 접지전압 사이에 연결되어 상기 캐패시터의 충전전압의 전압 레벨에 따라 턴온 또는 턴오프 되는 스위칭 소자; 및 상기 스위칭 소자와 접지 전압 사이에 연결되어 상기 스위칭 소자의 턴온 또는 턴오프 동작을 제어하는 제어수단을 포함한다.
상기 제어수단은 양의 문턱전압을 갖는 다이오드인 것을 특징으로 한다.
상기 외부 전원 감지부는, 상기 래치의 출력 노드인 제 2 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 스위치 소자를 포함하고, 상기 제 1 스위치 소자는 상기 전원 전압에 의해 턴온 또는 턴오프 되고, 상기 제 2 스위치 소자는 상기 래치의 제 2 노드의 전압 레벨에 의해 턴온 또는 턴오프 되는 것을 특징으로 한다.
상기 제 1 및 제 2 스위치 소자는 각각 트랜지스터로 구성되는 것을 특징으로 한다.
상기 출력부는, 상기 래치의 출력 신호를 반전하여 출력하는 반전 수단을 포함하는 것을 특징으로 한다.
상기 래치의 출력 신호의 전압 레벨에 의해 턴온 또는 턴오프 되어 상기 램핑 트리밍부로 전원전압을 제공하는 스위칭 소자를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 파워 온 리셋 회로는 별도의 제너레이터를 구성하지 않고도 외부 전원의 램핑 속도에 따른 파워 온 리셋 회로의 출력 레벨이 영향을 받지 않으며, 외부전원의 변경에 빠르게 대응할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공 되는 것이다.
도 3은 본 발명의 실시 예에 따른 파워 온 리셋 회로의 회로도이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 파워 온 리셋 회로는 제 1 내지 제 8 PMOS 트랜지스터(MP1 내지 MP8)와, 제 1 내지 제 11 NMOS 트랜지스터(MN1 내지 MN11)와, 제 1 내지 제 3 캐패시터(C10 내지 C30) 및 제 1 저항(R10)을 포함하고, 각각의 소자가 연결되어 트리밍부(310)와, 트리밍 조절부(320)와, 래치부(330)와, 외부전원 감지부(340) 및 반전지연부(350)를 구성한다. 또한 상기 트리밍부(310)와 트리밍 조절부(320)는 램핑 트리밍부로서 하나의 기능으로 구성하는 것도 가능하다.
제 1 PMOS 트랜지스터(MP1)는 노드(K1)와 노드(K2) 사이에 연결된다. 상기 노드(K1)는 전원전압(Vdd)의 입력 노드와 연결된다. 또한 제 1 PMOS 트랜지스터(MP1)의 게이트는 노드(K9)에 연결된다.
제 1 저항(R10)은 노드(K2)와 노드(K3)에 연결되며, 상기 제 2 저항(R10)과 병렬로 제 2 캐패시터(C20)가 노드(K2)와 노드(K3) 사이에 연결된다. 노드(K3)는 접지전압에 연결되는 노드이다. 그리고 제 1 NMOS 트랜지스터(MN1)는 노드(K4)와 노드(K11) 사이에 연결되고, 상기 제 1 NMOS 트랜지스터(MN1)의 게이트는 노드(K2)에 연결된다.
상기 제 1 저항(R10)과 제 2 캐패시터(C20), 그리고 제 1 NMOS 트랜지스터(MN1)는 램핑 시간에 따라 파워 온 리셋 신호의 레벨이 일정하게 되도록 조절하는 트리밍 역할을 수행하는 트리밍부(310)를 구성한다.
제 2 NMOS 트랜지스터(MN2)는 노드(K11)와 노드(K3) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트가 노드(K11)에 연결되어 다이오드로 구성되어 상기 트리밍부(310)를 제어하는 트리밍 제어부(320)의 역할을 한다.
제 2 PMOS 트랜지스터(MP2)는 노드(K1)와 노드(K4) 사이에 연결되고, 제 2 PMOS 트랜지스터(MP2)의 게이트는 노드(K5)에 연결된다. 또한 제 3 NMOS 트랜지스터(MN3)는 노드(K4)와 노드(K3) 사이에 연결되고, 제 3 NMOS 트랜지스터(MN3)의 게이트는 노드(K5)에 연결된다. 상기 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)는 인버터의 구조를 갖는다.
제 3 캐패시터(C30)는 노드(K5)와 노드(K3) 사이에 연결되고, 제 1 캐패시터(C10)는 노드(K1)와 노드(K4) 사이에 연결된다.
그리고 제 3 PMOS 트랜지스터(MP3)는 노드(K1)와 노드(K5) 사이에 연결되고, 제 3 PMOS 트랜지스터(MP3)의 게이트는 노드(K4)에 연결된다. 제 4 NMOS 트랜지스터(MN4)는 노드(K5)와 노드(K3) 사이에 연결되고 제 4 NMOS 트랜지스터(MN4)의 게이트는 노드(K4)에 연결된다. 상기 제 3 PMOS 트랜지스터(MP3)와 제 4 NMOS 트랜지스터(MN4)는 인버터의 구조를 갖고, 상기 제 2 PMOS 트랜지스터(MP2)와 제 3 NMOS 트랜지스터(MN3)가 구성하는 인버터와 함께 래치회로로 연결되어 래치부(330)를 구성한다.
제 5 NMOS 트랜지스터(MN5)와 제 6 NMOS 트랜지스터(MN6)는 노드(K5)와 노드(K3) 사이에 직렬로 연결되며, 제 5 NMOS 트랜지스터(MN5)의 게이트에는 전원전압(Vdd)을 연결하여, 전원이 입력되면 턴 온 상태를 유지할 수 있게 한다. 그리고 제 6 NMOS 트랜지스터(MN6)의 게이트는 노드(K4)에 연결된다. 상기 제 5 및 제 6 NMOS 트랜지스터(MN5, MN6)는 외부전원이 변경되는 것을 빠르게 감지하여 대응할 수 있도록 하는 외부전원 감지부(340)의 기능을 수행한다.
제 4 PMOS 트랜지스터(MP4)는 노드(K1)와 노드(K6) 사이에 연결되고, 제 4 PMOS 트랜지스터(MP4)의 게이트는 노드(K5) 사이에 연결된다. 제 7 NMOS 트랜지스터(MN7)는 노드(K6)와 노드(K3) 사이에 연결되고, 제 7 NMOS 트랜지스터(MN7)의 게이트는 노드(K5)에 연결된다. 제 4 PMOS 트랜지스터(MP4)와 제 7 NMOS 트랜지스터(MN7)는 인버터의 구조로 연결된다.
제 5 PMOS 트랜지스터(MP5)와 제 8 NMOS 트랜지스터(MN8)는 노드(K6)와 노드(K7) 사이에 인버터 구조로 연결된다. 제 6 PMOS 트랜지스터(MP6)와 제 9 NMOS 트랜지스터(MN9)는 노드(K7)와 노드(K8) 사이에 인버터 구조로 연결된다. 그리고 제 7 PMOS 트랜지스터(MP7)와 제 10 NMOS 트랜지스터(MN10)는 노드(K8)와 노드(K9) 사이에 인버터 구조로 연결되고, 제 8 PMOS 트랜지스터(MP8)와 제 11 NMOS 트랜지스터(MN11)는 노드(K9)와 노드(K10) 사이에 인버터 구조로 연결된다. 상기 노드(K10)는 파워 온 리셋 신호를 출력하는 출력노드이다.
다음은 상기 도 3의 파워 온 리셋 회로의 동작에 따른 출력 신호는 다음과 같다.
도 4는 도3의 출력신호 파형도이다.
상기 도 3 및 도 4를 참조하여 파워 온 리셋 회로의 동작을 설명하면 다음과 같다.
먼저 외부의 전원(Vdd)이 온 되면, 노드(K5)는 로우 레벨이 되고, 노드(K4)는 하이 레벨이 된다. 상기 노드(K5)가 로우 레벨이므로 노드(K9)는 로우 레벨이 된다.
노드(K9)가 로우 레벨이면, 제 1 PMOS 트랜지스터(MP1)가 턴 온 된다. 따라서 전원전압(Vdd)이 노드(K2)를 통해 제 2 캐패시터(C20)에 충전된다. 이때 제 2 캐패시터(C20)가 충전되는 동안 노드(K10)는 노드(K5)의 로우 레벨에 따라 하이 레벨 신호가 출력된다.
제 2 캐패시터가 서서히 충전되면 노드(K2)의 전압 레벨도 서서히 올라간다. 노드(K2)의 전압 레벨이 제 1 NMOS 트랜지스터(MN1)와, 제 2 NMOS 트랜지스터(MN2)가 턴 온 될 수 있는 수준까지 올라가서 제 1 NMOS 트랜지스터(MN1)와 제 2 NMOS 트랜지스터(MN2)가 턴 온 되어 노드(K4)가 로우 레벨이 된다.
노드(K4)가 로우 레벨이 되면, 제 3 PMOS 트랜지스터(MP3)가 턴 온 되므로 노드(K5)는 하이 레벨이 된다. 상기 노드(K5)가 하이 레벨이 되면, 노드(K9)도 하이 레벨이 된다. 노드(K9)가 하이 레벨이 되면, 제 1 PMOS 트랜지스터(MP1)를 턴오프 시킨다. 그리고 노드(K10)를 통해서 로우 레벨 신호가 출력된다.
상기 제 1 PMOS 트랜지스터(MP1)가 턴오프 되면, 제 2 캐패시터(C20)에 충전된 전압은 제 1 저항(R10)을 통해 빠져나가기 시작한다. 이에 따라 노드(K2)는 로우 레벨로 변경되어 제 1 및 제 2 NMOS 트랜지스터(MN1, MN2)가 턴오프 되면, 이후의 래치부(330)의 데이터 상태는 계속하여 유지된다. 따라서 노드(K10)를 통해 출력되는 파워 온 리셋 신호는 제 2 캐패시터(C20)가 충전되어 노드(K4)가 로우 레벨 로 변경되기까지 일정시간동안 하이 레벨 신호를 출력하였다가, 이후에는 계속하여 로우 레벨 신호를 출력한다.
상기 노드(K10)를 통해 출력되는 신호가 파워 온 리셋 신호이다. 일반적으로 파워 온 리셋 신호는 전원이 입력될 때, 일정시간 하이 레벨을 유지하였다가, 이후로 로우 레벨로 변경되어 파워가 오프 될 때까지 이 상태를 유지한다.
만약 반도체 장치에 상기 파워 온 리셋 회로가 쓰인다면, 상기 반도체 장치는 일정시간 하이 레벨로 이었다가 로우 레벨로 변경되는 것을 감지하고, 내부의 각 회로의 동작을 초기화하여 구동하기 시작한다.
따라서 외부 전원(Vdd)이 순간적으로 오프 되었다가 온 된다면, 상기 반도체 장치도 전원이 오프 되었다가 온 되는 것이므로, 다시 파워 온 리셋 신호에 의한 초기화 동작을 해야만 한다.
상기한 이유로, 외부전원(Vdd)이 순간적으로 오프 되었다가 온 되는 경우, 파워 온 리셋 회로는 파워 온 리셋 신호를 외부전원이 오프 되었다가 온 되는 시점에서 일정시간 하이 레벨로 출력하였다가 다시 로우 레벨로 출력해야 한다.
이를 위해, 상기 파워 온 리셋 회로는 외부전원(Vdd)이 오프 되었다가 턴 온 되는 것과 동시에, 제 5 NMOS 트랜지스터(MN5)가 턴오프 되었다가 턴 온 된다. 또한 노드(K4)는 제 2 캐패시터(C20)가 충전됨에 따라 로우 레벨에서 하이 레벨로 변경되고 있어서 제 6 NMOS 트랜지스터(MN9)가 턴 온 된다. 이에 따라 노드(K5)가 노드(K3)에 연결되어 로우 레벨로 변경된다. 따라서 노드(K10)를 통해 출력되는 파워 온 리셋 신호는 하이 레벨로 변경된다.
그리고 앞서 설명한 바와 같이, 파워 온 리셋 회로는 일정 시간 후에 다시 로우 레벨의 출력 신호를 생성하게 되므로, 상기 반도체 장치는 이를 감지하고 초기화 동작을 수행할 수 있다.
또한, 상기 제 2 캐패시터(C20)가 충전되는 시간에 따라 파워 온 리셋 회로의 출력 레벨이 영향을 받지 않도록 제 2 NMOS 트랜지스터(MN2)가 다이오드 역할을 수행하도록 한다. 즉, 제 2 NMOS 트랜지스터(MN2)로 인해 발생되는 문턱전압의 증가로 인해 안정적으로 파워 온 리셋 신호의 출력 레벨을 확보할 수 있다. 이는 도 4의 출력 파형을 통해 확인할 수 있다.
도 4를 참조하면, 신호(S1)는 외부 전원(Vdd)을 나타내고, 신호(S2)는 노드(K10)의 파워 온 리셋 신호를 나타내고, 신호(S3)는 노드(K2)의 신호이며, 신호(S4)는 노드(K4)의 신호 레벨이다.
도 4의 영역 A와 같이 도 3의 파워 온 리셋 회로는 그라운드 홀드 시간(Ground Hold Time)이 최소화되어 있는 것을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 일반적인 파워 온 리셋 회로의 회로도이다.
도 2는 도1의 출력신호의 파형도이다.
도 3은 본 발명의 실시 예에 따른 파워 온 리셋 회로의 회로도이다.
도 4는 도3의 출력신호 파형도이다.

Claims (7)

  1. 전원 전압이 인가되면, 일정한 제 1 전압 레벨의 신호를 출력하는 래치 회로;
    상기 래치회로의 출력 신호를 출력하는 출력부;
    상기 전원전압의 램핑 업(ramping up) 되는 속도에 따라, 상기 래치 회로의 출력 전압을 제 1 전압 레벨에서 제 2 전압 레벨로 반전시키는 램핑 트리밍부; 및
    상기 전원 전압이 순간적으로 오프 되었다가 온 되었을 때, 상기 래치의 출력을 상기 제 1 전압 레벨 신호로 초기화하는 외부전원 감지부
    를 포함하는 파워 온 리셋 회로;
  2. 제 1항에 있어서,
    상기 제 1항에 있어서,
    상기 램핑 트리밍부는,
    상기 전원전압에 의해 충전과 방전을 수행하는 캐패시터와;
    상기 캐패시터에 충전되는 충전전압을 방전시키는 저항;
    상기 래치의 제 1 노드와 접지전압 사이에 연결되어 상기 캐패시터의 충전전압의 전압 레벨에 따라 턴온 또는 턴오프 되는 스위칭 소자; 및
    상기 스위칭 소자와 접지 전압 사이에 연결되어 상기 스위칭 소자의 턴온 또는 턴오프 동작을 제어하는 제어수단;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제 2항에 있어서,
    상기 제어수단은 양의 문턱전압을 갖는 다이오드인 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제 1항에 있어서,
    상기 외부 전원 감지부는,
    상기 래치의 출력 노드인 제 2 노드와 접지 전압 사이에 직렬 연결되는 제 1 및 제 2 스위치 소자를 포함하고,
    상기 제 1 스위치 소자는 상기 전원 전압에 의해 턴온 또는 턴오프 되고, 상기 제 2 스위치 소자는 상기 래치의 제 2 노드의 전압 레벨에 의해 턴온 또는 턴오프 되는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제 4항에 있어서,
    상기 제 1 및 제 2 스위치 소자는 각각 트랜지스터로 구성되는 것을 특징으로 하는 파워 온 리셋 회로.
  6. 제 1항에 있어서,
    상기 출력부는,
    상기 래치의 출력 신호를 반전하여 출력하는 반전 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  7. 제 1항에 있어서,
    상기 래치의 출력 신호의 전압 레벨에 의해 턴온 또는 턴오프 되어 상기 램핑 트리밍부로 전원전압을 제공하는 스위칭 소자를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
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KR1020070122620A KR20090055795A (ko) 2007-11-29 2007-11-29 파워 온 리셋 회로

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105824381A (zh) * 2015-01-07 2016-08-03 中兴通讯股份有限公司 单板掉电重启的调整方法、装置及***
EP3709512A1 (en) * 2019-03-12 2020-09-16 NXP USA, Inc. Power on reset latch circuit

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