JPH05121537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05121537A JPH05121537A JP28115191A JP28115191A JPH05121537A JP H05121537 A JPH05121537 A JP H05121537A JP 28115191 A JP28115191 A JP 28115191A JP 28115191 A JP28115191 A JP 28115191A JP H05121537 A JPH05121537 A JP H05121537A
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Abstract
(57)【要約】
【目的】 バイポ−ラトランジスタにおいて、素子分離
領域とコレクタ分離領域を同時に形成することで製造工
程を短縮する。 【構成】 Ｐ型半導体基板３１上にＮ+型埋込み層３
２、Ｎ-型エピタキシャル層３３を形成後、熱酸化膜３
４、シリコン窒化膜３５およびＮＳＧ膜３６を形成し、
レジスト３７を用いて、コレクタ分離領域３９に素子分
離領域３８よりも狭い幅のマスクパタ−ンを形成してか
ら、ＮＳＧ膜３６、シリコン窒化膜３５、熱酸化膜３４
をエッチング除去する。レジスト３７を除去後、半導体
基板をエッチングして溝部を形成すると、溝部の幅の違
いによってエッチング速度が異なるため、素子分離領域
３８には深い溝部(a)４０を、コレクタ分離領域３９に
は浅い溝部(b)４１を同時に形成できる。その後、ＮＳ
Ｇ膜３６を除去し、溝部内に熱酸化膜４２を形成し、多
結晶シリコン膜４３を埋込んでから、表面に熱酸化膜４
４を形成して、コレクタ分離領域、素子分離領域を完成
する。
領域とコレクタ分離領域を同時に形成することで製造工
程を短縮する。 【構成】 Ｐ型半導体基板３１上にＮ+型埋込み層３
２、Ｎ-型エピタキシャル層３３を形成後、熱酸化膜３
４、シリコン窒化膜３５およびＮＳＧ膜３６を形成し、
レジスト３７を用いて、コレクタ分離領域３９に素子分
離領域３８よりも狭い幅のマスクパタ−ンを形成してか
ら、ＮＳＧ膜３６、シリコン窒化膜３５、熱酸化膜３４
をエッチング除去する。レジスト３７を除去後、半導体
基板をエッチングして溝部を形成すると、溝部の幅の違
いによってエッチング速度が異なるため、素子分離領域
３８には深い溝部(a)４０を、コレクタ分離領域３９に
は浅い溝部(b)４１を同時に形成できる。その後、ＮＳ
Ｇ膜３６を除去し、溝部内に熱酸化膜４２を形成し、多
結晶シリコン膜４３を埋込んでから、表面に熱酸化膜４
４を形成して、コレクタ分離領域、素子分離領域を完成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にバイポ−ラトランジスタの素子分離領域、
およびコレクタ分離領域を同時に形成する製造方法に関
するものである。
係わり、特にバイポ−ラトランジスタの素子分離領域、
およびコレクタ分離領域を同時に形成する製造方法に関
するものである。
【０００２】
【従来の技術】近年、バイポ−ラトランジスタの高性能
化を図るため、素子分離領域とコレクタ分離領域に溝部
を形成してその内部を絶縁膜で埋込んだ構造が用いられ
ている。このようなバイポ−ラトランジスタを形成する
場合、素子分離領域とコレクタ分離領域において、それ
ぞれ深さの異なる溝部を形成する必要があるため、工程
数が増加することになる。そこで、製造工程を簡単にす
るために深さの異なる溝部を同時に形成する方法が考案
されている。そのような方法としては、以下に示す特開
昭５９−５６７４１号公報に示されている方法が知られ
ている。
化を図るため、素子分離領域とコレクタ分離領域に溝部
を形成してその内部を絶縁膜で埋込んだ構造が用いられ
ている。このようなバイポ−ラトランジスタを形成する
場合、素子分離領域とコレクタ分離領域において、それ
ぞれ深さの異なる溝部を形成する必要があるため、工程
数が増加することになる。そこで、製造工程を簡単にす
るために深さの異なる溝部を同時に形成する方法が考案
されている。そのような方法としては、以下に示す特開
昭５９−５６７４１号公報に示されている方法が知られ
ている。
【０００３】図４(a)〜(d)、及び図５はこの従来の製造
方法の工程断面図を示したものである。図４(a)では、
Ｐ型半導体基板１にＮ+型埋込み層２、Ｎ-型エピタキシ
ャル層３を成長し、その上に熱酸化膜４、シリコン窒化
膜５、及びＰＳＧ膜６を形成する。次に、図４(b)で
は、レジスト（図示せず）をマスクとして、素子分離領
域７上のＰＳＧ膜６、シリコン窒化膜５および熱酸化膜
４をエッチングしてＮ-型エピタキシャル層３の表面を
露出する。さらに他のレジスト（図示せず）をマスクと
してコレクタ分離領域８上のＰＳＧ膜６をエッチングし
てシリコン窒化膜５の表面を露出する。
方法の工程断面図を示したものである。図４(a)では、
Ｐ型半導体基板１にＮ+型埋込み層２、Ｎ-型エピタキシ
ャル層３を成長し、その上に熱酸化膜４、シリコン窒化
膜５、及びＰＳＧ膜６を形成する。次に、図４(b)で
は、レジスト（図示せず）をマスクとして、素子分離領
域７上のＰＳＧ膜６、シリコン窒化膜５および熱酸化膜
４をエッチングしてＮ-型エピタキシャル層３の表面を
露出する。さらに他のレジスト（図示せず）をマスクと
してコレクタ分離領域８上のＰＳＧ膜６をエッチングし
てシリコン窒化膜５の表面を露出する。
【０００４】次に、図４(c)では、ＰＳＧ膜６をマスク
にしてリアクティブエッチングによって異方性エッチン
グを行なうと、Ｎ-型エピタキシャル層３の表面が露出
した素子分離領域７には、Ｎ+型埋込み層２を貫く深い
溝部が形成され、シリコン窒化膜５および熱酸化膜４が
残っているコレクタ分離領域８にはＮ+型埋込み層２を
貫かない浅い溝部が形成される。次に、図４(d)では、
ＰＳＧ膜６を除去後、溝部内に熱酸化膜９を形成する。
次に溝部内に多結晶シリコン膜１０を埋込み、多結晶シ
リコン膜１０の表面に熱酸化膜１１を形成して、素子分
離およびコレクタ分離を形成する。その後、図５では、
ベ−ス拡散層１２、エミッタ拡散層１３、コレクタ拡散
層１４を形成し、エミッタ電極１５、ベ−ス電極１６、
コレクタ電極１７を形成してバイポ−ラトランジスタを
完成する。
にしてリアクティブエッチングによって異方性エッチン
グを行なうと、Ｎ-型エピタキシャル層３の表面が露出
した素子分離領域７には、Ｎ+型埋込み層２を貫く深い
溝部が形成され、シリコン窒化膜５および熱酸化膜４が
残っているコレクタ分離領域８にはＮ+型埋込み層２を
貫かない浅い溝部が形成される。次に、図４(d)では、
ＰＳＧ膜６を除去後、溝部内に熱酸化膜９を形成する。
次に溝部内に多結晶シリコン膜１０を埋込み、多結晶シ
リコン膜１０の表面に熱酸化膜１１を形成して、素子分
離およびコレクタ分離を形成する。その後、図５では、
ベ−ス拡散層１２、エミッタ拡散層１３、コレクタ拡散
層１４を形成し、エミッタ電極１５、ベ−ス電極１６、
コレクタ電極１７を形成してバイポ−ラトランジスタを
完成する。
【０００５】このようなバイポ−ラトランジスタにおい
ては、ベ−ス拡散層１２が素子分離領域７とコレクタ分
離領域８に形成された熱酸化膜９によって囲まれている
ことことにより、ベ−ス・コレクタ間の接合容量を低減
することができ、高速動作を得ることができる。また、
素子分離とコレクタ分離の形成において、深さの異なる
溝部を同時に形成し、また溝部内の埋込みも同時に行っ
ていることにより製造工程を短縮できる。
ては、ベ−ス拡散層１２が素子分離領域７とコレクタ分
離領域８に形成された熱酸化膜９によって囲まれている
ことことにより、ベ−ス・コレクタ間の接合容量を低減
することができ、高速動作を得ることができる。また、
素子分離とコレクタ分離の形成において、深さの異なる
溝部を同時に形成し、また溝部内の埋込みも同時に行っ
ていることにより製造工程を短縮できる。
【０００６】
【発明が解決しようとする課題】しかしながらこのよう
な従来の半導体装置の製造方法では、素子分離領域７と
コレクタ分離領域８を形成するときに、２回のパタ−ニ
ングと２回の絶縁膜のエッチングが必要であり、それだ
け工程数は多くなっている。また、コレクタ分離領域８
においては、溝部を形成するためにシリコン窒化膜５お
よび熱酸化膜４と半導体膜のエッチングを行なう必要が
あるため、絶縁膜の膜厚や膜質のバラツキによってエッ
チング量がバラツキ、それだけ溝部の深さのバラツキが
増えるという問題点を有していた。
な従来の半導体装置の製造方法では、素子分離領域７と
コレクタ分離領域８を形成するときに、２回のパタ−ニ
ングと２回の絶縁膜のエッチングが必要であり、それだ
け工程数は多くなっている。また、コレクタ分離領域８
においては、溝部を形成するためにシリコン窒化膜５お
よび熱酸化膜４と半導体膜のエッチングを行なう必要が
あるため、絶縁膜の膜厚や膜質のバラツキによってエッ
チング量がバラツキ、それだけ溝部の深さのバラツキが
増えるという問題点を有していた。
【０００７】また、素子分離領域７の溝部の底では、Ｐ
型半導体基板１のＮ反転が起こりやすいため、この部分
にｐ+チャネルストッパ層を形成することが必要な場合
が多い。しかし、このような従来の半導体装置の製造方
法では、素子分離領域７とコレクタ分離領域８に同時に
溝部を形成しているため、Ｐ+チャネルストッパ層を少
ない工程数で形成しようとすると、図６に示すように、
素子分離領域７とコレクタ分離領域８の溝部の底にＰ+
チャネルストッパ層１８が同時に形成されてしまい、ト
ランジスタ特性が劣化する。そのため、Ｐ+チャネルス
トッパ層を素子分離領域の溝部の底にのみ形成するに
は、さらにパターニング工程が必要となり、工程が増加
するという問題点を有していた。
型半導体基板１のＮ反転が起こりやすいため、この部分
にｐ+チャネルストッパ層を形成することが必要な場合
が多い。しかし、このような従来の半導体装置の製造方
法では、素子分離領域７とコレクタ分離領域８に同時に
溝部を形成しているため、Ｐ+チャネルストッパ層を少
ない工程数で形成しようとすると、図６に示すように、
素子分離領域７とコレクタ分離領域８の溝部の底にＰ+
チャネルストッパ層１８が同時に形成されてしまい、ト
ランジスタ特性が劣化する。そのため、Ｐ+チャネルス
トッパ層を素子分離領域の溝部の底にのみ形成するに
は、さらにパターニング工程が必要となり、工程が増加
するという問題点を有していた。
【０００８】本発明は上記課題を解決するもので、高速
・高密度のバイポ−ラトランジスタの形成工程を短縮さ
せる半導体装置の製造方法を提供することを目的とす
る。
・高密度のバイポ−ラトランジスタの形成工程を短縮さ
せる半導体装置の製造方法を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置の製造方法は、一導電型の半導
体基板上に逆導電型の半導体層を形成する工程と、この
半導体層上に絶縁膜を形成する工程と、素子分離領域お
よびコレクタ分離領域となる領域上の前記絶縁膜を選択
的に除去し、それぞれ幅の広い第一の開口部と幅の狭い
第二の開口部を形成する工程と、前記絶縁膜をマスクに
して前記半導体層をエッチングし、素子分離領域および
コレクタ分離領域にそれぞれ第一の溝部とこの第一の溝
部よりも浅い第二の溝部を同時に形成する工程とを有す
るものである。
に、本発明の半導体装置の製造方法は、一導電型の半導
体基板上に逆導電型の半導体層を形成する工程と、この
半導体層上に絶縁膜を形成する工程と、素子分離領域お
よびコレクタ分離領域となる領域上の前記絶縁膜を選択
的に除去し、それぞれ幅の広い第一の開口部と幅の狭い
第二の開口部を形成する工程と、前記絶縁膜をマスクに
して前記半導体層をエッチングし、素子分離領域および
コレクタ分離領域にそれぞれ第一の溝部とこの第一の溝
部よりも浅い第二の溝部を同時に形成する工程とを有す
るものである。
【００１０】さらに本発明の半導体装置の製造方法は、
一導電型の半導体基板上に逆導電型の半導体層を形成す
る工程と、この半導体層上に絶縁膜を形成する工程と、
素子分離領域およびコレクタ分離領域となる領域上の前
記絶縁膜を選択的に除去し、それぞれ幅の広い第一の開
口部と幅の狭い第二の開口部を形成する工程と、前記絶
縁膜をマスクにして前記半導体層をエッチングし、素子
分離領域およびコレクタ分離領域にそれぞれ第一の溝部
とこの第一の溝部よりも浅い第二の溝部を同時に形成す
る工程と、前記第二の溝部を第一の絶縁膜で隙間なく埋
込むと同時に前記第一の溝部には側壁部にのみ所定の厚
さの第一の絶縁膜を形成する工程と、前記第一の溝部の
底にのみ一導電型の高濃度の拡散層を形成する工程と、
前記第一の溝部に第二の絶縁膜を隙間なく埋込む工程と
を有するものである。
一導電型の半導体基板上に逆導電型の半導体層を形成す
る工程と、この半導体層上に絶縁膜を形成する工程と、
素子分離領域およびコレクタ分離領域となる領域上の前
記絶縁膜を選択的に除去し、それぞれ幅の広い第一の開
口部と幅の狭い第二の開口部を形成する工程と、前記絶
縁膜をマスクにして前記半導体層をエッチングし、素子
分離領域およびコレクタ分離領域にそれぞれ第一の溝部
とこの第一の溝部よりも浅い第二の溝部を同時に形成す
る工程と、前記第二の溝部を第一の絶縁膜で隙間なく埋
込むと同時に前記第一の溝部には側壁部にのみ所定の厚
さの第一の絶縁膜を形成する工程と、前記第一の溝部の
底にのみ一導電型の高濃度の拡散層を形成する工程と、
前記第一の溝部に第二の絶縁膜を隙間なく埋込む工程と
を有するものである。
【００１１】
【作用】本発明は上記した構成により、半導体基板上の
素子分離領域とコレクタ分離領域に、コレクタ分離領域
の幅が素子分離領域の幅よりも狭いマスクパタ−ンを形
成して半導体基板をエッチングしているため、幅の狭い
部分ではエッチングの進行が遅いことにより、コレクタ
分離領域には浅い溝部が、素子分離領域には深い溝部が
同時に形成される。このため、高速・高密度のバイポ−
ラトランジスタの形成工程を短縮することができる。
素子分離領域とコレクタ分離領域に、コレクタ分離領域
の幅が素子分離領域の幅よりも狭いマスクパタ−ンを形
成して半導体基板をエッチングしているため、幅の狭い
部分ではエッチングの進行が遅いことにより、コレクタ
分離領域には浅い溝部が、素子分離領域には深い溝部が
同時に形成される。このため、高速・高密度のバイポ−
ラトランジスタの形成工程を短縮することができる。
【００１２】さらに加えて、素子分離領域となる第一の
溝部とコレクタ分離領域となる第二の溝部を、第二の溝
部の幅が狭くなるように形成し、幅の狭い第二の溝部を
第一の絶縁膜で隙間なく埋込むと同時に幅の広い第一の
溝部には側面にのみ所定の厚さの第一の絶縁膜を形成し
て溝の中央に隙間ができるようにしているため、マスク
パターンを形成することなく少ない工程で、素子分離領
域の第一の溝部の底にのみ高濃度のチャネルストッパ層
を選択的に形成できる。さらに、素子分離領域の第一の
溝部では、側壁に第一の絶縁膜が形成されているため、
チャネルストッパ層形成のためのイオン注入時に側壁部
の半導体層に注入イオンが入射することがなく、第一の
溝部の底部にのみ高濃度のチャネルストッパ層を形成で
きるため、チャネルストッパ層の側壁部への拡がりによ
るコレクタ基板間などの分離耐圧の低下を防ぐことがで
きる。
溝部とコレクタ分離領域となる第二の溝部を、第二の溝
部の幅が狭くなるように形成し、幅の狭い第二の溝部を
第一の絶縁膜で隙間なく埋込むと同時に幅の広い第一の
溝部には側面にのみ所定の厚さの第一の絶縁膜を形成し
て溝の中央に隙間ができるようにしているため、マスク
パターンを形成することなく少ない工程で、素子分離領
域の第一の溝部の底にのみ高濃度のチャネルストッパ層
を選択的に形成できる。さらに、素子分離領域の第一の
溝部では、側壁に第一の絶縁膜が形成されているため、
チャネルストッパ層形成のためのイオン注入時に側壁部
の半導体層に注入イオンが入射することがなく、第一の
溝部の底部にのみ高濃度のチャネルストッパ層を形成で
きるため、チャネルストッパ層の側壁部への拡がりによ
るコレクタ基板間などの分離耐圧の低下を防ぐことがで
きる。
【００１３】
【実施例】（実施例１）図１(a)〜(d)は本発明の第１の
実施例における半導体装置の製造工程断面図を示すもの
である。
実施例における半導体装置の製造工程断面図を示すもの
である。
【００１４】図１(a)では、比抵抗が例えば１０〜２０
Ω・ｃｍのＰ型（１１１）半導体基板３１に砒素を６０
ｋｅＶ,１×１０15／ｃｍ2の条件でイオン注入した後、
９００℃,３０分程度の熱処理を行い、Ｎ+型埋込み層３
２を形成する。次に例えば比抵抗が１.０Ω・ｃｍ、厚
さが２.５μｍ程度のＮー型エピタキシャル層３３を形成
する。次にＮ-型エピタキシャル層３３の表面に熱酸化
膜３４を５０ｎｍ形成し、ＣＶＤによってシリコン窒化
膜３５を１２０ｎｍ、ＮＳＧ膜３６を６００ｎｍ堆積す
る。
Ω・ｃｍのＰ型（１１１）半導体基板３１に砒素を６０
ｋｅＶ,１×１０15／ｃｍ2の条件でイオン注入した後、
９００℃,３０分程度の熱処理を行い、Ｎ+型埋込み層３
２を形成する。次に例えば比抵抗が１.０Ω・ｃｍ、厚
さが２.５μｍ程度のＮー型エピタキシャル層３３を形成
する。次にＮ-型エピタキシャル層３３の表面に熱酸化
膜３４を５０ｎｍ形成し、ＣＶＤによってシリコン窒化
膜３５を１２０ｎｍ、ＮＳＧ膜３６を６００ｎｍ堆積す
る。
【００１５】次に、図１(b)では、レジスト３７を用い
てパタ−ニングを行ない、素子分離領域３８には例えば
幅２μｍの開孔部を、コレクタ分離領域３９には例えば
幅１μｍの開孔部を形成する。次に、レジスト３７をマ
スクとしてＮＳＧ膜３６、シリコン窒化膜３５、熱酸化
膜３４をリアクティブエッチングによって除去し、素子
分離領域３８とコレクタ分離領域３９においてＮ-型エ
ピタキシャル層３３を露出させる。
てパタ−ニングを行ない、素子分離領域３８には例えば
幅２μｍの開孔部を、コレクタ分離領域３９には例えば
幅１μｍの開孔部を形成する。次に、レジスト３７をマ
スクとしてＮＳＧ膜３６、シリコン窒化膜３５、熱酸化
膜３４をリアクティブエッチングによって除去し、素子
分離領域３８とコレクタ分離領域３９においてＮ-型エ
ピタキシャル層３３を露出させる。
【００１６】次いで、図１(c)では、レジスト３７を除
去後、ＳｉＣｌ4とＳＦ6との混合ガスを用いてＥＣＲプ
ラズマエッチング（ガス流量：ＳｉＣｌ4８sccm、ＳＦ6
１８sccm、ＣＨ2Ｆ2４０sccm、Ｏ2１０sccm、圧力1.2Ｐ
ａ、ＲＦパワー２０Ｗ）によって全面を同時にエッチン
グすると、溝部の幅の違いによりエッチングレートが異
なるために、素子分離領域３８には深さ約７.２μｍの
溝部(a)４０が、コレクタ分離領域３９には深さ約６.１
μｍの溝部(b)４１が形成される。図２にシリコンを上
記ＳｉＣｌ4とＳＦ6との混合ガスを用いてＥＣＲプラズ
マエッチングを行なって形成した場合の溝部の幅に対す
る溝部の深さの変化の一例を示す。図からわかるよう
に、コレクタ分離領域３９の分離幅を素子分離領域３８
の分離幅よりも狭くするだけで、コレクタ分離領域３９
となる浅い溝部と素子分離領域３９となる深い溝部を同
一工程によって形成できる。この時、溝部(a)４０は、
Ｎ+型埋込み層３２を貫いてＰ型半導体基板３１まで到
達し、溝部(b)４１は、Ｎ+型埋込み層３２の途中まで到
達する。
去後、ＳｉＣｌ4とＳＦ6との混合ガスを用いてＥＣＲプ
ラズマエッチング（ガス流量：ＳｉＣｌ4８sccm、ＳＦ6
１８sccm、ＣＨ2Ｆ2４０sccm、Ｏ2１０sccm、圧力1.2Ｐ
ａ、ＲＦパワー２０Ｗ）によって全面を同時にエッチン
グすると、溝部の幅の違いによりエッチングレートが異
なるために、素子分離領域３８には深さ約７.２μｍの
溝部(a)４０が、コレクタ分離領域３９には深さ約６.１
μｍの溝部(b)４１が形成される。図２にシリコンを上
記ＳｉＣｌ4とＳＦ6との混合ガスを用いてＥＣＲプラズ
マエッチングを行なって形成した場合の溝部の幅に対す
る溝部の深さの変化の一例を示す。図からわかるよう
に、コレクタ分離領域３９の分離幅を素子分離領域３８
の分離幅よりも狭くするだけで、コレクタ分離領域３９
となる浅い溝部と素子分離領域３９となる深い溝部を同
一工程によって形成できる。この時、溝部(a)４０は、
Ｎ+型埋込み層３２を貫いてＰ型半導体基板３１まで到
達し、溝部(b)４１は、Ｎ+型埋込み層３２の途中まで到
達する。
【００１７】その後、図１(d)では、ＮＳＧ膜３６をウ
ェットエッチによって除去し、溝部内に熱酸化膜４２を
１００ｎｍ形成した後、溝部内を多結晶シリコン膜４３
で埋込む。最後に、多結晶シリコン膜４３の表面に熱酸
化膜４４を２００ｎｍ形成して、素子分離領域３９、コ
レクタ分離領域３８の形成を終える。その後、周知の方
法によりエミッタ拡散層、ベ−ス拡散層、コレクタ拡散
層、エミッタ電極、ベ−ス電極、コレクタ電極を形成し
てバイポ−ラトランジスタを完成する。
ェットエッチによって除去し、溝部内に熱酸化膜４２を
１００ｎｍ形成した後、溝部内を多結晶シリコン膜４３
で埋込む。最後に、多結晶シリコン膜４３の表面に熱酸
化膜４４を２００ｎｍ形成して、素子分離領域３９、コ
レクタ分離領域３８の形成を終える。その後、周知の方
法によりエミッタ拡散層、ベ−ス拡散層、コレクタ拡散
層、エミッタ電極、ベ−ス電極、コレクタ電極を形成し
てバイポ−ラトランジスタを完成する。
【００１８】以上のように本実施例では、コレクタ分離
領域３９に素子分離領域３８よりも狭い幅の溝部を形成
するようにし、溝部の幅の違いによってエッチング速度
が異なることを利用して、コレクタ分離領域３９には浅
い溝部(b)４１を、素子分離領域３８には深い溝部(a)４
０を同時に形成しているために、高速・高密度のバイポ
−ラトランジスタの形成工程数を非常に少なくできる。
領域３９に素子分離領域３８よりも狭い幅の溝部を形成
するようにし、溝部の幅の違いによってエッチング速度
が異なることを利用して、コレクタ分離領域３９には浅
い溝部(b)４１を、素子分離領域３８には深い溝部(a)４
０を同時に形成しているために、高速・高密度のバイポ
−ラトランジスタの形成工程数を非常に少なくできる。
【００１９】（実施例２）図３は本発明の第２の実施例
における半導体装置の製造工程断面図を示すものであ
る。
における半導体装置の製造工程断面図を示すものであ
る。
【００２０】図３(a)では、図１と同様にしてＰ型（１
１１）半導体基板３１にＮ+型埋込み層３２、Ｎー型エピ
タキシャル層３３を形成し、熱酸化膜３４、シリコン窒
化膜３５を堆積し、素子分離領域に幅２μｍの溝部(a)
４０を、コレクタ分離領域に幅０.５μｍの溝部（b)４
１を形成する。この時、第１の実施例の場合と同様に幅
の広い素子分離領域には深い溝部(a)４０が、また幅の
狭いコレクタ分離領域には浅い溝部（b)４１が同時に形
成できる。次に溝部内に熱酸化膜４２を５０ｎｍ形成
し、ＣＶＤＳｉＯ2膜４５（例えばＮＳＧ膜など）を５
００ｎｍ堆積する。この時、溝部（b)４１は隙間なく完
全に埋込まれ、また、溝部(a)４０には、幅約１μｍの
隙間ができる。
１１）半導体基板３１にＮ+型埋込み層３２、Ｎー型エピ
タキシャル層３３を形成し、熱酸化膜３４、シリコン窒
化膜３５を堆積し、素子分離領域に幅２μｍの溝部(a)
４０を、コレクタ分離領域に幅０.５μｍの溝部（b)４
１を形成する。この時、第１の実施例の場合と同様に幅
の広い素子分離領域には深い溝部(a)４０が、また幅の
狭いコレクタ分離領域には浅い溝部（b)４１が同時に形
成できる。次に溝部内に熱酸化膜４２を５０ｎｍ形成
し、ＣＶＤＳｉＯ2膜４５（例えばＮＳＧ膜など）を５
００ｎｍ堆積する。この時、溝部（b)４１は隙間なく完
全に埋込まれ、また、溝部(a)４０には、幅約１μｍの
隙間ができる。
【００２１】次に、図３(b)では、ＣＶＤＳｉＯ2膜４５
を５００ｎｍエッチングして、シリコン窒化膜３５上の
ＣＶＤＳｉＯ2膜４５を除去する。この時、コレクタ分
離領域の溝部(b)４１はＣＶＤＳｉＯ2膜４５で隙間なく
埋込まれ、素子分離領域の溝部(a)４０は側壁部にのみ
ＣＶＤＳｉＯ2膜４５が残る。次に、ボロンを６０ｋｅ
Ｖ,１×１０13／ｃｍ2の条件でイオン注入した後、９０
０℃,３０分程度の熱処理を行い、素子分離領域の溝部
(a)４０の底にのみＰ+チャネルストッパ層４６を形成す
る。
を５００ｎｍエッチングして、シリコン窒化膜３５上の
ＣＶＤＳｉＯ2膜４５を除去する。この時、コレクタ分
離領域の溝部(b)４１はＣＶＤＳｉＯ2膜４５で隙間なく
埋込まれ、素子分離領域の溝部(a)４０は側壁部にのみ
ＣＶＤＳｉＯ2膜４５が残る。次に、ボロンを６０ｋｅ
Ｖ,１×１０13／ｃｍ2の条件でイオン注入した後、９０
０℃,３０分程度の熱処理を行い、素子分離領域の溝部
(a)４０の底にのみＰ+チャネルストッパ層４６を形成す
る。
【００２２】次いで、図３(c)では、溝部(a)４０内を多
結晶シリコン膜４７で埋込み、最後に、多結晶シリコン
膜４７の表面に熱酸化膜４８を２００ｎｍ形成して、素
子分離領域の形成を終える。その後周知の方法を用い
て、エミッタ拡散層、ベ−ス拡散層、コレクタ拡散層、
エミッタ電極、ベ−ス電極、コレクタ電極を形成してバ
イポ−ラトランジスタを完成する。
結晶シリコン膜４７で埋込み、最後に、多結晶シリコン
膜４７の表面に熱酸化膜４８を２００ｎｍ形成して、素
子分離領域の形成を終える。その後周知の方法を用い
て、エミッタ拡散層、ベ−ス拡散層、コレクタ拡散層、
エミッタ電極、ベ−ス電極、コレクタ電極を形成してバ
イポ−ラトランジスタを完成する。
【００２３】以上のように本実施例では、コレクタ分離
領域の溝部(b)４１が素子分離領域の溝部(a)４０よりも
幅が狭いため、ＣＶＤＳｉＯ2膜４５の堆積とエッチン
グによって、溝部(b)４１は隙間なく埋込むことがで
き、溝部(a)４０では側壁部にのみ残存させることが可
能となり、イオン注入によって溝部(a)４０の底部にの
み高濃度のチャネルストッパ層を選択的にしかも少ない
工程で形成できる。このため、コレクタ基板間などの分
離耐圧の低下のない、高速・高密度のバイポ−ラトラン
ジスタを少ない工程数で形成できる。
領域の溝部(b)４１が素子分離領域の溝部(a)４０よりも
幅が狭いため、ＣＶＤＳｉＯ2膜４５の堆積とエッチン
グによって、溝部(b)４１は隙間なく埋込むことがで
き、溝部(a)４０では側壁部にのみ残存させることが可
能となり、イオン注入によって溝部(a)４０の底部にの
み高濃度のチャネルストッパ層を選択的にしかも少ない
工程で形成できる。このため、コレクタ基板間などの分
離耐圧の低下のない、高速・高密度のバイポ−ラトラン
ジスタを少ない工程数で形成できる。
【００２４】
【発明の効果】以上のように本発明によれば、コレクタ
分離領域の幅が素子分離領域の幅よりも狭いマスクパタ
−ンを形成し、幅の狭い部分ではエッチングの進行が遅
いことを利用して半導体基板をエッチングすることによ
り、コレクタ分離領域には浅い溝部を、素子分離領域に
は深い溝部を同時に形成することができ、少ない工程数
で高速・高密度のバイポ−ラトランジスタを実現するこ
とができる。
分離領域の幅が素子分離領域の幅よりも狭いマスクパタ
−ンを形成し、幅の狭い部分ではエッチングの進行が遅
いことを利用して半導体基板をエッチングすることによ
り、コレクタ分離領域には浅い溝部を、素子分離領域に
は深い溝部を同時に形成することができ、少ない工程数
で高速・高密度のバイポ−ラトランジスタを実現するこ
とができる。
【００２５】さらに加えて、素子分離領域となる第一の
溝部とコレクタ分離領域となる第二の溝部を、第二の溝
部の幅が狭くなるように形成し、幅の狭い第二の溝部を
第一の絶縁膜で隙間なく埋込むと同時に幅の広い第一の
溝部には側面にのみ所定の厚さの第一の絶縁膜を形成し
て溝の中央に隙間ができるようにしていることにより、
マスクパターンを形成することなく、素子分離領域の第
一の溝部の底にのみ高濃度のチャネルストッパ層を選択
的に形成でき、少ない工程数で島間耐圧の高い高性能な
バイポ−ラトランジスタを実現することができる。
溝部とコレクタ分離領域となる第二の溝部を、第二の溝
部の幅が狭くなるように形成し、幅の狭い第二の溝部を
第一の絶縁膜で隙間なく埋込むと同時に幅の広い第一の
溝部には側面にのみ所定の厚さの第一の絶縁膜を形成し
て溝の中央に隙間ができるようにしていることにより、
マスクパターンを形成することなく、素子分離領域の第
一の溝部の底にのみ高濃度のチャネルストッパ層を選択
的に形成でき、少ない工程数で島間耐圧の高い高性能な
バイポ−ラトランジスタを実現することができる。
【００２６】さらに加えて、素子分離領域の第一の溝部
の側壁に第一の絶縁膜が形成されていることにより、イ
オン注入時に側壁部の半導体層に注入イオンが入射する
ことがなく、第一の溝部の底部にのみ高濃度のチャネル
ストッパ層を形成できるため、チャネルストッパ層の側
壁部への拡がりを防ぐことができ、ベースと基板間ある
いはコレクタと基板間などの耐圧の高い高性能なバイポ
−ラトランジスタを少ない工程数で実現することができ
る。
の側壁に第一の絶縁膜が形成されていることにより、イ
オン注入時に側壁部の半導体層に注入イオンが入射する
ことがなく、第一の溝部の底部にのみ高濃度のチャネル
ストッパ層を形成できるため、チャネルストッパ層の側
壁部への拡がりを防ぐことができ、ベースと基板間ある
いはコレクタと基板間などの耐圧の高い高性能なバイポ
−ラトランジスタを少ない工程数で実現することができ
る。
【図１】本発明の第１の実施例における半導体装置の製
造工程断面図
造工程断面図
【図２】本発明の第１の実施例における溝部の幅と溝部
の深さの関係を示す図
の深さの関係を示す図
【図３】本発明の第２の実施例における半導体装置の製
造工程断面図
造工程断面図
【図４】従来の半導体装置の製造工程断面図
【図５】従来の半導体装置の製造工程断面図
【図６】従来の半導体装置の製造工程断面図
３１ Ｐ型半導体基板 ３２ Ｎ+型埋込み層 ３３ Ｎ-型エピタキシャル層 ３４,４２,４４,４８ 熱酸化膜 ３５ シリコン窒化膜 ３６ ＮＳＧ膜 ３７ レジスト ３８ 素子分離領域 ３９ コレクタ分離領域 ４０ 溝部(a) ４１ 溝部(b) ４３,４７ 多結晶シリコン膜 ４５ ＣＶＤＳｉＯ2膜 ４６ Ｐ+チャネルストッパ層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 神田 彰弘 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】一導電型の半導体基板上に逆導電型の半導
体層を形成する工程と、この半導体層上に絶縁膜を形成
する工程と、素子分離領域およびコレクタ分離領域とな
る領域上の前記絶縁膜を選択的に除去し、それぞれ幅の
広い第一の開口部と幅の狭い第二の開口部を形成する工
程と、前記絶縁膜をマスクにして前記半導体層をエッチ
ングし、素子分離領域およびコレクタ分離領域にそれぞ
れ第一の溝部とこの第一の溝部よりも浅い第二の溝部を
同時に形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項２】一導電型の半導体基板上に逆導電型の半導
体層を形成する工程と、この半導体層上に絶縁膜を形成
する工程と、素子分離領域およびコレクタ分離領域とな
る領域上の前記絶縁膜を選択的に除去し、それぞれ幅の
広い第一の開口部と幅の狭い第二の開口部を形成する工
程と、前記絶縁膜をマスクにして前記半導体層をエッチ
ングし、素子分離領域およびコレクタ分離領域にそれぞ
れ第一の溝部とこの第一の溝部よりも浅い第二の溝部を
同時に形成する工程と、前記第二の溝部を第一の絶縁膜
で隙間なく埋込むと同時に前記第一の溝部には側壁部に
のみ所定の厚さの第一の絶縁膜を形成する工程と、前記
第一の溝部の底にのみ一導電型の高濃度の拡散層を形成
する工程と、前記第一の溝部に第二の絶縁膜を隙間なく
埋込む工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281151A JP3143993B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03281151A JP3143993B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05121537A true JPH05121537A (ja) | 1993-05-18 |
| JP3143993B2 JP3143993B2 (ja) | 2001-03-07 |
Family
ID=17635073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03281151A Expired - Fee Related JP3143993B2 (ja) | 1991-10-28 | 1991-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143993B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
| US6184101B1 (en) | 1997-07-25 | 2001-02-06 | Nec Corporation | Method of manufacturing semiconductor device requiring less manufacturing stages |
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| US7858490B2 (en) | 2004-08-12 | 2010-12-28 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
-
1991
- 1991-10-28 JP JP03281151A patent/JP3143993B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
| US6184101B1 (en) | 1997-07-25 | 2001-02-06 | Nec Corporation | Method of manufacturing semiconductor device requiring less manufacturing stages |
| JP2002313906A (ja) * | 2001-04-18 | 2002-10-25 | Denso Corp | 半導体装置の製造方法及び半導体装置 |
| US7858490B2 (en) | 2004-08-12 | 2010-12-28 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
| US8294236B2 (en) | 2004-08-12 | 2012-10-23 | Renesas Electronics Corporation | Semiconductor device having dual-STI and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3143993B2 (ja) | 2001-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |