KR960016805B1 - 병렬 비트 테스트 모드 내장 반도체 메모리 - Google Patents

Abstract

요약없음

Description

병렬 비트 테스트 모드 내장 반도체 메모리

제1도는 본 발명의 병렬 비트 테스트 모드 내장 반도체 메모리의 1실시예에 관한 64M워드×1비트 구성의 64M DRAM의 셀 어레의 구성을 나타낸 도면.

제2도는 제1도중의 16M어레이 1개를 취출하여 상세하게 나타낸 회로도.

제3도는 제2도중의 1M블록의 1조분에 대응하는 DQ버퍼 및 DQ선쌍을 추출하여 상세히 나타낸 도면.

제4도는 제3도중의 n=2, L의 1M블록의 일부를 확대하여 나타낸 회로도.

제5도는 제3도중의 좌우의 1M블록에서 공유되고 있는 DQ버퍼로의 데이터접속을 가능하게 하는 스위치회로의 일례를 나타낸 회로도.

제6도는 제3도중의 DQ버퍼의 일례를 나타낸 도면.

제7도는 제6도의 DQ버퍼의 제어신호의 일례를 나타낸 동작파형도.

제8도는 제1도중의 독출 멀티플렉서의 일례를 나타낸 회로도.

제9도는 제8도중의 RNAND, /RNAND신호를 받아서 RD, /RD신호를 출력하는 회로의 일례를 나타낸 회로도 및 진리치를 나타낸 도면.

제10도는 제9도의 회로로부터의 RD, /RD신호를 받아서 Dout을 출력하는 출력버퍼회로의 일례를 나타낸 회로도.

제11도는 제8도의 독출 멀티플렉서로부터 TRDi, /TRDi신호를 받아서 RDi, /RDi신호를 출력하는 회로의 일례를 나타낸 회로도.

제12도는 제11도의 회로로부터의 RDi, /RDi신호를 받아서 DSTi신호를 출력하는 출력버퍼회로의 일례를 나타낸 회로도.

제13도는 제9도 및 제11도중의 SIMTEST, NORMAL, /RDTEST신호의 발생회로의 일례를 나타낸 회로도.

제14도는 본 실시예의 64M×1비트 구성의 DRAM의 리던던시 구성의 일례를 나타낸 도면.

제15도는 DRAM의 출하전의 테스트공정의 일례를 나타낸 플로우 차트이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 16M 어레이111 : 1M 블록

112 : 예비 로우113 : 예비 컬럼

12 : 로우 디코더13 : 컬럼 디코더

14 : 독출 멀티플렉서

〔산업상의 이용분야〕

본 발명은 반도체 메모리에 관한 것으로, 특히 병렬 비트 테스트 모드(竝列 Bit Test Mode)를 내장한 반도체 메모리에 관한 것이다.

〔종래의 기술〕

최근의 다이나믹형 반도체 메모리(DRAM)는 시험시간을 단축할 목적으로 복수 비트의 병렬 테스트를 행하기 위한 병렬 비트 테스트 모드를 갖추고 있다.

이 병렬 비트 테스트 모드는 ×1비트 구성의 DRAM이더라도 1비트씩 기록/독출을 행하여 메모리의 기능을 1비트씩 시험하는 대신에, 동시에 복수 비트로 액세스하고, 다비트 구성(多Bit 構成)의 DRAM에서는 I/O(입/출력)의 수 이상의 비트에 액세스함으로써, 동시에 많은 기능을 테스트하는 것이다. 즉, 동시에 n비트의 메모리 셀에 동일한 데이터를 기록하고, 독출할 때에는 상기 n비트의 데이터를 동시에 독출하여 각 데이터가 일치하고 있는지 불일치인지를 판발하며, 일치/불일치에 따라 예커ㅌ대 "1"/"0"을 출력하는 것이다.

이러한 병렬 비트 테스트 모드에 의해 모든 비트에 액세스하는 사이클의 수를 1/n으로 저감할 수 있으므로, 테스트 시간을 대폭 단축할 수 있다.

병렬 비트 테스트 모드가 처음 도입된 4M워드×1비트 구성의 4M DRAM에서는 JEDEC(Joint Electron Device Engineering Council)에서 표준화된 8비트 병렬테스트 모드가 탑재되어 있다.

또한, DRAM의 집적도가 높아지면, 병렬 비트 테스트 모드에서 동시에 테스트할 비교수를 늘림으로써 테스트 시간의 증가를 최소한으로 억제해 왔다. 지금까지의 제조회사 각 사의 경향에 의하면, 16M×1비트 구성의 16M DRAM에는 16비트 병렬 모드가 탑재되고, 64M DRAM에는 32비트 병렬 모드가 탑재되는 것이 각 사의 흐름이다.

예컨대, 64M워드×1비트 구성의 DRAM의 테스트결과를 판별하는 경우에는 32비트의 데이터를 동시에 독출하여 판별결과를 출력버퍼로 출력하는 것으로 하는 바, 32비트가 모두 "0"이나 "1"로 일치되어 있다면 "1"을 출력하고, "0"과 "1"이 혼재되어 있다면, "0"을 출력하도록 하고 있다.

이러한 판별방법에 의해, 셀의 기록/독출을 올바르게 할 수 있는지 아닌지의 테스트를 32비트 병렬로 행할 수 있어서 테스트시간을 대폭 단축할 수 있다.

한편, 다비트 구성의 제품에는 출력패드가 비트폭분만큼 있지만, 각 입/출력(I/O)단자에 각각 셀 어레이의 부분집합의 셀의 양부판별결과를 출력하지는 않고, 상기한 것처럼 어떤 특정 I/O단자에 전체의 피시험비트의 테스트결과를 묶어서 출력하는 방법을 채용하는 것이 일반적이다.

예컨대 16M워드×4비트 구성의 DRAM의 테스트에 대해서는 아직 통일된 방법이 없는데, 4개의 16M셀 어레이의 각각에서의 8비트의 축약결과(縮葯結果)를 4개의 I/O단자로 별개로 출력하지는 않고, 4개의 I/O단자중의 특정단자(예컨대 I/O0)로부터 32비트에 동일한 데이터를 기록하고, 판별결과를 상기 특정단자에 출력하는 방법이 일반적이다.

이러한 다비트 구성의 DRAM에서의 테스트결과 출력방식은 ×4비트 구성품에만 한정되지 않고, ×8, ×16등과 넓은 비트 구성의 제품에 있어서도 답습될 경향이 있다.

상기한 것처럼 I/O단자에 각가 셀 어레이의 부분집합의 셀의 양부판별결과를 출력하지 않는 이유는, 예컨대 4M워드×16비트 구성의 DRAM에서 32비트를 축약하여 각 I/O단자에 각각 출력하는 경우를 상정하면, 각 I/O단자에 걸쳐 2비트의 축약으로 되어, 상기한 것과 같은 오판단의 확률이 높아지기 때문이다, 단, 16M×4비트 구성의 DRAM에서는 각 I/O단자에 각각 셀 어레이의 부분집합의 셀의 양부판별결과를 출력하는 방법을 채용해도, 상기한 것과 같은 문제는 거의 없다.

상기한 것처럼, 병렬 비트 테스트 모드는 테스트시간을 대폭 단축할 수 있지만, 종래의 병렬 비트 테스트 모드는 다비트 구성의 DRAM에 적용하는 경우에 다음에 설명할 문제가 있었다.

제15도는 DRAM의 출하전의 테스트공정의 일례를 나타낸 것이다.

일반적으로, DRAM에는 예비의 로우 혹은 컬럼이 구비되어 있고, 불량 로우 혹은 컬럼이 있은 경우에 그들이 구제가능하다면, 통상의 로우나 컬럼대신에 예비의 로우나 컬럼으로 치환함으로써, 불량품이 되지 않도록 하는 방법이 사용되고 있다.

이 경우, 웨이퍼 프로세스 종료후에 웨이퍼상태에서 테스트를 하여 메모리 셀의 양부를 판단하고(이를 위한 테스트를 pre-Die Sort Test라 부른다). 그들중의 불량비트를 기억해 놓은 후, 최종적으로 확정된 불량비트나 불량로우나 불량컬럼이 예비의 로우나 컬럼으로 구제가능하다면, 프리 다이 소트후에 레이저 블로우 등으로 불량어드레스를 프로그램함으로써, 그 불량어드레스가 액세스된 경우에 예비의 로우나 컬럼을 액세스하도록 치환하게 한다. 그리고, 그 후, 올바르게 치환되어 있는 지를 체크하기 위한 최종 다이 소트 테스트가 실행되어, 올바르다면 패키지에 봉입된다.

상기한 것과 같은 프리 다이 소트에 있어서는 종래의 병렬 비트 테스트 모드는 사용할 수 없다. 왜냐 하면, 예컨대 16M×4비트 구성의 DRAM의 경우, 32비트의 데이터의 결과를 축약하여 출력하므로, 에러가 검출되어도 어느 셀이 에러인지가 판단되지 않고, 그 후의 불량어드레스의 프로그램이 불가능하게 되어 버리기 때문이다.

따라서 종래의 프리 다이 소트에 있어서는 통상의 1비트씩 액세스하는 모드로 테스트를 행하지 않을 수 없어서 대단히 장시간이 걸리고 있었다.

물론, 동시에 테스트되는 32비트 전체를 구제하는 리던던시 방식(Redundancy 方式)이라면, 테스트 모드에서 프리 다이 소트를 하여도 리던던시 정보를 얻을 수 있다.

그러나 종래의 셀 어레이 구성인 경우에는 통상적으로는 상기한 것과 같이 동시에 테스트되는 32비트 전체를 구제하는 것과 같은 리던던시 방식을 채용하지 않으므로, 각 16M 셀 어레이마다 독립적으로 리던던시를 설치하는것이 보통인 바. 32비트의 동시테스트에서는 지나치게 축약되게 되어, 리던던시 정보를 테스트 모드에서 얻을 수는 없다.

한편, 제15도에서는 조립공정후의 패키지상태로 번 인을 행하는 예를 나타내고 있지만, 웨이퍼상태에서 번인을 행하는 경우도 있다.

〔발명이 해결하려고 하는 과제〕

상기한 것처럼, 종래의 반도체 메모리는 프리 다이 소트에 즈음하여, 리던던시 정보를 얻으려 한다면, 병렬 비트 테스트 모드를 사용할 수 없고, 통상모드에서 테스트하여 리던던시 정보를 얻고 있으므로, 프리 다이 소트에 매우 긴 시간이 걸린다는 문제가 있었다.

본 발명은 상기한 문제점을 해결하고자 이루어진 것으로, 셀 어레이마다의 리던던시 정보의 출력 및 복수 비트의 병렬 테스트가 가능한 프리 다이 소트용의 특별한 테스트 모드를 탑재한 병렬 비트 테스트 모드 내장 반도체 메모리를 제공하는 것을 목적으로 한다.

〔과제를 해결하기 위한 수단〕

본 발명의 테스트 모드 내장 반도체 메모리는, 반도체 칩 영역상에 형성되고, 복수개의 분할된 메모리 셀 어레이를 갖추고, 각 메모리 셀 어레이마다 독립적으로 예비 로우 혹은 예비 컬럼에 의한 구제가 가능한 리던던시 기능을 갖춘 메모리회로와, 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 패키지에 봉입된 상태 혹은 웨이퍼상태인 때에 지정되는 제1병렬 비트 테스트 모드에 있어서, 상기 메모리회로에서의 메모리 셀의 복수 비트에 동일한 데이터를 기록하고, 상기 복수 비트의 데이터를 동시에 독출하여 각 데이터가 일치하고 있는지 불일치인지를 판별함으로써 복수 비트의 병렬 테스트를 행하는 제1테스트회로, 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 웨이퍼 상태인 때에 지정되는 제2병렬 비트 테스트 모드에 있어서, 상기 제1병렬 비트 테스트 모드에서의 독출데이터의 축약 비트수보다도 적은 비트수의 축약도(縮約度)로 상기 메모리회로에서의 메모리 셀의 복수 비트의 병렬 테스트를 행하는 제2테스트회로를 구비하고, 상기 제2병렬 비트 테스트 모드에서 축약되는 비트는 리던던시의 치환단위에 포함되어 있는 것을 특징으로 한다.

(작용)

프리 다이 소트에 즈음하여, 예컨대 웨이퍼상의 어떤 패드에 신호를 부여함으로써 제2병렬 비트 테스트 모드(프리 다이 소트 전용 테스트 모드)로 엔트리하는 것으로 한다. 이 프리 다이 소트 전용 테스트 모드에서는 통상의 테스트 모드에서 행하고 있는 것과 같은 리던던시로 치환하는 단위 이상의 데이터 축약은 행하지 않으므로, 반도체 메모리의 복수의 셀 어레이마다 각각의 리던던시단위에서의 에러검출결과를 복수의 패드로 출력함으로써, 리던던시 정보를 얻을 수 있게 된다.

즉, 프리 다이 소트용의 특별한 테스트 모드를 웨이퍼상태에서 기동시킴으로써 다비트를 동시에 테스트할 수 있으므로, 프리 다이 소트시간의 대폭적인 단축이 가능하게 된다.

실시예

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

본 발명이 적용되는 병렬 비트 테스트 모드 내장 반도체 메모리는, 반도체 칩 영역상에 형성되고, 복수개로 분할된 메모리 셀 어레이를 갖추고, 각 메모리 셀 어레이마다 독립적으로 예비 로우 혹은 예비 컬럼에 의한 구제가 가능한 리던던시 기능을 갖춘 메모리회로와, 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 패키지에 봉입된 상태 혹은 웨이퍼상태인 때에 지정되는 제1병렬 비트 테스트 모드에 있어서, 상기 메모리회로에서의 메모리 셀의 복수 비트에 동일한 데이터를 기록하고, 상기 복수 비트의 데이터를 동시에 독출하여 각 데이터가 일치하고 있는지 불일치인지를 판별함으로써 복수 비트의 병렬 테스트를 행하는 제1테스트회로, 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 웨이퍼상태인 때에 지정되는 제2병렬 비트 테스트 모드에 있어서, 상기 제1병렬 비트 테스트 모드에서의 독출데이터의 축약 비트수보다도 적은 비트수의 축약도로 상기 메모리회로에서의 메모리 셀의 복수 비트의 병렬 테스트를 행하는 제2테스트회로를 구비하고, 상기 제2병렬 비트 테스트 모드에서 축약되는 비트는 리던던시의 치환단위에 포함되어 있는 것을 특징으로 하는 것이다.

제2병렬 비트 테스트 모드는 불량비트의 어드레스를 판별한 후에 리던던시로 치환할 필요가 있는 웨이퍼상태에서 실행되는 프리 다이 소트 테스트에 즈음하여 앤트리하는 프리 다이 소트 전용 테스트 모드이다.

이 프리 다이 소트 전용 테스트 모드는 다비트 구성품에도 탑재할 수 있지만, 이하의 설명에서는 1비트 구성품에 탑재한 경우를 예로 든다.

제1도는 본 발명의 1실시예에 관한 64M워드×1비트 구성의 64M DRAM의 셀 어레이 구성을 나타낸 것이다.

제1도는 본 발명의 병렬 비트 테스트 모드 내장 반도체 메모리의 1실시예에 관한 64M워드×1비트 구성의 64M DRAM의 셀 어레이 구성을 나타낸 것이다.

칩 영역상에 형성되어 있는 64M비트 셀 어레이(64M 어레이)는 4개의 16M비트 어레이(16M 어레이;11…)로 분할되어 있고, 각 16M 어레이의 로우방향 일단측(칩 영역 중앙측)에 각각 대응되게 로우 디코더(12…)가 배치되어 있으며, 각 16M 어레이의 컬럼방향 일단측(칩 영역 중앙측)에 각각 대응되게 컬럼 디코더(13…)가 배치되어 있다. 각 16M 어레이(11…)는 16개의 1M 셀 어레이 블록(1M 블록;111…)으로 분할되어 있다. 또한, 각 16M 어레이(11…)의 근방을 통과하도록 각각 대응되게 8쌍(Pair)의 데이터독출/기록선(RWD선)이 형성되어 있다.

우선, 제1도의 DRAM의 독출계에 대해 상세히 설명한다.

상기 각 16M 어레이(11…)에 각각 대응되는 8쌍의 RWD선은 독출 멀티플렉서(14)에 접속되어 있다.

제2도는 제1도중의 16M 어레이의 1개분과 그에 대응되는 컬럼 선택 버퍼(DQ 버퍼) 및 8쌍의 RWD선을 추출하여 상세히 나타낸 것이다.

제3도는 제2도중의 점선으로 둘러싸인 부분(예컨대 n=2의 블록 L, R)에 대응되는 DQ버퍼 및 DQ선을 추출하여 상세히 나타낸 것이다.

제2도와 제3도에 나타낸 것처럼, 16M 어레이는 좌우로 서로 이웃하는 2개로 1조를 이루는 1M 블록(111)이 8조 나란히 배열되어 있는 바, 편의상 조번호 n(0∼7), 블록번호 m(1∼16)을 부기하고, 각 조내의 좌측의 블록을 기호 L, 각 조내의 우측의 블록을 기호 R로 나타내고 있다.

상기 각 블록(111)에는 각각 대응되게 4개의 DQ버퍼(21…)가 설치되어 있고, 각 블록(111)의 근방에 공통으로 8쌍의 RWDi선(i=0∼7)이 설치되어 있다. 또한, 상기 16M 어레이(11)의 양쪽 및 각 블록(111) 상호간에는 각각 4쌍의 데이터선(DQ선)이 통과하고 있다. 각 블록의 양쪽에 위치하는 4쌍의 DQ0i, /DQ0i∼/DQ3i, /DQ3i선은 후술하는 바와 같이 대응되는 블록의 DQ버퍼(21…)에 접속되어 있다. 그리고 각 조내의 블록 L에 대응되는 DQ버퍼(21…)는 4상의 RWD0∼RWD3선에 접속되고, 블록 R에 대응되는 DQ버퍼(21…)는 나머지 4쌍의 RWD4∼RWD7선에 접속되어 있다.

지금, 예컨대 n=2, L의 블록이 활성화된 경우에는 이 블록의 양쪽의 합계 8쌍의 DQ선으로 데이터가 독출된다. 이 데어터는 상기 n=2의 L, R의 블록에 대응되는 8개의 DQ버퍼(21…)에 입력되어 각가 증폭되어서, 8쌍의 RWD0선∼RWD7선에 선택적으로 출력된다. 이 경우에는 DQ04∼DQ34선, /DQ04∼/DQ34선이 n=2, L의 블록에 대응되는 4개의 DQ버퍼에 입력되고, DQ05∼DQ35선, /DQ05∼/DQ35선이 n=2, R의 블록에 대응되는 4개의 DQ버퍼(21…)에 입력된다.

상기한 것과는 반대로, n=2, R의 블록이 활성화된 경우에는 역시 이 블록의 양쪽이 합계 8쌍의 DQ선으로 데이터가 독출되고, 상기 n=2의 L, R의 블록에 대응되는 8개의 DQ버퍼(21…)에 입력되어 각각 증폭되어서, 8쌍의 RWD선으로 선택적으로 출력된다. 이 경우에는 DQ05∼DQ35선, /DQ05∼/DQ35선이 n=2, L의의 블록에 대응되는 4개의 DQ버퍼(21…)에 입력되고, DQ06∼DQ36선, /DQ06∼/DQ36선이 n=2, R의 블록에 대응되는 4개의 DQ버퍼(21…)에 입력된다.

상기 각 조내에서 서로 이웃한 R과 L의 2개의 블록은 동시에 활성화되는 일이 없으므로, 상기한 것처럼 좌우의 블록에서 DQ버퍼를 공유하는 것이 가능하게 되어 있다.

다른 조의 블록이 활성화된 경우에도 상기한 것과 동일하게 활성화된 블록의 양쪽에 형성되어 있는 4쌍씩의 DQ선이 상기 다른 조의 블록에 대응되는 4개씩 합계 8개의 DQ버퍼에 입력되어 데이터가 증폭된다.

제4도는 제3도중의 n=2, L의 블록의 일부를 확대하여 나타낸 것이다.

여기에서, BL, /BL…는 8쌍(16개)의 비트선, WL…은 4개의 워드선, MC…는 32비트분의 메모리 셀을 나타내고 있다. 이 메모리 셀(MC)은 1개의 MOS트랜지스터와 1개의 캐패시터로 이루어지고, 상기 비트선(BL, BL…)과 워드선(WL…)의 교점 근방에 설치되어 있다.

또한, 각 비트선쌍(BL, /BL;이를 컬럼이라 칭함)에는 신호증폭회로 및 증폭전에 비트선쌍을 소정의 전위로 고정하기 위한 회로를 포함하는 센스앰프·비트선 프리차지회로(41…;PRE CHARGE回路)가 블록의 좌우로 나뉘어 접속되어 있다.

더욱이, 전술한 것처럼 블록의 양쪽에 형성되어 있는 4쌍씩의 DQ선은 컬럼 선택선(CSL)이 게이트에 입력되고 있는 NMOS트랜지스터(컬럼선택 게이트, DQ게이트;42…)를 매개하여 8쌍의 비트선(BL, /BL)과 접속되도록 되어 있다.

이 구성에 의해, 워드선(WL)에서 선택된 메모리 셀(MC)의 데이터를 센스앰프(41)에서 증폭하고, 1개의 CSL로 선택된 데이터를 블록 좌우의 합계 8쌍의 DQ선으로 독출하는 것이 가능하게 되어 있다.

한편, 제4도는 1개의 CSL에서 선택되는 8컬럼만을 나타냈지만, 이 구성의 반복됨으로써 각 CSL마다 8컬럼씩 8쌍의 DQ선에 접속되도록 되어 있다.

제5도는 제3도중의 DQ선의 1쌍분을 n=2의 L, R의 블록에서 공유되고 있는 DQq버퍼에 선택적으로 접속하기 위한 스위치회로의 일례를 나타냈다.

이 스위치회로는 상보적인 신호(DQSW, /DQSW)가 게이트에 입력되는 CMOS트랜스퍼 게이트(51…)군(群)이 이용되고 있다.

여기에서, DP02L, /DP02L∼DP32L, /DP32L는 n=2의 L의 블록에 대응되는 DQ버퍼에 접속되는 DQ선쌍, DP02R, /DP02R∼DP32R, /DR32R는 n=2의 R의 블록에 대응되는 DQ버퍼에 접속되는 DQ선쌍이다.

제6도는 제3도중의 DQ버퍼의 일례를 나타낸 회로도이다.

여기에서 DPinl, /DPinl(i=0∼3, n=0∼7, l=L, R)는 DQ버퍼에 대응되게 접속되는 DQ선쌍이다. DQ버퍼 자체의 구성은 잘 알려져 있으므로, 그 설명은 개략한다.

제7도는 제6도의 DQ버퍼의 동작례를 나타낸 타이밍도이다.

여기에서 QDRV는 기록동작시에 "H"레벨로 되는 펄스신호, QSE는 독출시에 DQ버퍼를 활성화하는 신호이다.

이 DQ버퍼 자체의 동작은 잘 알려져 있으므로, 이하, 간단하게 설명한다.

/RAS(로우 어드레스 스트로브)신호의 활성화와 더불어 로우 어드레스를 거두어 들이고, 다음에 /CAS(컬럼어드레스 스트로브)신호의 활성화와 더불어 컬럼 어드레스를 거두어 들여서 CSL을 선택하고, 대응되는 데이터를 /DFLTC신호의 활성화 타이밍에서 래치한다. 그 전에 로우 어드레스에 동일한 컬럼 어드레스에 대응되는 CSL을 선택하고, 대응되는 데이터를 임시로 래치하고 있는데, 이는 상기 /CAS신호의 활성화에 의해 독출된 데이터(필요한 데이터)의 래치에 의해 파기된다.

한편, 제1도의 64M DRAM은 8K 리프레쉬 사이클의 경우에 각 16M 어레이(11…)에서의 16개의 1M 블록(111…)중의 1개만이 1사이클중에 활성화되도록 구성되어 있고, 전체로 4개의 1M 블록(예컨대 제1도중의 사선으로 표시)만이 동시에 활성화된다.

그리고 상기 4개의 각 블록(111)에 있어서, 8비트에 동시에 동일 데이터를 기록할 수있고, 또한, 동시에 독출할 수 있다. 따라서 전체로 32비트의 메모리 셀에 동시에 동일 데이터를 기록할 수 있고, 더욱이, 동시에 32비트로부터의 정보를 독출할 수 있다.

제8도는 제1도중의 독출 멀티플렉서(14)의 일례를 나타낸 것이다.

여기에서 81…은 PMOS트랜지스터, 82…는 NMOS트랜지스터, 83…은 인버터, 84…는 2입력 노아 게이트, 851, 852는 4입력 낸드 게이트이다.

16개의 PMOS트랜지스터(81…)와 2개의 NMOS트랜지스터(82…), 4개의 인버터(83…), 2개의 2입력 노아게이트(84…)가 도시된 것처럼 접속되어 이루어지는 1조의 회로가 1개의 16M 어레이에 대응되게 2조 설치되어 있다. 그리고 4개의 16M 어레이의 각각의 제1조 회로의 출력신호인 TRDj(j=0∼3)가 제1 4입력 낸드 게이트(851)에 입력되고, 제2조 회로의 출력신호인 /TRDj가 제2 4입력 낸드 게이트(852)에 입력되고 있다.

상기 각 조의 회로에 있어서, 데이터를 거두어 들이기 전에 MRDEQ신호가 일시적으로 "H"로 되고, 이로써 N채널 트랜지스터(82)가 온으로 되어, 2이력 노아 게이트(84…)의 입력노드인 TMRD0j, TMRD1j, /TMRD0j, /TMRD1j가 로우 레벨로 세팅된다.

여기에서 제8도의 독출 멀티플렉서의 통상모드에서의 독출동작 및 병렬 비트 테스트 모드에서의 복수 비트의 데이터 축약동작을 설명한다.

통상의 ×1비트 구성의 DRAM에서의 통상모드의 독출동작시에는 16M 어레이(11)내의 1개의 블록(111)이 활성화되어 8비트의 동일 데이터가 8쌍의 RWD선으로 독출된 후에 /DTXR00∼DTXR70신호중에서 어드레스 선택된 1개(예컨대 /DTXR00)만이 로우 레벨로 된다. 그에 대해, RWD선의 1비트 데이터(예컨대 RWD00)가 선택적으로 TMRD00, TMRD10과 /TMRD00, /TMRD10으로 전달되고, 더욱이, 2입력 노아 게이트(84)를 통하여 TRD0, /TRD0신호로서 전달된다.

마찬가지로, 다른 16M 어레이에서도 RWD선으로 데이터가 나오는데, 선택되어 있지 않은 다른 16M 어레이로부터의 TRDj, /TRDj신호는 하이 레벨이므로, 어드레스선택된 16M 어레이의 데이터만이 4입력 낸드 게이트(851,852)를 통하여 RNAND, /RNAND신호로서 출력된다.

한편, 병렬 비트 테스트 모드의 독출동작시에는 /DTXR00∼/DTXR70신호가 모두 로우 레벨로 되므로, RWD00∼RWD70 혹은 /RWD00∼RWD70의 데이터중에서 1개라도 로우 레벨의 신호가 존재하고 있다면, TRD0 혹은 /TRD0가 로우레벨로 된다.

따라서, 에러가 없는 상태에서는 4개의 16M 어레이에 각각 대응되는 RWD선이 모두 'H"라면, RNAND신호는 "L", /RNAND신호는 "H"로 되고, 상기 RWD선이 모두 "L"이라면, RNAND="H", /RNAND="L"로 된다.

상기한 것과는 역으로, 1비트라도 에러가 있다면, 상기 RWD선중에 "L"과 "H"가 혼재하고 있는 것이 되어, RNAND="H", /RNAND="H"로 된다,

제9도(a)(b)는 제6도중의 RNAND, /RNAND신호를 받아서 RD, RD/신호를 생성하는 회로의 일례 및 모드 지정신호 NORMAL, SIMTEST의 진리치표를 나타낸 것이다.

제9도(a)중, 논리회로의 기호는 전술한 제8도중에 나타낸 논리회로의 기호와 마찬가지로 혹은 그에 준하여 나타내서, 개개의 부호의 표시를 생략한다. 이하의 설명에 있어서도 마찬가지이다.

/TRDENB신호는 RNAND, /RNAND의 데이터가 확정된 시기를 적당히 맞추어, "H"로부터 "L"로 되는 동기신호로서, 칩 영역내의 타이머에 의해 발생되는 신호이다.

제10도는 제9도중의 RD, /RD신호를 받아서 출력데이터(Dout)를 출력하는 출력버퍼회로의 일례를 나타낸 것이다.

여기에서 ENBL은 출력이네이블신호이다.

제11도는 제8도의 독출 멀티플렉서로부터 TRDi, /TRDi신호를 받아서 RDi, /RDi신호를 출력하는 회로의 일례를 나타낸 것이다.

여기에서, 110…은 CMOS클록드 인버터, MRDEQ는 제8도의 설명에서 서술한 것처럼 데이터를 거두어 들이기 전에 일시적으로 "H"로 되는 신호이다.

제11도의 회로는 4개의 16M 어레이에 대으되는 4쌍의 TRDi, /TRDi신호(I=0, 1, 2, 3)가 각각 대응되에 입력되는 4비트분이 설치되어 있어서 4비트의 회로로부터 RDi, /RDi신호를 출력한다.

제12도는 제11도의 회로로부터의 RDi, /RDi신호를 받아서 DSTi신호를 출력하는 출력버퍼회로의 일례를 나타낸 것으로서, 제11도의 회로에 대응되게 4비트분이 설치되어 있다.

다음에는 제9도 내지 제12도의 회로의 동작을 설명한다.

통상모드에서는 제9도중의 NORMAL="H", SIMTEST="L"이고, RNADN, /RNAND신호가 노아 게이트(91…)에서 반전되어, RD, RD/신호로서 출력되어서 제10도의 출력버퍼회로에 입력된다.

이 경우, 선택된 RWD선이 "H", /RWD선이 "L"인 경우에는 RNAND="L", /RNAND="H"로 되므로, RD="H", /RD="L"로 되고, Dout은 "1"로 된다.

상기한 것과는 역으로, 선택된 RWD선이 "L", /RWD선이 "H"라면, Dout은 "0"으로 된다,

이에 대해, 패키지 테스트(패키지에 봉입한 후에 행하는 테스트로서, 제15도중에 나타낸 선별테스트도 이에 상당함)에서는 NORMAL="L", SIMTEST="H"이다.

이 경우, 에러가 없다면, RAAND와 /RANAD가 상보신호로 되고, RD="H", /RD="L"로 되며, Dout은 "1"로 된다. 즉, 32개의 RWD선이 모두 "H", 32개의 /RWD선이 모두 "L"인 경우에는 RNAND="L", /RNAND="H"로 되고, RD="H", /RD="L"로 된다. 마찬가지로, 32개의 RWD선이 모두 "L", 32개의 /RWD 선이 모두 "H"인 경우에는 RNAND="H", /RNAND="L"로 되며, RD="H", /RD="L"로 된다.

상기한 것과는 역으로, 에러가 적어도 1개 있으면(32개의 RWD선, /RWD선에 "L"과 "H"가 혼재하고 있다면), RNAND="H" , /RNAND="H"로 되고, RD="L". /RD="H"로 되며, Dout은 "0"으로 된다. 단, 기록된 동일 데이터(이 예에서는 8×4=32비트)가 모두 에러로 되어 모든 데이터가 반전되어 버린 경우에는 진짜로는 에러이지만, Dout은 "1"로 되므로, 에러 없음의 오판단을 해버리지만, 이러한 것이 일어날 확률은 대단히 작아서 실제상으로는 문제가 없다고 생각된다.

상기한 것과 같은 동작에 의해 동일 데이터를 기록한 때에 그들이 일치하고 있는지 아닌지의 판정이 가능하게 된다.

한편, 웨이퍼상태에서 행하는 다이 소트 테스트에서는 NORMAL="L", SIMTEST="L"로 되므로, RD="H", 'RD="H"로 되고, 이 RD, /RD가 게이트에 입력되고 있는 제10도중의 PMOS트랜지스터(101,102)는 컷 오프된다. 이로써, 제10도의 출력버퍼회로의 최종단 출력드라이버는 PMOS트랜지스터(103), NMOS트랜지스터(104)가 공히 오프로 되고, Dout은 하이 임피던스 상태(HiZ)이다.

이때, 제11도의 회로(4세트 있음)에는 4개의 16m 어레이에 대응되는 4쌍의 TRDi, /TRDi신호(i=0, 1, 2, 3)가 각각 대응되게 입력되고, 각 16M 어레이에 대응되는 8비트의 독출결과마다 일치/불일치의 판단을 별개로 행하여, 각각 RDi, /RDi신호를 출력한다.

이 RDi, RDi/신호는 각각 대응되는 제12도의 출력버퍼회로(4세트 있음)에 입력되고, 최종적으로 각 16M 어레이에서의 테스트결과로서 DSTi(i=0, 1, 2, 3)를 4개의 패드로 출력한다.

제13도는 제9도, 제11도중의 SIMTEST, NORMAL, /RDTEST신호의 발생회로의 일례를 나타낸 것이다.

웨이퍼상태에서 프리 다이 소트하는 때에는 시험용 프로브의 침을 패드(130)에 접속시켜서 접지전위 Vss를 인가한다. 이 패드(130)는 구동능력이 작은 노멀리 온 형(Normally On 型)의 PMOS트랜지스터(131)에 의해 전원전위 Vcc로 풀 업되게 있는데, 외부로부터 강제적으로 접지되면, /RDTEST가 저전위(Vss)로 된다. 그와 더불어, SIMTEST, NORMAL은 공히 저전위로 떨어진다. 이로써, 전술한 다이 소트 테스트 모드가 기동된다.

한편, 패키지에 봉입하기 전에는 패드(130)는 본딩되지 않고 부유상태로 해놓음으로써, /RDTEST는 하이레벨로 풀 업된 상태를 유지하므로, 다이 소트 테스트 모드는 기동되는 일이 없다.

단, 별도의 회로(도시하지 않았음)에서 패키지 테스트 모드가 기동되면, PBTEST신호가 하이 레벨로 되고, SIMTEST가 하이 레벨, NORMAL이 로우 레벨로 되어, 종래의 32비트 병렬 비트 테스트 모드로 엔트리한다. 물론, PBTEST가 로우 레벨이라면, 통상의 액세스 모드인채로이다.

제14도는 제1도에 나타낸 64M×1비트 구성의 DRAM의 리던던시 구성의 일례를 나타낸 것이다.

제14도에 있어서, 4개의 16M 어레이(11…)의 각각은 독립적으로 예비 로우(112…) 및 예비 컬럼(113…)으로 구제할 수 있도록 되어 있다.

즉, 각 16M 어레이(11…)에 있어서, n=0∼7의 L, R의 각 블록(111…)에 2개의 예비 로우(112…)가 배치되어 있고, 또한, 각 16M 어레이(11…)에 1개의 예비 컬럼(113)이 배치되어 있다.

예비 로우(112…)는 각 블록에 2개(셀 어레이내의 상보적인 비트선쌍 BLi, /BLi중의 BLi측에 접속되는 셀과 /BLi측에 접속되는 셀에 대응됨) 있는데, 실제로는 동일의 n에 속하는 L, R의 블록의 합계 4개의 예비 로우(112…)는 독립적이지는 않고, 이 블록내에 불량 로우가 1개 있다면, 4개의 예비 로우로 치환되도록 설계되어 있다.

그러나, 이 치환단위에 관해서는 상기한 것과 같은 방식이 아니어도 본 발명의 본질에는 하등 영향을 끼치지 않는다.

또한, 상기 예비 컬럼(113)은 동일한 16M 어레이에 속하는 16개의 블록(111…)에 공통으로 배치되어 있는데, 각 블록마다 독립적으로 불량 컬럼을 구제할 수 있는 것과 같은 회로구성으로 되어 있다. 이 방식에 관해서는 본 출원인의 출원에 관한 특원평 4-64979호에 상세히 설명되어 있어서 여기에서는 그 상세한 설명은 생략한다.

그러나, 이 치환단위에 관해서도 상기한 것과 같은 방식이 아니어도 본 발명의 본질에는 하등 영향을 끼치지 않는다.

본 발명에 본질적인 것은 16M 어레이마다 독립적으로 예비 로우와 예비 컬럼이 배치되어 있다는 점이다.

이러한 구성에 의해, 프리 다이 소트 테스트에서 64M DRAM 전체에서의 테스트결과를 축약하여 출력하는 경우에는 16M 어레이마다의 불량정보를 얻을 수 없고, 리던던시로 친환하는 것이 불가능하지만, 본 발명에서 개시하였듯이, 테스트결과의 축약을 16M 어레이마다의 축약으로 하고, 16M 어레이단위로 불량정보를 출력한다면, 그 정보를 기초로 리던던시 치환의 퓨즈 블로우 공정에 있어서 올바르게 치환할 수 있게 된다.

즉, 예컨대 제4도중에 원으로 표시한 8비트의 셀이 프리 다이 소트의 테스트 모드에서 동시에 테스트되는 것으로 한다면, 예비 로우의 치환정보(1개의 워드선 전체를 치환함) 및 예비 컬럼의 치환정보(1개의 컬럼선택선 전체를 치환함)를 올바르게 얻을 수 있다.

물론, 예비 컬럼에 관해서 64M 비트 전체에 독립적인 것이 1개인 방식의 경우에는 32비트의 축약 테스트 모드에서도 리던던시 정보가 얻어지는데, 이 방식은 리던던시 구제효율을 현저히 저하시키므로 바람직하지 않다.

따라서, 종래의 DRAM의 프리 다이 소트에서는 1비트씩의 노멀한 액세스를 행하여 리던던시 정보를 얻고 있었음에 비해, 본 발명을 적용한 DRAM의 프리 다이 소트에서는 테스트시간을 1/8로 단축할 수 있다.

상술한 것처럼, 본 실시예의 DRAM에 의하면, 패키지에 봉입된 후의 테스트는 칩 영역 전체에서 많은 비트를 축약하여 테스트시간을 대폭 단축할 수 있는데, 웨이퍼상태에서의 프리 다이 소트 테스트에 있어서는 패키지 봉입후의 테스트처럼 시간을 단축할 수 없지만, 리던던시 치환의 단위 이내의 독출데이터를 축약하여 리던던시 정보도 지금까지보다 단시간에 얻을 수 있다.

한편, 본 명세서의 특허청구의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적인 범위를 도면에 도시한 실시예에만 한정할 의도로 병기한 것은 아니다.

〔발명의 효과〕

상술한 것처럼 본 발명의 반도체 메모리에 의하면, 셀 어레이마다의 리던던시 정보의 출력 및 복수 비트의 병렬 테스트가 가능한 프리 다이 소트용의 특별한 테스트 모드를 탑재할 수 있다.

Claims (2)

1. 반도체 칩 영역상에 형성되고, 복수개로 분할된 메모리 셀 어레이(11)를 갖추고, 각 메모리 셀 어레이(11)마다 독립적으로 예비 로우(112) 혹은 예비 컬럼(113)에 의한 구제가 가능한 리던던시 기능을 갖춘 메모리회로와, 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 패키지에 봉입된 상태 혹은 웨이퍼상태인 때에 지정되는 제1병렬 테스트 모드에 있어서, 상기 메모리회로에서의 메모리 셀의 복수 비트에 동일한 데이터를 기록하고, 상기 복수 비트의 데이터를 동시에 독출하여 각 데이터가 일치하고 있는지 불일치인지를 판별함으로써 복수 비트의 병렬 테스트를 행하는 제1테스트 회로(91), 상기 메모리회로에 구비되고, 상기 반도체 칩 영역이 웨이퍼상태인 때에 지정되는 제2병렬 비트 테스트 모드에 있어서, 상기 제1병렬 비트 테스트 모드에서의 독출데이터의 축약 비트수보다도 적은 비트수의 축약도로 상기 메모리회로에서의 메모리 셀의 복수 비트의 병렬 테스트를 행하는 제2테스트 회로(110)를 구비하고, 상기 제2병렬 비트 테스트 모드에서 축약되는 비트는 리던던시의 치환단위에 포함되어 있는 것을 특징으로 하는 병렬 비트 테스트 모드 내장 반도체 메모리.
2. 제1항에 있어서, 상기 제2병렬 비트 테스트 모드는 반도체 칩 영역이 웨이퍼상태인 때에 웨이퍼상의 소정의 패드(130)에 소정의 전압이 인가됨으로써 지정되는 것을 특징으로 하는 병렬 비트 테스트 모드 내장 반도체 메모리.