KR940011428B1

KR940011428B1 - 반도체 기억장치의 테스트 회로

Info

Publication number: KR940011428B1
Application number: KR1019910012718A
Authority: KR
Inventors: 세이진 야마가다
Original assignee: 미쓰비시 뎅끼 가부시끼가이샤; 시기 모리야
Priority date: 1990-08-02
Filing date: 1991-07-24
Publication date: 1994-12-15
Also published as: JP2974219B2; JPH04212776A; KR920005164A

Abstract

내용 없음.

Description

반도체 기억장치의 테스트 회로

제1도는 이 발명의 제1의 실시예의 구성을 표시한 블록도.

제2도는 제1도에 있어서 시프트 레지스터의 보다 상세한 구성을 표시한 그림.

제3도는 제1도에 있어서 시프트 트랜지스터 레셋트 회로의 보다 상세한 구성을 표시한 회로도.

제4도는 제1도에 있어서 시프트 크록 발생기의 보다 상세한 구성을 표시한 회로도.

제5도는 제1도에 표시한 실시예의 테스트 모드시에 있어서 동작을 표시하는 타이밍 챠트.

제6도는 제1도에 표시한 실시예의 테스트 모드시에 있어서, 읽어내기 동작을 보다 상세하게 표시한 타이밍 챠트.

제7도는 이 발명의 제2의 실시예의 구성을 나타낸 블록도.

제8도는 제7도에 있어서 시프트 레지스터의 보다 상세한 구성을 표시한 회로도.

제9도는 제7도에 표시한 실시예의 테스트 모드시에 있어서 읽어내기 동작을 상세히 나타낸 타이밍 챠트.

제10도는 이 발명의 제3도의 실시예의 구성을 나타낸 블록도.

제11도는 제10도에 표시한 실시예의 테스트 모드시에 있어서의 읽어내기 동작을 상세히 표시한 타이밍 챠트.

제12도는 테스트 회로를 내장한 종래의 반도체 기억장치의 구성의 일예를 표시한 블록도.

제13도는 제12도에 펴시한 종래의 반도체 기억장치에 있어서, 통상 모드에서 테스트 모드로 절환 동작을 표시한 타이밍 챠트.

제14도는 제12도에 표시한 종래의 반도체 기억장치에 있어서, 테스트 모드부터 통상 모드로의 절환 동작을 나타낸 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 데코더 2a~2d,3a~3d,4a~4d : 트랜지스터

5 : 메모리셀 어레이 5a~5d : 서브 어레이

12a~12d,135,136 : 배타적 논리화 게이트

18a~18d,37,38 : 테스트 판정 결과 출력용의 트란지스터

15,34 : 시프트 레지스터 17 : 시프트 크록 발생기

이 발명은 반도체 기억장치의 테스트 회로에 관해서, 보다 특정적으로, 반도체 기억장치를 내장되어 그 반도체 기억장치가 정상인가 아닌가를 테스트하기 위한 회로에 관한 것이다. 다이나믹, 램담, 억세스, 메모리(이하 DRAM이라 칭함)는 대개 3년에 4배의 페이스로 그 집적도를 올리고 있다.

현재, 4M 빗트의 DRAM이 양산 상태이며, 16M 빗트, 더우기 64M 빗트의 DRAM이 개발중이다. 한편, DRAM의 기억용량이 커짐에 따라, DRAM이 정상인가 아닌가를 테스트 하기 위한 시간이 대폭 증가하여, 그것에 의한 제품 코스트의 상승을 무시할 수 없게 되었다.

그래서, DRAM의 복수의 메모리셀에 빗트 정보를 동시에 써넣어, 그들의 써넣은 복수의 빗트 정보를 동시에 읽어내어, 동시에 읽어낸 빗트 정보를 논리 연산을 해서, 그 논리 연산 결과를 출력하여, 그 출력치에 보다 올바르게 써넣고, 읽어내기가 되었는지를 테스트하는 테스트 회로가 반도체 기억장치에 집어넣도록 되어있다. 이 테스트 회로를 사용하면, 복수의 메모리셀을 동시에 테스트를 할 수 있으므로, 테스트 시간을 대폭적으로 단축할 수 있다.

상기와 같은 테스트 회로를 내장한 DRAM의 한 예를 제12도에 표시한다. 제12도에 표시하는 DRAM은 미국 특허 제4,860,259호에 표시되어 있는 것으로, 통상 모드로 동작시킬때는 테스트 인에이블 신호 TE,/TE를 각각 L레벨, H레벨로서, 테스트 모드로 동작 시킬때는 테스트 인에이블 신호 TE,/TE를 각각 H레벨, L레벨로 한다.

테스트 인에이블 신호 TE,/TE를 각각 H레벨, L레벨로서 테스트 모드로 절환하는 방법으로서 여러가지로 제안되어 있지만, 예를들면, 제13도에 표시한 것 같은 WCBR(/WE,/CAS 바파/RAS)라고 부르는 타이밍으로 로-어드레스 스트로프/RAS 칼럼 어드레스 스트로프 신호/CAS, 라이트 인에이블 신호/WE가 변화했을때에, 통상 모드로부터 테스트 모드로 들어가는 것이 있다. 즉, 로-어드레스 스트로프 신호/RAS의 강하전에 칼럼 어드레스 스트로프 신호/CAS와 라이트 인이에블 신호/WE와를 L레벨로 하면, 테스트 모드로 들어간다. 더구나, 통상 모드에서는 칼럼 어드레스 스트로프 신호/CAS와 라이트 인에이블 신호/WE과를 같이 로-어드레스 스트로프 신호/RAS의 강하보다 전에 L레벨로 하는 일을 없다. 이때 크록크 발생기 14로부터 출력도는 테스트 인에이블 신호 TE가 H레벨로, 테스트 인에이블 신호/TE가 L레벨로 된다.

한편, 제14도에 표시한 것 같은 CBR(비퍼아/RAS)라고 부르는 타이밍으로 로-어드레스 스트로프 신호/RAS, 칼럼 어드레스 스트로프 신호/CAS가 변화했을때, 테스트 모드로부터 통상 모드로 돌아온다. 즉, 라이트 인에이블 신호/WE가 H레벨의 상대로, 로-어드레스 스트로프 신호/RAS의 강하보다 앞에 칼럼 어드레스 스트로프 신호/CAS를 L레벨로 하면, 크록크 발생기 14로부터 출력되는 테스트 인에이블 신호 TE가 L레벨로, 테스트 인에이블 신호/TE가 H레벨로 된다.

다음에 그림 12에 표시하는 반도체 기억장치의 동작을 설명한다.

(1) 통상 모드시의 동작

제12도에 표시하는 반도체 기억장치에서는, 통상 모드에 있어서 이하와 같이 읽어내기, 써넣기가 행하여 진다.

우선, 읽어낼시에는 어드레스 신호 Add(로-어드레스 신호 및 칼럼 어드레스 신호를 포함함)가 데코다 1에 주어진다. 데코다 1는 주어진 어드레스 신호 Add중, 예를들면 로-어드레스 신호의 최상의 빗트와 칼럼 어드레스 신호의 최상위 빗트는 데코다하여, 예를들면 4개의 ON, OFF 제어 신호를 출력한다. 이들의 ON, OFF 제어 신호는 트랜지스터 4a~4d의 각 게이트에 주어져, 이들의 트랜지스터 4a~4d의 어느 것 하나가 ON 상태로 한다.

한편, 데코다 1은 남어지의 로-어드레스 신호 및 칼럼 어드레스 신호를 테코드하여, 그 데코드 출력을 메모리셀 어레이 5에 공급한다. 메모리셀 어레이 5는 메트릭스상을 배치된 복수의 메모리셀을 포함한다. 그리고, 메모리셀 어레이 5는 복수의 버스 어레이, 제12도에 있어서는 4개의 서보 어레이 5a~5d로 분할되어 있다. 데코더 1의 데코드 출력에 의해서 각 서브 어레이 5a~5d의 소로 대응하는 메모리셀로부터 빗트 정보가 읽어내, 각각 읽어내기 암프 6a~6d로 주어진다.

전술과 같이, 트랜지스터 4a~4d는 어느 것 하나만의 ON상태에 있다. 따라서, 각 서브 어레이 5a~5d로부터 읽어내어진 4개의 빗트 정보중 하나만 읽어내기 암프 6a~6d 중의 하나를 통해서 노드 N6에 전달된다.

통상 모드에서는 전술과 같이, 테스트 인에이블 신호/TE가 H레벨로, 테스트 인에이블 신호/TE가 L레벨임으로, 트랜지스터 9는 OFF상태에 있다. 그 때문에 노드 N6에 전달된 빗트 정보는 출력바파 7을 통해서 외부 출력된 Dout로 출력된다. 써넣기시에는 데코더 1로부터 출력되는 4개의 ON, OFF 제어신호(로-어드레스 신호의 최상위 빗트 및 칼럼 어드레스 신호의 최상의 빗트를 데코드하여 출력된다)에 의해서, 트랜지스터 2a~2d 중 하나만이 ON 상태로 된다. 이때 테스트 인에이블 신호 TE는 L레벨임으로, 트랜지스터 3a~3d는 모두 OFF 상태이다.

따라서, 외부 입력핀 DIN로부터 입력된 빗트 정보는, 써넣기시에 H레벨로되는 신호 W로 활성화된 입력바파 10을 통해서, 서브 어레이 5a~5d 중의 하나에게 공급된다.

한편, 각 서브 어레이 5a~5d에서는, 데코더 1으로부터 공급되는 데코드 출력에 의해서, 각각 대응하는 하나의 메모리셀이 선택되어 있다. 따라서 빗트 정보가 공급되고 있는 서브 어레이의 선택된 메모리셀에 상기 빗트 정보가 써넣어진다.

(2) 테스트 모드의 동작

또, 제12도에 표시하는 반도체 기억장치는 테스트 모드에 있어서 이하와 같은 동작 한다.

우선, 테스트 모드의 써넣기시에는, 테스트 인에이블 신호 TE가 H레벨로됨으로, 트랜지스터 3a~3d가 모두 ON 상태로 된다. 따라서, 외부 입력핀 DIN으로부터 입력핀 빗트 정보는, 입력바파 10을 통해서 서브어레이 5a~5d의 모든 것에 공급된다. 각 서브 어레이 5a~5d에서는 데코더 1의 데커드 출력에 의해서 선택된 메모리셀, 즉 대응하는 4개의 메모리셀에 상기 공급된 빗트 정보가 동시에 써넣어진다.

읽어내기시에는 데코드 1의 데코드 출력에 의해 선택된 각 서브 어레이 5a~5d의 대응하는 4개의 메모리셀로부터 기억된 빗트 정보가 동시에 읽어내어진다. 각 서브 어레이 5a~5d의 선택된 메모리셀로부터 읽어내어진 빗트 정보는 각각 읽어내기 암프 6a~6d를 통해서, 배타적 논리화 게이트 12a~12d의 일방 입력단에 공급된다. 이때, 읽어낸 4빗트의 정보는, 각 서브 어레이 5a~5d의 대응하는 메모리셀에 동시에 써넣어진 정보이다.

한편, 외부 입력핀 DIN에는 이들의 4빗트 정보가 써넣어질때의 써넣어진 데이타와 동일한 논리가 있는 기대치 데이타가 입력된다. 이 시대치 데이타는 읽어내기시에 H레벨로되는 신호 R로 활성화된 입력 바파 11을 통해서, 배타적 논리화 게이트 12a~12d의 각 타방 입력단에게 공급된다.

따라서, 써넣어진 정보가 올바르게 읽어내어져 있으면, 배타적 논리화 게이트 12a~12d의 출력은, 다시 OR게이트 13에 입력되고 있다.

따라서, 써넣어진 정보가 올바르게 판독되고 있으면 이 OR게이트 13의 출력도 L레벨로 된다.

여기서, 테스트 인에이블 신호/TE가 L레벨로, 테스트 인에이블 신호 TE가 H레벨임으로, 트랜지스터 8이 OFF상태, 트랜지스터 9는 ON상태로 된다. 그 때문에, OR게이트 13의 출력은 외부 출력핀 Dout에 출력된다. 즉, 반도체 기억장치가 정상으로 동작하고 있으면 외부 출력된 Dout에게 L레벨의 신호가 출력된다.

만약, 각 서브 어레이 5a~5d의 대응하는 메모리셀 중 하나라도 데이타가 반전되고 있으면, 배타적 논리와 게이트 12a~12d 중 적어도 하나의 출력은 H레벨로 된다. OR게이트 13의 출력도 H레벨로 된다.

따라서, 반도체 기억장치가 오동작하고 있으면, 외부 출력핀 Dout에는 H레벨의 신호가 출력된다.

상기와 같이, 테스트시에는, 외부 출력핀 Dout의 출력의 레벨을 판정함으로서 복수 빗트의 메모리 동작을 동시에 테스트 할 수가 있다.

그러나 제12도에 표시한 것같은 테스트 회로에서는 각 서브 어레이 5a~5d의 대응하는 메모리셀의 어느것인가에 이상이 있음을 알 수 있을 뿐, 어느 서브 어레이의 메모리셀에 이상이 있는가의 판단을 할 수 없다라는 문제가 있었다.

그래서, 상기와 같은 문제점을 해소할 수 있는 테스트 회로가 특개소 63-241791호 공보에 표시되어 있다. 이 공개 공보에 표시된 테스트 회로에서는 제12도에 표시힌 배타적 논리화 게이트 12a~12d에 대응하는 출력이 시프트 레지스터 회로에 병렬입력되어, 이 시프트 레지스터 회로를 랫지 회로에 일단 기억 보전된다. 그후, 각 랫지 회로는 직렬로 접속되어, 각각 기억 보전한 정보를 순차 시프트한다.

상기 시프트 레지스터 회로의 시리얼 출력은, 외부 출력핀에 공급된다. 따라서, 외부 출력핀으로부터는, 제12도에 있어서, 배타적 논리화게이트 12a~12d에 대응하는 출력이 시리얼로 출력된다. 특개소 63-241791호 공보에 나타낸 테스트 회로는 각 서브 어레이의 테스트 판정 결과가 외부 출력핀으로부터 시리얼로 출력됨으로, 어느 서브 어레이에 있어서의 메모리셀에 이상이 생기고 있는가를 알 수가 있다.

그러나, 특개소 63-241791호 공보에 표시된 테스트 회로에서는, 각 서브 어레이의 테스트 판정결과를 일단 시프트 레지스터 회로의 각 랫지 회로에 랫지 시키지 않으면 안되기 때문에 테스트 결과의 출력은 그분만큼 늦어지고 만다는 다른 문제점이 있었다.

또, 특개소 63-241791호 공보에 표시된 테스트 회로에서는 시프트 레지스터 회를 구성하는 각 랫지 회로가 각 서브 어레이의 테스트 판정 결과를 걷어드린 후 각 랫지 회로를 직결로 접속변경하지 않으면 안된다. 때문에 각 랫지가 되지 않는다.

따라서, 구성은 복잡하게되서는 동시에, 각 스위치 회로의 제어를 위하여 동작이 복잡하게 된다는 문제점도 있었다. 그런고로, 이 발명의 목적은 단일의 출력핀으로부터 보다 상세한 테스트 결과 데이타를 얻을 수 있는 동시에, 테스트 결과의 출력도 고속으로 이루어져, 더우기 구조가 간단하고 복잡한 제어 동작을 필요치 않은 반도체 기억장치를 위한 테스트를 회로를 제공하는 것이다.

이 발명에 걸려있는 반도체 기억장치의 테스트 회로는, 복수의 서브 어레이로 분할된 메모리셀 어레이를 비치환 반도체 기억장치를 테스트하기 위한 회로이며, 써넣기 수단과, 읽어내기 수단, 논리 연산 수단과, 단일 출력핀과 복수의 스윗치 수단과 스윗치 제어 수단과를 비치하고 있다.

써넣기 수단은, 각 서브 어레이의 서로 대응하는 메모리셀에 동일 논리의 빗트 정보를 각각 써넣는다. 읽어내기 수단은 써넣기 수단에 의해서 써넣기가 이루워진 각 서브 어레이이 메모리셀로부터 기억 종보를 읽어낸다. 논리 연산 수단은, 읽어내기 수단에 의해서 읽어내어진 각 서브 어레이의 메모리셀의 기억 정보에 대해서 각각 소정의 논리연산을 시행하여 테스트를 한다. 그 테스트 결과를 복수 빗트의 병렬 데이타로서 출력한다.

단일 출력핀은, 논리 연산 수단 테스트 결과 출력을 외부에게 출력한다. 각 스윗치 수단은, 논리 연산 수단의 출력 데이타의 각 빗트와 단일의 출력핀과의 사이에 개입되어 있다. 스윗치 제어 수단은 각 스윗치 수단을 순차적 그리고 선택적으로 ON하여, 논리 연산 수단의 병렬 데이타 출력을 단일의 출력핀으로 시리얼로 인가한다.

이 발명에 있어서, 스윗치 제어 수단에 의해서 각 스윗치 수단은 수차적 그리고 선택적으로 ON함으로서 논리 연산 수단의 복수의 빗트의 병렬 데이타 출력은 시리얼로 단일의 출력핀을 인가시킨다.

따라서, 단일이 출력핀으로부터는, 제12도에 표시하는 종래의 반도체 기억장치로 얻어지는 테스트 결과보다도 더 상세한 테스트 결과를 얻을 수가 있다. 또, 논리 연산 수단의 출력은 특개소 63-241791호 공보에 표시된 테스트 회로와 같이, 일단 시프트 레지스터 회로의 각 랫치 회로에 랫지시킬 필요가 없다.

고속 테스트 결과를 출력하는 것이 가능하다. 또, 시프트 레지스타 회로를 구성하는 각 랫지 회로의 접속상태를 절환하기 위한 스윗치 회로가 불필요하기 위해서, 구성은 간단하게, 더우기 제어 동작도 간소화된다.

[실시예]

제1도는 이 발명의 제1의 실시예의 구성을 나타낸 블록도이다. 제2도에 표시한 실시예의 구성은 이하의 점을 제하고는 제12도에 표시한 종래의 반도체 기억장치의 구성과 같으며, 상당 부분에는 동일 참조번호를 붙여, 그의 설명을 생략한다. 제1도에 표시하는 실시예는 제12도에 표시한 종래의 반도체 기억장치와 다른 점은, 테스트 모드에 있는 읽어내기시에 시프트 레지스터 15의 출력에 의해서 트랜지스터 18a~18d의 ON/OFF를 제어하여, 배타적 논리화 게이트 12a~12d의 출력을 시리얼의 외부 출력핀 Dout에 출력하도록 한 점이다.

시프트 레지스터 15는 시프트 레지스터 리셋트 회로 16 및 시프트 크록크 발생기 17에 의해서 그 동작이 제어된다. 시프트 레지스터 리셋트 회로 16은, 외부로부터 입력되는 칼럼 어드레스 스트로브신호/CAS 및 로-어드레스 스트로브 신호/RAS에 기초하여, 리셋트 신호 SRR을 발생하여, 시프트 레지스터 15에 있어서 각 랫지 회로에 공급한다.

시프트 크록크 발생기 17은 외부로부터 주어지는 칼럼 어드레스 신호/CAS 및 크록크 발생기 14로부터 주어지는 테스트 인에이블(enable) 신호 TE에 기본으로, 시프트 크록크 신호 0,/0를 발생하여 시프트 레지스터 15에 공급한다.

시프트 레지스터 15는 시프트 크록크 발생기 17로부터 주어지는 크록크 신호 0,/0에 동기하여 시프트 동작을 한다.

제1도에 표시하는 실시예에서는 통상 모드시에는, 크록(clock) 발생기 14가 로-어드레스 스트로브 신호/RAS, 칼럼 어드레스 스트로브 신호/CAS, 라이트 인에이블 신호/WE에 기초하여 테스트 인에이블 신호/TE를 H레벨로 하고, 써넣기 동작 및 읽어내기 동작을 전술한 제12도에 표시한 종래의 반도체 기억장치와 같이 한다.

한편, 테스트 모드시에는 크록 발생기 14가 로-어드레스 스트로브 신호/RAS, 칼럼 어드레스 스트로브신호/CAS, 라이트 인에이블 신호/WE에 기초를 두고 테스트 인에이블 신호 TE를 H레벨, 테스트 인에이블 신호/TE를 L레벨로 한다. 그리고, 테스트 모드에 있어서 써넣기 때에는 제12도에 나타낸 조애의 반도체 기억장치와 같은, 각 서브 어레이 5a~5d의 대응하는 메모리셀과 같은 논리의 빗트 정보를 써넣는다.

제1도에 나타낸 실시예는 테스트 모드에 있어서의 읽어내기시에 있어서 제12도에 표시한 종래의 반도체 기억장치와 같이, 각 서브 어레이 5a~5d의 대응하는 메모리셀로부터 빗트 정보를 읽어내, 이들의 읽어내어진 빗트 정보와 외부 입력핀 DIN로부터 입력되는 기대치 정보(그때 선택되고 있는 각 메모리셀에 써넣은 빗트 정보와 동일한 논리의 정보)와의 일치/불일치치를 각 배타적 논리화 게이트 12a~12d에 의해서 판정한다.

이때 우선 시프트 레지스터 15의 제1의 출력 N1이 H레벨로 되고, 이것에 의해서 트랜지스터 18a가 ON상태로 된다. 그때문에, 배타적 논리화 게이트 12a의 출력은 트랜지스터 18a를 통해서 트랜지스터 9에 공급된다.

다음에, 시프트동작에 의해서 레지스터 15의 제2의 출력 N2가 H레벨로 되고, 이것에 의해서 트랜지스터 18b가 ON상태로 된다. 이 때문에 배타적 논리화 게이트 12b의 출력은 트랜지스터 18b를 통해서 9에 공급된다.

이하 같은 방법으로, 배타적 논리화 게이트 12c,12d의 출력이 순차 트랜지스터 9에 공급된다. 테스트 모드시에는, 테스트 인에블 신호 TE가 H레벨임으로, 트랜지스터 9는 ON상태로 되어 있다.

그것 때문에, 각 배타적 논리화 게이트 12a~12d의 출력은 트랜지스터 9를 통해서 시리얼로 외부 출력팬 Dout로 출력되는 것이다. 시프트 레지스터 15는 예를들면, 제2도에 표시한 것같이 구성되어 있다.

제2도에 표시한 것같이 시프트 트랜지스터 15는, 8개의 레디오형 랫지 회로 L1~L8를 비치하고 있어, 이들의 랫지 회로 L1~L8은 트랜지스터 19~26을 통해서 서로 직렬 접속되어 있다.

이들 트랜지스터 19~26중, 트랜지스터 19,21,23,25의 각 게이트에는 시프트 크록 발생기 17로부터 시프트 크록신호 0가 공급되어, 트랜지스터 20,22,24,26의 각 게이트에는 시프트 크록 발생기 17부터 시프트 크록 신호/0가 공급된다.

또, 우수번째의 랫지 회로 L2, L4, L6, L8의 출력을 인버터 IN1, IN2, IN3, IN4로 반전시킨 것이, 시프트 레지스터 15의 제1~제4의 출력 N1~N4로서, 제1도에 있어서의 트랜지스터 18a~18d의 게이트로 공급되고 있다.

또, 기수번째의 랫지 회로 L1, L3, L5, L7의 입력측에는 각 게이트에 레지스터 리셋트 회로 16부터의 리셋트 신호 SRR가 공급되는 트랜지스터 40~43의 각 일방 도통 단자가 접속되어 있다.

랫지 회로 L1에게 접속되고 있는 트랜지스터 40의 타방 도통단자는 접지되어 있다. 다른 랫지 회로 L3, L5, L7에 접속되고 있는 트랜지스터 41~43의 각 타방 도통 단자는 전원 전압 Vcc에 접속되어 있다.

제1도에 있어서 시프트 레지스터 리셋트 회로 15은, 예를들면, 제3도에 표시한 것같이 구성되어 있다.

제3도에 표시한 것 가이 시프트 레지스터 리셋트 회로 16은 NAND게이트 44, 45를 교차 접속하여 구성된 프립프 프록프 46과 AND게이트 47, 48과 지연회로 49와 인버터 50과를 비치하고 있다.

AND게이트 48에는, 로-어드레스 스트로브 신호/RAS와 칼럼 어드레스 스트로브 신호/CAS가 입력되고 있다. 이 AND/게이트 48의 출력은 직접 NAND 게이트 45의 일방 입력단에 주어지는 동시에 지연회로 49로 지연된 후, 인버터 50로 반전되어 NAND게이트 44의 일방 입력단에 주어진다. AND게이트 47에는 NAND게이트 45의 출력과 AND게이트 48의 출력이 주어진다. AND게이트 47의 출력은 시프트 레지스터 리셋트 회로 16의 출력으로 된다.

제3도에 표시한 시프트 레지스터 리셋트 회로에 있어서, NAND게이트 44의 출력은 L레벨로, NAND게이트 45의 출력이 H레벨인 상태로 로-어드레스 스트로브 신호/RAS와 칼럼 어드레스 스트로브 신호/CAS와 같이 H레벨로 됐을 경우의 동작을 생략해 본다.

따라서, NAND 게이트 44의 출력은 L 레벨, NAND 게이트 45의 출력은 H 레벨 그대로이다.

그 때문에 AND 게이트 47에는 NAND 게이트 45와 AND 게이트 48로부터, H 레벨의 신호가 공급되여 있고, AND 게이트 47의 출력은 H 레벨로 되어있다.

그후, 인버터 50의 출력은 L 레벨로 된다.

이에 응해서, NAND 게이트 45의 출력은 L 레벨로 되고, 그 결과 AND 게이트 47의 출력은 L 레벨로 된다.

따라서, 로-어드레스 스트로브 신호/RAS, 칼럼 어드레스 스트로브 신호/CAS가 H 레벨로 되면, 소정 시간만큼 AND 게이트 47의 출력 즉, 시프트 레지스터 리셋트 회로 16의 출력은 H 레벨로 된다.

즉, 로-어드레스 스트로브 신호/RAS, 칼럼 어드레스 스트로브 신호/CAS가 H 레벨로 되면, 소정 시간 만큼 리셋트 신호 SRR가 활성화 된다.

제1도에 있어서 시프트 크록크 발생기 17은 예를들면, 제4도에 표시한 것 같이 구성된다.

제4도에 표시한 시프트 크록크 발생기 17은 인버터 51과 NAND 게이트 52와 인버터 53과를 비치하고 있다.

NAND 게이트 52의 일방 입력단에는 제1도에 있어서의 크록 발생기 14로부터 테스트 인에이블 신호 TE가 공급되고 있다.

NAND 게이트 52의 타방 입력단에는 인버터 51부터 칼럼 어드레스 스트로브 신호/CAS의 반전 신호가 공급되고 있다. NAND 게이트 52의 출력은 시프트 크록 신호/0로서 제1도 및 제2도에 표시한 시프트 레지스터 15에 공급된다.

또, NAND 게이트 52의 출력은 인버터 53로 반전된 후, 시프트 크록 신호 0로서 제1도 및 제2도에 나타낸 시프트 트랜지스터 15에 공급된다.

테스트 모드에서는 테스트 인에이블 신호 TE가 H 레벨임으로, 칼럼 어드레스 스트로브 신호/CAS가 H레벨인시, NAND 게이트 52의 출력 즉 시프트 클록 신호/0가 H 레벨로 되어, 인버터 53의 출력 즉, 시프트 클록 신호 0가 L 레벨로 된다.

역으로, 칼럼 어드레스 스트로브 신호/CAS L 레벨인때, 시프트 클록 신호/0는 L 레벨로 되고, 시프트 클록 신호 0는 H 레벨로 된다.

제5도는 제1도에 표시한 실시예의 테스트 모드시의 동작을 표시하는 타이밍 챠트이다.

제6도는 테스트 모드시에 있어서 읽어내기 동작(제5도에 READ라 표한 부분)의 보다 상세한 동작을 나타낸 타이밍 챠트이다.

본 발명의 특징은, 테스트 모드시에 있어서의 읽어내기 동작에 있음으로, 이 동작을 제5도 및 제6도의 타이밍 챠트를 참조하여 이하에 상세히 설명한다.

더구나, 전술한 것 같은, 시프트 레지스터 셋트 회로 16은, 칼럼 어드레스 스트로브 신호/CAS와 로-어드레스 스트로브 신호/RAS가 공히 H 레벨로 됐을시, 리셋트 신호 SRA를 소정 시간만 활성 레벨(H 레벨)로 한다.

또, 시프트 클록 발생기 17은, 칼럼 어드레스 스트로브 신호/CAS가 H레벨인시에, 시프트 클록 신호/0를 H 레벨, 시프트 클록 신호 0을 L 레벨로 하여, 칼럼 어드레스 스트로브 신호/CAS가 L레벨인시에 시프트 클록 신호/0를 L 레벨, 시프트 클록 신호 0를 H 레벨로 하는 것으로 한다.

로-어드레스 스트로브 신호/RAS 및 칼럼 어드레스 스트롭 신호/CAS가 공히 H레벨로 되면, 시프트 레지스터 리셋트 회로 16은, 상술한 것 같이, 리셋트 신호 SRR를 활성 레벨(H 레벨)로 한다.

활성화된 리셋트 신호 SRR는 제2도에 표시하는 트랜지스터 40~43의 각 게이트에 공급된다.

그 때문에, 트랜지스터 40~43은 ON 상태로 되어, 랫지 회로 L1의 입력측에는 L 레벨의 신호가 타의 랫지 회로 L3, L5, L7의 입력측에는 H 레벨의 신호가 공급된다.

이때, 칼럼 어드레스 스트로브 신호/CAS는 H레벨임으로, 시프트 클록 발생기 17부터 발생되는 시프트 클록 신호 0/0는, 각각 L 레벨, H 레벨로 되어 있다.

그 때문에, 제2도에 있어서 트랜지스터 20, 22, 24, 26은 ON 상태로 되어 있다.

따라서 랫지 회로 L2, L4, L6, L8는 각각, 랫지 회로 L1, L3, L5, L7에 보전된 데이타를 거둬들이고 있다.

이 때문에, 랫지 회로 L2의 출력은 L 레벨, 랫지 회로 L4, L6, L8의 출력은 H 레벨로 된다.

따라서, 인버터 IN1의 출력 N1이 H 레벨, 다른 인버터 IN2~IN4의 출력 N2~N4가 L 레벨로 된다.

그 때문에, 제2도에 있어서, 트랜지스터 18a가 ON 상태로 된다.

다음에 로-어드레스 스트로브 신호/RAS가 L 레벨로 강하 하면은 데코어 1에 로-어드레스 신호 27(제5도, 제6도 참조)가 거두어 들여, 칼럼 어드레스 스트로브 신호/CAS가 L레벨로 하강 하면은, 데코더 1에 칼럼 어드레스 신호 28(제5도, 제6도 참조)가 거두워 들인다.

이때 칼럼 어드레스 스트로브 신호/CAS의 강하에 응답하여, 시프트 클록 신호 0가 H 레벨로, /0가 L레벨로 된다.

그 때문에, 제2도에 있어서 트랜지스터 19, 21, 23, 25가 ON 상태로 되고, 트랜지스터 20, 22, 24, 26은 OFF 상태로 된다.

그 결과, 랫지 회로 L8의 출력의 반전 신호 즉, L 레벨의 신호가 랫지 회로 L1의 출력단에, 랫지 회로 L2의 출력의 반전 신호 즉 H 레벨의 신호가 랫지 회로 L3의 출력단에, 랫지 회로 L4의 출력의 반전 신호 즉 L 레벨의 신호가 랫지 회로 L5의 출력단에, 랫지 회로 L6의 출력의 반전 신호, 즉 L 레벨의 신호가 랫지 회로 L7의 출력단에, 각각 랫지된다.

이때, 트랜지스터 20, 22, 24, 26은 OFF 상태임으로, 인버터 IN1~IN4의 출력 N1~N4에는 변화가 없다.

따라서, 배타적 논리화 게이트 12a의 출력 즉, 서브 어레이 5a에 있어서, 선택된 메모리셀의 테스트 판정 결과가 트랜지스터 18a, 트랜지스터 9(이것은 테스트 인에이블 신호 TE가 H 레베라임으로 ON 상태로 되어있음)를 통해서 외부 출력핀 Dout에 출력되는 테스트 판정 결과는, 제5도, 제6도에 있어서 참조 부호 30으로 표시된다.

다음에, 칼럼 어드레스 스트로브 신호/CAS가 H레벨로 상승하면, 시프트 클록 신호 0가 L 레벨로, /0가 H 레벨로 각각 변화하여, 트랜지스터 20, 22, 24, 26이 ON 상태로, 트랜지스터 19, 21, 23, 25가 OFF 상태로 된다.

따라서, 랫지 회로 L1의 출력의 반전 신호 즉, H 레벨의 신호가 랫지 회로 L2의 출력단에, 랫지 회로 L3의 출력의 반전 신호 즉, L 레벨의 신호가 랫지 회로 L4의 출력단에, 랫지 회로 L5의 출력의 반전 신호 즉, H 레벨의 신호가 랫지 회로 L6의 출력단에, 랫지 회로 L7의 출력의 반전 신호 즉, H 레벨의 신호가 랫지 회로 L8의 출력단에 각각 랫지된다.

그 결과, 인버터 IN2의 출력 N2가 H 레벨로 되고, 기타의 인버터 IN1, IN3, IN4의 출력 N1, N3, N4가 L 레벨로 된다. 즉, H 레벨의 신호가 일단 시프트되는 것으로 된다.

이것으로 인해, 트랜지스터 18a, 18c, 18d가 OFF 상태로 되어, 트랜지스터 18b가 ON 상태로 된다.

그 결과, 배타적 논리화 게이트 12b의 출력은 제5도, 제6도에 참조 부호 31로 표시한 것 같이, 외부 출력핀 Dout에 출력된다.

이와 같은 방법으로 칼럼 어드레스 스트로브 신호/CAS가 H 레벨로 상승할 때마다, 배타적 논리화 게이트 12c, 12d의 출력이 외부 출력핀 Dout부터 출력된다.(제5도, 제6도의 참조 부호 32, 33으로 표시되는 신호를 참조)

제7도는, 이 발명의 제2의 실시예의 구성을 표시한 블록도이다.

이 제2의 실시도예가 제1도에 표시한 제1의 실시예와 다른 것은, 제7도로부터 화길한 것 같이 배타적 논리화 게이트 12a, 12b의 출력을 OR 게이트 35에 입력하는 동시에 배타적 논리화 게이트 12c, 12d의 출력을 OR 게이트 36에 입력함으로서, 서브 어레이 5a, 5b의 테스트 판정 결과를 하나로 축소하는 동시에 서브 어레이 5c, 5d의 테스트 판정 결과를 하나로 축소하는 점이다.

즉, 서브 어레이 5a 또는, 5b의 어느 것 하나의 메모리셀에 이상이 있으면, OR 게이트 35의 출력이 H 레벨로 되여, 서브 어레이 5c, 5d의 어느것의 메모리셀에 이상이 있으면 OR 게이트 36의 출력은 H 레벨로 된다.

그리고, 상기의 OR 게이트 35, 36의 출력이 시프트 레지스터 34의 출력 N7, N8에 의해서 제어되는 트랜지스터 37, 38과 테스트 인에이블 신호 TE에 의해서 제어되는 트랜지스터 9와, 출력 바와 7를 통해서 외부 출력핀 Dout에 공급된다.

제7도에 있어서 시프트 레지스터 34는 예를들면 제8도에 표시한 것 같이, 2단으로 구성된 것을 사용한다.

제7도에 표시한 실시예의 그 타의 구성은, 제1도에 표시한 실시예와 같으며, 해당하는 부분에는 동일한 참조 부호를 붙여 그의 설명을 생략한다.

제9도는 제7도에 실시예의 테스트시에 있어서 읽어내기 동작을 나타낸 타이밍 챠트이다.

제9도에서 분명한 것 같이 제7도에 표시한 실시예는 제1도에 표시한 실시예와 기본적으로 같은 동작을 하며, 단지 시프트 레지스터의 단수가 축소되어 있는 점만이 다르게 되어 있다.

제9도에 있어서, 참조 부호 391에서 표시한 신호가 서브 어레이 5a, 5b의 테스트 판정 결과 출력이며, 부호 401에서 표시하는 신호가 서브 어레이 5c, 5d의 테스트 판정 결과 출력이다.

제7도에 표시한 실시예에서는, 제1도에 표시한 실시예를 비교하여, 외부에 출력되는 테스트 판정 결과 데이타의 정보량은 적어지지만, 테스트 모드에 있어서 읽어내기에 소요되는 시간은, 테스트 판정 결과 데이타의 정보량이 감소되고 있는 분량만큼 제1도에 표시한 실시예보다 짧게 된다.

제10도는 이 발명의 제3의 실시예의 구성을 표시한 블록도이다.

제10도에 표시한 실시예는 이하의 점이 제1도에 표시한 실시예와 비교하여 다르다.

즉, 제10도에 표시한 실시예에서는 읽어내기 암프 6a, 6b가 출력한다.

즉, 서브 어레이 5a, 5b로부터 읽어낸 빗트 정보가 배타적 논리화 게이트 135에 입력되어, 읽어내기 암프 6c, 6d의 출력 즉 서브 어레이 5c, 5d로부터 읽어낸 빗트 정보가 배타적 논리화 게이트 136에 입력되어 있다.

즉, 제10도에 표시한 실시예에서는 동시에 읽어내는 빗트 정보의 서로의 논리의 일치/불일치를 배타적 논리화 게이트 135, 136으로 판정함으로서 테스트를 하고 있으며, 기대치 데이타를 사용하지 않고 있다.

배타적 논리화 게이트 135 및 136의 출력은 시프트 레지스터 34의 출력 N7, N8에 의해서 제어되는 트랜지스터 37, 38 테스트 인에이블 신호 TE에 의해서 제어되는 트랜지스터 9 출력 바파 7을 통해서 외부 출력 핀 Dout에 공급된다. 시프트 레지스터 34의 구성은, 제7도에 있어서 시프트 레지스터 34의 구성과 같으며, 말하자면, 제8도에 표시한 것이 구성된다.

제10도에 표시하는 실시예의 기타의 구성은, 제1도에 표시한 실시예와 같으며 해당하는 부분에는 동일한 참조 번호를 붙여 그 설명을 생략한다.

제11도는 제10도에 표시한 실시예의 테스트 모드시에 있어서 읽어내기 동작을 표시한 타이밍 챠트이다.

제11도로부터 명백한 것 같이 제10도에 표시한 실시예의 테스트 모드시에 있어서 읽어내기 동작은 외부 입력핀 DIN으로부터 기대치 데이타가 입력되지 않은 점을 제하고는 제7도에 표시한 실시예의 그것과 거의 같다.

제10도에 표시한 실시예는, 제7도에 표시한 실시예와 같이, 제1도에 표시한 실시예와 비교하여 외부에 취출되는 테스트 판정 결과 데이타의 정보량을 감소한 분만도 제1도에 표시한 실시예보다 짧게 된다.

또, 제10도에 표시한 실시예에서는, 테스트 모드에 있어서 외부로부터 기대치 데이타를 입력할 필요가 없음으로, 테스트 모드시에 있어서 제어가 간소화된다.

이상 설명한 3개의 실시예에서는, 메모리셀 어레이를 4개의 서브 어레이로 분할했지만, 이 분할수는 4에 한정되어 있는 것은 아니고, 상황에 따라 임의로 변경할 수 있다.

또, 상기 각 실시예에서는, 본 발명을 DRAM의 테스트에 적용했지만, 이것에 한정하지 않고 DRAM 이외의 반도체 기억 장치의 테스트에도 적용이 가능하다.

이상과 같이 이 발명에 의하면 각 서브 어레이의 선택적 메모리셀로부터 읽어낸 기억 정보에 대해서 소정의 논리 연상을 하는 동시에, 그 논리 연산의 결과를 시리얼로 단일의 출력핀으로 공급하도록 되어있어, 제12도에 표시한 종래의 반도체 기억 장치 보다도 더 상세한 테스트 판정 겨로가 데이타를 얻을 수 있다.

또, 이 발명에서는, 논리 연산 수단의 연산 결과 즉 테스트 판정 결과 데이타를 출력하는데 있어서, 각 스윗치 수단을 순차적 또한 선택적인 ON/OFF 제어함으로서 단일의 출력핀에 직접 공급하도록 되어 있음으로, 테스트 판정 결과 데이타를 일단 시프트 레지스터 회로에 랫지시켜서 그후 시프트 출력하는 종래의 테스트 회로에 비교해서 테스트 판정 결과 데이타를 보다 고속으로 출력할 수 있는 동시에 구성이 간단하여 또한 제어도 간단한 테스트 회로를 얻을 수 있다.

Claims

청구의 서브 어레이로 분할된 메모리 어레이를 구비한 반도체 기억 장치를 테스트 하기 위한 회로로서, 각 전기 서브 어레이의 서로 대응하는 메모리셀에게 동일 논리의 빗트 정보를 각각 써넣는 써넣기 수단과, 전기 써넣기 수단에 따라 써넣기를 한 각 전기 서브 어레이의 메모리셀로부터 기억 정보를 읽어내는 읽어내기 수단과, 전기 읽어내기 수단에 의해서, 읽어낸 각 전기 서브 어레이의 메모리셀의 기억 정보에 대해서, 각각 소정의 논리 연산을 해서 테스트를 하고, 그 테스트 결과를 복수 빗트의 병열 데이타로서 출력하는 논리 연산 수단과 전기 논리 연산 수단의 테스트 결과 출력을 외부에 출력하기 위한 단일의 출력핀과 전기 논리 연산 수단의 출력 데이타의 각 빗트와 전기 단일의 출력핀과의 사이 끼어넣은 복수의 스윗치수단과 각 전기 스윗치 수단을 순차적 또한 선택적으로 ON하여, 전기 논리 연산 수단의 병렬 데이타 출력을 전기 단일의 출력핀에 시리얼로 인가하기 위한 스윗치 제어 수단과 비치되어 있고, 반도체 기억 장치의 테스트 회로.
전기 논리 연산 수단은, 전기 테스트 결과 출력을, 각 전기 서브 어레이마다 출력하는 청구항 1의 반도체 기억 장치의 테스트 회로.
전기 논리 연산 수단은 전기 테스트 결과 출력을 전기 서브 어레이의 수 보다도 적은 복수의 수로 축소하여 출력하는 청구항 1의 반도체 기억 장치의 테스트 회로.