KR0159453B1

KR0159453B1 - 반도체 기억장치

Info

Publication number: KR0159453B1
Application number: KR1019950003664A
Authority: KR
Inventors: 다카시 오사와
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1994-02-24
Filing date: 1995-02-24
Publication date: 1999-02-01
Also published as: EP0669623A1; DE69517072T2; DE69517072D1; US5748641A; EP0669623B1; CN1118519A; CN1050924C; JPH07235200A

Abstract

본 발명은 메모리내부에 데이터·스크램블러를 내장하고, 테스트모드에서의 기록 패턴을 자유롭게 변환, 설정할 수 있도록 구성된다.

입력용 데이터·디스크램블러(11)와 출력용 데이터·디스크램블러(12)가 각각 배치되어 있다. 행어드레스의 일부를 입력하고, 8쌍의 스크램블신호(CHNG)를 상기 스크램블러(11)로 공급하는 래치회로(13), 노말모드/테스트모드 절환 신호인 TEST신호를 출력하는 ENTRY/EXIT회로(14)가 설치되어 있다. 래치회로(13)는 ENTRY/EXIT회로(14)로부터 TEST신호에 의해 모드가 제어된다. 더욱이, 데이터선(15)의 1개의 표시는 1쌍의 상보선(RWD선, /RWD선)을 나타내고 있다.

Description

반도체 기억장치

제1도는 본 발명의 실시예 1을 나타낸 주요부의 회로도.

제2도는 제1도의 구성을 보다 구체적으로 나타낸 회로도.

제3도는 테스트 모드에 대한 엔트리사이클을 나타낸 일예로서의 파형도.

제4도는 제1도에 있어서, 데이터·스크램블러(Scrambler)의 구체적 예를 나타내는 회로도.

제5도는 제1도에 있어서, 데이터·디스크램블러(Descrambler)의 구체적 예를 나타내는 회로도.

제6도는 제1도에 있어서 래치회로의 구체예를 나타낸 회로도.

제7도는 제2도에 있어서 멀티플렉서와 그 주변의 구성을 나타낸 회로도.

제8도는 제7도의 멀티플렉서를 제어동작하기 위한 구성을 나타낸 회로도.

제9도는 제2도에 있어서 디멀티플렉서와 에러검출회로 그 주변의 구성을 나타낸 회로도.

제10도는 제9도에 있어서 디멀티플렉서의 구체적 예를 나타낸 회로도.

제11도는 제10도의 멀티플렉서를 제어동작하기 위한 구성을 나타낸 회로도.

제12도는 제2도의 회로동작에 관한 타이밍차트.

제13도는 본 발명의 실시예의 응용예로서, 스크램블러정보 모니터 기능을 부가시킨 경우의 주요부구성을 나타낸 회로도.

제14도는 스크램블모니터 회로의 구체예를 나타낸 회로도.

제15도는 본 발명의 모니터 사이클을 부가시킨 타이밍차트.

제16도는 본 발명의 다른 실시예를 나타낸 회로도.

제17도는 64M비트 DRAM칩에서의 32비트 병렬테스트를 나타낸 구성도.

제18도는 제17도의 일부의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 데이터·스크램블러 12 : 데이터·디스크램블러

13 : 래치회로 14 : ENTRY/EXIT회로

15 : 데이터선(쌍) 16 : 멀티플렉서

17 : 디멀티플렉서 18 : 에러검출회로

19 : 입력회로 20 : 출력회로

[산업상의 이용분야]

본 발명은 대용량의 반도체 기억장치에 관한 것으로, 고속이면서 고정밀도의 테스트모드가 요구되는 반도체 기억장치에 관한 것이다.

[종래의 기술 및 그 문제점]

반도체 메모리의 집적도 향상에 수반하여 증대하는 테스트시간을 단축할 목적으로 병렬비트 테스트모드가 1M비트 DRAM 이후 세대의 DRAM에 탑재되어 있다. 예컨대, 1M비트 DRAM에서는 4비트 병렬, 4M비트 DRAM에서는 8비트 병렬, 16M비트 DRAM에서는 16비트 병렬, 64M비트 DRAM에서는 32비트 병렬로 세대가 바뀔 때마다 동시에 테스트되는 비트폭을 2배로 증대시켜가고, 전 비트 테스트하는 시간의 증대를 억제하고 있다. 즉, 테스트모드를 이용하지 않고서 통상의 억세스모드로 전 비트를 테스트하면 세대마다 4배의 테스트시간이 증가해 가는 것을 테스트모드를 사용함으로써, 세대마다 2배의 테스트 시간의 증가로 억제하게 된다. 이에 따라, 테스트 시간의 단축을 도모하고 있다.

상기한 바와 같은 종래의 테스트모드는 이하와 같은 사양으로 되어 있다. WCBR의 사이클(/RAS신호의 앞에 /WE 및 /CAS신호를 활성화; 여기서, 신호기호의 앞에 표기된/는 반전을 의미함.)에서 데이터모드로 엔트리한다.

그 후, 통상의 기록동작에 있어서 입력된 데이터가 복수 비트 각각에 동일 데이터로서 기록되어 간다. 이를 독출하면, 이들 복수 비트의 데이터가 평행하게 독출되고, 독출된 데이터가 모두 일치하고 있으면 출력에 고(H) 레벨을 내보내며, 1개라도 다른 데이터가 있으면 저(L)레벨을 출력한다. 이와 같은 사양으로 복수 비트를 한 번에 테스트할 수 있게 된다.

이상과 같은 테스트모드는 확실히 테스트 시간 단축이라는 큰 장점이 있다. 그러나, 반드시 모든 테스트항목에 있어서 이 테스트모드로 커버될 수 있다는 것은 아니다. 즉, 종래의 테스트모드에서는 검출 불가능한 불량 항목이 존재하므로, 이들 복수 비트가 워드선을 공유하고 있는 등 반드시 독립의 비트에서는 없는 것에 기인하고 있다. 물론, 테스트되는 비트를 상호 셀어레이상에서 충분히 떨어진 것에 의해 거의 완전하게 독립이라고 볼 수 있지만, 그렇게 하면 데이터모드시의 워드선(WL)이나 열선택선(CSL)의 활성화의 방법이 통상과 다르게 되어 쓸데없는 것이 많다. 더욱이, 통상과 다른 내부동작을 하고 있는 의미로부터 올바른 데이터를 행하는 것이라고는 말할 수 없게 된다.

예컨대, 64M비트 DRAM에서의 32비트 병렬테스트를 제17도를 참조하여 생각한다. 테스트모드시에 있어서, 동시에 테스트되는 32비트는 제17도에 나타낸 바와 같이 4개의 16M비트 셀어레이블럭(CB1∼4)에 8비트씩 분리되어 있다. 사선으로 그어진 부분 1개는 512K비트셀 블록을 나타내고 있다. 16M비트셀 블럭중 1개의 16M블럭에 속하는 8비트는 제18도의 파선으로 에워싸인 CELL0로부터 CELL7로 나타낸 바와 같이 동일 워드선상에 인접하는 8열으로 분배되어 있다.

제18도에 있어서, WL은 워드선, BL,/BL은 상보비트선, SAPC 은 센스앰프 및 비트선 프라차지회로, DQG는 DQ게이트이고, DQ,/DQ는 상보 데이터선, CSL은 열선택선(파선의 직선)이다. 워드선(WL)은 행디코더에 접속된다. DQ0,/DQ0∼DQ7,/DQ7의 8쌍의 데이터선쌍은 도시되지 않은 DQ버퍼를 매개로 제17도의 입출력회로에 접속된다.

상기한 바와같이, 이들 8비트 각각을 멀리 떨어진 8열으로 분배하는 것도 가능하지만, 그를 위해서는 열선택선(CSL)과 DQ게이트의 관계를 적극적으로 1 : 1로 하는 대책으로서 CSL배선의 미세화나 도시되지 않은 열디코더의 패턴의 미세화나 면적증대가 요구되기 때문에 바람직하지 않다.

제18도와 같은 8비트 분포에 있어서는, 이들이 동시에 테스트되는 8비트가 반드시 독립되는 것은 아니다. 테스트모드에서는 동일데이터가 기록되므로, DQ게이트에서의 BL,/BL관계와 DQ,/DQ의 관계가 동일하면, 8비트에서는 동일 데이터를 기록할 수 없게 된다. 따라서, 기록계에서 데이터에 대한 패턴 센시티비티가 있는 것과 같은 불량을 검출할 수 없게 된다는 결점이 있었다. 예컨대 1열 간격으로 역데이터인 경우에만 검출할 수 있는 불량은 종래의 테스트모드에서는 검출 불가능하게 되어 버린다.

또한, 또 다른 상황에 의해서도 종래의 테스트모드가 불완전한 불량검출능력밖에 갖지 않는 경우가 고려된다. 그것은, 예컨대 워드선(WL)이 상승하지 않는 불량(로우 불량의 일종)이다. BL,/BL과 DQ,/DQ의 관계가 항상 동일한 경우는 제18도의 8비트에는 테스트모드시 완전히 동일 데이터가 기록되는 것으로 된다. DQ,/DQ게이트 또는 DQ버퍼에는 패턴적으로 불균형을 피할 수 없고, 셀신호가 영인 경우에는 모든 DQ측이 L 또는 H로 데이터를 래치할 가능성이 높다. 따라서, 테스트모드에서의 정오판단이 모든 비트의 일치 또는 불일치를 판단기준으로 하고 있는 한, 이와 같은 불량모드는 검출할 수 없게 된다는 결점이 있다.

하지만, 상기 결점도 표면과 이면패턴으로 테스트하면, 4개의 16M블럭의 결과를 최종적으로 1비트로 통합할 수 있기 때문에, 반드시 어느쪽인가의 패턴에서는 검출할 수 있게 된다. 그러나, 예컨대 다이소트에서의 테스트모드와 같이 리던던시 치환을 목적으로 하여 16M블럭마다 독립시켜 테스트하는 경우(즉, 로우불량의 어드레스를 검출하는 테스트)에는 표면과 이면패턴으로 테스트하여도 로우 불량을 검출할 수 없게 되어 버린다.

이와 같이, 종래의 테스트 시간 단축을 달성하는 테스트모드는 반드시 모든 테스트 항목에 있어서 만능이라는 것은 아니다. 즉, 종래의 테스트 모드에서는 검출불가능한 불량 항목이 존재한다는 결점이 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 자유로운 패턴을 기록할 수 있고, 메모리의 테스트모드에서의 불량검출능력을 높이며, 나아가서는 데이터모드의 이용률을 높여 테스트 시간단축에 기여할 수 있는 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위한 본 발명은, 메모리셀에 데이터를 전송하는 복수의 데이터선과, 상기 데이터의 스크램블조건을 설정하는 신호를 래치하는 신호래치수단, 상기 데이터를 상기 스크램블조건에 따라 임의로 스크램블하는 기능을 갖춘 데이터 스크램블러수단 및, 소정의 신호사이클에 의해 테스트모드가 개시되고, 상기 신호래치수단으로부터 상기 데이터 스크램블러수단에 상기 스크램블조건이 전달되어, 상기 데이터 스크램블러수단을 기능시키는 제어수단을 구비한 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 데이터 스크램블러 수단에 의해, 테스트 모드시에 병렬로 독출을 행하는 복수의 셀로 0과 1이 혼재한 자유로운 테스트패턴을 기록할 수 있게 된다.

[실시예]

제1도는 본 발명의 실시예를 나타낸 것으로, 본 도면은 상기 제17도의 16M비트셀 어레이(예컨대, CB1) 1개를 발췌한 부분을 나타내고 있다. 더욱이, 본 도면은 테스트모드시에 동작하는 회로만을 나타내고 있고, 통상 억세스 모드시에 가능하는 회로(예컨대, 독출시의 멀티플렉서 등)는 생략하고 있다. 도시한 바와 같이 입력용 데이터·스크램블러(11)와 출력용 데이터·스크램블러(12)가 각각 배치되어 있다. 행어드레스의 일부를 입력하고, 8쌍의 스크램블신호(CHNG,/CHNG의 쌍의 신호가 8개)를 상기 스크램블러(11)로 공급하는 래치회로(13), 노말모드/테스트모드 절환신호인 TEST신호를 출력하는 ENTRY/EXIT회로(14)가 설치되어 있다. 래치회로(13)는 ENTRY/EXIT회로(14)로부터의 테스트신호에 의해 모드가 제어된다. 더욱이, 데이터선(15)의 1개의 표시는 1상의 상보선(RWD선,/RWD 선)을 나타내고 있다.

상기 구성에 의하면, 테스트 데이터 기록시에는 데이터·스크램블러(11)에서 병렬로 테스트되는 데이터 패턴을 원하는 패턴으로 변환시킬 수 있으면서, 독출시에도 데이터·디스크램블러(12)에 의해 동일한 스크램블상태로 변환을 수행하여 원래의 테스트 조건으로 되돌릴 수 있게 된다.

제2도는 제1도의 구성을 보다 구체적으로 나타낸 회로도로서, 통상 억세스 모드시에 기능하는 멀티플렉서(16), 디멀티플렉서(17) 등을 나타냄과 더불어 에러검출회로(18)를 설치하고 있다. 에러검출회로(18)는 테스트 결과의 데이터일치, 불일치를 검출한다. 테스트시에는 입력패드로부터 입력회로(19)를 매개로 테스트용의 데이터(Din)를 입력하고, 테스트결과는 에러검출회로(18)를 매개로 출력회로(20)로부터 출력패드를 매개로 Dout으로서 얻는다. 이는 사용하는 DRAM이 × 1비트 구성의 제품을 가정하고 있다. 이하, 본 발명의 제반동작을 제2도를 참조하여 진행하여 간다.

제3도는 테스트모드에 대한 엔트리 사이클을 나타내는 일예로서의 파형도이다. WCBR사이클을 개시한 후, /RAS신호를 저레벨로 유지한 채로 / WE신호를 2회 사이클하고, 2회째의 /WE의 하강으로 A0부터 A7까지 8비트의 어드레스를 지정한다.

어드레스 지정은 예컨대 다음과 같다. 상기 제18도에 있어서 동시에 테스트되고, 파선으로 에워싸인 CELL0로부터 CELL7의 8비트에 어드레스 A0부터 A7을 각가 대응시킨다. 그 지정 어드레스신호가 0인 경우는 테스트 모드시에 입력되는 테스트 데이터를 그대로 통과시키지만, 1인 때는 테스트 데이터를 반전시키는 것으로 약속한다.

따라서, 2회째의 /WE사이클에서 A0부터 A7까지 모든 어드레스를 0으로 하면 데이터는 그대로(스크램블이 걸리지 않고) 기록되고, 또 독출되기 때문에 종래의 테스트모드 그대로이다. 또한, A0=0, A1=1, A2=0, A3=1, A4=0, A5=1, A6=0, A7=1로 지정하면, 1비트마다 역데이터가 기록되는 패턴에서의 테스트모드로 된다.

제4도는 상기 테스트모드에서의 약속을 고려하여 구성된 제1도 또는 제2도에 있어서의 데이터·스크램블러(11)의 구체예를 나타낸 회로도이다. 제1도의 실시예의 경우, 데이터선(15; RWD선,/RW1선)은 8쌍 존재하기 때문에, 실제 제4도에 있어서의 구성은 각각 8개 필요로 된다. RWD선,/RWD선은 입력버퍼(111)를 매개로 각각 인버터(112)와 클럭드인버터(113)의 직렬구성, 또는 클럭드인버터(114)를 거쳐 비반전 또는 반전되도록 되어 있다. 인버터(112)와 클럭드인버터(113)는 CHNG 또는 그반전신호(CHNG)에 의해 제어되고, 서로 상보적으로 활성화된다.

즉, CHNG=H(high)레벨, /CHNG=L(low)레벨의 경우는 입력버퍼로부터의 111로부터의 데이터는 인버터에서 반전되지만, CHNG=L, /CHNG=H일때는 인버터 2단을 통과하기 때문에 데이터는 반전되지 않고 통과된다. 물론, 이 경우에는 CMOS가 트랜스퍼게이트라도 좋으며, 여러종류 변형을 갖을 수 있다.

제5도는 상기 제4도에 대응한 데이터·디스크램블러(12)의 구체적 예를 나타낸 회로도이다. 데이터·디스크램블러에서도 구성은 마찬가지로 각 소자구성의 입출력이 제4도의 구성과 역으로 된다.

물론, 데이터선(15)의 1쌍, 1쌍에 각각 설치되어, 제4도에 따라 여러 종류의 변형이 있을 수 있다.

제6도는 제1도에 있어서 래치회로(13)의 구체적 예를 나타낸 회로도이다. 이는 어드레스(A0; 행(R))에 대응하는 래치회로를 나타내고 있다.

이와 같은 구성은 A0부터 A7까지의 8비트의 어드레스에 대해 각각 설치되어 8개 필요로 된다. 어드레스(A0)는 TEST신호에 의해 제어되는 CMOS형 트랜스퍼게이트(131), 래치회로(132)를 매개로 NAND게이트(133)의 한쪽 입력에 접속되어있다. NAND게이트(133)의 다른쪽 입력은 TEST신호이다. NAND게이트(133)의 출력은 신호(/CHNG), 더욱이 인버터(134)를 매개로 신호(CHNG)로 된다.

상기 제6도의 구성에 의하면, 테스트신호가 L레벨인 한, CHNG=L레벨, /CHNG=H레벨로 데이터는 반전되지 않는다. 노말모드에서는 TEST신호가 L레벨로 고정되어 있다. 상기 제3도에 나타낸 바와 같은 ENTRY의 사이클에서 행어드레스버퍼를 동작시켜 행어드레스(Ai (R) /Ai (R); i=0∼7)가 지정되면서, TEST신호가 상승하면, 그 시점에서의 Ai (R)의 상태를 래치하여 CHNG, /CHNG를 생성하는 회로이다. 물론, 일예를 나타낸 것으로, 여러 가지의 변형을 갖을 수 있다.

제7도는 제2도에 있어서 멀티플렉서(16)와 그 주변의 구성을 나타낸 회로도이다. 제2도와 동일한 장소에는 동일부호를 붙이고 있다. Din의 상보데이터에 관해 신호(M0∼M7 및 /M0∼/M7) 각각으로 도통제어되는 8개씩의 CMOS형 트랜스퍼게이트(161 및 162)로 이루어진다. 이들 8개씩의 트랜스퍼게이트(161, 162)는 각각 8쌍의 데이터선(RWD0, /RWD0∼RWD7, /RWD7)에 접속되어 있다.

제8도는 상기 신호(M0∼M7 및 /M0∼/M7)를 입력 어드레스에 의해 생성하는 회로를 나타내고 있다. 예컨대, 내부에서 3비트 전부의 비트열을 이용한다. 즉, 어드레스(Ai Aj Ak)를 (111)로 하면, (/Ai /Aj /Ak)로부터 (Ai Aj Ak)까지 증가를 생성한다. 이 비트열에 각각 대응한 8개의 NAND게이트(163)의 출력에 각각 8개의 NAND게이트(164)의 한쪽 입력을 접속하고 있다. NAND게이트(164)의 다른쪽 입력은 공통으로 TEST신호의 반전신호(/TEST)가 입력된다. AND게이트(164)의 8출력은 각각 차례로 M0∼M7, 또는 인버터(165)를 매개로 차례로 /M0∼/M7으로 된다.

제9도는 제2도에 있어서 디멀티플렉서(17)와 에러검출회로(18) 그 주변의 구성을 나타내는 회로도이다. 제2도와 동일한 장소에는 동일 부호를 붙인다. 에러검출회로(18)는 테스트 데이터의 일치/불일치를 판정한다. 에러검출회로(18)는 디멀티플렉서(17)에 들어가기 전의 8쌍의 데이터선(RWDx, /RWDx (x=0.7))중 한쪽 RWD0∼RWD7에 대하여 NAND게이트(181)를 접속하고, 다른쪽 /RWD0∼/RWD7에 대해 NAND게이트(182)를 접속하며, 그 출력을 EXOR게이트(183)에 입력하고 있다. EXOR게이트(183)의 출력은 인버터(184)를 매개로 스위칭회로(190)에 입력된다. 스위칭회로(190)는 테스트신호가 발생될때(H레벨) 활성화되는 클럭드인버터(191)가 설치되어 있다. 인버터(192)는 상보 데이터선을 만들기 위하여 있다. 스위칭회로(190)로부터의 상보 데이터선은 대응하는 출력회로(20)의 입력단(노드DN, /DN)에 접속된다.

제10도는 제9도에 있어서 디멀티플렉서(17)의 구체예를 나타낸 회로도이다. 8쌍의 데이터선(RWDx, /RWDx(x=0∼7))은 각각의 신호(Dx, /Dx(x=0∼7))로 도통제어되는 8개씩의 CMOS형 트랜스퍼게이트(171, 172)에 접속된다. 트랜스퍼게이트(171)를 매개한 데이터선(RWD)은 8개 공통으로 접속되고, 트랜스퍼게이트(171)를 매개한 데이터선(/RWD)은 8개 공통으로 접속되며, 각각 대응하는 출력회로(20)에 대한 노드(DN, /DN)에 접속된다.

제11도는 상기 신호(Dx, /Dx(x=0∼7))를 입력어드레스에 의해 생성하는 회로를 나타내고 있다. 제8도에서 이용된 3비트 전체의 비트열 각각 8개에 대응하여 설치된 NAND게이트(173)의 출력에 각각 인버터(174)를 접속하고 있다. NAND게이트(173)는 공통으로 TEST신호의 반전신호(/TEST)도 입력된다. 인버터(174)의 8출력은 각각 차례로 D0∼D7, 또는 더욱이 인버터(175)를 매개로 차례로 /D0∼/D7으로 된다.

상기한 바와 같이 설명한 제2도의 구성의 회로에 있어서, 제12도에 나타내는 타이밍차트를 참조하면서 테스트모드에 대한 엔트리동작에 대하여 설명한다. /WE신호와 /CAS신호가 /RAS신호보다도 먼저 활성화되면서 /WE신호가 2회 카운트 되면, 이 2회째에 /WE신호가 활성화되는 시점에서 ENTRY/EXIT회로(14)가 TEST신호를 발생시킨다. 또한, 동시에 2회째의 /WE신호의 활성화시에 행어드레스버퍼가 동작해서, 행어드레스(A0 (R)∼A12 (R))를 칩내부로 취입하지만, 그들중 A0∼A7까지가 래치회로(13)에 입력되고, 그때 발생되는 TEST신호에 의해, A0∼A7의 상태가 래치된다. 이에 따라 데이터에 대한 스크램블러의 상태가 세트된 것으로 된다. 이후에는, 특별한 EXIT 사이클동작을 시키지 않는 한 테스트모드는 해제되지 않고, DRAM내에 이 스크램블러상태가 래치된 채로 된다.

다음에, 테스트모드의 기록동작을 설명한다. ENTRY 사이클 종료후 /RAS신호, /CAS신호, /WE신호를 모두 프리차지상태로 되돌리고, 그 후에 통상의 DRAM의 기록동작을 행하면 달성될 수 있다. 예컨대, 상기한 바와 같이 사용하는 DRAM이 ×1비트 구성의 제품이라면, 데이터입력(Din)의 핀으로부터 입력된 기록데이터는 각 16M비트 셀어레이 마다 8비트의 동일 데이터를 보내는 것으로 된다.

각 16M비트 어레이마다 설치된 데이터·스크램블러(1)를 기록 데이터가 통과할 때에 미리 설정되어 있는 스크램블러상태를 기초로 데이터에 스크램블이 걸린다. 8비트의 스크램블신호(CHNGi(i=0∼7))중 0에 대응하는 데이터는 그대로 통과하지만, 1에 대응하는 데이터는 반전하여 각 비트에 전달하는 것으로 된다. 그 데이터·스크램블러를 통과한 8비트의 데이터(8쌍의 RWD선상에서 전달된다)는 활성화되어 있는 2개의 512K블럭중 어드레스 지정된 어느 한쪽에 기록된다. 즉, 상기 8비트의 데이터는 상기 제18도에 나타낸 8열로 입력되고, 워드선이 상승하고 있는 CELL0로부터 CELL7의 8비트에 기록된다.

다음에, 테스트모드의 독출동작을 설명한다. 상기 기록동작이 종료되고, 모든 셀어레이, 또는 테스트에 필요한 일부의 셀어레이에 데이터를 기록한 후에, 통상의 독출동작을 행하면 달성될 수 있다. 상기 제18도에 나타내고 있는 바와 같이 행어드레스로 선택되어 상승한 워드선(WL)과 관련하는 셀의 데이터가 모두 센스앰프에서 증폭되지만, 그중 열어드레스를 통해 CSL(열선택선)로 선택된 8비트의 데이터가 출력(DQ, /DQ)쌍으로 독출된다. 이들 데이터는 각각 대응하는 8개의 DQ버퍼에서 다시 증폭되고, 제2도에 나타낸 바와 같이 8쌍의 RWD선쌍으로 독출된다. 이들 RWD선쌍의 데이터는 데이터·스크램블러를 통해 출력회로(20)로 전달된다.

출력회로(20)로 전달되기전에 에러검출회로(18)에서 8비트의 일치/불일치가 판정되어, 일치하고 있으면, 출력핀의 신호(Dout)에 1을, 일치하고 있지 않으면, 0을 출력한다. 기록시에는 데이터·스크램블러(11)를 통과하고 있기 때문에, 일반적으로는 셀로부터 RWD선으로 독출된 8비트 데이터는 에러가 없는 경우에서도 제 각각이지만, 데이터·스크램블러(12)로 설정되어 있는 상태는 데이터·스크램블러로 설정되어 있는 스크램블상태와 동일하게 설정되기 때문에 데이터·스크램블러(12) 출력시점에서 8비트는 에러가 없는 경우에는 스크램블전의 기록된 상태로 되돌아가 일치하는 것으로 된다. 물론, 에러가 있는 경우에는 여기에서 일치되어 있지 않은 것으로 된다.

따라서, 에러검출회로(18)에서의 일치/불일치의 판정은 종래의 병렬비트 테스트모드의 판정회로와 모두 동일한 회로 구성으로 달성할 수 있고, 본 발명을 실현하는데에 입력회로와 RWD선쌍 사이에 데이터·스크램블러(11)를 설치하면서 RWD선쌍과 출력회로 사이에 데이터·스크램블러(12)를 설치하는 것만으로 좋다. 물론, 이들을 제어하는 ENTRY/EXIT회로(14)나 래치회로(13)는 필요로 된다.

제13도는 상기 실시예의 응용예로서, 스크램블러 정보 모니터 기능을 부가한 경우의 주요부 구성을 나타낸 회로도이다. 데이터가 어떻게 스크램블되는가의 정보를 외부로부터 확인하는 기구를 설치한다. 제13도에 있어서, 스크램블러의 조건을 설정하는 어드레스(A0∼A7)가 각각 입력되는 패드(21) 각각에 행어드레스버퍼(22), 열어드레스버퍼(23)가 접속되는 것은 종래 구성과 마찬가지이지만, 스크램블 모니터회로(24)가 더 접속되어 있다. 스크램블 모니터회로(24)는 신호(MON)에 의해 제어된다.

제14도는 스크램블 모니터회로(24)의 구체예를 나타낸 회로도이다. 스크램블신호(/CHNGi(i=0∼7))로 제어되는 전원측의 P채널 MOS트랜지스터(241) 및 접지전위측의 N채널 MOS트랜지스터(244), 그 사이에 직렬로 접속된 P채널 MOS트랜지스터(242) 및 N채널 MOS트랜지스터(243)를 설치하고 있다. 트랜지스터(243)의 게이트에는 신호(MON)가 인가되고, 트랜지스터(242)의 게이트에는, 인버터(245)에 의해 신호(/MON)가 인가된다. 트랜지스터(242)와 트랜지스터(243)의 드레인 접속점은 대응하는 어드레스(Ai(i=0∼7))의 패드(21)로 연결된다.

제15도는 모니터 사이클을 부가한 타이밍차트이다. ENTRY사이클 후, EXIT사이클 전의 테스트모드(TEST가 고레벨상태)시에 있어서, WCBR의 사이클로 /WE를 2회의 사이클하면, 모니터신호(MON)가 상승하고, 그 때에 래치되있는 스크램블상태를 외부, 예컨대 어드레스핀(도시되지 않았음)으로 출력한다. 테스터측은 이에 의해 스크램블상태를 확인할 수 있게 된다. 제15도중 OPEN은 테스트측의 드라이버(도시되지 않았음)를 오픈상태로 하는 기간인 것을 의미하고 있다.

제16도는 발명의 다른 실시예를 나타내는 회로도로서, 쌍방향 데이터·스크램블러(25)를 사용하는 것을 염두에 둔 회로이다. 제1도와 동일한 장소에는 동일한 부호를 붙이고, 동작의 설명은 제1도의 구성과 기본적으로 마찬가지이므로 생략한다.

상기 각 실시예에 의하면, 종래의 병렬 테스트에서는 검출 불가능했던 항목의 테스트가 병렬 테스트할 수 있도록 된다. 또한, 병렬 테스트 항목의 종류가 풍부하게 작성될 수 있다. 더욱이, 전체 테스트 시간의 단축이 가능하게 되는 이점이 있다.

또한, 상기 실시예에서는 TEST신호가 제12도의 타이밍차트에 나타내고 있는 바와 같이, WCBR의 2회째의 /WE로 상승하고 엔트리-사이클, /RSA온리사이클이 입력되어 하강(EXIT-CYCLE)한다는 신호이다. 물론, 본 실시예의 테스트모드에 대한 ENTRY/EXIT회로(14)는 다른 사이클에서도 달성가능하고, 특히 사이클을 설치하지 않아도, 패드에 신호를 부여하는 것으로 TEST신호를 상승시킬 수 있다.

[발명의 효과]

이상 설명한 바와 같이 본 발명에 의하면, 데이터의 스크램블러를 내장하는 것으로 테스트모드에서의 기록패턴을 자유롭게 설정할 수 있도록 되어, 종래의 병렬테스트에서는 검출 불가능했던 항목의 테스트가 병렬테스트 가능하게 된다. 병렬테스트의 자유도가 대폭 향상하고, 더욱이 전체 테스트 시간의 단축이 가능하게 된다.

Claims

메모리셀에 데이터를 전송하는 복수의 데이터선과, 상기 데이터의 스크램블조건을 설정하기 위한 신호를 래치하는 신호래치수단, 상기 데이터를 상기 스크램블조건에 따라 임의로 스크램블하는 기능을 갖춘 데이터스크램블러수단 및, 소정의 신호사이클에 의해 테스트모드가 개시되고, 상기 신호래치수단으로부터 상기 데이터 스크램블러수단에 상기 스크램블조건이 전달되어, 상기 데이터 스크램블러수단을 기능시키는 제어수단을 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 신호래치수단이 행어드레스신호의 일부를 이용하는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 제어수단에는 다른 소정의 신호 사이클에 의해 상기 테스트모드가 해제되고, 상기 데이터 스크램블러수단을 무효로 하는 기능을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
제1항에 있어서, 상기 데이터의 스크램블조건을 외부로 출력하는 모니터 수단을 더 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제1항 내지 제4항중 어느 한 항에 있어서, 상기 데이터 스크램블러수단은 테스트모드시, 상기 데이터를 상기 스크램블조건에 의해 스크램블하는 데이터·스크램블러와, 상기 테스트모드에 의해 상기 메모리셀을 매개로 상기 데이터선에 독출된 데이터를 상기 스크램블조건에 의해 디스크램블하는 데이터·디스크램블러를 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.
제1항 내지 제4항중 어느 한 항에 있어서, 상기 데이터 스크램블러수단은 상기 테스트모드시, 상기 데이터를 상기 스크램블조건에 의해 스크램블하는 데이터·스크램블러와, 상기 테스트모드에 의해 상기 메모리셀을 매개로 상기 데이터선에 독출된 데이터를 상기 스크램블조건에 의해 디스크램블하는 데이터·디스크램블러를 구비하고, 상기 데이터·디스크램블러를 각각 매개한 상기 데이터선의 상보데이터에 대해 정오판정을 하는 검출수단을 더 구비하여 구성된 것을 특징으로 하는 반도체 기억장치.