KR100274478B1 - 병렬 테스트 장치를 갖는 집적 반도체 메모리 및 그 리던던시 방법 - Google Patents

병렬 테스트 장치를 갖는 집적 반도체 메모리 및 그 리던던시 방법 Download PDF

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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

집적 반도체 메모리는 병렬 테스트 장치(PT)와 U개의 블럭그룹(GPu)을 포함한다. 병렬테스트장치(PT)는 반도체 메모리에 기록하고 반도체 메모리에서 판독되는 데이타를 기록 및 평가하기 위해 이용된다. 상기 배열에서, M개의 메모리셀(MC)의 다소그룹은 테스트 모드에서 동작을 위해 동시에 테스트될 수 있는 바 각 그룹은 각 워드라인(WL)에 걸쳐 배열된다. 이러한 과정동안 데이터 판독은 병렬테스트장치(PT)에 의해 평가될 수 있다. 평가의 결과는 반도체 메모리의 입력/출력 데이터 라인(I01, I02, I03)에서 M개의 메모리셀(MC)의 각 그룹에 대해 분리하에 나타난다. 반도체 메모리는 중복 메모리셀(MCred)을 또한 가질수 있다. 이러한 경우에 메모리셀(MC) 또는 메모리셀(MC) 그룹은 테스트 모드(중복)에 접속되어 교환될 수 있다.

Description

병렬 테스트 장치를 갖는 집적 반도체 메모리 및 그 리던던시 방법
제1도는 본 발명에 따른 메모리의 개략도이며,
제2도 내지 제12도는 본 발명의 바람직한 제1실시예이며,
제13도 내지 제23도는 본 발명의 바람직한 제2실시예이며, 그리고
제24도는 본 발명의 또다른 바람직한 실시예들의 조합을 도시한다.
메모리셀들(MC)을 갖으며 제1도에 따른 테스트 장치(PT)를 갖는 본 발명에 따른 반도체 메모리는 U개의 블록그룹들(GP1...U, 통칭하여 GPu)을 포함한다. 병렬 테스트 장치(PT)는 병렬테스트(=테스트 모드), 즉 반도체 메모리의 사용자에 의해서 수행되는 것과 같은 정상적인 동작 모드에서 동시에 로드 및/또는 판독될 수 없는 많은 메모리셀들(MC)이 동시에(=하나의 메모리 사이클 내에) 테스트되는 테스트를 수행하기 이해 제공된다. 이 병렬 테스트 장치는, 정상 동작모드 및 테스트 모드 모두에서, 반도체 메모리로 기록될 데이터를 기록하기 위해서 그리고 그 후에 상기 반도체 메모리에 기록된 데이터를 판독하기 위해서 사용된다. 상기 정상 모드 및 테스트 모드 모두에서 상기 병렬테스트 장치(PT)를 사용하는 것은 전술된 문서 어디에서도 불가능하다. 상기 병렬 테스트 장치(PT) 및 블록그룹들(GPu)은 데이터, 주소 및 제어 라인들을 통해서 서로 연결되며, 이러한 것들이 양방향 화살표로 제1도에 도식적으로 표현되어 있다. 상기 병렬 테스트 장치(PT)는 제어 및 주소 라인들(,...,ADR)을 통해 반도체 메모리의 연결부(제1도의 “Ext”)로 연결된다. 정상 동작 모드에서 사용되며 테스트 모드를 위해 제공되는 소자에 의해서 영향을 받지 않는 반도체 메모리의 특징은 다음의 설명에 포함되지 않는다. 왜냐하면 그것들은 종래기술에 관한 것들이며, 따라서 본 발명의 핵심 내용은 아니기 때문이다.
테스트 모드에서, 각 경우에 M개 메모리셀들(MC)의 수 개의 그룹들이, 병렬 테스트 장치(PT)에 의해, 동작에 대하여 동시에 테스트될 수 있다. M개 메모리셀들(MC)의 각 그룹은 각각의 워드라인(WL)을 따라서 배치된다. 하나의 메모리 사이클내에서 판독된 모든 데이터는 병렬 테스트 장치(PT)에서 평가될 수 있으며, 상기 평가의 결가는 메모리셀들(MC)의 각각에 대하여 독립적으로 I/O 데이터 라인들(IO1, IO2, 가능하게는 IO3)에 나타난다. 테스트 모드를 수행하기 위해서 필요한 데이터가 기록되고 있어도, 상기 데이터는 제1 및 제2형의 I/O 데이터 라인들(IO1,IO2) 그리고 가능하게는 제3형의 I/O 데이터 라인들(IO3)에 나타난다. 이하에서 “제1형의 I/O 데이터 라인들”로 불리는 I/O 데이터 라인들(IO1)은 종래와 같이 반도체 칩의 패드(PD)를 통해서 반도체 메모리의 핀들에 적어도 간접적으로 연결된다. 따라서 그것들은 하나의 케이스에 캡슐화된 완성된 반도체 메모리의 사용자에게 전기적으로 액세스가 가능하다. 이하에서 “제2형의 I/O 데이터 라인들” 또는 “제3형의 I/O 데이터 라인들”로 불리는 I/O 데이터 라인들(IO1, IO2)은 반도체칩 상의 보조 패드들(PDx 또는 PDy)와 연결될 수 있다. 그러나, 이것들은 반드시 하나의 케이스에 캡슐화된 반도체 메모리의 핀들에 전기적으로 연결되어야 하는 것은 아니다. 따라서, 그것들은 반도체 메모리의 사용자에게 전기적으로 액세스되지 않는다. 이것이 비록 반도체 메모리의 사용자가 본 발명에서의 테스트 모드를 수행하지 못하게 한다고 할지라도, 반도체 메모리의 제조자는 반도체 칩이 하낭의 케이스에 내장될 때까지 최대한으로 병렬 테스트 모드를 사용할 수 있다. 따라서 그는 테스트 모드를 수행하기 위해(예를 들면, 각각의 테스트를 위해 반도체 메모리에 주어지는 메모리 주소들(ADR)의 함수로서) 연결되는 자동 테스터에 의해 결과를 자동으로 검출하고 평가할 수 있다. 이러한 보조패드들(PDx, PDy)이 반도체 칩위에 제공되면, 그것들은, 기하학적 구조에서, 정상 패드들보다 더 작게 구성될 수 있는데, 이는 연결 선들을 핀들에 연결시키는 공지된 본딩 작업이 생략되기 때문이다. 더욱이, I/O 데이터 라인드(IO2, IO3)에 속하는 드라이버들이 I/O 데이터 라인(IO1)에 대한 대응하는 드라이버들 보다 더 작은 크기일 수 있는데, 이는 전자가 후자와 같은 크기의 부하(예를 들면, 반도체 메모리가 장착되는 기판 상의 긴 라인들)를 구동할 필요가 없기 때문이다. 또한 이것은 이러한 드라이버들을 위하여 필요한 공간 요구조건을 최소화한다. 상기 보조패드들(PDx, PDy)이 핀에 연결되어야 한다면, 그 숫자도 증가되어야만 할 것이다. 따라서, 이러한 반도체 메모리는 경쟁하는 대응 반도체 메모리와 더 이상 핀-호환되지 아니한다.
제2도는 전체적으로 보아서 본 발명에 따른 반도체 메모리의 제1실시예를 도시한다. 본 발명에 따른 가능한 실시예 및 다른 개선 사항들은 제3도 내지 제12도에 도시되어 있다.
제2도는, 두 개의 블록그룹(GP1, GPu)을 도시하는데, 도시되지 아니한 중간 블록그룹들은 점들으로 표시된다. 각 블록그룹(GPu; u = 1...U)은 V개의 메모리 블록(BK1...V), 일반적으로 BKV(v=1...V)를 포함하며, 메모리 블록들(BK1, BKV)만이 각 경우에 도시된다. 상기 메모리 블록(BKv)은 워드라인들(WL) 및 버트라인들(BL)을 따라서 매트릭스 형태로 배열된 반도체 메모리의 메모리셀들(MC)을 포함한다(제3도에 도시됨). 동작시에, 블록그룹(GPU) 당 하나의 메모리 블록(BKV)은 임의의 시점에 최대로 선택될 수 있는데, 즉, 반도체 메모리의 U개의 메모리 블록들(BKV)의 총 최대치가 동시에 선택될 수 있다. 메모리 블록의 가능한 더 상세한 구조가 제3도와 관련하여 이하에서 더 상세히 설명된다.
제2도는 또한 병렬 테스트 장치(PT)의 개요를 도시한다. 그것은 U개의 그룹 I/O 유니트(GPIO)를 포함하는데, 상기 각 유니트는 U개의 블록그룹들(GPU) 중의 하나에 할당된다. 각 그룹 I/O유니트(GPIO)의 입력은 하나의 그룹 데이터버스(GPDB)에 연결되며, 그 발생 및 동작은 제3도 및 계속되는 도면에 더 상세히 설명된다. 그것은 메모리셀(MC)로 기록될 데이터 및 거기로부터 판독될 데이터를 전송한다. 상기 유니트의 출력은 I/O 데이터버스(IODB)로 연결된다. 모든 그룹 I/O유니트들(GPIO)은 테스트신호(TEST)로 연결된다. 모든 그룹 I/O유니트들(GPIO)은 테스트신호(TEST) 및 그룹 주소버스(GPAD)에 의해서 그리고 메모리셀(MC)로 데이터를 기록하고 그것을 판독하기 위한 적어도 하나의 제어신호(WR, RD)에 의해 함께 동작된다. 이 제어신호는 단일 제어신호가 될 수 있으며, 그것은 상기 신호가 제1논리레벨일 때 기록하고, 상기 신호가 제1논리레벨과 상보적인 제2논리레벨일 때 판독하는 것이 가능하다. 이러한 실시예에서, 상기 신호는 실제로 R/W 신호(R/)에 대응하는데, 각각의 랜덤 액세스 메모리(RAM)은 외부에서 인가될 수 있는 제어신호를 나타내는 것으로 알려져 있으며 본 발명에 따른 반도체 메모리에 의해서도 역시 나타내 진다. 그러나, 여기에 설명된 예시된 실시예에서, 상기 신호는 상기 R/W 신호(R/)로부터 유도되는 두 개의 별도의 제어신호들(기록제어신호(WR) 및 판독 제어신호(RD)의 형태를 갖는 것으로 가정된다.
상기 병렬 테스트 장치(PT)는 또한 하나의 메모리 어레이 I/O 유니트(MAIO)를 포함한다. 이것은 모든 그룹 데이터 I/O유니트(GPIO)에 대해 공통이며, 따라서 모든 블록그룹들(GPU)에 할당된다. 그 입력은 그룹 데이터 I/O유니트(GPIO)의 I/O 데이터브스들(IODB)에 연결된다. 그 출력은 제1형 P개의 I/O 데이터 라인들(IO1) 및 제2형의 (U-P)개의 I/O 데이터 라인들(IO2)에 연결된다. 상기 메모리 어레이 I/O 유니트(MAIO)는, 테스트 신호(Test)와 I/O 어드레스 버스(IOAD)에 의해, 판독 및 기록을 위한 적어도 하나의 제어신호(RD,WR)에 의해서 활성화된다.
상기 제1형의 I/O 데이터 라인(IO1)은 상기 반도체 메모리의 그 패드(PD)에 적어도 직접 연결되는데 상기 반도체 메모리의 그 패드(PD)는 반도체 메모리의 연결장치(일반적으로 핀으로 아려져 있음)를 통해 반도체 메모리의 사용자에게 전기적으로 액세스된다. 상기 제2형의 I/O 데이터 라인(IO2)은 반도체 칩 자체에서만 액세스되는 반도체 메모리의 보조패드(PDx)에 도시된 바와 같이, 적어도 간접적으로 연결될 수 있어서, 상기 라인(IO2)은 (하나의 케이스 내 칩이 캡슐화도 후에)반도체 메모리의 사용자에게 전기적으로 액세스되지 않는다. 따라서, 본 발명에 따른 반도체 메모리의 제조자는 그의 사용자를 염두에 둘 필요가 없이 본 발명의 모든 장점을 이용할 수 있다. 이에 더해서, 이것은 이러한 병렬 테스트 장치없이 상기 반도체 메모리에 대응하는 다른 반도체와 핀-호황이 되도록 한다.
그에 더해서, 상기 병렬 테스트 장치(PT)는 적어도 하나의 제어유니트(CONTROL)를 포함한다. 이것은 상기 반도체 메모리에 공급될 수 있는 주소 신호(ADR)와 제어신호에 대한 입력을 갖는데, 예를 들면 일반적으로 공지된 신호들(로우어드레스 스트로브),(컬럼어드레스 스트로브) 및 R/(리드/라이트 활성화)신호가 있다. 그것은 블록 주소(ADBK), 워드 라인 주소(ADWL) 및 비트그룹 주소(ADBIT)에 대한 출력을 갖는다. 이러한 주소는 계속되는 설명에서 제3도를 참조하여 더 상세히 설명된다. 상기 제어 유니트(CONTROL)는 테스트신호(Test), 그룹 주소버스(GPAD) 및 I/O 주소버스(IOAD)에 대한 기록 및 판독을 위해 적어도 하나의 제어신호에 대한 출력을 갖는다. 기록 및 판독을 위한 적어도 하나의 제어신호(WR, RD)는 이 경우에 두 개의 분리된 제어신호의 형태, 즉 전술된 기록제어신호(WR) 및 (전술된) 판독제어신호(RD)에 형태로 설계되어야 한다.
외부로부터 공급될 수 있는 주소 신호(ADR)는 일반적으로 사용되듯이, 소위 로우 주소 신호 및 소위 칼럼 주소 신호를 포함한다. 상기 제어 유니트(CONTROL)는 주소 신호(ADR)로부터 블록 주소(ADBK)를 발생하며, 상기 블록 주소(ADBK)는 예를 들면 로우 주소 신호의 제1부로부터 외부로부터 공급될 수 있다. 그것은 주소 신호(ADR)로부터 워드 라인 주소(ADWL)를 발생시키며, 상기(ADWL)는 예를 들면 로우 주소 신호의 제2부로부터 외부로 공급될 수 있다. 이에 더 해서, 제어 유니트(CONTROL)는 주소 신호(ADR)로부터 비트그룹 주소(ADBIT)를 발생하며, 상기 주소(ADBIT)는 칼럼 주소 신호의 일부와, 그룹 주소버스(APAD)(예를 들면 칼럼 주소 신호의 제2부로부터) 및 I/O 어드레스 버스(IOAD)(예를 들면 칼럼 어드레스 신호의 제3, 마지막부로부터)외부로부터 공급될 수 있다. 이상의 설명에서, 그 발생의 형태는 당업자라면 아무 문제도 없을 것이다. 가장 간단한 경우에, 당업자는 대응하는 주소 버퍼에서및의 도움으로 모든 로우 주소 신호와 모든 칼럼 주소 신호를 일시적으로 저장하여 (일시적으로 저장된) 로우 및 칼럼 주소 신호의 전술된 부분을 블록 주소(ADBK), 워드라인 주소(ADWL), 비트그룹 주소(ADBIT), 그룹 어드레스 버스(GPAD) 및 I/O 어드레스 버스(IOAD)에 대한 대응 출력에 전송한다.
제어 유니트(CONTROL)는 외부로부터 주어된 R/W 신호만으로부터 판독제어신호(RD)와 기록제어신호(WR)를 발생한다. 이것이 제1논리레벨이면(예를 들어 “하이”), 상기 판독제어 신호(RD)는 활성상태(예를 들면 “하이”)로 가정하며 상기 기록제어신호(WR)은 비활성상태(예를 들면 “로우”)로 가정한다. 역으로, 외부신호(R/)가 제1논리레벨에 상보적인 제2논리레벨(예를 들면 “로우”)이면, 상기 판독제어신호(RD)는 비활성 상태(예를 들면 “로우”)로 가정되며 상기 기록제어신호(WR)는 활성상태(예를 들면 “하이”)로 가정된다.
이에 더해서, 상기 제어 유니트(CONTROL)는 테스트신호(Test)를 발생한다. 이것은, 외부로부터 공급될 수 있는 하나 이상의 주소 신호(ADR)에 의해서 그리고 외부로 공급될 수 있는 제어신호(,, R/)에 의해서, JEDEC 위원회의 “JEDEC 표준 21-B”에 따라 양호하게 수행된다. 이 표준은 주소 멀티플렉스 동작을 하는 DRAM에 대한 여러 동작 모드들에 대한 표준화된 초기화 성능, 그 중에서도 다양한 테스트 모드를 동작시키기 위한 성능을 제공한다. 이것은 어떤 외부 주소 신호(ADR)와 관련하여, 외부로부터 공급될 수 있는 제어신호들(,, R/)의 어떤 타이밍 조합을 통해서 발생된다.
이 경우에, 전술된 JEDEC 표준은 상기 테스트 모드가 소위 “전의기록” 사이클(“WCBR”)을 통해 들어간다. 그러한 메모리 사이클이 시작될 때, 다음의 신호상태가 대응하는 제어신호에 대한 반도체 메모리의 입력에 존재한다. 즉, R/및는 이미 “로우”이며,는 “로우”로 된다. 본 발명에서 중요한 테스트 모드는 외부로부터 공급될 수 있는 주소 신호(ADR)의 조합을 통해서 “스위치 온”되며 “하이”에서 “로우”로 제어신호(RAS)의 변이 시간에 존재하는데, 이것은 JEDEC 위원회에 의해서 상세히 설명되는데 즉, 제어신호(CONTROL)는 전술된 테스트신호(Test)를 방생시킨다. 비록 본 발명에 대한 JEDEC 표준을 고려하는 것이 (경제적으로 또는 계약상) 적당한 것이라 할 수는 있어도, 그것이 반드시 필요한 것은 아니다.테스트신호(Test)를 발생하는 다른 가능성도 있고 그 가능성이 제공되고 있다.(가장 간단한 예로는, 달리 사용되지 않는 반도체 메모리의 핀(NC 핀)에 부가적인 신호를 인가하거나 또는 과전압을 갖는 신호를 (다른 목적으로는 사용되지 않는) 핀(예를 들어 어드레스 신호 핀)에 인가하는 것이다.
테스트 신호(Test)가 활성화되면, 상기 반도체 메모리는 본 발명에 따른 테스트 모드에서 동작될 수 있으며, 그렇지 않으면, 본 발명과는 다른 (또 다른)테스트 모드가 될 수 있는 정상 동작모드에서 동작될 수 있다.
제3도는 본 발명에 따른 반도체 메모리의 또다른 세부 사항들을 도시하는데, 이것들은 명확화를 위해서 제2도에서 생략되어 있다. 블록그룹(GPU)의 V개의 메모리 블록들(BKV)중의 두 개의 메모리 블록(BK1, BKV)이 도시되어 있다. 도시되지 아니한 나머지 메모리 블록들도 동일한 구조를 갖는다. 각각의 메모리 블록(BK1,BKV)은 하나의 디코더 블록(BDEC)을 포함한다. 이것은 그 블록그룹(GPU)의 메모리 블록(BKV)세트로부터 각각의 메모리블록(예를 들면 메모리 블록 BK1)을 선택하는데 사용된다. 테스트 모드에서와 같이 정상동작에서 블록그룹(GPU)당 하나의 메모리 블록(BKV)이 각각의 경우에 모든 블록그룹(GPU)에서 동시에 선택된다. 디코더 블록(BDED)은 그 입력에 있는 (제어유니트(CONTROL)에 의해 발생되는) 블록 주소들(ADBK)이 그에 특수한 하나의 주소값을 가질 때 활성화된다. 이러한 목적을 위하여, 블록 주소들(ADBK)은 그 만큼의 별개의 주소 신호들을 가지는데, V개의 디코드 블록(BDEC) 각각은 이들로부터 그에 대해 유효한 주소 조합을 디코드 할 수 있다. 이 경우에, 상기 디코더(BDEC)는 출력신호로서 블록선택신호(BKSIG)를 동작시킨다.
각각의 메모리 블록(BKV)은, 각각의 메모리 블록(BKV)의 개별 워드라인(WL)을 활성화시키기 위해서, 일반적으로 워드라인 드라이버(도시되지 않음)에 앞서는 워드라인 디코더들(WLDC)을 포함한다. 워드라인 디코더들(WLDEC)은 한편으로는, (제어유니트(CONTROL)에 의해 발생된)워드라인 주소(ADWL)에 의해서, 다른 한편으로는, 관련된 블록 디코더(BDEC)의 블록 선택신호(BKSIG)에 의해 동작된다. 워드라인 주소들(ADWL)은 이러한 목적으로 그 만큼의 개별 주소 신호들의 수를 나타내는데, 하나의 메모리 블록(BKV)의 워드라인 디코드(WLDEC) 각각은 이것들로부터 그에 대해 유효한 주소 조합을 디코드할 수 있다.
한 메모리 블록(BKV)의 비트라인들(BL)은, 일반적으로 그러하듯이, 각각의 경우에 쌍으로 결합되며 판독 증폭기(SA)에 연결된다. 한쌍의 연결라인은 각각의 판독 증폭기(SA)의 한 단부에 연결된다. 데이터가 각각의 판독 증폭기(SA)에 연결된 한쌍의 비트라인(BL)들 중의 하나를 따라서 메모리셀(MC)에 기록되면, 그들은 이러한 데이터를 판독 증폭기(SA) 및 그에 연결된 비트라인(BL)에 공급하기 위해 사용된다. 각각의 판독 증폭기(SA)에 연결된 한쌍의 비트라인의 비트라인(BL) 중 하나에 따라서 메모리셀(MC)로부터 데이터가 판독되면, 그것들은 판독 증폭기(SA)에 의해 증폭 및 가중된 판독 데이터를 전달하는데 사용된다.
비트 스위치(BSW)는 각각의 경우에 연결라인 각 쌍의 다른 단부에 배치된다. 각 경우에 M개의 비트 스위치(BSW)(M은 1 보다 큰 자연수)는 한 비트 스위치 블록(BKBSW)을 형성하도록 결합된다. 각각의 비트 스위치 블록(BKBSW)은 비트그룹 선택신호(BITSIG)에 의해 활성화되어 각 경우에 M개의 메모리셀(MC)이 동시에 로드 및 판독될 수 있다. 이러한 배치에서, 블록그룹(GPU)당 하나의 비트그룹 선택신호(BITSIG)는 하나의 다수의 또는 모든 메모리 블록(BKV)에서 하나의 비트 스위치 블록(BKBSW)을 활성화하는데 사용될 수 있다(후자는 제3도에 도시됨).
각각의 메모리 블록(BKV)은 하나의 블록 데이터버스(BKDB)를 갖는데 상기 블록 데이터버스(BKDB)을 통해서 각각의 메모리 블록(BKV)의 메모리셀(MC)로 기록되는 데이터와 이러한 메모리셀(MC)로부터 판독되는 데이터가 이동된다. 각각의 블록 데이터버스(BKDB)는 판독(BKDB-RD) 및 기록(BKDB-WR)을 위한 M쌍의 데이터 라인을 갖는다. 이것은 양방향성이거나 단방향성이 될 수 있다. 도면에서, 각각의 경우에 단방향성 라인을 갖는 변형예가 도시되어 있다. 도면에서, 각각의 경우에 단방향성 라인을 갖는 변형예가 도시되어 있다. 이 변형예에서, 블록 데이터버스(BKDB)은 M쌍의 판독 데이터라인(BKDB-RD)과 M쌍의 기록 데이터 라인(BKDB-WR)을 갖는다. 다른 변형예에서, 도시되지는 않았지만(양 방향성 라인), 하나의 블록 데이터 버스(BKDB)은 그에 대응하여 기록 및 판독에 모두 사용되는 M쌍의 데이터 라인을 갖는다. 그 결과로서 필요하게 되는 본 발명의 개별 성분을 적용하는 것은 평균 기술인의 능력내에 속하는 것으로서, 그것들은 여기에 별도로 도시될 필요가 없고, 특히 그것들은 본 발명의 개념에 특별한 기여를 하지 않기 때문이다.
M쌍의 판독 데이터 라인들(BKDB-RD)은, 비트 스위치 블록(BKBSW)을 통해 각각의 비트 그룹 선택신호(BITSIG)의 제어하에, 각각의 비트 스위치 블록(BKBSW)의 M쌍의 연결라인에 선택적으로 연결될 수 있다. 이와 유사하게, M쌍의 기록 데이터 라인(BKDB-WR)은, 비트 스위치 블록(BKBSW)를 통해 각각의 비트 그룹 선택신호(BITSIG)의 제어하에, 각각의 비트 스위치 블록(BKBSW)의 M쌍의 라인에 선택적으로 연결될 수 있다. 이것은, 도시되지는 않았지만, 블록 데이터버스(BKDB)의 양방향성 데이터 라인의 변형에 대응하여 적용될 수 있다. 이 배열에서, 판독 및 기록 모두에 사용되는 M쌍의 데이터 라인은, 비트 스위치 블록(BKBSW)을 통해 각각의 비트그룹 선택신호(BITSIG)의 제어하에, 각 비트 스위치 블록(BKBSW)의 M쌍의 연결라인에 선택적으로 연결될 수 있다.
제3도는 비트그룹 선택신호들(BITSIG)을 발생하기 위한 비트그룹 디코더(BITDEC)를 도시한다. 이러한 신호들은 메모리 블록들(BKV) 중 하나의 비트 스위치 블록들(BKBSW)과 같은 양만큼 발생된다. 결국, 이것들은 공지된 메모리에서와 같이 비트 라인들(BL)을 선택하는데 사용된다. 그것들이 각각의 경우에, 설명된 바와 같이, 비트 스위치 블록(BKBSW)당 M개의 비트 스위치들(BSW)을 활성화시키기 때문에, 그것들은 (종래의 기술과는 대조적으로) 각각의 경우에 M쌍의 연결라인들을 (이것은, 다음에, 각각의 판독 증폭기(SA)를 통해 M쌍의 비트라인(BL)과 결합된다) 블록 데이터버스(BKDB)로 연결시킨다. 따라서, 비트 그룹 선택신호들(BITSIG)는 (A:M)의 양으로 존재하는데, A는 한 메모리 블록(BKV)의 워드라인(WL)당 비트라인(BL) 쌍의 수와 같다. 이것에 필요한 비트 그룹 어드레스들(ADBIT)의 수는 (A:M) 비트 그룹 선택신호들(BITSIG)이 그것들로부터 디코드될 수 있는 정도의 크기이다. 적어도 하나의 비트 그룹 디코더(BITDEC)가 각각의 블록그룹(GPU)에 필요하다. 이 경우에, 그 비트그룹 선택신호들(BITSIG)은 각 블록그룹(GPU)의 모든 메모리 블록들(BKV)의 각 비트 스위치 블록(BKBSW)에 공급된다. 그러나, 다수의 비트그룹 디코더들(BITDEC)이 전술된 바와같이 제공될 수 있는데, 이것은 그 비트그룹 선택신호(BITSIG)를 통해 단지 일부 메모리 블록(BKV)의 비트 스위치 블록(BKBSW)을 활성화한다. 최대의 경우에, 한 비트 그룹 디코더(BITDEC)는 V개의 메모리 블록들(BKV) 중의 각각의 것들에 대해 제공될 수 있다. 여기에는 장점은 없으나 단점은 하나있다. 즉, 필요한 공간 요구조건이 그에 따라서 더 커지게 된다. 비트그룹 디코더(BITDEC)는 (전술된 바와 같이, 제어유니트(CONTROL)에 의해 발생된) 비트 그룹 주소(ADBIT)에 의해 활성화되며, 그로부터 비트그룹 선택신호들(BITSIG)을 디코드한다.
각 메모리 블록(BKV)(메모리 블록(BK1,BKV)은 제3도에 도시되며, 나머지 메모리 블록들은 점으로 표시된다)은 블록 데이터버스 멀티플렉서(BKDBMX)와 결합된다. 이것은 차동 증폭 및 멀티플렉싱 기능을 모두 가지고 있다. 그것은 각 메모리 블록(BKV)의 블록 데이터버스(BKDB)의 기록 데이터 라인(BKDB-WR)과 판독 데이터 라인(BKDB-RD)에 연결되며, 다른 한편으로, 그룹 데이터버스(GPDB)의 기록(GPDB-WR) 및 판독(GPDB-RD)을 위한 M 쌍의 데이터 라인들에 연결된다. 상기 그룹 데이터버스(GPDB)는 한 블록그룹(GPU)의 메모리 블록들(BKV)의 모든 데이터버스 멀티플렉서들(BKDBMX)에 연결된다.
블록 데이터버스(BKDB)의 데이터 라인과 유사한 방식으로(관련된 전술의 설명을 참조), 그룹 데이터버스(GPDB)의 데이터 라인들도 양방향으로 또는 일방향으로 동작하도록 설계될 수 있다. 추가의 설명은 일방향 변형예에 기초하고 있어서, 그룹 데이터버스(GPDB)은 M쌍의 기록 데이터 라인(GPDB-WR) 및 M쌍의 판독 데이터 라인(GPDB-RD)을 갖는다.
각 블록 데이터버스 멀터플렉서(BKDBMX)는, 블록 데이터버스 멀티플렉서(BKDBMX)와 결합되는, 메모리 블록(BKV)의 블록 디코더(BDEC)의 블록 선택신호(BKSIG)에 의해 제어된다. 각각의 경우에 하나의 블록그룹(GPU)의 하나의 블록 데이터버스만이 (테스트 및 정상모드에 관계없이)동작시 임의의 시점에 활성화되므로, 전술과 같이, 각 경우에 단지 단일 블록 디코더(BDEC) 및 최대의 블록 선택신호(BKSIG)만이 활성화된다. 따라서 블록그룹(GPU)의 블록 데이터베이스(BKDB) 중 최대의 것만이 각각의 블록 데이터버스 멀티플렉서(BKDBMX)를 통해서 그룹 데이터버스(GPDB)로 최적으로 연결된다.
제3도는, 제2도에서 설명된 바와 같이, 병령 테스트 장치(PT)의 연결된 U개의 그룹 I/O유니트(GPIO) 중 하나를 도시한다. 상기 I/O 데이터버스(IODB)는, 블록 데이터버스(BKDB) 및 그룹 데이터버스(GPDB)와 유사한, 기록 및 판독(양방향의)을 위한 단일의 데이터 라인 쌍을 가질 수 있다. 그러나, 다음 도면에서 설명되듯이, 기록하기 위한 한쌍의 데이터 라인들 (IODB-WR,)과 (단방향의) 판독을 위한 한쌍의 데이터 라인들(IODB-RD,)을 가질 수도 있다.
제4도는 그룹 I/O유니트(GPIO)의 블록도 표시를 도시한다. 그것은 그룹 제어회로(GPCTRL), 그룹 기록유니트(GPWR), 그룹 판독유니트(GPRD) 및 그룹 테스트유니트(GPTest)을 포함한다. 상기 그룹 주소버스(GPAD)은 M개의 그룹주소신호(GPAD1...M, 일반적으로는 GPADm)을 포함하며, 그중 하나는 각 경우에, 동작모드와 무관하게 활성화되는데, 즉, 상기 하나가 제1논리레벨(예를 들면 “하이”)에 있으며 그 나머지 그룹주소신호는 활성화되지 아니하는데, 이는 제1논리레벨에 상보적인 제2논리레벨(예를 들면 “로우”)에 있게되는 것이다. 이것은 병렬 테스트 장치(PT)의 제어유니트(CONTROL)에 의해 예를 들면, 외부에서 공급가능한 주소 신호들(ADR) 중 일부의 대응하는 디코딩에 의해 확실하게 수행된다.
그룹제어회로(GPCTRL)의 입력은 그룹 주소버스(GPAD)의 M개의 그룹주소신호(GPADm)에 그리고 테스트신호(Test)에 연결된다. 그것은 그룹주소신호(GPADm)와 결합된 M개의 그룹 주소출력신호(GPAD’1...M, 일반적으로 GPAD’m)에 대한 출력을 갖는다.
테스트 모드에서, 이 모든 것들은 공통의 논리레벨(예를들면 모두 “하이” 또는 모두 “로우”)을 갖는다. 원칙적으로, 이러한 논리레벨(하이 또는 로우)의 형태는 중요하지 않으며, 그것은 그룹 판독유니트(GPRD) 및 그룹 기록유니트(GPWR)에서 사용된 논리(정 또는 부의 논리)에만 의존한다. 현재, 정의 논리가 사용되어 이 놀리레벨이 “하이”(논리 1)와 같다.
정상동작모드 즉, 테스트신호(Test)가 비활성화된 때, 그룹주소출력신호(GPAD’1...M) 각각은 각 경우에 결합된 그룹주소신호(GPADm)의 논리상태에 있다. 이것은 다음 테이블 1(M=3에 대하여)에 예시 되어 있으며, 여기서 “Tset=1”은 테스트신호(Test)가 활성화되며 논리값 1(정의 논리인 것으로 가정)임을 의미한다. 따라서, “Test=0”은 테스트 신호가 활성화되지 않은 경우이며 “논리 0”에 대응한다. 더욱이, “X”는 “돈케어(don’t care)”를 의미한다.
[표 1]
상기 그룹 기록유니트(GPWR)은 어드레스 그룹출력신호(GPAD’m)에 대한 입력들과 I/O 데이터버스(IODB)의 두 기록 데이터 라인(IODB-WR,)에 대한 두 개의 다른 입력들을 갖는다. 그것은 그룹 데이터버스(GPDB)의 M쌍의 기록 데이터 라인(GPDB-WRm,)에 대한 M쌍이 출력을 갖는다.
그에 따라서, 상기 그룹 기록유니트(GPRD)는 그룹 데이터버스(GPDB)의 M쌍의 판독 데이터 라인(GPDB-RDm,)에 대한 M상의 입력과 그룹 제어 회로(GPCTRL)의 M개의 주소 그룹출력신호(GPAD’m)에 대한 또다른 입력을 갖는다. 이에 더해서, 그것은 그룹 테스트유니트(GPTest)의 두 입력(GPin1,GPin2)에 연결된 두개의 출력(GPout1, GPout2)을 갖는다.
두개의 입력(GPin1,GPiN2)에 더해서, 그룹 테스트유니트(GPTest)은 테스트 신호에 대한 제3입력과 비교 데이터(DCOMP)에 대한 제4입력을 갖는다. 상기 비교 데이터(DCOMP)는 테스트 모드(NC 핀) 밖에서 사용되지 않는 반도체 메모리의 핀에 의해서 또는 테스트 모드에서 주소지정에 필요하지 않은 주소라인(ADR)의 한 핀을 통해서 공급될 수 있다. 모든 M개의 메모리셀(MC)이 (그중에서도 특히) 그룹 판독유니트(GPRD)에 의해 테스트 되고 그를 뒤의 소자들(예를 들면 대응하는 판독증폭기(SA))이 테스트 모드에서 정확한 것이면, 비교 데이터(DCOMP)의 값(논리 0, 논리 1)의 쌍의 모든 판독 데이터 라인(GPDB-RDm,)의 쌍의 모든 판독 데이터라인(GPDB-RDm)의 데이터에 상응하며, 그렇지 않은 경우에는 그 반대이다. 상기 그룹 테스트유니트(GPTest)는 I/O 데이터버스(IODB)의 두 판독데이터 라인(IODB-RD,)에 대한 두 개의 출력을 갖는다. 그룹 I/O 유니트(GPIO)에 대한 이러한 소자들에 대하여는 다음의 또다른 도면을 참조하여 더 상세히 설명된다.
제5도는 그룹제어회로(GPCTRL)의 가능한 실시예를 도시한다. 그것은 M개의 상호 독립적인 OR 게이트(OR)를 포함하는데, 이들은 각 경우에 두 개의 입력 및 그 뒤의 인버터를 갖는 NOR 게이트로 구현된다. OR 게이트의 제1입력인 NOR 게이트의 제1입력은 테스트신호(Test)에 대한 그룹제어회로(GPCTRL)의 한 입력을 형성한다. OR 게이트(OR)의 제2입력인 NOR 게이트의 각각의 제2입력은 각 경우에 그룹 주소버스(GPAD)의 M개의 그룹주소신호(GPADm) 중 하나에 대한 그룹제어회로(GPCTRL)의 한 입력을 형성한다. OR 게이트(PR)의 출력은 그룹제어회로(GPCTRL)의 출력이다. 따라서, 전술된 그룹주소출력신호(GPAD’m)은 이들 출력에 나타난다.
제6도는 그룹 기록유니트(GPWR)의 가능한 실시예를 도시한다. 그것은 두 개의 디멀티플렉서(DMUXWR)를 포함하는데, 그 각각은 그룹제어회로(GPCTRL)의 M개의 그룹주소출력신호(GPAD’m)에 대한 M개의 입력을 갖는다. 이에 더해서, 각각의 디멀티플렉서(DMUXWR)는 I/O 데이터버스(IODB)의 기록 데이터 라인(IODB-WR,) 쌍의 각 라인에 대한 또다른 입력을 포함한다. 각각의 디멀티플렉서(DMUXER)는 그룹 데이터버스(GPDB)의 기록 데이터 라인(GPDB-WRm,)에 대한 M개의 출력을 갖으며, 하나의 디멀티플렉서(DMUXWR)는 그 출력에서 기록데이터 라인(GPDB-WRm,) 쌍의 각각의 한 기록데이터 라인(GPDB-WRm)과 연결되며 다른 디멀티플렉서(DMUXWR)는 그 출력에서 기록데이터 라인(GPDB-WRm,)쌍의 각각의 다른 기록 데이터 라인()에 연결된다. 디멀티플렉서(DMUXWR)의 출력은 그룹 기록유니트(GPWR)의 출력이다. 디멀티플렉서(DMUXWR)의 각각의 출력은, 다음에 더 상세히 설명되는 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’m) 중 하나와 대응하는 입력을 통해 내부적으로 연결된다.
정상동작 모드에서, 반도체 메모리에 기록되며, 디멀티플렉서(DMUXWR)의 또다른 입력에 존재하며, 그 입력이 I/O 데이터버스(IODB)의 하나의 기록데이터 라인(IODB-WR)에 연결되는 데이터 항목은 그 결합된 주소 그룹 출력신호(GPAD’m)이 대응하는 그룹주소신호(GPADm)의 제1논리레벨인 디멀티플렉서(MUXWR)의 출력으로 스위치된다(테이블 1에 따라, 이것은 논리값 1을 갖는 그룹주소신호(GPADm) 및 그룹주소출력신호(GPAD’m)이다). 따라서 정상동작 모드에서는, 반도체 메모리로 기록되는 데이터 항목에 상보적이며 다른 멀티플렉서(DMUXWR)의 다른 입력에 존재하며, 그 입력이 I/O 데이터버스(IODB)의 다른 기록 데이터 라인(IODB-WR)에 연결되는 데이터 항목은 결합된 그룹주소출력신호(GPAD’m)가 대응하는 그룹주소신호(GPADm)의 제1논리레벨에 있는 디멀티플렉서(DMUXWR)의 출력으로 스위치된다.
테스트 모드에서는 각각의 디멀티플렉서(DMUXWR)의 각각의 또다른 입력에 존재하는 데이터 항목이 양쪽 디멀티플렉서(DMUXWR)에서 각각의 디멀티플렉서(DMUXWR)의 모든 출력으로 스위치되어, 기록될 데이터 항목이 메모리 블록(BKV)의 M개의 메모리셀로 동시에 기록된다.
더 간단히 설명하면, 정상동작 모드에서는, 각각의 디멀티플렉서(DMUXWR)의 또다른 입력에 존재하는 데이터 항목은 결합된 그룹주소신호(GPAD’m)가 활성화된 하나의 출력으로 스위치되며, 테스트 모드에서는, 각각의 디멀티플렉서(DMUXWR)의 또다른 입력에 존재하는 데이터 항목은 디멀티플렉서(DMUXWR)의 모든 출력으로 스위치된다.
제6도의 실시예의 각 디멀티플렉서(DMUXWR)는 각각의 경우에 두 개의 입력을 갖는 M개의 상호 독립적인 AND 게이트(AND)를 포함하며, 그 하나의 입력은 I/O 데이터버스(IODB)의 각각의 기록 데이터라인(IODB-WR 또는 각)에 공동으로 연결된다. AND 게이트(AND)의 다른 입력은 각각의 디멀티플렉서(DMUXWR) 내의 그룹제어회로(GPCTRL)의 M개의 그룹주소출력신호(GPAD’m) 각각의 것에 연결된다. 제6도에 따른 디멀티플렉서들(DMUXWR)의 각 AND 게이트(AND)는 인버터가 뒤따르는 NAND 게이트의 형태로 구현된다. 상기 NAND 게이트 AND 게이트(AND)의 입력인 두 개의 입력을 나타낸다.
제7도는 그룹 IO/유니트(GPIO)의 그룹 판독유니트(GPRD)의 가능한 실시예를 도시한다. 도시된 이 실시예의 동작은 그룹 판독유니트(GPRD)에 대한 본 발명에 따른 개시 내용을 구현한다. 제7도에 도시된 실시예는 이러한 사상을 구현하기 위한 가능성들 중의 단지 하나이다. 제7도에 따르면, 그룹 판독유니트(GPRD)은 두 개의 멀티플렉서(MUXRD)를 포함한다. 각각의 멀티플렉서(MUXRD)는 각 그룹 I/O 유니트(GPIO)과 결합된 그룹 데이터버스(GPDB)의 M쌍 데이터 라인(GPDB-RDm,)중의 하나 (GPDB-RD1...M) 및 다른것()에 대한 M개의 입력을 갖는다. 또한, 각 멀티플렉서는 각각의 경우에 그룹제어회로(GPCTRL)의 그룹 주소 출력버스(GPAD’)의 M개의 그룹 주소출력신호(GPAD’m)에 대한 추가 입력을 갖는다. 이러한 입력은 제4도에 설명된 바와같이, 그룹 판독 유니트(GPRD)의 입력이다. 멀티플렉서(MUXRD)는 각각 하나의 출력을 갖으며, 그것은 제4도에 설명된 그룹판독회로(GPRD)의 출력(GPout1, GPout2)이다. 그룹주소출력신호(GPAD’m) 각각은 멀티플렉서(MUXRD)에서 그룹 데이터버스(GPDB)의 판독 데이터 라인(GPDB-RDm,)중의 정확히 하나와 결합된다.
물론, 정상동작 모드에서, 그룹주소신호(GPADm)중 정확히 하나 그리고 제어유니트 그룹(GPCTRL)의 그룹주소출력신호(GPAD’m)중 하나가 활성화되는데, 즉 제1논리레벨에 놓이며(이것에 대하여 테이블 1에서의 “논리1”로 가정), 여기서 그룹 주소출력신호버스(GPAD’)의 나머지 그룹주소출력신호(GPAD’m)는 활성화되지 않으며(즉, 제2논리레벨에 있으며), 그룹 데이터버스(GPDB)의 판독 데이터 라인(GPDB-RDm,) 쌍은 멀티플렉서(MUXRD)에 의해서 그룹주소출력신호버스(GPAD’)의 활성화된 그룹주소출력신호(GPAD’m)와 결합된 그룹판독회로(GPRD)의 출력들(GPout1, GPout2)로 스위치된다.
테스트모드에서, 각 멀티플렉서(MUXRD)에 존재하는 그룹 데이터버스(GPDB)의 모든 판독 데이터 라인(GPDB-RDm,)이 동일한 데이터 항목을 갖는 경우에, 후자는 각각의 멀티플렉서(MUXRD)의 출력으로, 또한 그룹 판독유니트(GPRD)의 각각의 출력(GPout1, GPout2)으로 스위치된다. 이것은 이 출력(GPout1, GPout2)이 이 경우에 테스트 모드에서 상호 상보적인 논리레벨에 있는 이유이다(판독 증폭기(SA) 및 블록 데이터버스 멀티플렉서(BKDBMX)의 동작과, 그룹 데이터버스(GPDB)의 판독 데이터 라인들의 각 쌍이 데이터인 상호 상보적인 논리레벨에 있기 때문이다).
다른 측면에서, 그룹 판독유니트(GPRD)의 출력(GPout1, GPout2)은 테스트모드에서 상호 동일한 논리레벨을 갖는다(제7도에서, GPout1 및 GPout2 출력은 논리 1이다).
제7도에 따른 실제의 실시예에서, 각 멀티플렉서(MUXRD)는 각 경우 두 개의 입력을 가지는 M개의 NAND 게이트 및 각 경우에 M개의 NAND 게이트의 한 출력과 연결된 M개의 입력을 가지는 추가의 NAND 게이트를 포함한다. 추가의 NAND 게이트의 출력은 각 멀티플렉서(MUXRD)의 출력(GPout1, GPout2)이다. 한 멀티플렉서(MUXRD)의 M개의 NAND 게이트 각각의 한 입력은 그룹 데이터버스(GPDB)의 판독데이터라인(GPDB-RDm,)의 각 쌍의 각각의 한 라인(GPDB-RDm)과 연결된다. 다른 멀티플렉서(MUXRD)의 각 M개의 NAND 게이트의 각 하나의 입력은 그룹 데이터버스(GPDB)의 각 판독데이터라인(GPDB-RDm,)의 각 쌍의 각각의 다른 라인()과 연결된다. 또한, M개의 NAND 게이트들의 다른 입력은 멀티플렉서들(MUXRD)에서 각 판독 데이터 라인(GPDB-RDm,)과 결합된 그룹 주소출력신호(GPAD’m)를 수신한다.
그룹 테스트유니트(GPTest)는 각 경우에 그룹 판독유니트(GPRD)의 두 개의 출력(GPout1, GPout2) 각각과 결합된 제1입력(GPin1) 및 제2입력(GPin2)을 가진다. 그룹 테스트유니트(GPTest)는 논리레벨에서 테스트신호(Test)용 세 번째 입력과 비교 데이터 항목(DCOMP)용 네 번째 입력을 가지며, 그룹 테스트유니트(GPTest)는 I/O 데이터버스(IODB)의 판독라인(IODB-RD,)과 연결된 두 개의 출력을 가진다.
상기 그룹 테스트유니트(GPTest)의 동작은 이하와 같다. i) 정상동작 모드에서는, 제1두개의 입력(GPin1, GPin2)의 각 입력(GPin1; GPin2)에 나타난 신호가 출력에 나타나며, ii) 테스트 모드에서는, 한 경우에는 제1두개의 입력(GPin1, GPin2)에 연결된 그룹 판독유니트(GPRD)의 출력(GPout1, GPout2)가 상호 상보형 논리레벨이 되는데, 상기 상보형 레벨은 그룹 테스트유니트(GPTest)의 출력에 나타나고, 다른 경우에는 제1두개의 입력(GPin1, GPin2)과 연결된 그룹 판독유니트(GPRD)의 출력(GPout1, GPout2)은 상호 동일한 논리레벨이 되고, 그룹 테스트유니트(GPTest)의 두 출력중 하나는 비교 데이터 항목(DCOMP)의 논리레벨과 상보형인 논리레벨이 되는 반면 두 개의 출력중 다른 하나는 비교 데이터 항목(DCOMP)의 논리레벨이 된다.
제8도에 도시된 실시예에서, 그룹 테스트유니트(GPTest)은 각 경우에 두 개의 입력과 한 출력을 가지는 여섯 개의 NAND 게이트(N1,...N6) 및 세 개의 입력과 한 출력을 가지는 NOR 게이트(NOR)를 포함하고, 제1NAND 게이트(N1)의 한 입력은 상기 그룹 테스트유니트(GPTest)의 제1입력(GPin1)이고, 제4NAND 게이트(N4)의 한 입력은 그룹 테스트유니트(GPTest)의 제2입력(GPin2)이다. 그룹 테스트유니트(GPTest)의 제1입력(GPin1)은 제1인버터(I1)를 경유하여 제4NAND 게이트(N4)의 다른 입력과 NOR 게이트(NOR)의 제1입력에 모두 연결되고, 그룹 테스트유니트(GPTest)의 제2입력(GPin2)는 제2인버터(I2)를 경유하여 상기 제1 NAND 게이트(N1)의 다른 입력과 상기 NOR 게이트(NOR)의 제2입력에 모두 연결된다.
테스트 신호(Test)는 제3인버터(I3)를 경유하여 NOR 게이트(NOR)의 제3입력에 제공될 수 있고, 비교데이터항목(DCOMP)은 제3NAND 게이트(N3)의 한 입력에 공급될 수 있고 그리고 제4인버터(I4)를 경유하여 제2NAND 게이트(N2)의 한 입력에 공급될 수 있다. NOR 게이트(NOR)의 출력은 제2 및 제3NAND 게이트(N2, N3)의 다른 입력들과 연결된다. 제1 및 제2NAND 게이트(N1, N2)의 출력은 제5NAND 게이트(N5)의 입력과 연결되고, 제3 및 제4NAND 게이트(N3, N4)의 출력은 제6NAND 게이트(N6)의 입력과 연결되고, 그리고 제5 및 제6NAND 게이트(N5,N6)의 출력은 그룹 테스트유니트(GPTest)의 두 개의 출력이다.
제9도는 메모리 어레이 I/O 유니트(MATO)의 개요를 도시하고 있다. 메모리 어레이 I/O 유니트(MATO)는 각 경우 R개의 판독유니트(RDU1; RDU2)를 가지는 P개의 메모리 어레이 판독유니트(MARD), 각 경우에 상기 메모리 어레이 판독유니트(MARD)에 할당되는 P개의 메모리 어레이 기록유니트(MAWR), 그리고 메모리 어레이 제어회로(MACTRL)를 포함한다.
각 메모리 어레이 판독유니트(MARD)는 R쌍의 데이터 입력라인(MARDp,r,)을 가지고, 각 메모리 어레이 기록유니트(MAWR)는 R쌍의 데이터 출력라인(MAWRp,r,)을 가지고 p는 R 쌍 각각에 대하여 일정하고 p=1...P, r=1...R이고, P, R, U 사이에는 P·R=U의 관계가 성립한다.
데이터 입력라인(MARDp,r,)은 U개의 I/O 데이터버스(IODB)의 판독라인(IODB-RD,)에 연결되고, 데이터 출력라인(MAWRp,r,)은 U개의 I/O 데이터 버스(IODB)의 기록 라인(IODB-WR,)과 연결된다. 각 메모리 어레이 판독유니트(MARD)는 한 출력에서 제1형의 I/O 데이터 라인들(IO1) 중의 하나 및 결합된 메모리 어레이 기록유니트(MAWR)의 데이터 입력과 연결된다. 각 메모리 어레이 판독유니트(MARD)는 또한 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력을 가지고, 모든 메모리 어레이 판독유니트(MARD)는 판독 제어신호(RD)를 공동으로 수신하고, 모든 메모리 어레이 기록유니트(MAWR)는 기록 제어신호(WR)를 공동으로 수신한다. 모든 메모리 어레이 판독유니트(MARD), 모든 메모리 어레이 기록유니트(MAWR), 및 메모리 어레이 제어회로(MACTRL)은 테스트신호(Test)를 공동으로 수신한다. 모든 메모리 어레이 판독유니트(MARD)는 메모리 어레이 판독 주소 버스(MAADRD)와 공동으로 연결된다. 모든 메모리 어레이 기록유니트(MAWR)는 메모리 어레이 기록 주소 버스(MAADWR)와 공동으로 연결된다.
메모리 어레이 제어회로(MACTRL)는 테스트 신호(Test)의 제어하에 I/O 주소버스(IOAD)에서 메모리 어레이 판독 주소 버스(MAADRD)와 메모리 어레이 기록주소버스(MAADWR)를 발생하기 위한 회로이고, 상기 메모리 어레이 판독주소버스(MAADED) 및 메모리 어레이 기록주소버스(MAADWR)는 각 경우에 R개의 주소라인(MAADRD1...R; MAADWR1...R)을 포함한다.
또한, 여기에서, 각 경우에 한 쌍의 상기 데이터 입력 라인(MARDp,r,) 및 한 쌍의 데이터 출력라인(MAWRp,r,)이 양방향으로 동작할 수 있는 단일 데이터 라인 쌍으로 구현될 수 있다.
제10도는 메모리 어레이 제어회로(MACTRL)를 도시한다. 메모리 어레이 제어회로(MACTRL)는 판독 디코더(DECRD) 및 기록 디코더(DECWR)를 포함한다. 판독 디코더(DECRD) 및 기록 디코더(DECWR)는, i) 정상동작모드에서, I/O주소버스(IOAD)를 메모리 어레이 판독주소버스(MAADRD) 및 메모리 어레이 기록주소버스(MAADWR)로 스위치하고, ii) 테스트 모드에서, 판독 디코더(DECRD) 및 테스트신호(Test)에 의해 메모리 어레이 판독 주소버스(MAADRD)의 제1라인이 일정한 논리 레벨에 있는 반면(이 레벨은 사용된 논리에 따라 논리 0 또는 논리 1일 수 있으며, 여기에서는 논리1을 가정한다.), 메모리 어레이 판독 주소버스(MAADRD)의 나머지 라인들은 제1라인의 논리레벨과 상보형인 일정한 논리레벨에 있게 되며, 또한, 테스트 모드에서, 메모리 어레이 판독 주소버스(MAADWR)의 모든 라인은 상기 기록 디코더(DECWR) 및 상기 테스트신호(Test)에 의해 일정 논리레벨에 있게 된다. 이 레벨의 값은 메모리 판독 주소 버스(MAADRD)의 제1라인의 논리레벨과 동일하다.
제10도에 따른 실제의 실시예에서, 판독 디코더(DECRD)는 두 개의 입력과 한 출력을 가지는 OR 회로(OR)를 가지며, OR 회로(OR)의 한 입력은 테스트신호(Test)를 수신하고, 다른 입력은 I/O 주소버스(IOAD)의 제1라인과 연결되고, 출력은 메모리 어레이 판독주소버스(MAADRD)의 제1라인과 연결된다. 판독디코더(DECRD)는 각 경우 두 개의 입력 및 한 개의 출력을 가지는 (R-1)개의 AND 게이트(AND)를 가지며, 상기 AND 게이트(AND)의 한 입력은 각 경우에 테스트 신호(Test)와 상보형인 신호를 수신하고, 다른 입력의 각각은 I/O 주소버스(IOAD)의 나머지 라인들 중의 하나와 연결되고, 그리고 각 출력은 메모리 어레이 판독 주소버스(MAADRD)의 나머지 라인들중의 하나와 연결된다.
기록 디코더(DECWR)는 각 경우 두 개의 입력과 한 개의 출력을 가지는 R개의 OR게이트(OR)를 가지며, 상기 OR회로(OR)의 한 입력들은 테스트신호(Test)를 공동으로 수신하고, 다른 입력들은 I/O 주소버스(IOAD)와 연결되며, 그리고 출력은 메모리 어레이 기록 주소버스(MAADWR)에 연결된다.
제10도에 의하면, 판독디코더(DECRD)의 OR게이트(OR) 및 기록 디코더(DECWR)의 OR게이트(OR)는 인버터가 연결된 NOR게이트를 포함하며, 판독디코더(DECRD)의 AND게이트(AND)는 인버터가 연결된 NAND 게이트를 포함한다.
제11도는 메모리 어레이 판독유니트(MARD)를 도시하고 있는데, 이는 제1판독유니트(RDU1) 및 (R-1)개의 나머지 판독유니트들(RDU2)을 포함한다. 제1판독유니트(RDU1)는 두 개의 멀티플렉서(MUXRD)와 하나의 출력단(OUTRD)을 포함한다. 각 멀티플렉서(MUXRD)는 각 경우 R쌍의 데이터 입력라인(MARDp,r,) 중의 한 데이터 입력 라인(MARDp,r,)에 대한 R개의 제1입력, 메모리 어레이 판독주소버스(MAADRD)에 대한 R개의 제2입력, 데이터 입력라인(MARDp,r,)과 결합된 라인들, 및 하나의 출력을 가진다.
정상동작 모드에서, 상기 두 개의 멀티플렉서(MUXRD) 모두에서, 메모리 어레이 판독 주소버스(MAADRD)의 연결 라인이 활성화 상태에 있는 데이터 입력 라인들(MARDp,r;)중의 하나가 각 출력으로 스위치된다.
테스트 모드에서, 두 개의 멀티플렉서(MUXRD) 모두에서, 일정한 논리 레벨을 가진 메모리 어레이 판독주소버스(MAADRD)의 제1라인(MAADRD1)이 할당되는 데이터 입력라인(MARDp,r;)의 하나가 출력으로 스위치된다.
출력단(OUTRD)은 구동 회로이며, 상기 출력단(OUTRD)의 출력은 전체 메모리 어레이 판독유니트(MARD)의 출력이며 제1형의 I/O 데이터 라인들(IO1)중의 하나와 연결되며, 상기 출력은 동작 모드에 상관없이 증폭된 형태로 하나의 멀티플렉서(MUXRD)의 출력에 존재하는 신호를 나타낸다.
제11도에 따른 실시예에서, 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우 두 개의 입력을 가지는 R개의 NAND게이트를 가지며, 상기 한 입력은 멀티플렉서(MUXRD)의 R개의 제1입력중 하나이고 다른 입력은 각 경우에 멀티플렉서(MUXRD)의 R개의 제2입력중 하나이며, 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우에 R개의 NAND 게이트 중의 하나의 출력과 연결된 R개의 입력을 가지는 추가 NAND 게이트를 가지며, 그리고 추가 NAND 게이트의 출력은 상기 제1 판독유니트(RDU1)의 각 멀티플렉서(MUXRD)의 출력이다.
상기 출력단(OUTRD)은 각 경우 세 개의 입력과 하나의 출력을 가지는 두 개의 AND 게이트(AND)를 가지며, 각 AND 게이트(AND)의 각 제1입력은 각 경우 한 멀티플렉서(MUXRD)의 출력에 연결된다. 각 AND 게이트(AND)의 제2입력은 각 경우에 인버터를 경유하여 다른 멀티플렉서(MUXRD)의 출력과 연결되고, 상기 AND 게이트(AND)의 제3입력은 판독 제어신호(RD)를 수신하고, 그리고 상기 출력단(OUTRD)은 최종단을 가지며, 상기 최종단의 입력은 AND 게이트(AND)의 출력과 연결되고, 상기 최종단의 출력은 상기 출력단(OUTRD) 및 상기 제1판독유니트(RDU1)의 출력이다. 상기 각 AND 게이트들(AND)은 뒤의 인버터와 결합되는 NAND 게이트를 포함한다. 도시된 바와 같이, 출력단(OUTRD)은 제18도와 관련하여 도시된바와 같이 부스트(boost) 회로(B)를 포함한다.
나머지 (R-1)개의 판독유니트(RDU2)는 각 경우에 두 개의 입력과 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력들 주의 하나인 한 출력을 가지는 하나의 출력단(OUTRD)를 포함하고, 출력단(OUTRD)의 각 입력의 앞에는 두 개의 입력을 가지는 NAND 게이트가 연결되며, 상기 NAND 게이트의 제1입력은 제1쌍(MARDp,1,)을 제외한 R쌍의 데이터 입력라인(MARDp,r,)의 두 개의 데이터 입력라인(MARDp,2...R,)중의 하나와 연결되고, 제2입력은 테스트 신호(Test)를 수신한다. 정상동작 모드에서, 나머지 (R-1)개의 판독유니트(RDU2)의 출력은 고임피던스로 스위치되고, 그리고 테스트 모드에서, 데이터 입력라인(MARDp,2...R,)의 각 쌍의 한 데이터 입력라인(MARDp,2...R)에 나타난 신호는 나머지 (R-1)개의 판독유니트(RDU2) 각각의 출력에서 증폭된 형태로 나타난다.
나머지 (R-1)개의 판독유니트(RDU2)의 출력단(OUTRD)은 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)의 출력단(OUTRD)과 동일하다. 다른 게이트 및 신호 조합들도, 메모리 어레이 판독 유니트(MARD) 및/또는 개별 판독 유니트(RDU1, RDU2)의 전반적인 로직을 유지하면서, 사용될 수 있다.
제12도는 P개의 메모리 어레이 기록유니트(MAWR) 중의 하나를 도시하고 있다. 메모리 어레이 기록유니트(MAWR)의 각각은 제1입력에서 P개의 제1형의 I/O 데이터 라인(IO1)과 연결되며, 제2입력에서 기록제어신호(WR)를 수신한다. 메모리 어레이 기록유니트(MAWR)의 각각은 또한 메모리 어레이 기록 주소버스(MAADWR)에 대한 입력들 및 R쌍의 데이터 출력 라인들(MAWRp,r,)에 대한 출력들을 포함한다. 정상동작 모드에서, 상기 메모리 어레이 기록유니트(MAWR)은 각각은, 메모리에 기록될 그리고 각 제1형의 각 I/O 데이터 라인(IO1)을 나타내는 데이터 항목 및 그의 상보형 데이터 항목을, 기록제어신호(WR) 및 메모리 어레이 기록 주소버스(MAADWR)의 함수로써, 메모리 어레이 기록주소버스(MAADWR)의 한 라인이 활성화되는 것과 관련한 데이터 출력라인 쌍(MAWRp,r,)으로 전달한다.
테스트 모드에서, 상기 메모리 어레이 기록 유니트(MAWR)의 각각은, 제1형의 I/O 데이터 라인(IO1)에 나타난 데이터 항목 및 그의 상보형 데이터 항목을 모든 R 쌍의 데이터 출력라인들(MAWRp,r,)로 전달한다.
제12도에 따른 실시예에서, 메모리 어레이 기록유니트(MAWR)는 두 개의 디멀티플렉서(DMUXWR) 및 하나의 입력단(INWR)을 포함한다. 상기 입력단(INWR)은 제1입력에서 제1형의 각 I/O 데이터 라인(IO1)과 연결되며 제2입력에서 기록제어신호(WR)를 수신한다. 기록동작 동안, 상기 입력단(INWR)은 제1형의 I/O 데이터 라인(IO1)에 나타나며 기록될 데이터 항목으로부터 동일한 데이터 항목 및 그의 상보형 데이터 항목을 얻어내며, 상기 얻어진 데이터 항목들을 두 개의 입력에 인가한다. 각 디멀티플렉서(DMUXWR)는 각 경우에 두 개의 입력과 한 개의 출력을 가지는 R개의 AND 게이트(AND)를 포함한다. 하나의 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입력은 입력단(INWR)의 한 출력과 연결되고 다른 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입력은 입력다(INWR)의 다른 출력과 연결된다. 상기 디멀티플렉서들(DMUXWR) 모두의 AND 게이트(AND)의 제2입력은 메모리 어레이 기록주소버스(MAADWR)와 연결된다. 디멀티플렉서들(DMUXWR)의 출력은 R쌍의 데이터 출력라인들(MAQRp,r,)과 연결된다.
상기 입력단(INWR)은 제1형의 I/O 데이터 라인(IO1)에 나타나는 데이터 항목에 대한 버퍼(BF)를 포함한다. 상기 버퍼(BF)는 상기 버퍼(BF)의 다음에 배치되며 각 경우 두 개의 입력과 하나의 출력을 가지는 두 개의 AND 게이트(AND)를 포함한다. 이러한 회로에서, 하나의 AND 게이트(AND)의 제1입력은 버퍼(BF)의 출력과 연결되고, 다른 AND 게이트(AND)의 제1입력은 인버터를 경유하여 버퍼(BF)의 출력과 연결되고, AND 게이트들(AND)의 제2입력은 기록제어신호(WR)를 수신한다. AND 게이트(AND)는 각 경우에 두 개의 입력 및 뒤에 배치되는 인버터를 가지는 NAND 게이트를 포함한다.
제13도는 본 발명에 따른 반도체 메모리의 제2실시예 전체를 도시한 도면이다. 본 발명에 따른 가능한 실시예와 개선점들은 제14도 내지 제23도에 도시되어 있다. 제13도는 단지 다음과 같은 점에서 제2도와는 다르다.
즉, I/O 데이터버스(IODB)에 부가하여, 그룹 I/O 유니트(GPIO)은 추가 I/O 데이터 라인 즉, 존재할지도 모르는 추가 보조패드(PDy)와 연결된 수 있는 전술한 제3형의 I/O 데이터 라인(IO3)을 가진다. 추가로, 처음에 기재된 본 발명에 따른 반도체 메모리의 제1실시예와 대조적으로, I/O 데이터 버스(IODB)는 각 경우에 양방향으로 동작될 수 있는 판독하기 위한 N 개의 데이터 라인쌍(IODB-RD1...N,)과 을 기록하기 위한 N 개의 데이터 라인쌍(IODB-WR1...N,)을 포함한다. N은 M 의 정수분수이다. 그러나 대체안으로, 양방향으로 동작할 수 있는 기록 및 판독용 N 개의 데이터 라인쌍들은 예컨대, 그룹 데이터버스(GPDB)에서 제공되어질 수 있다. 그룹 I/O 유니트(GPIO)은 상기 실시예에서 제1실시예와 다르게 설계된 것이다.
각 그룹 I/O 유니트(GPIO)에서, 기록 및 판독용 데이터 라인의 2M쌍(일방향 데이터 라인의 경우) 또는 M 쌍(양방향 데이터 라인의 경우)은, 그룹 데이터버스(GPDB)의 데이터 라인의 2×N×Q 쌍(한방향)또는 N×Q쌍(양방향)이 기록 및 판독에 이용될 수 있는 것과 같은 방법으로 그룹 데이터버스(GPDB)에 대한 그룹 I/O유니트(GPIO)에 의해 단순히 구조적인 방법으로 고려되며 취급된다. 따라서 M = N × Q이 활용될 수 있다. 다음의 설명은 일방향 데이터 라인이 이용되는 경우를 각 경우에 대해 기술하고 있다. 따라서, 지금까지 이용한 색인 m = 1...M 은 다음 설명에서 데이터 라인에 이용하지는 못하나 q는 빠른 색인이고 n이 느린색인이라 가정하면 n = 1...N 및 q = 1...Q로 이중으로 색인된다.
이에 따라서, 그룹 주소버스(GPAD)은, 각 경우에 하나는 제1논리 상태가 되며 나머지것은 제2논리상태로 되는 Q 개의 그룹주소신호(GPAD1...Q)을 포함하며, M = N ×Q를 다시 활용할 수 있게 된다.
제14도는 본 발명의 제1실시예와 관련하여 제3도와 유사하게 반도체 메모리의 하나의 블록 그룹(GPu) 및 관련 그룹 I/O 유니트(GPIO)를 도시하고 있다. 전술 및 제3도와 관련된 설명이 있으므로 중복된 설명은 생략하기로 한다.
제15도는 하나의 그룹 I/O 유니트(GPIO)를 블록도로서 도시하고 있다. 그룹 I/O 유니트(GPIO)는 그룹제어회로(GPCTRL), N개의 그룹 기록유니트(GPWR), 및 N개의 그룹 판독유니트(GPRD)를 포함한다. 그룹제어회로(GPCTRL)은 입력에서 Q개의 그룹주소신호(GPAD1...Q) 및 테스트 신호(Test)와 연결되고, 그리고 Q개의 그룹주소출력신호(GPAD’q=1...Q)에 대한 출력들을 가진다.
테스트 모드에서는 제1그룹주소출력신호(GPAD’1)가 제1논리레벨이 되고, 나머지 그룹주소출력신호들(GPAD’2...Q)이 제1논리레벨과 상보형인 제2논리 레벨이 된다.
정상동작 모드에서는 그룹주소출력신호(GPAD’1...Q)은 각 그룹주소신호(GPAD1...Q)의 논리상태가 된다.
제16도는 그룹제어회로(GPCTRL)를 도시하고 있다. 그룹제어회로(GPCTRL)은 각 경우 두 개의 입력을 가지는 하나의 OR게이트(OR) 및 (Q-1)개의 AND 게이트들(AND)를 포함한다. 그룹주소신호(GPAD1...Q)중 제1신호(GPAD1)는 OR 게이트(OR)의 한 입력에서 나타나고, 나머지 그룹주소신호(GPAD2...Q)들 중의 하나는 각 경우에 AND 게이트(AND)의 한 입력에서 나타난다. 테스트신호(Test)는 OR 게이트(OR)의 다른 입력에서 나타나고, 테스트신호(Test)에 상보형인 신호는 AND 게이트(AND)의 다른 입력들에서 나타난다. OR 게이트(OR) 및 AND 게이트(AND)의 출력은 그룹제어회로(GPCTRL)의 출력들이며, OR 게이트(OR)는 두 개의 입력을 가지며 뒤에 인버터가 배치되는 NOR 게이트를 포함하며, AND 게이트(AND)는 두 개의 입력을 가지며 뒤에 인버터가 배치되는 NAND 게이트를 포함한다.
제17도는 그룹 기록유니트들(GPWR) 중의 하나를 도시한다. 인덱스 n(1...N)과 관련하여, 이것은 n번째 그룹 기록유니트(GPWR)인 것으로 가정된다. 그룹 기록유니트(GPWR)는 기록에 이용되는 I/O 데이터버스(IODB)의 하나의 데이터 라인쌍(IODB-WRn,)에 대한 한 쌍의 입력을 가지고, 그룹 기록유니트(GPAD’1...Q)와 연결된다. 그룹 기록유니트(GPWR)는 각 경우에 (Q-1)개의 제3형의 I/O 데이터 라인들(IO3) 중 하나와 연결된 하나의 입력을 가지는 (Q-1)개의 그룹입력단들(GPINWR)을 가지고, 그룹 기록유니트(GPWR)는 기록제어신호(WR)용 추가입력을 가진다.
기록동작 동안, 각 그룹입력단(GPINWR)은 메모리에 기록될 그리고 제3형의 각 I/O 데이터 라인(IO3)을 경유하여 메모리에 인가되는 데이터 항목과 동일한 데이터 항목 및 그의 상보형 데이터 항목을 유도하며, 유도된 데이터 항목을 두 개의 입력에 인가한다. 그룹입력단(GPINWR)의 각 출력 다음에는 두 개의 입력을 가지는 논리회로(LOGWR)가 배치되며, 하나의 입력은 그룹입력단(GPINWR)의 각 출력과 연결되고 다른 입력은 테스트 신호(Test)를 수신한다.
정상동작 모드에서, 동일한 논리레벨의 신호가 그룹입력단(GPINWR)의 논리회로들(LOGWR) 모드의 출력(GPD2,...GPDQ,)에 나타나며, 테스트 모드에서는 유도된 상보형 데이터 항목이 하나의 논리회로(LOGWR)의 출력(GPD2...Q)에 나타나고 유도된 데이터 항목은 다른 논리회로(LOGWR)의 출력()에 나타난다.
각 그룹 기록유니트(GPWR)은 두 개의 디멀티플렉서(GPDMUXWR)를 포함한다. 디멀티플렉서(GPDMUXWR) 각각은 그룹주소출력신호(GPAD’1...Q)에 대한 Q개의 입력 및 I/O 데이터버스(IODB)의, 기록을 위해 제공되는, 각 데이터 라인쌍(IODB-WRn,)에 대한 입력 쌍의 두 개의 입력 중 하나인 입력을 가진다. 각 디멀티플렉서(GPDMUXWR)는 (Q-1)개의 추가 입력을 포함한다. 입력 각각은 하나의 디멀티플렉서(GPDMUXWR) 내에서 각 하나의 논리회로(LOGWR)의 출력(GPD2,...,Q)에 연결된다. 입력 각각은 다른 디멀티플렉서(GPDMUXWR)에서 각 다른 논리회로(LOGWR)의 출력()에 연결된다. 각 디멀티플렉서(GPDMUXWR)는 Q개의 출력을 가지며, 디멀티플렉서(GPDMUXWR)의 출력들은, 기록을 위하여, 그룹 데이터버스(GPDB)의 M쌍의 데이터라인들 중 Q쌍의 데이터 라인들에 연결된다.
정상동작 모드에서, 기록동작 동안, 각 그룹 기록유니트(GPWR)은 I/O 데이터 버스(IODB)의, 그 입력에 연결된, 데이터 라인쌍(IODB-WRn,)에 나타나는 데이터 항목들을 그룹주소신호들(GPADq) 중의 하나와 관련한 두 개의 출력에 전달한다. 따라서 그룹제어회로(GPCTRL)의, 그와 관련된, 그룹주소출력신호(GPAD’q)가 활성화된다. 테스트 모드에서, 기록동작 동안, 각 그룹 기록유니트(GPWR)는 I/O 데이터 버스(IODB)의, 그의 입력에 연결된, 데이터라인 쌍(IODB-WRn,)에 나타나는 데이터 항목 및 그 그룹입력단(GPINWR)에 나타나며 제3형의 I/O 데이터 라인들(IO3)의 데이터 항목으로부터 유도되는 데이터 항목을 그룹 데이터버스(GPDB)의 일부(N)가 전체가 되도록 하는 각 출력에 전달한다.
제17도에 따른 실제의 실시예에서, 각 디멀티플렉서(GPDMUXWR)는 각 경우에 각 디멀티플렉서(GPDMUXWR)의 Q개의 출력 중의 하나인 출력을 가지는 AND 게이트(AND) 및 (Q-1) 개의 논리 유니트(LU)를 포함한다. 각 AND 게이트(AND)는 두 개의 입력을 가지며, 각 논리유니트(U)는 세 개의 입력을 가지고, AND 게이트(AND)의 제1입력 및 각 디멀티플렉서(GPDMUXWR)의 논리 유니트(LU)는 각 디멀티플렉서(GPDMUXWR)의 하나의 추가 입력과 연결된다. AND 게이트(AND)의 제2입력 및 디멀티플렉서(GPDMUXWR)의 논리유니트(LU)는 각 경우에 각 디멀티플렉서(GPDMUXWR)의 Q개의 입력들 중의 하나와 연결된다. 그리고 디멀티플렉서(GPDMUXWR)의 논리유니트(LU)의 제3입력은 각 디멀티플렉서(GPDMUXWR)의 (Q-1)개의 추가 입력이다.
AND 게이트(AND)는 각 경우에 AND 게이트(AND)의 두 개의 입력을 가지며 뒤에 인버터가 배치되는 NAND 게이트를 포함한다. 논리유니트(LU)는 논리유니트(LU)의 제1입력인 두 개의 입력을 가지는 제1NAND 게이트를 포함한다. 제1NAND 게이트는 두 개의 입력을 가지는 제2NAND 게이트와 결합되며, 제2NAND 게이트의 한 입력은 제1NAND 게이트의 출력과 연결되고 다른 입력은 논리유니트(LU)의 제3입력이다.
그룹입력단(GPINWR)은 제3형의 각 I/O 라인(IO3)을 경유하여 나타나는 데이터 항목의 일시적 저장을 위한 버퍼(BF)를 포함한다. 그룹입력단(GPINWR)은 각 경우 두 개의 입력을 가지는 두 개의 AND 게이트(AND)를 포함한다. AND 게이트의 한 입력을 제3형의 각 I/O 데이터 라인(IO3)에 나타난 데이터 항목이 제공된다. 다른 AND 게이트(AND)의 한 입력은 제3형의 각 I/O 데이터 라인(IO3)에 나타난 데이터 항목의 반전된 형태로 제공되며, AND 게이트(AND)의 다른 입력을 기록제어신호(WR)를 수신한다.
제18도는 그룹 판독유니트들(GPRD) 중의 하나를 도시한다. 여기에서도 인덱스 n(1...N)과 관련하여, 이것은 n번째 그룹 판독유니트(GPRD)인 것으로 가정된다. 그룹 판독유니트(GPRD)는 그룹 데이터버스(GPDB)의, 판독을 위하여 제공되는, 상응하는 수의 데이터 라인 쌍(GPDB-RDn,1...Q,)과 연결되는 Q 쌍의 데이터 입력들을 가진다. 그룹 판독유니트(GPRD)은 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’1...Q)에 대한 주소 입력들을 가지며, 각 그룹주소출력신호(GPAD’1...Q)는 Q쌍의 데이터 입력들 중의 하나와 결합된다. 그룹 판독유니트(GPRD)는 판독제어신호(RD)에 대한 입력 및 테스트신호(Test)에 대한 입력을 가지고, 판독을 위해 이용되는, I/O 데이터버스(IODB)의 데이터 라인 쌍(IODB-RDn,)에 대한 한 쌍의 출력들을 가진다. 그룹 판독유니트(GPRD)는 제3형의 I/O 데이터 라인(IO3)에 연결된 (Q-1)개의 출력들을 가진다.
정상동작 모드에서, 결합된 주소입력이 제1논리레벨을 가지며, Q개의 그룹주소신호들(GPAD1...Q) 중의 하나에 의해 나타나며, 그리고 그룹제어회로(GPCTRL)의 Q개의 주소출력신호들(GPAD’1...Q)중의 하나에 의해 나타나는 Q쌍의 데이터 입력들의 데이터 쌍은 I/O 데이터 버스(IODB)의 한 데이터 라인쌍(IODB-RDn,)과 연결된 출력 쌍으로 스위치된다.
테스트 모드에서, 데이터 입력의 제1쌍에 나타난 데이터는 I/O 데이터버스(IODB)의 하나의 데이터 라인쌍(IODB-RDn,)에 연결된 출력 쌍으로 스위치된다. 그리고 나머지 (Q-1)개의 데이터 입력들에 나타나는 데이터 항목들은 제3형의 I/O 데이터 라인들(IO3)에 연결딘 (Q-1)개의 출력들로 스위치된다.
제18도에 따르면, 그룹 판독유니트(GPRD)는 두 개의 멀트플렉서(GPMUXRD), 2 × (Q-1)개의 논리 유니트(LOGRD), 및 (Q-1)개의 그룹출력단(GPOUTRD)을 포함한다. 각 멀티플렉서(MUXRD)는 입력에서 그룹 데이터버스(GPDB)의 일부(N)의, 판독을 위해 제공된, 모든 Q개의 데이터 라인쌍(GPDB-RDn,1...Q,)의 Q개의 각 데이터 라인들(GPDB-RDn,1...Q,)과 연결된다. 상기 데이터버스는 입력에서 그룹 제어 회로(GPCTRL)의 그룹 주소출력신호들(GPAD’q)에대한 그룹 판독유니트(GPRD)의 주소 입력들에 연결된다. 각 멀티플렉서(GPMUXRD)는, 그룹 판독유니트(GPRD)의 출력으로서, I/O 데이터 버스(IODB)의 데이터 라인쌍(IODB-RDn,)중의 하나의 라인(IODB-RDn;)과 연결되는 출력을 가진다.
정상동작 모드에서, 결합된 그룹주소출력신호(GPAD’1...Q)가 제1논리 레벨이 되는 Q개의 데이터 라인 쌍들 중의 한 쌍의 각 데이터 라인에 나타나는 데이터 항목이 I/O 데이터 버스(IODB)와 연결된 출력으로 스위치된다.
테스트 모드에서, 그룹데이터버스(GPDB)의 일부(N)인 데이터 라인의 제1쌍(GPDB-RDn,1,)의 각 데이터 라인(GPDB-RDn,1;)에 나타난 데이터 항목이 각 출력으로 스위치된다.
제18도에서, 각 논리유니트(LOGRD)는 두 개의 입력을 가지는 NAND 게이트이다. 각 경우 두 개의 논리유니트(LOGRD)는, 두 개의 논리유니트(LOGRD)의 제1입력이 그룹데이터버스(GPDB)의 일부(N)의, 판독을 위해 제공된, (Q-1)개의 데이터 라인쌍들(GPDB-RDn,2...Q,) 중 하나의 각 데이터 라인(GPDB-RDn,2...Q;)과 연결되도록, 기능적으로 결합된다. 두 개의 논리유니트(LOGRD)의 제2입력은 테스트신호(Test)에 연결된다. 그리고 두 개의 논리유니트(LOGRD)의 출력은, 동시에, 그 다음에 배치되는 그룹출력단(GPOUTRD)의 입력이다.
그룹출력단(GPOUTRD)은 두 개의 AND 게이트(AND)를 포함한다. AND 게이트(AND) 각각은 세 개의 입력과 두 개의 AND 게이트(AND) 뒤에 배치되는 최종단을 가진다. AND 게이트들(AND)의 제1입력들은 인버터를 경유하여 각 논리유니트(LOGRD)의 출력과 연결된다. AND 게이트들(AND)의 제2입력들은 다른 각각의 논리유니트(LOGRD)의 출력과 연결된다. AND 게이트들(AND)의 제2입력들은 다른 각각의 논리유니트(LOGRD)의 출력과 연결된다. AND 게이트들(AND)의 제3입력은 판독제어신호(RD)를 수신한다. 그리고 최종단의 출력은, 동시에, 그룹 판독유니트(GPRD)의 (Q-1)개의 출력들 중의 하나인 그룹출력단(GPOUTRD)의 출력이다.
제18도에서 도식적으로 볼 수 있듯이, 최종단은 또한 부스트 회로(Boost arrangement)(B)를 포함하는데, 이는 그룹 출력단(GPOUTRD)의 출력에서 전압 손실을 방지하기 위하여 인가된 신호의 하이(High) 레벨을 부스트한다. 이러한 회로는 그 자체로써 공지되어 있다(예컨대, “워드라인 부스트 회로”). 따라서 이것도 제11도 및 제21도에 도시된 출력단(OUTRD)의 최종단과 관련하여 적용이 가능하다.
이하에서 설명되는 것과 관련하여, 다음의 그림은 모든 그룹 I/O 유니트(GPIO)의 버스 출력들에서 얻어진다(이 점에 있어서 제13도와 비교).
각 블록그룹(GPU)은 각 경우에 판독 및/또는 기록을 위한 데이터 라인의 N 쌍을 가지는 I/O 데이터버스(IODB)와 결합된다 : 상기 이타 버스는 일방향 동작에서는 IODB-RD1...N,및 IODB-WR1...R,이거나 또는 양방향 동작에서는 IODB1...N,이다. 제13도에 따라, 메모리 어레이 유니트(MAIO)의 입력은 U개의 상기 버스와 연결하므로 상기 버스의 전체 데이터 라인수는 다음과 같이 전체를 색인하여야만 한다. 단일버스로서 고려하면: n=1...N 보다 더 느린 u=1...U를 색인으로서 가지고 IODB1..U,1..N,(양방향 동작에 대해), 또는 IODB-RD1..U,1..N,및 IODB-WR1..U,1..N,이다. 이와같이 볼 수 있는 바와같이, U × N 기록데이터 라인 및 U × N 판독데이터 라인들이 다음의 처리에 활용될 수 있다(일방향동작을 고려할 때를 설명한 것이고, 이것은 양방향 동작에도 대응하게 적용된다). 이러한 것은 다른 색인 전체를 가상으로 제공할 수 있고 그리고 따라서 새롭게 생산된 상호 관계는 전체적으로 메모리 어레이 데이터버스(MADB)로서 지정될 수 있며, 기록 데이터 라인쌍은 MADB-WR1..P,1..R및의 색인을 가지고, 판독데이터 라인쌍은 MADB-RD1..P,1..R및의 색인을 가지고, p=1...P, r=1...R이며, 색인 p는 색인 r보다 더 느리다는 가정들을 이용한다. 추가로, U×N=P×R도 이용된다. 상술한 내용들은 일방향 동작(제19도와 다음의 설명에 관한 도면에 도시됨)에 이용된다. 그러나, 당업자들은 이러한 것을 양방향 동작을 위해 용이하게 변경할 수 있다.
제19도는 메모리 어레이 I/O 유니트(MAIO)를 도시한다. 제13도에 도시된 바와같이, 이것은 제19도(맨 좌측도면)에서 IODB1...U으로 도시된 상술한 데이터 라인과 함께 U 개의 I/O 데이터버스(IODB)와 연결된다. 그러나 추가설명을 위하여, 상기 U 개의 버스는 기록 및 판독 데이터 라인의 결합 쌍들의 인덱싱(MADB-WRp,r,MADB-RDp,r,)을 가지고 P 개의 메모리 어레이 데이터버스(MADB)로 상술한 바와같이 재편성된다. 이러한 것도 제19도에 도시되어 있다.
다음 설명에서 제19도는 더욱 상세히 설명된다. 맨 좌측 바깥쪽에서 U 개의 데이터버스(IODBu)로의 분할에 따른 편성 구조가 도시되어 있다. 우측 근처에 P 개의 메모리 어레이 데이터버스(MADB)로의 분항에 따른 편성 구조가 도시되어 있다.
메모리 어레이 I/O 유니트(MAIO)는 각 경우에 R개의 판독 유니트(RDU1; RDU2)를 가지는 P개의 메모리 어레이 판독유니트(MARD)와, 각 경우에 P개의 메모리 어레이 판독유니트(MARD)중 하나에 할당되며 각 경우에 R개의 기록유니트(WRU1; WRU2)를 포함하는 P개의 메모리 어레이 기록 유니트(MAWR)와, 그리고 메모리 어레이 제어회로(MACTRL)를 포함한다.
각 메모리 어레이 판독유니트(MARD)는 P개의 메모리 어레이 데이터버스(MADB) 중 하나의 R쌍의 데이터 입력라인(MADB-RDp,r,)을 가진다. 각 메모리 어레이 기록유니트(MAWR)는 메모리 어레이 데이터버스(MADB)의 R 쌍의 데이터 출력라인(MADB-WRp,r,)을 가진다. 각 메모리 어레이 판독유니트(MARD)는 한 출력에서 제1형의 I/O 데이터 라인(IO1)중 하나와 그리고 그와 결합된 메모리 어레이 기록 유니트(MAWR)의 한 데이터 입력과 연결된다. 각 메모리 어레이 판독유니트(MARD)는 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력을 또한 가진다. 모든 메모리 어레이 기록유니트(MAWD)는 판독제어신호(RD)를 결합하여 수신한다. 모든 메모리 어레이 판독유니트(MARD), 모든 메모리 어레이 기록유니트(MAWR) 및 메모리 어레이 제어회로(MACTRL)는 테스트신호(Test)를 결합하여 수신한다. 모든 메모리 어레이 판독유니트(MARD)와 모든 메모리 어레이 기록유니트(MAWR)는 메모리 어레이 주소버스(MAAD)와 결합하여 연결된다. 따라서 모든 메모리 어레이 판독유니트(MARD)와 모든 메모리 어레이 기록유니트(MAWR)는 각 경우에 결합하여 동작될 수 있다.
메모리 어레이 제어회로(MACTRL)는 테스트신호(Test)에 의해 제어되는 I/O 주소버스(IOAD)에서 메모리 어레이 주소버스(MAAD)를 발생하기 위한 회로이다. 상기 메모리 어레이 주소버스(MAAD)는 R개의 주소라인(MAAD1...R)을 포함한다.
제20도는 메모리 어레이 제어회로(MACTRL)를 도시한다. 이것은 정상 동작 모드에서 메모리 어레이 주소버스(MAAD)를 경유하여 I/O 주소버스(IOAD)를 스위치하는 디코더가 된다. 테스트 모드에서, 메모리 어레이 주소버스(MAAD)의 제1라인(MAAD1)는 테스트신호(Test)에 의해 일정논리레벨이 된다. 비교하여 메모리 어레이 주소버스(MAAD)의 나머지(R-1)개의 라인은 제1라인(MAAD1)의 논리레벨과 상보형이며 또한 일정한 논리레벨이 된다.
메모리 어레이 제어회로(MACTRL)는 두 개의 입력과 하나의 출력을 가지는 OR 게이트(OR)를 가지며, 그 한 입력은 테스트신호(Test)를 입력하고, 다른 입력은 I/O 주소버스(IOAD)의 제1라인(IOAD1)와 연결되고, 그리고 그 출력은 메모리 어레이 주소버스(MAAD)의 제1라인(MAAD1)과 연결된다. 그것은 각 경우에 두 개의 입력과 한 개의 출력을 가지는 (R1-)개의 AND 게이트(AND)를 가진다. 그 한 입력은 각 경우에 테스트신호(Test)와 상보형인 신호를 입력한다. 각각의 다른 입력은 I/O 주소버스(IOAD)의 나머지(R-1)개의 라인중 하나와 연결된다. 각 출력은 메모리 어레이 주소버스(MAAD)의 나머지(R-1)개의 라인(MAAD2...R)중 하나와 연결된다.
제20도에 따른 실시예에서, OR 게이트(OR)는 뒤에 인버터와 연결되는 NOR 게이트를 포함한다. 각 AND 게이트(AND)는 뒤에 인버터와 연결되는 NAND 게이트를 포함한다.
제21도는 제1판독 유니트(RDU1) 및 (R-1)개의 제2판독 유니트들(RDU2)을 포함하는 메모리 어레이 판독유니트(MARD)를 도시하고 있는데, 나머지 (R-3)개의 판독 유니트들(RDU2)는 점으로 표시되고 있다. 제1판독유니트(RDU1)는 두개의 멀티플렉서(MUXRD) 및 출력단(OUTRD)을 포함한다. 각 멀티플렉서(MUXRD)는 각 경우에 R 쌍의 데이터 입력라인들(MADB-RDp,r,)중 하나의 데이터 입력라인(MADB-RDp,r;)에 대한 R개의 제1입력, 메모리 어레이 주소버스(MAAD)에 대한 R개의 제2입력, 데이터 입력라인(MADB-RDp,r;)에 할당된 라인들, 및 출력을 가진다.
멀티플렉서들(MUXRD) 모두에서, 정상동작 모드에서는, 메모리 어레이 주소버스(MAAD)의 할당된 라인이 활성화된 전기적 상태에 있는 데이터 입력라인들(MADB-RDp,r,)의 하나가 각 출력으로 스위치된다.
멀티플렉서들(MUXRD) 모두에서, 테스트 모드에서는, 일정한 논리레벨로 메모리 어레이 주소버스(MAAD)의 제1라인(MAAD1)과 결합된 데이터 입력라인들(MADB-RDp,r,)중의 하나가 출력으로 스위치된다.
출력단(OUTRD)은 구동회로이며, 구동회로의 출력은 제1형의 I/O 데이터 라인들(IO1) 중의 하나와 연결되며, 전체 메모리 어레이 판독유니트(MARD)의 출력이며, 그리고 증폭된 형태로 하나의 멀티플렉서(MUXRD)의 출력에 나타난 신호를 나타낸다.
제21도에서, 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우에 두개의 입력을 가지는 R개의 NAND 게이트를 가지며, 한 입력은 각 경우레 멀티플렉서(MUXRD)의 R개의 제1입력 중 하나이고 다른 입력은 각 경우에 멀티플렉서(MUXRD)의 R개의 제2입력 중 하나이며, 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우 R개의 NAND 게이트의 출력과 연결된 R개의 입력을 가지는 추가 NAND 게이트를 가지며, 그리고 추가 NAND 게이트의 출력은 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)의 출력이다.
출력단(OUTRD)은 각 경우 세개의 입력과 하나의 출력을 가지는 두개의 AND 게이트(AND)를 가지며, 각 AND 게이트(AND)의 각 제1입력은 각 경우에 하나의 멀티플렉서(MUXRD)의 출력과 연결되며, 각 AND 게이트(AND)의 각 제2입력은 인버터를 경유하여 각 다른 멀티플렉서(MUXRD)의 출력과 연결되며, AND 게이트(AND)의 제3입력은 판독제어신호(RD)를 수신한다. 그리고 출력단(OUTRD)은 최종단을 가지며, 최종단의 입력은 AND 게이트(AND)의 출력과 연결되고 최종단의 출력은 출력단(OUTRD) 및 제1판독유니트(RDU1)의 출력이다. AND 게이트(AND)는 뒤에 인버터가 배치되는 NAND 게이트로 구현된다. 최종단은 또한 제18도와 관련하여 이미 설명되었듯이, 부스트 회로(B)를 포함할 수 있다.
나머지 (R-1)개의 판독유니트들(RDU2)은 각 경우에 (R-1)개의 제2형의 I/O 데이터 라인들(IO2)에 대한 출력들 중 하나인 하나의 출력과 두 개의 입력을 가지는 출력단(OUTRD)을 포함한다. 출력단(OUTRD)의 각 입력의 앞에는 두 개의 입력을 가지는 NAND 게이트가 배치되며, 제1입력은 R 쌍의 데이터 입력라인들(MADB-RDp,r,) 중 제1쌍(MADB-RDp,1,)을 제외한 두 개의 데이터 입력라인들(, MADB-RDp,2...R) 중의 하나와 연결된다. 제2입력은 테스트신호(Test)를 수신한다.
정상동작 모드에서, 나머지 (R-1)개의 판독유니트들(RDU2)의 출력은 고임피던스로 스위치된다.
테스트 모드에서, 각 쌍의 데이터 입력라인들(, MADB-RDp,2...R) 중의 한 데이터 입력라인(MADB-RDp,2...R)에 나타난 신호는 나머지 (R-1)개의 판독유니트(RDU2)의 각각의 출력에서 증폭된 형태로 나타난다.
나머지 (R-1)개의 판독유니트(RDU2)의 출력단들(OUTRD)은 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)의 출력단(OUTRD)과 동일하다.
제22도는 본 발명에 따른 반도체 메모리의 제2실시예에 대한 메모리 어레이 기록유니트(MAWR)의 제1실시예를 도시한다. 그것은 본 발명에 따른 반도체 메모리의 제1실시예에 대한 제12도에 도시된 메모리 어레이 기록유니트(MAWR)와 동일하다. 제22도의 더욱 상세한 설명은 따라서 생략하고, 제12도의 인용 번호와 같이 사용된다. 다만 다음의 문제만이 중요시된다. 즉, 단일 메모리 어레이 주소버스(MAAD)가 본 발명에 따른 반도체 메모리의 제2실시예에서 기록 및 판독을 위해 이용되기 때문에(본 발명에 따른 반도체 메모리의 제1실시예와 비교하여), 이러한 것은 기준심벌(MAAD)에서 제22도를 고려하여 동일하게 취할 수 있다. 동일하게, 메모리 어레이 데이터 버스(MADB)의 데이터 출력라인(MADB-WRp,r,)의 명칭은 본 발명에 따른 반도체 메모리의 제2실시예에 이용된 명칭과 일치된다.
상기 메모리 어레이 기록유니트(MAWR)의 실시예에서, 제1형의 I/O 데이터 라인(IO1)에 나타난 데이터 항목은 테스트모드에서 기록 동안 R개의 데이터 출력라인(MADB-WRp,1..R)의 모든 각 하나에 나타나고 반전된 형태에서 모든 각기 다른 R개의 데이터 출력라인()에 나타나므로 상기 데이터 항목은 U.N 메모리셀(MC)의 R개의 전체 수에서 동시에 기록된다.
제23도는 메모리 어레이 기록유니트(MAWR)의 제2실시예를 도시한다. 그 회로는 이미 설명된(제17도에 도시된) 그룹 기록유니트(GPWR)와 같은 구조이다. 그럼에도 불구하고 제23도는 데이터 라인의 다른 명칭 때문에 그리고 그룹 기록유니트(GPWR)과 추가로 비교되는 입력단(INWR)의 존재때문에 이하에서 설명된다.
P개의 메모리 어레이 기록유니트들(MAWR) 각각은 제1입력에서 P개의 제1형의 I/O 데이터 라인들(IO1)과 연결되며, 추가의 (R-1)개의 제1입력들에서 제2형의 I/O 데이터 라인들(IO2)과 연결된다. 제2입력은 기록 제어신호(WR)를 수신한다. 메모리 어레이 기록유니트(MAWR) 각각은 메모리 어레이 주소버스(MAAD)에 대한 제3입력들과 메모리 어레이 데이터버스들(MADB) 중의 하나의 R쌍의 데이터 출력라인들(MADB-WRp,r,)에 대한 출력들을 더 포함한다.
정상동작 모드에서, 메모리 어레이 기록유니트(MAWR) 각각은 각 제1형의 I/O 데이터 라인(IO1)에 나타나고 메모리에 기록될 데이터 항목 및 그 상보형 데이터 항목을, 기록제어신호(WR) 및 메모리 어레이 주소버스(MAAD)의 함수로써, 메모리 어레이 주소버스(MAAD)의 라인과 관련한 데이터 출력라인 쌍(MADB-WRp,r,)으로 보냄으로써, I/O 주소버스(IOAD)의 라인이 활성화된다.
한편, 테스트 모드에서, 메모리 어레이 기록유니트(MAWR) 각각은 제1형의 I/O 데이터 라인(IO1)에 나타나는 데이터 항목과 그의 상보형 데이터 항목을 R 쌍의 데이터 출력라인들(MADB-WRp,r,)중의 제1 쌍(MADB-WRp,1,)으로 전송한다. 다른 한편, 메모리 어레이 기록유니트(MAWR) 각각은 추가적인 (R-1)개의 제1입력들에 나타나는 데이터 및 그의 상보형 데이터 항목을 R쌍의 데이터 출력라인들(MADB-WRp,r,)중의 나머지 (R-1) 쌍의 데이터 출력 라인들 (MADB-WRp,2..R,)의 각 쌍(MADB-WRp,2..R,)으로 전송한다.
이러한 기능을 실현하기 위하여, 제23도에 따른 메모리 어레이 기록유니트(MAWR)는 두개의 디멀티플렉서(DMUXWR) 및 R개의 입력단들(INWR)을 포함한다. 제1입력단(INWR)은 제1입력에서 기록동작 동안 기록될 데이터 항목을 수신하는 제1형의 I/O 데이터 라인(IO1)과 연결된다. 나머지 (R-1)개의 입력단들(INWR)은 각 제1입력에서 기록동작 동안 기록될 각 데이터 항목을 수신하는 각 제2형의 I/O 데이터 라인(IO2)과 연결되며, 각 입력단(INWR)은 제2입력에서 기록제어신호(WR)를 수신한다. 각 입력단(INWR)은 두개의 출력을 가진다. 기록제어신호(WR)가 활성화될 때, 제1입력에 나타난 데이터 항목이 한 출력에 나타나고, 기록제어신호(WR)가 활성화될 때 데이터 항목에 상보형인 데이터 항목이 다른 출력에 나타난다.
(R-1)개의 나머지 입력단들(INWR) 각각에서, 두 개의 출력들 위에는 두 개의 입력 및 하나의 출력(MAD2...R;)을 갖는 논리회로(LOGWR)가 배치되며, 한 입력은 입력단(INWR)의 두개의 출력의 각각과 연결된다. 다른 입력은 테스트신호(Test)를 수신한다.
정상동작 모드에서는, 산호 동일한 논리레벨에서, 신호가 (R-1)개의 나머지 입력단들(INWR) 다음의 모든 논리회로들(LOGWR)의 출력들(MAD2...R,)에서 나타나며, 테스트 모드에서는, (R-1)개의 나머지 입력단들(INWR)의 각각과 관련한 한 논리회로(LOGWR)의 출력(MAD2...R)에 나타나고, 그리고 기록될 각 데이터 항목은 다른 논리회로(LOGWR)의 출력()에 나타난다.
각 디멀티플렉서(DMUXWR)는 두개의 입력을 가지는 AND 게이트(AND) 및 세개의 입력과 R개의 출력을 가지는 (R-1)개의 논리유니트(LU)를 포함한다. 한 디멀티플렉서(DMUXWR)에서, AND 게이트(AND)의 제1입력 및 논리유니트(LU)의 제1입력이 제1입력단(IMWR)의 한 출력과 연결되며, 다른 디멀티플렉서(DMUXWR)에서, AND 게이트(AND)DML 제1입력 및 논리 유니트(LU)의 제1입력이 제1입력단(INWR)의 다른 출력과 연결된다. 디멀티플렉서들(DMUXWR) 모두에서, AND 게이트(AND)의 제2입력 및 논리유니트(LU)의 제2입력이 메모리 어레이 주소버스(NAND)의 각 라인(MAAD1...R)과 연결된다. 한 디멀티플렉서(DMUXWR)에서, 논리유니트(LU)의 제3입력들은 나머지 (R-1)개의 입력단들(INWR) 각각의 다음에 배치되는 한 논리유니트(LIGWR)의 출력(MAD2...R)과 연결되며, 다른 디멀티플렉서(DMUXWR)에서, 논리유니트(LU)의 제3입력들은 나머지 (R-1)개의 입력단들(INWR) 각각의 다음에 배치되는 다른 논리유니트(LOGWR)의 출력()과 연결된다. 각 디멀티플렉서(DMUXWR)는 전체적으로 메모리 어레이 기록 유니트(MAWR)의 출력들인 R개의 출력들을 가진다.
제23도에서, 입력단(INWR)은 각 유형의 I/O 데이터 라인(IO1 또는 IO2)에 나타난 데이터 항목에 대한 버퍼(BF)를 포함한다. 각 경우에 두개의 입력과 버퍼(BF) 다음에 오는 하나의 출력을 가지는 두개의 AND 게이트(AND)를 포함한다. 한 AND 게이트(AND)의 제1입력은 버퍼(BF)의 출력과 연결된다. 다른 AND 게이트(AND)의 제1입력은 인버터를 경유하여 버퍼(BF)의 출력과 연결된다. 그리고 AND 게이트(AND)DML 제2입력들은 기록제어신호(WR)를 수신한다.
각 경우에 AND 게이트(AND)는 NAND 게이트를 포함하는데, NAND 게이트는 두개의 입력 및 뒤에 배치된 인버터를 포함한다.
제24도는 병렬 테스트 장치를 가지는 반도체 메모리의 두가지 추가 실시예의 조합을 도시하는데, 실시에들을 나타낼 필요가 있는 구간만을 도시한다.
하나의 추가 실시예에서, 종래의 반도체 메모리의 블록그룹(GPu)의 각 메모리그룹(BK1...V)는 소위 리던던트 메모리셀(MCred)를 가지는 리던던트 워드라인(WLred)이라 칭하는 메모리셀을 가진 공지된 추가 워드라인을 포함한다. 리던던트 워드라인(WLred)은 워드라인주소(ADWL)를 또한 공급하는 리던던트 워드라인 디코더(WLDECred)와 결합된다. 이들은 공지된 방법으로 하나의 정상워드라인(WL)에 걸친 결함있는 (그리고 아직 동작가능한) 메모리셀들(MC)을 하나의 리던던트 워드라인(WLred)에 걸친 리던던트 메모리셀들(MCred)과 교체하기 위해 사용되는데(리던던시인 경우) 즉, 리던던시인 경우, 선택된 결함있는 메모리셀들(MC)을 갖는 워드라인(ML) 대신에, 대응하는 리던던트 워드 라인(WLred) 및 결합된 리던던트 메모리셀들(MCred)이 선택된다. 이러한 배열에서, 리던던트 메모리셀(MCred)는 교체된 메모리셀들(MC), 판독증폭기(SA), 및 비트 스위치 블록들(BKBSW)과 결합된 비트라인(BL) 쌍을 경유하여 각 블록 데이터버스(BKDB)의 대응하는 라인들과 연결될 수 있다.
제24도에서 도시된, 또다른 추가 실시예는 각 메모리 블록(BKv)에 대하여 하나의 리던던트 메모리셀(MCred)을 가진 M쌍의 리던던트 비트 라인의 (적어도) 한 그룹, M개의 리던던트 판독 증폭기들(SAred)을 포함한다. 리던던시인 경우, M쌍의 비트라인들(BL)의 한 그룹에 걸친 결함 메모리셀들(MC)(그리고 같은 쌍의 비트라인(BL)에 걸친 동작 메모리셀(MC)은 M쌍의 리던던트 비트라인(BLred)의 그룹에 걸친 메모리셀(MCred)로 교체될 수 있다. 상기 배열에서, M쌍의 리던던트 비트라인(BLred)의 그룹은 리던던트 비트 스위치블록(BKBWRred)와 리던던트 판독 증폭기(SAred)를 경유하고, 선택될 메모리 블록(BKv)의 블록 디코더(BDEC)의 블록 선택신호(BKSIG)를 경유하고, 리던던트 비트스위치 블록(BkBSWred)과 결합된 리던던트비트그룹 디코더(BITDECred)의 리던던트비트그룹 선택신호(BITSIGred)를 경유하여 선택된다. 상기 배열에서 M쌍의 리던던트비트라인(BLred)은 리던던트판독증폭기(SAred)와 리던던트 비트스위치블록(BKBWRred)을 경유하여 그룹 데이터 버스(GPDB)의 라인과 연결될 수 있다.
이미 처음에 설명한 바와 마찬가지로, 공지된 반도체 메모리의 제조자는 리던던트메모리셀(MCred)과 결함 메모리셀(MC)을 영구히 바꾸기 위한 공지된 병렬 테스트방법은 여기서 이용할 수 없다. 그것은 공지된 병렬 테스트 방법은 결함 메모리셀들 또는 적어도 결함 메모리셀들의 그룹의 위치정보를 제조자에게 알려줄 수 없기 때문이다. 따라서 제조자는 보통의 개별 테스트를 항상 수행해야만 하고, 이러한 테스트동안(그 주소들을 경유하여) 결함 메모리셀 모두의 위치를 결정해야만 하고, 상기 정보를 추가수단 및 공지된 알고리즘을 경유하여 리던던시 절차를 수행하는 자동 수리 장치로 공급한다. 즉, 결함이 검출된 메모리셀들(MC)을 리던던트메모리셀들(MCred)로 겨체한다는 것의 의미한다.
그러나 상기 제1실시예에서, 본 발명은 적어도 한 메모리셀(MC)에 결함이 있는 M개 메모리셀들(MC)의 완전한 그룹의 위치를 찾을 수 있게 해준다. 이것은, 외부로부터 인가된 주소(ADR)의 데이터 값과 (자동 테스팅 장치에 의해)결합이 발견된 I/O 데이터 I/O 라인들(IO1, IO2)의 식별을 활용하고, 외부에서 인가할 수 있는 주소들(ADR), I/O 데이터 I/O라인들(IO1, IO2), 및 메모리셀들(MC)의 개별 그룹들 사이에서 제조자에게 공지된 상관평면(correlarion plan)을 활용함으로써 가능하다. 추가로 제2실시예에서, 제3형의 I/O 데이터 I/O 라인들(IO3)의 추가 이용은 각 개별 결함 메모리셀(MC)을 식별할 수 있게 하는데, 이는 더 많은 I/O 데이터 I/O 라인들(I/O 데이터 라인들(IO1, IO2, IO3)의 전체수 = M×U)이 결함 검출에 이용될 수 있기 때문이다.
제24도에 도시된 추가 실시예가 반도체 메모리의 처음 두개의 실시예중 하나와 일치하는 병렬 테스트 장치(PT)를 가진다면, 이는 최초로 컴퓨터로 제어되는 자동 테스팅 및 수리 장치에 의한 병렬 테스트 방법을 이용하여 반도체 메모리를 자동으로 테스트할 수 있는 것이 되며(따라서 많은 시간 절약이 됨), 적어도 하나의 결함 메모리셀(MC)을 포함하는 메모리셀 그룹들 또는 결함 메모리셀들(MC)을 리던던트 메모리셀들(MCred) 또는 리던던트 워드라인들(WLred) 또는 비트라인들(BLred)에 따른 메모리셀 그룹들로 교체할 수 있게 한다.
본 발명에 따른 상기 방법은 다음과 같이 수행된다. 첫째, (대부분의 경우 웨이퍼 상에 있는) 칩형태의 반도체 메모리의 모든 메모리셀들(MC)은 테스트 모드(전술됨)에서 테스트되는데 즉, 각 경우에 메모리셀들(MC)의 수개 그룹들이 서로 병렬로 테스트된다. 적어도 하나의 결함이 I/O 데이터 I/O 라인들(IO1, IO2, 및 가능하게는 IO3) 중의 어느 하나에서 또는 거기에 연결된 (보조) 패드들(PD, PDx, 및 가능하게는 PDy)에서 자동 테스팅 장치에 의해 검출되는 각 메모리 사이클에서, 상기 장치는 결함 또는 결함들이 발생하는 I/O 데이터 I/O 라인(들) 및 현재 인가되는 주소신호들(ADR)를 “인지”하고, 그리고 예컨대, 자동 테스팅 장치에 저장된 전술의 상관 평면을 이용하여 결함 메모리셀 그룹(들) 또는 메모리셀(들)을 식별하기 위하여 상기 정보를 이용한다. 따라서 얻어진 데이터는 자동 테스팅 장치 및/또는 결합된 컴퓨터에서 저장된다.
일단 전체 반도체 메모리가 테스트되면, 식별 데이터 및 상관 평면은 자동 복구 장치로 공급되는데, 이는 대비 평면의 색별 데이터, 공지된 알고리즘, 및 공지된 추가수단을 사용하여, 결함 메모리셀 그룹들(또는 메모리셀들)이 검출된 워드라인들(WL) 및/또는 비트라인들(BL)의 쌍들의 그룹들을 리던던트 워드라인(WLred) 및/또는 리던던트 비트 라인들(BLred)의 쌍들의 그룹들 및 그들의 리던던트 메모리셀들(MCred)과 교체한다. 이러한 교체 그 자체는 “레이저 퓨징(laser fusing)”라고 불려진다.
본 발명은 수 개의 블록 그룹들로 분할되고 병렬 테스트 장치를 갖는 집적 반도체 메모리 및 결합 메모리셀들을 리던던트(redundant) 메모리셀들로 교체하는 방법에 관한 것이다.
이와 같은 반도체 메모리는 EP-A 0 186 051호에 기재되어 있다. 이러한 메모리를 테스트 하는 중에, 한 블록그룹의 하나의 메모리셀은 각각의 경우에 나머지 블록그룹들 각각으로 부터의 하나의 메모리 셀과 함께 동시에 그 동작에 대하여 검사된다. 함께 검사된 메모리셀들 중의 하나(또는 다수)가 결함이 있으면, 그 블록그룹들 내의 검사된 메모리셀들의 위치는 반도체 메모리에 인가된 주소데이터 때문에 알 수 있지만, 동시에 검사된 메모리셀들중 하나에 결함이 있는지 다수개의 결함이 있는지는 알 수 없는데, 즉, 결함있는 메모리셀들을 가지고 있는 블록그룹의 수가 한 개인지 또는 다수개인지를 알 수는 없다. 결함 블록르룹(들)을 식별할 수 있는 가능성이 거의 없다. 어떤 이유에서든, 결함 메모리셀(들) 및/또는 그(그들의) 블록그룹(들)을 확인하고자 한다면, 반도체 메모리를 재검사하고 그것을 종래의 방법으로 수행해야만 하는데, 이는 병렬 테스트의 이점을 활용하지 못하는 것이며, 따라서 전술된 문헌에서 상술된 테스트 시간의 감소라는 이점을 이용하지 못하게 된다. 또다른 단점은 동시에 검사된 모든 메모리셀에서 일어나는 결함은 검출될 수 없다는 것이다.
1989년 3월 “컴퓨터에 대한 IEEE 회보” 제38권 제3호 제394 내지 407면의 “병렬검사...”에는 하나의 블록그룹만을 갖는 반도체 메모리가 개시되어 있는데, 여기서 한 그룹의 메모리셀은 각각의 경우에 하나의 워드라인을 따라 동시에 검사될 수 있다. 이러한 반도체 메모리의 단점은 동시에 검사되는 모든 메모리셀 그룹에서 발생되는 결함이 검출되지 않는다는 것이다. 또다른 단점으로는 메모리셀들의 각 그룹에 대하여 별도의 병렬 테스트 장치가 필요하다는 것이다.
EP-A 0 055 129호는 EP-A 0 186 051호와 같은 구조를 갖는 반도체 메모리에 대해 개시하고 있다. 여기서는 동시에 검사되는 모든 메모리셀에서 발생되는 결함이 검출된다. 그러나, 여기에서도 역시(동시에 검사되는 모든 메모리셀에 결함이 있는 경우가 아니면), EP-A 0 186 051호에서 이미 성명된 바와 같이, 결함 메모리셀들의 위치확인은 불가능하다.
EP-A 0 186 051에는 병렬테스트 장치와 수 개의 블록 그룹들을 갖는 집적 반도체 메모리가 기술되어 있는데, 여기에서, 테스트 모드에서, 메모리 셀들의 수 개의 그룹들이 동작에 대하여 동시에 테스트될 수 있고, 각 그룹은 그 블록 그룹들의 각 블록 그룹 내의 각 워드라인을 따라 배열된다. 테스팅 동안 판독된 데이터는 병렬 테스트 장치에 의해 평가될 수 있다.
본 발명의 목적은 다음 요구조건에 맞도록 초기에 설명된 메모리를 개발하는 것이다.
- 동시에 검사되는 메모리셀들에서 발생하는 결함들은 결함의 수에 관계없이 검출가능해야 하며,
- 결함 메모리셀의 위치는 단일의 테스트 런(run)으로 결정될 수 있어야 하며, 그리고
- 병렬 테스트 장치에 대한 공간 및 회로 소자들에 대한 필요한 요구 조건은 가능한 적어야 한다.
또한, 사람의 개입없이 완전 자동으로, 병렬 테스트방법으로 그 동작에 대하여, 하나의 케이스에 성형되지 않은 반도체 칩의 형태로 존재하는 반도체 메모리를 테스트할 수 있고 리던던트 메모리셀을 사용하여 결함으로 검출된 메모리셀들을 대치할 수 있는 방법이 상세하게 기술된다.
지금까지는 그 적절한 방법이 알려지지 않았다. 당업자들은 이제까지 다음에 따라서 수행하여 왔다.
- 병렬 테스트 방법을 사용하여 반도체 메모리를 테스트하며,
- 반도체 메모리 중 적어도 하나의 메모리셀이 결함이면, 또다른 테스트가 정상 동작모드에서 실행되며, 상기 결함 메모리셀의 주소가 확인 및 기록되며, 그리고
- 또다른 동작 사이클에서, 상기 기록된 주소를 사용하여, 전에 공지된 알고리즘에 따라 상기 결함 메모리셀은 리던던트 메모리셀과 대체되며, 이것은 테스트 수행으로부터 필요한 사람의 활동에 의해 분리된다.
이러한 목적은 청구범위 제1항과 청구범위 제79항 및 제80항의 특징에 의해서 수행된다. 본 발명의 양호한 실시예 및 개선 사항들은 종속항으로 특징지워진다.
이하 첨부된 도면을 참조로 본 발명을 설명한다.

Claims (80)

  1. 정상 모드와 테스트 모드를 가지는 집적 반도체 메모리에 있어서, 가) M개 메모리셀들(MC)로 구성된 그룹들 및 워드라인들(WL)을 각각 구비하는 U개의 블록그룹들(GPu=1...U); 나) 상기 테스트 모드에서, 상기 메모리셀들(MC)의 그룹들 수 개를 동시에 테스트하는 테스팅 수단; 및 다) I/O 데이터 라인들(IO1,IO2,IO3)을 포함하며, - 상기 메모리셀들(MC)의 그룹들 각각은 상기 U개의 블록그룹들(GPu) 각각의 내에서 각 워드라인(WL)을 따라 배치되며, - 상기 테스팅 수단은, 상기 반도체 메모리로 기록될 데이터를 기록하고 상기 반도체 메모리로부터 판독된 데이터를 평가하기 위하여, 상기 U개의 블록그룹들(GPu=1...U)과 연결된 병렬 테스트 장치(PT)의 형태로 구성되며, - 상기 병렬 테스트 장치(PT)는, 상기 테스트 모드에서, 상기 동시에 테스트되는 메모리셀들(MC)의 그룹들 각각에 대하여 개별적으로 판독 데이터를 평가하고, 상기 동시에 테스트되는 메모리셀들(MC)의 그룹들 각각에 대한 독립적인 평가 결과를 생성하며, 그리고 - 상기 I/O 데이터 라인들(IO1,IO2,IO3)은, 상기 정상 모드에서는 상기 메모리셀들로부터 데이터를 전송하고, 상기 테스트 모드에서는 상기 메모리셀들(MC)의 그룹들 각각에 대한 상기 평가 결과들을 개별적으로 전송하도록, 상기 테스팅 수단을 상기 반도체 메모리의 데이터 핀들 또는 데이터 패드들과 연결하는 것을 특징으로 하는 집적 반도체 메모리.
  2. 제1항에 있어서, 가) 각 블록그룹(GPu)은 워드 라인들(WL) 및 비트 라인들(BL)을 따라 매트릭스 형태로 배열된 메모리셀들(MC)을 가지는 V개 메모리 블록들(BKv=1...v)을 포함하며; 나) 동작시, 블록그룹(GPU)마다 최대의 메모리 블록(BKv)이 선택될 수 있으며; 다) 각 메모리 블록(BKv)은, - 공급된 블록 주소(ADBK)의 함수로써, 그리고 블록 선택 신호(BKSIG)에 의해 제어되면서, 해당 메모리 블록그룹(GPu)의 메모리 블록(BK1...V)셋트로부터 각 메모리 블록을 선택하기 위한 블록 디코드(BDEC), - 워드라인 주소(ADWL) 및 블록 선택 신호(BKSIG)의 함수로써 워드라인(WL)을 선택하기 위한 워드라인 디코더들(WLDEC), - 각 경우에, 한편으로는 비트라인(BL) 쌍 그리고 다른 한편으로는 연결라인 쌍과 연결되는 판독 증폭기들(SA), 및 - 상기 연결라인을 블록 데이터 버스(BKDB)의 판독(BKDB-RD) 및 기록(BKDB-WR)을 위한 M개 데이터 라인 쌍들 중의 하나와 선택적으로 연결하며, 각 경우에 M개가 함께, 비트그룹 선택 신호(BITSIG)에 의해 비트스위치 블록(BKBSW)으로서 활성화될 수 있는 비트 스위치들(BSW)을 포함하며; 라) 비트그룹 선택신호들(BITSIG)은 비트 그룹 주소들(ADBIT)에 의해 활성화되는 비트그룹 디코더(BITDEC)의 출력 신호들이며, 모든 메모리 블록(BK1...V)에 대하여 적어도 하나의 비트그룹 디코더(BITDEC)가 제공되며; 마) 블록그룹(GPu)의 각 메모리 블록(BKv)은, 한편으로 각 블록 데이터버스(BKDB)의 기록 데이터라인들(BKDB-WR) 및 판독 데이터라인들(BKDB-RD)이 공급되고 그리고 다른 한편으로는 블록그룹(GPu)의 모든 블록 데이터버스 멀티플렉서들(BKDBMX)을 연결하는 그룹데이터버스의 기록(GPDB-WR) 및 판독(GPDB-RD)을 위한 M개 데이터 라인 쌍과 연결되는, 블록 데이터버스 멀티플렉서(BKDBMX)와 결합되며; 바) 각 블록 데이터버스 멀티플렉서(BKDBMX)는 그 블록 데이터버스 멀티플렉서(BKDBMX)와 결합된 메모리 블록(BKV)의 블록선택신호(BKSIG)에 의해 제어되며; 사) 상기 병렬 테스트 장치(PT)는, - 각 블록그룹(GPu)에 대하여 제공되며, 한편으로 각 그룹 데이터버스(GPDB)와 연결되고, 그리고 다른 한편으로 I/O 데이터버스(IODB)와 연결되는 그룹 I/O 유니트(GPIO), - 모든 U개 블록그룹들(GP1...U)과 결합되며, 그 입력이 모든 그룹 데이터 I/O 유니트들(GPIO)의 I/O 데이터 버스들(IODB)와 연결되며, 그 출력이 P개의 제1형의 I/O 데이터 라인(IO1) 및 (K-P)개의 제2형의 I/O 데이터 라인(IO2)을 가지며, 판독 및 기록을 위한 적어도 하나의 제어신호(RD, WR), 테스트 신호(Test), 및 I/O 주소 버스(IOAD)에 의해 활성화되는 메모리 어레이 I/O 유니트(MAIO), - 하나의 케이스 내에 캡슐화된 반도체 메모리의 연결장치를 경유하여 반도체 메모리의 사용자와 전기적으로 액세스가능한 반도체 메모리의 패드들(PD)과 적어도 간접적으로 연결되는 제1형의 I/O 데이터 라인(IO1), 및 - 상기 케이스에 캡슐화된 반도체 메모리의 사용자와 전기적으로 액세스할 수 없고 반도체칩 그 자체에만 액세스할 수 있는 제2형의 I/O 데이터 라인(IO2)를 포함하며; 아) U개의 블록그룹들(GP1...U)의 모든 그룹 I/O 유니트(GPIO)들은 적어도 하나의 테스트 신호(Test), 기록 및 판독을 위한 적어도 하나의 제어신호(WR, RD), 및 그룹 주소버스(GPAD)에 의해 함께 활성화되며; 자) 상기 병렬 테스트 장치(PT)는 적어도 하나의 제어 장치(CONTROL)을 더 포함하며; 아) 상기, 제어 장치(CONTROL)는, - 외부에서 반도체 메모리로 공급될 수 있는 주소신호들(ADR) 및 제어신호들(,, R/)에 대한 입력, 그리고 블록주소들(ADBK), 워드라인 주소들(AD지), 비트 그룹 주소들(ADBIT), 기록 및 판독을 위한 적어도 하나의 제어신호(WR, RD), 테스트 신호(Test), 그룹 주소버스(GPAD), 및 I/O 주소버스(IOAD)에 대한 출력을 가지며, - 외부에서 공급할 수 있는 주소신호들(CADR)로부터 블록주소들(ADBK), 워드 라인 주소들(ADWL), 비트 그룹 주소들(ADBIT), 그룹 주소버스(GPAD) 및 I/O 주소 버스(IOAD)를 생성하며, - 외부에서 공급할 수 있는 제어신호들(,, R/)로부터 기록 및 판독을 위한 적어도 하나의 제어신호(RD, WR)를 생성하며, - 외부에서 공급될 수 있는 주소신호들(ADR) 및 제어신호들(,, R/)로부터, 특히 UEDEC 위원회의 “JEDEC 표준 21-B”에 따라는, 테스트 신호(Test)를 생성하며; 그리고 자) 상기 반도체 메모리는 상기 테스트 신호(Test)가 활성화될 때 테스트 모드에서 동작하며, 그 이외의 경우는 정상 동작 모드에서 동작하는 것을 특징으로 하는 집적 반도체 메모리.
  3. 제2항에 있어서, 상기 블록 데이터버스들(BKDB)에서, 한쌍의 판독용 데이터 라인(BKDB-RD)은 각 경우에 별도의 판독 데이터 라인쌍으로서 구성되며, 한쌍의 기록용 데이터 라인(BKDB-WR)은 각 경우에 별도의 기록 데이터 라인쌍으로서 구성되는 것을 특징으로 하는 집적 반도체 메모리.
  4. 제2항에 있어서, 상기 블록 데이터버스드(BKDB)에서, 한쌍의 기록용 데이터 라인(BKDB-WR) 및 한쌍의 판독용 데이터 라인(BKDB-RD)은 각 경우에 단일의 양방향 데이터 라인 쌍으로 구성되는 것을 특징으로 하는 집적 반도체 메모리.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 그룹 데이터버스(GPDB)에서, 한쌍의 기록용 데이터 라인(GPDB-WR) 및 한쌍의 판독용 데이터 라인(GPDB-RD)은 각 경우에 단일의 양방향 데이터라인의 쌍으로 구성되는 것을 특징으로 하는 집적 반도체 메모리.
  6. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 그룹 데이터버스(GPDB)에서, 한쌍의 판독용 데이터 라인(BKDB-RD)은 각 경우에 별도의 판독 데이터 라인쌍으로서 구성되며, 한쌍의 기록용 데이터 라인(BKDB-WR)은 각 경우에 별도의 기록 데이터 라인쌍으로서 구성되는 것을 특징으로 하는 집적 반도체 메모리.
  7. 제2항에 있어서, 상기 블록 주소들(ADWL)은 하나의 블록그룹(GPU)의 V개의 블록 디코더(BDEC)를 번지 지정하기 위해 이용할 수 있는 수량으로 외부에서 공급할 수 있는 주소 신호들(ADR)로부터 얻어지는 것을 특징으로 하는 집적 반도체 메모리.
  8. 제2항에 있어서, 상기 워드 라인 주소들(ADWL)은 하나의 메모리 블록(BKV)의 모든 워드라인(WL)을 번지 지정하기 위해 이용할 수 있는 수량으로 외부에서 공급할 수 있는 주소 신호들(ADR)로부터 얻어지는 것을 특징으로 하는 집적 반도체 메모리.
  9. 상기 비트 그룹 주소들(ADBIT)는 (A:M) 비트그룹 선택신호(BITSIG)가 디코드될 수 있는 수량으로 외부에서 공급할 수 있는 주소신호들(ADR)에서 얻어지며, 상기 A는 메모리 블록(BKV)의 비트라인들(BL)의 전체 쌍의 수와 같은 것을 특징으로 하는 집적 반도체 메모리.
  10. 제2항에 있어서, 상기 I/O 데이터버스(IODB)는 기록 및 판독을 위한 정확히 하나의 데이터 라인 쌍을 가지는 것을 특징으로 하는 집적 반도체 메모리.
  11. 제2항에 있어서, 상기 I/O 데이터버스(IODB)는 기록용 하나의 데이터 라인 쌍(IODB-WR,) 및 판독용 하나의 데이터 라인쌍(IODB-D,)을 가지는 것을 특징으로 하는 집적 반도체 메모리.
  12. 제10항 또는 제11항에 있어서, 상기 그룹주소버스(GPAD)는 M개의 그룹주소신호(GPADm=1...M)을 포함하며, 각 경우에 그 하나는 제1논리상태에 있고 나머지의 것들은 상기 제1논리상태의 상보형인 제2논리상태에 있는 것을 특징으로 하는 집적 반도체 메모리.
  13. 제12항에 있어서, 상기 그룹 I/O유니트(GPIO)는 그룹제어회로(GPCTRL), 그룹 기록유니트(GPWR), 그룹 판독유니트(GPRD) 및 테스트 유니트(GPTest)을 포함하며, 그리고 상기 그룹제어회로(GPCTRL)은 입력으로 M개의 그룹주소신호(GPADm) 및 테스트 신호(Test)와 연결되며, 출력으로 M개의 그룹주소출력신호(GPAD’m=1...M)를 가지고, 상기 그룹주소출력신호(GPAD’m=1...M)들 모두는 테스트 모드에서 함께 하나의 논리레벨을 나타내며 정상동작모드에서 각 그룹 주소신호(GPADm)의 논리상태를 나타내는 것을 특징으로 하는 집적 반도체 메모리.
  14. 제13항에 있어서, 상기 그룹제어회로(GPCTRL)은 각 경우에 두개의입력을 가지는 M개의 상호 독립인 OR 게이트(OR)를 포함하며, 상기 OR 게이트(OR)의 한 입력은 공통의 테스트신호(Test)가 제공되고 다른 입력은 각 그룹주소신호(GPADm)가 제공되며 그 출력은 그룹제어회로(GPCTRL)의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  15. 제14항에 있어서, 상기 OR 게이트(OR)는 인버터가 그 다음에 배치되며 두개의 입력을 가지는 NOR 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  16. 제14항 또는 제15항에 있어서, 상기 그룹 기록유니트(GPWR)은 두 개의 디멀티플렉서(DMUXWR)를 포함하며; 상기 디멀티플렉서(DMUXWR)는 각 경우에 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’m)용 입력과 각 경우에 기록을 위해 이용되는 I/O 데이터 버스(IODB)의 데이터 라인쌍의 두개의 라인들(IODB-WR,)중 하나에 대한 추가 입력을 가지며, 각 경우에 기록을 위해 이용되는 그룹 I/O 유니트(GPIO)과 결합된 M쌍의 그룹 데이터버스(GPDB)의 라인들에 대한 M개의 출력(GPDB-WR1...M;)을 가지며; 상기 각 M개의 출력은 각 디멀티플렉서(DMUXWR)에서 그룹제어회로(GPCTRL)의 그룹 주소출력신호(GPAD’1...M)에 대한 입력 중의 어느 하나와만 결합되고, 각 디멀티플렉서(DMUXWR)의 추가입력에 나타난 데이터 항목은, 정상 동작모드에서, 결합된 그룹주소출력신호(GPAD’m)가 상응하는 그룹주소신호(GPADm)의 제1논리 레벨인 출력과 연결되고; 그리고 각 디멀티플렉서(DMUXWR)에서 각 추가입력에 나타난 데이터 항목은, 테스트 모드에서, 모든 M개의 출력으로 스위치되는 것을 특징으로 하는 집적 반도체 메모리.
  17. 제16항에 있어서, 상기 각 디멀티플렉서(DMUXWR)은 각 경우 두개의 입력을 가지는 M개의 상호 독립인 AND 게이트(AND)을 포함하며, 상기 AND 게이트(AND)의 한 입력은 기록을 위해 이용되는 I/O 데이터버스(IODB)의 각 하나의 라인과 공통으로 연결되고, 그리고 다른 입력은 각 디멀티플렉서(DMUXWR)에서 그룹제어회로(GPCTRL)의 그룹주소출력신호들(GPAD’1...M)중의 하나와 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  18. 제17항에 있어서, 적어도 하나의 상기 AND 게이트(AND)는 두개의 입력을 가지며 AND 게이트(AND)의 입력인 NAND 게이트를 포함하며, 상기 NAND 게이트 다음에 인버터가 배치되는 것을 특징으로 하는 집적 반도체 메모리.
  19. 제13항에 있어서, 상기 그룹 기록유니트(GPRD)은 두개의 멀티플렉서(MUXRD)를 포함하며; 상기 멀티플렉서(MUXRD)는 각 경우에 판독(GPDB-RD1...M;)을 위해 이용되는 그룹 I/O 유니트(GPIO)와 결합된 그룹 데이터버스(GPDB)의 M개의 쌍의 라인들에 대한 입력 그리고 각 경우에 그룹제어회로(GPCTRL)의 M개의 그룹주소출력신호(GPAD’1...M)에 대한 추가 입력을 가지며; 상기 각 멀티플렉서(MUXRD)는 하나의 출력(GPout1, GPout2)을 포함하며; 상기 각 멀티플렉서(MUXRD)에서 각 그룹주소출력신호(GPAD’1...M)을 포함하며; 상기 각 멀티플렉서(MUXRD)에서 각 그룹주소출력신호(GPAD’1...M)은 그룹 데이터버스(GPDB)의 정확히 하나의 라인 쌍(GPDB-RD1...M;)과만 결합되며; 정상동작 모드에서, 상기 두 개의 멀티플렉서(MUXRD)는 판독을 위하여 사용되는 그룹 데이터버스(GPDB)의 데이터 라인쌍(GPDB-D1,;...:GPDB-DM,)을 출력(GPout1, GPout2)으로 스위치하며, 상기 버스와 결합된 그룹주소출력신호(GPAD’m)는 상응하는 그룹주소신호(GPADm)의 제1논리레벨이 되며; 테스트 모드에서, 각 멀티플렉서(MUXRD)에 나타나는 판독을 위한 모든 라인들(GPDB-D1...M,)이 동일한 데이터 항목을 나타내는 경우에는, 이들이 각 멀티플렉서(MUXRD)의 출력(GPout1, GPout2)으로 스위치되어 상기 두 개의 멀티플렉서들(MUXRD)의 출력(GPout1, GPout2)은 상호 상보적인 논리 레벨이 되며, 그렇지 않은 경우에는 멀티플렉서(MUXRD)의 출력들(GPout1, GPout2)이 상호 동일한 논리레벨이 되는 것을 특징으로 하는 집적 반도체 메모리.
  20. 제19항에 있어서, 상기 각 멀티플렉서(MUXRD)는 각 경우 두개의 입력을 가지는 M개의 NAND 게이트 및 각 경우에 M개의 NAND 게이트의 한 출력과 연결된 M개의 입력을 가지는 추가의 NAND 게이트를 포함하고, 상기 추가의 NAND 게이트의 출력은 각 멀티플렉서(MUXRD)의 출력(GPout1, GPout2)이고, M개의 NAND 게이트 각각의 한 입력은 그룹 데이터 버스(GPDB)의 판독데이터라인(GPDB-RD1...M, GPDB-RD1...M)의 하나와 연결되고, 그리고 각 M개의 NAND 게이트의 다른 입력은 각 판독데이터라인(GPDB-D1...M,)과 결합된 그룹주소출력신호(GPAD’m)을 수신하는 것을 특징으로 한느 집적 반도체 메모리.
  21. 제19항에 있어서, - 상기 그룹 테스트유니트(GPTest)이 각 경우에 그룹 판독유니트(GPRD)의 두개의 출력(GPout1, GPout2)중 하나와 결합된 제1입력(GPin1) 및 제2입력(GPin2)을 가지며, - 상기 그룹 테스트유니트(GPTest)이 논리레벨에서 테스트신호(Test)용 세 번째 입력과 비교 데이터 항목(DCOMP)용 네 번째 입력을 가지며, - 상기 그룹 테스트유니트(GPTest)이 I/O 데이터버스(IODB)의 판독라인(IODB-D,)과 연결된 두개의 출력을 가지며, - 상기 그룹 테스트유니트(GPTest)는, i) 정상동작 모드에서는, 제1두개의 입력(GPin1, GPin2)의 각 입력(GPin1; GPin2)에 나타난 신호가 출력에 나타나며, ii) 테스트 모드에서는, 한 경우에는 제1두개의 입력(GPin1, GPin2)에 연결된 그룹 판독유니트(GPRD)의 출력(GPout1, GPout2)가 상호 상보형 논리레벨이 되는데, 상기 상보형 레벨은 그룹 테스트유니트(GPTest)의 출력에 나타나고, 다른 경우에는 제1두개의 입력(GPin1, GPin2)과 연결된 그룹 판독유니트(GPRD)의 출력(GPout1, GPout2)은 상호 동일한 논리레벨이 되고, 그룹 테스트유니트(GPTest)의 두 출력중 하나는 비교 데이터 항목(DCOMP)의 논리레벨과 상보형인 논리레벨이 되는 반면 두개의 출력중 다른 하나는 비교 데이터 항목(DCOMP)의 논리레벨이 되는 것을 특징으로 하는 집적 반도체 메모리.
  22. 제21항에 있어서, 상기 그룹 테스트유니트(GPTest)은 각 경우에 두개의 입력과 한 출력을 가지는 여섯개의 NAND 게이트(N1,...,N6) 및 세개의 입력과 한 출력을 가지는 NOR 게이트(NOR)를 포함하고, 상기 제1NAND 게이트(N1)의 한 입력은 상기 그룹 테스트유니트(GPTest)의 제1입력(GPin1)이고, 상기 제4NAND 게이트(N4)의 한 입력은 그룹 테스트유니트(GPTest)의 제2입력(GPin2)이고, 상기 그룹 테스트유니트(GPTest)의 제1입력(GPin1)은 제1인버터(I1)를 경유하여 상기 제4NAND 게이트(N4)의 다른 입력과 상기 NOR 게이트(NOR)의 제1입력에 모두 연결되고, 상기 그룹 테스트유니트(GPTest)의 제2입력(GPin2)는 제2인버터(I2)를 경유하여 상기 제1NAND 게이트(N1)의 다른 입력과 상기 NOR 게이트(NOR)의 제2입력에 모두 연결되고, 상기 테스트 신호(Test)는 제3인버터(I3)를 경유하여 상기 NOR 게이트(NOR)의 제3입력에 제공될 수 있고, 상기 비교데이터항목(DCOMP)은 상기 제3NAND 게이트(N3)의 한 입력에 공급될 수 있고 그리고 제4인버터(I4)를 경유하여 상기 제2NAND 게이트(N2)의 한 입력에 공급될 수 있고, 상기 NOR 게이트(NOR)의 출력은 상기 제2 및 제3NAND 게이트(N2, N3)의 다른 입력들과 연결되고, 상기 제1 및 제2NAND 게이트(N1, N2)의 출력은 제5NAND 게이트(N5)의 입력과 연결되고, 상기 제3 및 제4NAND 게이트(N3, N4)의 출력은 상기 제6NAND 게이트(N6)의 입력과 연결되고, 그리고 상기 제5 및 제6NAND 게이트(N5, N6)의 출력은 그룹 테스트유니트(GPTest)의 두개의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  23. 제21항 또는 제22항에 있어서, - 상기 메모리 어레이 I/O 유니트(MATO)는 각 경우 R개의 판독유니트(RDU1; RDU2)를 가지는 P개의 메모리 어레이 판독유니트(MARD), 각 경우에 상기 메모리 어레이 판독유니트(MARD)에 할당되며 각 경우 R개의 기록유니트(WRU1; WRU2)를 포함하는 P개의 메모리 어레이 기록유니트(MAWR), 그리로 메모리 어레이 제어회로(MACTRL)를 포함하고, - 각 메모리 어레이 판독유니트(MARD)는 R쌍의 데이터 입력라인(MARDp,r,)을 가지고, - 각 메모리 어레이 기록유니트(MAWR)는 R쌍의 데이터 출력라인(MAWRp,r,)을 가지고 p는 R 쌍 각각에 대하여 일정하고 p=1...P, r=1...R이고, - P,R,U 사이에는 P×R=U의 관계가 성립하고, - 데이터 입력라인(MARDp,r,)은 U개의 I/O 데이터버스(IODB)의 판독라인(IODB-D,)에 연결되고, - 데이터 출력라인(MAWRp,r,)은 U개의 I/O 데이터 버스(IODB)의 기록 라인(IODB-WR,)과 연결되고 - 각 메모리 어레이 판독유니트(MARD)는 한 출력에서 제1형의 I/O 데이터 라인들(IO1)중의 하나 및 결합된 메모리 어레이 기록유니트(MAWR)의 데이터 입력과 연결되고, - 각 메모리 어레이 판독유니트(MARD)는 또한 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력을 가지고, - 모든 메모리 어레이 판독유니트(MARD)는 판독 제어신호(RD)를 공동으로 수신하고, - 모든 메모리 어레이 기록유니트(MAWR)는 기록 제어신호(WR)를 공동으로 수신하고, - 모든 메모리 어레이 판독유니트(MARD), 모든 메모리 어레이 기록유니트(MAWR), 및 메모리 어레이 제어회로(MACTRL)은 테스트신호(Test)를 공동으로 수신하고, - 모든 메모리 어레이 판독유니트(MARD)는 메모리 어레이 판독 주소버스(MAADRD)와 공동으로 연결되고, - 모든 메모리 어레이 기록유니트(MAWR)는 메모리 어레이 기록 주소 버스(MAADWR)와 공동으로 연결되고, - 메모리 어레이 제어회로(MACTRL)는 테스트 신호(Test)의 제어하에 I/O 주소버스(IOAD)에서 메모리 어레이 판독 주소 버스(MAADRD)와 메모리 어레이 기록주소버스(MAADWR)를 발생하기 위한 회로이고, 상기 메모리 어레이 판독주소버스(MAADRD) 및 메모리 어레이 기록주소버스(MAADWR)는 각 경우에 R개의 주소라인(MAADRD1...R; MAADWR1...R)을 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  24. 제23항에 있어서, 각 경우에 한 쌍의 상기 데이터 입력라인(MARDp,r,) 및 한 쌍의 데이터 출력 라인(MAWRp,r,)이 양방향으로 동작할 수 있는 단일 데이터 라인 쌍으로 구현되는 것을 특징으로 하는 집적 반도체 메모리.
  25. 제23항에 있어서, - 상기 메모리 어레이 제어회로(MACTRL)은 판독 디코더(DECRD) 및 기록 디코더(DECWR)를 포함하고, - 상기 판독 디코더(DECRD) 및 기록 디코더(DECWR)는, i) 정상동작모드에서, I/O주소버스(IOAD)를 메모리 어레이 판독주소버스(MAADRD) 및 메모리 어레이 기록주소버스(MAADWR)로 스위치하고, ii) 테스트 모드에서, 판독 디코더(DECRD) 및 테스트신호(Test)에 의해 메모리 어레이 판독 주소버스(MAADRD)의 제1라인이 일정한 논리 레벨에 있는 반면, 메모리 어레이 판독 주소버스(MAADRD)의 나머지 라인들은 제1라인의 논리레벨과 상보형인 일정한 논리레벨에 있게 되며, 또한, 테스트 모드에서, 메모리 어레이 판독 주소버스(MAADWR)의 모든 라인은 상기 기록 디코더(DECWR) 및 상기 테스트신호(Test)에 의해 일정 논리레벨에 있게 되는 것을 특징으로 하는 집적 반도체 메모리.
  26. 제25항에 있어서, - 상기 판독 디코더(DECRD)는 두개의 입력과 한 출력을 가지는 OR 회로(OR)를 가지며, - 상기 OR 회로(OR)의 한 입력은 테스트신호(Test)를 수신하고, 다른 입력은 I/O 주소버스(IOAD)의 제1라인과 연결되고, 출력은 메모리 어레이 판독주소버스(MAADRD)의 제1라인과 연결되고, - 상기 판독디코더(DECRD)는 각 경우 두개의 입력 및 한 개의 출력을 가지는 (R-1)개의 AND 게이트(AND)를 가지며, 상기 AND 게이트(AND)의 한 입력은 각 경우에 테스트 신호(Test)와 상보형인 신호를 수신하고, 다른 입력의 각각은 I/O 주소버스(IOAD)의 나머지 라인들 중의 하나와 연결되고, 그리고 각 출력은 메모리 어레이 판독 주소버스(MAADRD)의 나머지 라인들 중의 하나와 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  27. 제25항에 있어서, 상기 기록 디코드(DECWR)는 각 경우 두개의 입력과 한 개의 출력을 가지는 R개의 OR게이트(OR)를 가지며, 상기 OR회로(OR)의 한 입력들은 테스트신호(Test)를 공동으로 수신하고, 다른 입력들은 I/O 주소버스(IOAD)와 연결되며, 그리고 출력은 메모리 어레이 기록 주소버스(MAADWR)에 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  28. 제26항에 또는 제27항에 있어서, 상기 OR 게이트(OR)는 인버터가 연결딘 NOR게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  29. 제26항에 있어서, 상기 AND 게이트(AND)는 인버터가 연결된 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  30. 제23항에 있어서, - 상기 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)과 두 개의 멀티플렉서(MUXRD)와 하나의 출력단(OUTRD)을 포함하고, - 상기 각 멀티플렉서(MUXRD)는 각 경우 R쌍의 데이터 입력라인(MARDp,r;)중의 한 데이터 입력라인(MARDp,r;)에 대한 R개의 제1입력, 메모리 어레이 판독주소버스(MAADRD)에 대한 R개의 제2입력, 데이터 입력라인(MARDp,r;)과 결합된 라인들, 및 하나의 출력을 가지며, - 정상동작 모드에서, 상기 두 개의 멀티플렉서(MUXRD) 모두에서, 메모리 어레이 판독 주소버스(MAADRD)의 연결 라인이 활성화 상태에 있는 데이터 입력 라인들(MARDp,r;)중의 하나가 각 출력으로 스위치되고, - 테스트 모드에서, 상기 두 개의 멀티플렉서(MUXRD) 모두에서, 일정한 논리 레벨을 가진 메모리 어레이 판독주소버스(MAADRD)의 제1라인(MAADRD1)이 할당되는 데이터 입력라인(MARDp,r;)의 하나가 출력으로 스위치되고, 그리고 - 상기 출력단(OUTRD)은 구동 회로이며, 상기 출력단(OUTRD)의 출력은 전체 메모리 어레이 판독유니트(MARD)의 출력이며 제1형의 I/O 데이터 라인들(IO1)중의 하나와 연결되며, 상기 출력은 증폭된 형태로 하나의 멀티플렉서(MUXRD)의 출력에 존재하는 신호를 나타나는 것을 특징으로 하는 집적 반도체 메모리.
  31. 제30항에 있어서, - 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우 두개의 입력을 가지는 R개의 NAND 게이트를 가지며, 상기 한 입력은 멀티플렉서(MUXRD)의 R개의 제1입력중 하나이고 다른 입력은 각 경우에 멀티플렉서(MUXRD)의 R개의 제2입력중 하나이며, - 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우에 R개의 NAND 게이트 중의 하나의 출력과 연결된 R개의 입력을 가지는 추가 NAND 게이트를 가지며, 그리고 - 상기 추가 NAND 게이트의 출력은 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)의 출력인 것을 특징으로 하고 집적 반도체 메모리.
  32. 제30항에 있어서, - 상기 출력단(OUTRD)은 각 경우 세 개의 입력과 하나의 출력을 가지는 두 개의 AND 게이트(AND)를 가지며, - 각 AND 게이트(AND)의 각 제1입력은 각 경우 한 멀티플렉서(MUXRD)의 출력에 연결되며, - 각 AND 게이트(AND)의 제2입력은 각 경우에 인버터를 경유하여 다른 멀티플렉서(MUXRD)의 출력과 연결되고, - 상기 AND 게이트(AND)의 제3입력은 판독제어신호(RD)를 수신하고, 그리고 - 상기 출력단(OUTRD)은 최종단을 가지며, 상기 최종단의 입력은 AND 게이트(AND)의 출력과 연결되고, 상기 최종단의 출력은 상기 출력단(OUTRD) 및 상기 제1판독유니트(RDU1)의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  33. 제32항에 있어서, 상기 AND 게이트(AND) 중의 적어도 하나는 뒤의 인버터와 결합되는 NAND 게이트인 것을 특징으로 하는 집적 반도체 메모리.
  34. 제30항에 있어서, - 나머지 (R-1)개의 판독유니트(RDU2)는 각 경우에 두개의 입력과 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력들 중의 하나인 한 출력을 가지는 하나의 출력단(OUTRD)을 포함하고, - 출력단(OUTRD)의 각 입력의 앞에는 두 개의 입력을 가지는 NAND 게이트가 연결되며, 상기 NAND 게이트의 제1입력은 제1쌍(MARDp,1,)을 제외한 R쌍의 데이터 입력라인(MARDp,r,)의 두 개의 데이터 입력라인(MARDp,2...R,)중의 하나와 연결되고, 제2입력은 테스트 신호(Test)를 수신하며, - 정상동작 모드에서, 나머지 (R-1)개의 판독유니트(RDU2)의 출력은 고임피던스로 스위치되고, 그리고 - 테스트 모드에서, 데이터 입력라인(MARDp,2...R,)의 각 쌍의 한 데이터 입력라인(MARDp,2...R)에 나타난 신호는 나머지 (R-1)개의 판독 유니트(RDU2) 각각의 출력에서 증폭된 형태로 나타나는 것을 특징으로 하는 집적 반도체 메모리.
  35. 제34항에 있어서, 상기 나머지 (R-1)개의 판독유니트(RDU2)의 출력단(OUTRD)은 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)의 출력단(OUTRD)와 동일한 것을 특징으로 하는 집적 반도체 메모리.
  36. 제23항에 있어서, - P개의 상기 메모리 어레이 기록유니트(MAWR)의 각각은 제1입력에서 P개의 제1형의 I/O 데이터 라인(IO1)과 연결되며, 제2입력에서 기록 제어신호(WR)를 수신하고, - 상기 메모리 어레이 기록유니트(MAWR)의 각각은 또한 메모리 어레이 기록 주소버스(MAADWR)에 대한 입력들 및 R쌍의 데이터 출력 라인들(MAWRp,r,)에 대한 출력들을 포함하고, - 정상동작 모드에서, 상기 메모리 어레이 기록유니트(MAWR)의 각각은, 메모리에 기록될 그리고 각 제1형의 각 I/O 데이터 라인(IO1)을 나타내는 데이터 항목 및 그의 상보형 데이터 항목을, 기록제어신호(WR) 및 메모리 어레이 기록 주소버스(MAADWR)의 함수로써, 메모리 어레이 기록주소버스(MAADWR)의 한 라인이 활성화되는 것과 관련한 데이터 출력라인 쌍(MAWRp,r,)으로 전달하고, 그리고 - 테스트 모드에서, 상기 메모리 어레이 기록 유니트(MAWR)의 각각은, 제1형의 I/O 데이터 라인(IO1)에 나타난 데이터 항목 및 그의 상보형 데이터 항목을 모든 R쌍의 데이터 출력라인들(MAWRp,r,)로 전달하는 것을 특징으로 하는 집적 반도체 메모리.
  37. 제36항에 있어서, - 상기 메모리 어레이 기록유니트(MAWR)는 두개의 디멀티플렉서(DMUXWR) 및 하나의 입력단(INWR)을 포함하고, - 상기 입력단(INWR)은 제1입력에서 제1형의 각 I/O 데이터 라인(IO1)과 연결되며 제2입력에서 기록제어신호(WR)를 수신하고, - 기록동작 동안, 상기 입력단(INWR)은 제1형의 I/O 데이터 라인(IO1)에 나타나며 기록된 데이터 항목으로부터 동일한 데이터 항목 및 그의 상보형 데이터 항목을 얻어내며, 상기 얻어진 데이터 항목들을 두개의 입력에 인가하고, - 각 디멀티플렉서(DMUXWR)는 각 경우에 두개의 입력과 한개의 출력을 가지는 R개의 AND 게이트(NAD)를 포함하고, - 하나의 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입력은 입력단(INWR)의 한 출력과 연결되고 다른 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입력은 입력단(INWR)의 다른 출력과 연결되고, - 상기 디멀티플렉서들(DMUXWR) 모두의 AND 게이트(AND)의 제2입력은 메모리 어레이 기록주소버스(MAADWR)와 연결되고, 그리고 - 상기 디멀티플렉서들(DMUXWR)의 출력은 R쌍의 데이터 출력라인들(MAWRp,r,)과 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  38. 제37항에 있어서, - 상기 입력단(INWR)은 제1형의 I/O 데이터 라인(IO1)에 나타나는 데이터 항목에 대한 버퍼(BF)를 포함하고, - 상기 버퍼(BF)는 상기 버퍼(BF)의 다음에 배치되며 각 경우 두개의 입력과 하나의 출력을 가지는 두 개의 AND 게이트(AND)를 포함하며, 그리고 - 하나의 상기 AND 게이트(AND)의 제1입력은 상기 버퍼(BF)의 출력과 연결되고, 다른 상기 AND 게이트(AND)의 제1입력은 인버터를 경유하여 버퍼(BF)의 출력과 연결되고, 상기 AND 게이트(AND)의 제2입력은 상기 기록제어신호(WR)를 수신하는 것을 특징으로 하는 집적 반도체 메모리.
  39. 제37항 또는 제38항에 있어서, 상기 AND 게이트(AND)의 적어도 하나가 두개의 입력 및 뒤에 인버터가 배치되는 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  40. 제2항에 있어서, 상기 I/O 데이터 버스(IODB)는 기록 및 판독용 N개의 양방향 데이터 라인쌍을 가지며, 상기 N은 M의 정수 분수인 것을 특징으로 하는 집적 반도체 메모리.
  41. 제2항에 있어서, 상기 I/O 데이터 버스(IODB)는 판독용 N개의 데이터 라인쌍(IODB-RD1...N,)과 기록용 N개의 데이터 라인쌍(IODB-WR1...N,)을 가지며, 상기 N은 M의 정수 분수인 것을 특징으로 하는 집적 반도체 메모리.
  42. 제40항 또는 제41항에 있어서, 상기 그룹 주소버스(GPAD)는 Q개의 그룹주소신호들(GPADq=1...Q)를 포함하며, 상기 그룹주소신호들(GPADq=1...Q) 중의 하나는 각 경우에 제1논리 상태가 되며 나머지 그룹주소신호들(GPADq=1...Q)은 상기 제1논리 상태의 상보형인 제2논리 상태가 되고, Q×N=M인 것을 특징으로 하는 집적 반도체 메모리.
  43. 제40항에 있어서, - 상기 그룹 I/O 유니트(GPIO)는 그룹제어회로(GPCTRL), N개의 그룹 기록유니트(GPWR), 및 N개의 그룹 판독유니트(GPRD)를 포함하고, - 상기 그룹제어회로(GPCTRL)은 입력에서 Q개의 그룹주소신호(GPAD1...Q) 및 테스트 신호(Test)와 연결되고, 그리고 - 상기 그룹제어회로(GPCTRL)은 Q개의 그룹주소출력신호(GPAD’q=1...Q)에 대한 출력들을 가지며, 테스트 모드에서는 제1그룹주소출력신호(GPAD’1)가 제1논리 레벨이 되고 나머지 그룹주소출력신호들(GPAD’2...Q)이 제1논리 레벨과 상보형인 제2 논리 레벨이 되고, 정상동작 모드에서는 그룹주소출력신호(GPAD’1...Q)은 각 그룹주소신호(GPAD1...Q)의 논리상태가 되는 것을 특징으로 하는 집적 반도체 메모리.
  44. 제43항에 있어서, - 상기 그룹제어회로(GPCTRL)은 각 경우 두개의 입력을 가지는 하나의 OR게이트(OR) 및 (Q-1)개의 AND 게이트(AND)를 포함하고, - 그룹주소신호(GPAD1...Q)중 제1신호(GPAD1)는 OR 게이트(OR)의 한 입력에서 나타나고, - 나머지 그룹주소신호(GPAD2...Q)들 중의 하나는 각 경우에 AND 게이트(AND)의 한 입력에서 나타나고, - 상기 테스트신호(Test)는 상기 OR 게이트(OR)의 다른 입력에서 나타나고, - 상기 테스트신호(Test)에 상보형인 신호는 AND 게이트(AND)의 다른 입력들에서 나타나고, - 상기 OR 게이트(OR) 및 AND 게이트(AND)의 출력은 상기 그룹제어회로(GPCTRL)의 출력들인 것을 특징으로 하는 집적 반도체 메모리.
  45. 제44항에 있어서, 상기 OR 게이트(OR)는 두개의 입력을 가지며 뒤에 인버터가 배치되는 NOR 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  46. 제44항 또는 제45항에 있어서, 상기 적어도 하나의 AND 게이트(AND)는 두개의 입력을 가지며 뒤에 인버터가 배치되는 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  47. 제43항에 있어서, - 상기 그룹 기록유니트(GPWR)는 기록에 이용되는 I/O 데이터버스(IODB)의 하나의 데이터 라인쌍(IODB-WRn,)에 대한 한 쌍의 입력을 가지고, - 상기 그룹 기록유니트(GPWR)는 입력에서 상기 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’1...Q)와 연결되고, - 상기 그룹 기록유니트(GPWR)는 각 경우에 (Q-1)개의 제3형의 I/O 데이터 라인들(IO3)중 하나와 연결된 하나의 입력을 가지는 (Q-1)개의 그룹 입력단들(GPINWR)을 가지고, - 상기 그룹 기록유니트(GPWR)는 기록제어신호(WR)용 추가입력을 가지고, - 기록동작 동안, 각 그룹입력단(GPINWR)은 메모리에 기록될 그리고 제3형의 각 I/O 데이터 라인(IO3)을 경유하여 상기 메모리에 인가되는 데이터 항목과 동일한 데이터 항목 및 그의 상보형 데이터 항목을 유도하고, 상기 유도된 데이터 항목을 두개의 입력에 인가하고, - 그룹입력단(GPINWR)의 각 출력 다음에는 두개의 입력을 가지는 논리회로(LOGWR)가 배치되며, 상기 하나의 입력은 상기 그룹입력단(GPINWR)의 각 출력과 연결되고 다른 입력은 테스트 신호(Test)를 수신하고, - 정상동작 모드에서, 동일한 논리레벨의 신호가 상기 그룹입력단(GPINWR)의 논리회로들(LOGWR) 모두의 출력(GPD2,;...:GPDQ,)에 나타나며, 테스트 모드에서는 상기 유도된 상보형 데이터 항목이 하나의 논리회로(LOGWR)의 출력(GPD2...Q)에 나타나고 상기 유도된 데이터 항목은 다른 논리회로(LOGWR)의 출력()에 나타나고, - 각 그룹 기록유니트(GPWR)은 두개의 디멀티플렉서(GPDMUXWR)를 포함하며, 상기 디멀티플렉서(GPDMUXWR) 각각은 상기 그룹주소출력신호(GPAD’1...Q)에 대한 Q개의 입력 및 I/O 데이터버스(IODB)의, 기록을 위해 제공되는, 각 데이터 라인쌍(IODB-WRn,)에 대한 입력 쌍의 두개의 입력 중 하나인 입력을 가지고, - 상기 각 디멀티플렉서(GPDMUXWR)는 (Q-1)개의 추가 입력을 포함하며, 상기 입력 각각은 하나의 디멀티플렉서(GPDMUXWR) 내에서 각 하나의 논리회로(LOGWR)의 출력(GPD2,...,Q)에 연결되고, 상기 입력 각각은 다른 디멀티플렉서(GPDMUXWR)에서 각 다른 논리회로(LOGWR)의 출력()에 연결되고, - 각 디멀티플렉서(GPDMUXWR)는 Q개의 출력을 가지며, - 상기 디멀티플렉서들(DMUXWR)의 출력들은, 기록을 위하여, 그룹 데이터버스(GPDB)의 M쌍의 데이터라인들 중 Q쌍의 데이터 라인들에 연결되고, - 정상동작 모드에서, 기록동작 동안, 각 그룹 기록유니트(GPWR)은 상기 I/O 데이터 버스(IODB)의, 그 입력에 연결된, 데이터 라인쌍(IODB-WRn,)에 나타나는 데이터 항목들을 그룹주소신호들(GPADq) 중의 하나와 관련한 두 개의 출력에 전달하며, 따라서 그룹제어회로(GPCTRL)의, 그와 관련된, 그룹주소출력신호(GPAD’q)가 활성화되며, 그리고 - 테스트 모드에서, 기록동작 동안, 각 그룹 기록유니트(GPWR)는 I/O 데이터 버스(IODB)의, 그의 입력에 연결된, 데이터라인 쌍(IODB-WRn,)에 나타나는 데이터 항목 및 그 그룹입력단(GPINWR)에 나타나며 제3형의 I/O 데이터 라인들(IO3)의 데이터 항목으로 부터 유도되는 데이터 항목을 그룹 데이터버스(GPDB)의 일부(N) 전체가 되도록 하는 각 출력에 전달하는 것을 특징으로 하는 집적 반도체 메모리.
  48. 제47항에 있어서, - 상기 각 디멀티플렉서(GPDMUXWR)는 각 경우에 각 디멀티플렉서(GPDMUXWR)의 Q개으 출력 중의 하나인 출력을 가지는 AND 게이트(AND) 및 (Q-1)개의 논리 유니트(LU)를 포함하고, - 상기 각 AND 게이트(AND)는 두 개의 입력을 가지며, 상기 각 논리 유니트(U)는 세 개의 입력을 가지고, - 상기 AND 게이트(AND)의 제1입력 및 상기 각 디멀티플렉서(GPDMUXWR)의 논리 유니트(LU)는 상기 각 디멀티플렉서(GPDMUXWR)의 하나의 추가 입력과 연결되고, - 상기 AND 게이트(AND)의 제2입력 및 상기 디멀티플렉서(GPDMUXWR)의 논리유니트(LU)는 각 경우에 각 디멀티플렉서(GPDMUXWR)의 Q개의 입력들 중의 하나와 연결되고, 그리고 - 상기 디멀티플렉서(GPDMUXWR)의 논리유니트(LU)의 제3입력은 각 디멀티플렉서(GPDMUXWR)의 (Q-1)개의 추가 입력인 것을 특징으로 하는 집적 반도체 메모리.
  49. 제48항에 있어서, 상기 AND 게이트(AND)는 AND 게이트(AND)의 두개의 입력을 가지며 뒤에 인버터가 배치되는 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  50. 제48항 또는 제49항에 있어서, 상기 논리유니트(LU)는 논리유니트(LU)의 제1입력인 두개의 입력을 가지는 제1NAND 게이트를 포함하고, 상기 제1NAND 게이트는 두개의 입력을 가지는 제2NAND 게이트와 결합되며, 상기 제2NAND 게이트의 한 입력은 제1NAND 게이트의 출력과 연결되고 다른 입력은 논리유니트(LU)의 제3입력인 것을 특징으로 하는 집적 반도체 메모리.
  51. 제47항에 있어서, 상기 그룹입력단(GPINWR)은 제3형의 각 I/O 라인(IO3)을 경유하여 나타나는 데이터 항목의 일시적 저장을 위한 버퍼(BF)를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  52. 제47항에 있어서, 상기 그룹입력단(GPINWR)은 각 경우 두개의 입력을 가지는 두개의 AND 게이트(AND)를 포함하며, 상기 AND 게이트의 한 입력은 제3형의 각 I/O 데이터 라인(IO3)에 나타난 데이터 항목이 제공되고, 다른 AND 게이트(AND)의 한 입력은 제3형의 각 I/O 데이터 라인(IO3)에 나타난 데이터 항목의 반전된 형태로 제공되며, 상기 AND 게이트(AND)의 다른 입력은 기록제어신호(WR)를 수신하는 것을 특징으로 하는 집적 반도체 메모리.
  53. 제43항에 있어서, - 상기 그룹 판독유니트(GPRD)은 각 그룹 데이터버스(GPDB)의, 판독을 위하여 제공되는, 상응하는 수의 데이터 라인 쌍(GPDB-RDn,1...Q,)과 연결되는 Q쌍의 데이터 입력들을 가지고, - 상기 그룹 판독유니트(GPRD)은 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’1...Q)에 대한 주소 입력들을 가지며, 각 그룹주소출력신호(GPAD’1...Q)는 상기 Q쌍의 데이터 입력들 중의 하나와 결합되고, - 상기 그룹 판독유니트(GPRD)는 판독제어신호(RD)에 대한 입력 및 테스트신호(Test)에 대한 입력을 가지고, - 상기 그룹 판독유니트(GPRD)는, 판독을 위해 이용되는, 상기 I/O 데이터버스(IODB)의 데이터 라인 쌍(IODB-RDn,)에 대한 한 쌍의 출력들을 가지고, - 상기 그룹 판독유니트(GPRD)는 상기 제3형의 I/O 데이터 라인(IO3)에 연결된 (Q-1)개의 출력들을 가지고, - 정상동작 모드에서, 결합된 주소입력이 제1논리레벨을 가지며, Q개의 그룹주소신호들(GPAD1...Q)중의 하나에 의해 나타나며, 그리고 그룹제어회로(GPCTRL)의 Q개의 주소출력신호들(GPAD’1...Q)중의 하나에 의해 나타나는 Q쌍의 데이터 입력들의 데이터 쌍은 I/O 데이터 버스(IODB)의 한 데이터 라인쌍(IODB-RDn,)과 연결된 출력 쌍으로 스위치되고, - 테스트 모드에서, 데이터 입력의 제1쌍에 나타난 데이터는 I/O 데이터버스(IODB)의 하나의 데이터 라인쌍(IODB-RDn,)에 연결된 출력 쌍으로 스위치되고, 그리고 - 테스트 모드에서, 나머지 (Q-1)개의 데이터 입력들에 나타나는 데이터 항목들은 제3형의 I/O 데이터 라인들(IO3)에 연결된 (Q-1)개의 출력들로 스위치되는 것을 특징으로 하는 집적 반도체 메모리.
  54. 제53항에 있어서, - 상기 그룹 판독유니트(GPRD)는 두개의 멀트플렉서(GPMUXRD), 2×(Q-1)개의 논리 유니트(LOGRD), 및 (Q-1)개의 그룹출력단(GPOUTRD)을 포함하고, - 각 멀티플렉서(GPMUXRD)는 입력에서 그룹 데이터버스(GPDB)의 일부(N)의, 판독을 위해 제공된, 모든 Q개의 데이터 라인 쌍(GPDB-RDn,1...Q;)의 Q개의 각 데이터 라인들(GPDB-RDn,1...Q;)과 연결되고, - 각 멀티플렉서(GPMUXRD)는 입력에서 그룹제어회로(GPCTRL)의 그룹주소출력신호(GPAD’1...Q)에 대한 그룹 판독유니트(GPRD)의 주소입력과 연결되고, - 각 멀티플렉서(GPMUXRD)는, 그룹 판독유니트(GPRD)의 출력으로서, I/O 데이터 버스(IODB)의 데이터 라인쌍(IODB-RDn,)중의 하나의 라인(IODB-RDn;)과 연결되는 출력을 가지고, - 정상동작 모드에서, 결합된 그룹주소출력신호(GPAD’1...Q)가 제1논리 레벨이 되는 Q개의 데이터 라인 쌍들 중의 한 쌍의 각 데이터 라인에 나타는 데이터 항목이 I/O 데이터 버스(IODB)와 연결된 출력으로 스위치되고, 그리고 - 테스트 모드에서, 그룹데이터버스(GPDB)의 일부(N)인 데이터 라인의 제1쌍(GPDB-RDn,1,)의 각 데이터 라인(GPDB-RDn,1;)에 나타난 데이터 항목이 각 출력으로 스위치되는 것을 특징으로 하는 집적 반도체 메모리.
  55. 제54항에 있어서, - 상기 논리유니트(LOGRD)는 두개의 입력을 가지는 NAND 게이트이고, - 각 경우 두개의 논리유니트(LOGRD)는, 상기 두개의 논리유니트(LOGRD)의 제1입력이 그룹데이터버스(GPDB)의 일부(N)의, 판독을 위해 제공된, (Q-1)개의 데이터 라인쌍들(GPDB-RDn,2...Q,)중 하나의 각 데이터 라인(GPDB-RDn,2...Q,)과 연결되도록, 기능적으로 결합되고, - 상기 두개의 논리유니트(LOGRD)의 제2입력은 테스트신호(Test)에 연결되고, 그리고 - 상기 두개의 논리유니트(LOGRD)의 출력은, 동시에, 그 다음에 배치되는 그룹출력단(GPOUTRD)의 입력인 것을 특징으로 하는 집적 반도체 메모리.
  56. 제55항에 있어서, - 상기 그룹출력단(GPOUTRD)은 두개의 AND 게이트(AND)를 포함하고, 상기 AND 게이트(AND) 각각은 세 개의 입력과 상기 두개의 AND 게이트(AND) 뒤에 배치되는 최종단을 가지며, - 상기 AND 게이트(AND)의 제1입력들은 인버터를 경유하여 각 논리유니트(LOGRD)의 출력과 연결되고, - 상기 AND 게이트(AND)의 제2입력들은 다른 각각의 논리유니트(LOGRD)의 출력과 연결되고, - 상기 AND 게이트(AND)의 제3입력은 판독제어신호(RD)를 수신하고, 그리고 - 상기 최종단의 출력은, 동시에, 그룹 판독유니트(GPRD)의 (Q-1)개의 출력들 중의 하나인 그룹출력단(GPOUTRD)의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  57. 제40항 또는 제41항에 있어서, - 반도체 메모리에서, 각 경우 기록 및 판독용 N개의 데이터 라인쌍을 가진 상기 모든 U개의 I/O 데이터버스들(IODB)은 그들의 데이터 라인쌍 전체에 대해, 각 경우에 R쌍의 기록용 데이터 출력라인(MADB-WR1..P,1..R,) 및 판독용 데이터 입력라인(MADB-RD1..P,1..R,)을 가지는, P개의 메모리 어레이 데이터버스들(MADB)로 나뉘며, 전체 배열에 대하여 N=M/Q 일 때 U×N=P×R이며, - 메모리 어레이 I/O 유니트(MAIO)는 각 경우에 R개의 판독유니트(RDU1; RDU2)을 가지는 P개의 메모리 어레이 판독유니트들(MARD), 각 경우에 상기 메모리 어레이 판독유니트들(MARD)의 하나와 결합되고 각 경우에 R개의 기록유니트들(WRU1; WRU2)을 포함하는 P개의 메모리 어레이 기록 유니트들(MAWR), 및 하나의 메모리 어레이 제어회로(MACTRL)를 포함하고, - 각 메모리 어레이 판독 유니트(MARD)는 P개의 메모리 어레이 데이터버스들(MADB) 중 하나의 R개의 쌍의 데이터 입력라인들(MADB-RDp,r,)을 가지고, - 각 메모리 어레이 기록 유니트(MAWR)는 메모리 어레이 데이터버스(MADB)의 R개 쌍의 데이터 출력라인들(MADB-WRp,r,)을 가지며, 상기 p=1...P 이고 r=1...R이며, - 각 메모리 어레이 판독유니트(MARD)는, 하나의 출력에서, 제1형의 I/O 데이터 랑니들(IO1) 중의 하나 그리고 그에 결합된 메모리 어레이 기록 유니트(MAWR)의 데이터 입력과 연결되고, - 각 메모리 어레이 판독유니트(MARD)는 (R-1)개의 제2형의 I/O 데이터 라인(IO2)에 대한 출력들을 가지고, - 모든 메모리 어레이 판독유니트(MARD)는 판독제어신호(RD)를 공동으로 수신하고, - 모든 메모리 어레이 기록유니트(MAWR)는 기록제어신호(WR)를 공동으로 수신하고, - 모든 메모리 어레이 판독유니트(MARD), 모든 메모리 어레이 기록유니트(MAWR), 및 메모리 어레이 제어회로(MACTRL)는 테스트신호(Test)를 공동으로 수신하고, - 모든 메모리 어레이 판독유니트(MARD) 및 모든 메모리 어레이 기록유니트(MAWR)는 하나의 메모리 어레이 주소버스(MAAD)에 공동으로 연결되어 모든 메모리 어레이 판독유니트(MARD) 및 모든 메모리 어레이 기록유니트(MAWR)가 연동하여 동작될 수 있고, 그리고 - 상기 메모리 어레이 제어회로(MACTRL)는, 테스트신호(Test)에 의해 제어되며, 그리고 I/O 주소버스(IOAD)에서 메모리 어레이 주소버스(MAAD)를 발생하기 위한 회로이며, 상기 메모리 어레이 주소버스(MAAD)는 R개의 주소라인들(MAAD1...R)을 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  58. 제57항에 있어서, 각 경우에 한 쌍의 상기 데이터 입력라인들(MADB-RDp,r,)과 한 쌍의 데이터 출력라인들(MADB-WRp,r,)이 양방향으로 동작될 수 있는 단일 데이터 라인 쌍으로 구현되는 것을 특징으로 하는 집적 반도체 메모리.
  59. 제57항에 있어서, 상기 메모리 어레이 제어회로(MACTRL)는 디코더이며, 상기 디코더는, 정상동작 모드에서는, I/O 주소버스(IOAD)를 메모리 어레이 주소버스(MAAD)로 스위치하며, 테스트 모드에서는, 메모리 어레이 주소버스(MAAD)의 제1라인(MAAD1)은 테스트신호(Test)에 의해 일정한 논리레벨에 있고, 메모리 어레이 주소버스(MAAD)의 나머지 라인들은 상기 제1라인(MAAD1)의 논리레벨과 상보형이고 일정한 논리레벨에 있는 것을 특징으로 하는 집적 반도체 메모리.
  60. 제59항에 있어서, - 상기 메모리 어레이 제어회로(MACTRL)를 두 개의 입력과 하나의 출력을 가지며, 상기 한 입력은 테스트 신호(Test)를 수신하고, 상기 다른 입력은 I/O 주소버스(IOAD)의 제1라인과 연결되고, 상기 출력은 메모리 어레이 주소버스(MAAD)의 제1라인과 연결되고, 그리고 - 상기 메모리 어레이 제어회로(MACTRL)는 각 경우에 두개의 입력과 하나의 출력을 가지는 (R-1)개의 AND 게이트(AND)를 가지며, 상기 한 입력은 각 경우에 테스트신호(Test)와 상보형인 신호를 수신하고, 다른 입력들 각각은 I/O 주소버스(IOAD)의 나머지 (R-1)개의 라인들 중 하나와 연결되고, 상기 각 출력들은 메모리 어레이 주소버스(MAAD)의 나머지 (R-1)개의 라인들 중 하나와 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  61. 제60항에 있어서, 상기 OR 게이트(OR)는 인버터가 뒤에 배치되는 NOR 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  62. 제60항에 있어서, 상기 AND 게이트(AND)는 인버터가 뒤에 배치되는 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  63. 제57항에 있어서, - 상기 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)는 두개의 멀티플렉서(MUXRD) 및 출력단(OUTRD)을 포함하고, - 상기 각 멀티플렉서(MUXRD)는 각 경우에 R 쌍의 데이터 입력라인들(MADB-RDp,r,)중 하나의 데이터 입력라인(MADB-RDp,r,)에 대한 R개의 제1입력, 메모리 어레이 주소버스(MAAD)에 대한 R개의 제2입력, 데이터 입력라인(MADB-RDp,r,)에 할당된 라인들, 및 출력을 가지고, - 상기 멀티플렉서들(MUXRD) 모두에서, 정상동작 모드에서는, 메모리 어레이 주소버스(MAAD)의 할당된 라인이 활성화된 전기적 상태에 있는 데이터 입력라인들(MADB-RDp,r,)의 하나가 각 출력으로 스위치되고, - 상기 멀티플렉서들(MUXRD) 모두에서, 테스트 모드에서는, 일정한 논리레벨로 메모리 어레이 주소버스(MAAD)의 제1라인(MAAD1)과 결합된 데이터 입력라인들(MADB-RDp,r,)중의 하나가 출력으로 스위치되고, - 상기 출력단(OUTRD)은 구동회로이며, 상기 구동회로의 출력은 제1형의 I/O 데이터 라인들(IO1)중의 하나와 연결되며, 전체 메모리 어레이 판독유니트(MARD)의 출력이며, 그리고 증폭된 형태로 하나의 멀티플렉서(MUXRD)의 출력에 나타난 신호를 나타내는 것을 특징으로 하는 집적 반도체 메모리.
  64. 제63항에 있어서, - 상기 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)는 각 경우에 두개의 입력을 가지는 R개으 NAND 게이트를 가지며, 상기 한 입력은 각 경우에 멀티플렉서(MUXRD)의 R개의 제1입력중 하나이고 다른 입력은 각 경우에 멀티플렉서(MUXRD)의 R개의 제2입력중 하나이며, - 상기 제1판독유니트(RDU1)이 각 멀티플렉서(MUXRD)는 각 경우 R개의 NAND 게이트의 출력과 연결된 R개의 입력을 가지는 추가 NAND 게이트를 가지며, 그리고 - 상기 추가 NAND 게이트의 출력은 제1판독유니트(RDU1)의 각 멀티플렉서(MUXRD)의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  65. 제63항에 있어서, - 상기 출력단(OUTRD)은 각 경우 세개의 입력과 하나의 출력을 가지는 두개의 AND 게이트(AND)를 가지며, - 상기 각 AND 게이트(AND)의 각 제1입력은 각 경우에 하나의 멀티플렉서(MUXRD)의 출력과 연결되며, - 상기 각 AND 게이트(AND)의 각 제2입력은 인버터를 경유하여 각 다른 멀티플렉서(MUXRD)의 출력과 연결되며, - 상기 AND 게이트(AND)의 제3입력은 판독제어신호(RD)를 수신하며, 그리고 - 상기 출력단(OUTRD)은 최종단을 가지며, 상기 최종단의 입력은 AND 게이트(AND)의 출력과 연결되고 상기 최종단의 출력은 상기 출력단(OUTRD) 및 제1판독유니트(RDU1)의 출력인 것을 특징으로 하는 집적 반도체 메모리.
  66. 제65항에 있어서, 적어도 하나의 상기 AND 게이트(AND)는 뒤에 인버터가 배치되는 NAND 게이트인 것을 특징으로 하는 집적 반도체 메모리.
  67. 제63항에 있어서, - 상기 나머지 (R-1)개의 판독유니트(RDU2)은 각 경우에 (R-1)개의 제2형의 I/O 데이터 라인들(IO2)에 대한 출력들 중 하나인 하나의 출력과 두 개의 입력을 가지는 출력단(OUTRD)을 포함하고, - 상기 출력단(OUTRD)의 각 입력의 앞에는 두 개의 입력을 가지는 NAND 게이트가 배치되며, 상기 제1입력은 R쌍의 데이터 입력라인들(MADB-RDp,r,)중 제1쌍(MADB-RDp,1,)을 제외한 두 개의 데이터 입력라인들(, MADB-RDp,2...R) 중의 하나와 연결되고, 상기 제2입력은 테스트 신호(Test)를 수신하고, - 정상동작 모드에서, 상기 나머지 (R-1)개의 판독유니트들(RDU2)의 출력은 고임피던스로 스위치되고, 그리고 - 테스트 모드에서, 각 쌍의 데이터 입력라인들(, MADB-RDp,2...R) 중의 한 데이터 입력라인(MADB-RDp,2...R)에 나타난 신호는 나머지 (R-1)개의 판독유니트(RDU2)의 각각의 출력에서 증폭된 형태로 나타나는 것을 특징으로 하는 집적 반도체 메모리.
  68. 제67항에 있어서, 상기 나머지 (R-1)개의 판독유니트(RDU2)의 출력단들(OUTRD)은 각 메모리 어레이 판독유니트(MARD)의 제1판독유니트(RDU1)의 출력단(OUTRD)과 동일한 것을 특징으로 하는 집적 반도체 메모리.
  69. 제57항에 있어서, - 상기 P개의 메모리 어레이 기록유니트들(MAWR) 각각이 제1입력에서 P개의 제1형의 I/O 데이티 라인들(IO1)과 연결되며, 제2입력에서 기록제어신호(WR)를 수신하고, - 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 메모리 어레이 주소버스(MAAD)에 대한 제3입력들과 R쌍의 데이터 출력라인들(MADB-WRp,r,)에 대한 출력들을 더 포함하고, - 정상동작 모드에서, 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 각 제1형의 I/O 데이터 라인(IO1)에 나타나고 메모리에 기록될 데이터 항목 및 그 상보형 데이터 항목을, 기록제어신호(WR) 및 메모리 어레이 주소버스(MAAD)의 함수로써, 메모리 어레이 주소버스(MAAD)의 라인과 관련한 데이터 출력라인 쌍(MADB-WRp,r,)으로 보냄으로써, 상기 I/O 주소버스(IOAD)의 라인이 활성화되며, 그리고 - 테스트 모드에서, 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 제1형의 I/O 데이터 라인(IO1)에 나타나는 데이터 항목과 그의 상보형 데이터 항목을 모든 R쌍의 데이터 출력라인들(MADB-WRp,r,)에 전송하는 것을 특징으로 하는 집적 반도체 메모리.
  70. 제69항에 있어서, - 상기 메모리 어레이 기록유니트(MAWR)는 두개의 디멀티플렉서(DMUXWR)와 하나의 입력단(INWR)을 포함하며, - 상기 입력단(INWR)은 제1입력에서 각 제1형의 I/O 데이터 라인(IO1)과 연결되고 제2입력에서 기록제어신호(WR)를 수신하며, - 상기 입력단(INWR)은 기록될 그리고 제1형의 I/O 데이터 라인(IO1)에 나타나는 데이터 항목으로부터 동일한 데이터 항목 및 그의 상보형 데이터 항목을 유도해내며, 상기 유도된 데이터 항목들을 두 개의 출력에 인가하며, - 상기 각 디멀티플렉서(DMUXWR)는 각 경우 두 개의 입력 및 하나의 출력을 가지는 R개의 AND 게이트(AND)을 포함하며, - 상기 한 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입력들은 상기 입력단(INWR)의 한 출력과 연결되고, 다른 디멀티플렉서(DMUXWR)의 AND 게이트(AND)의 모든 제1입2력들은 상기 입력단(INWR)의 다른 출력과 연결되며, - 디멀티플렉서들(DMUXWR) 모두의 AND 게이트(AND)의 제2입력은 상기 메모리 어레이 주소버스(MAAD)와 연결되며, 그리고 - 상기 디멀티플렉서들(DMUXWR)의 출력들은 R쌍의 데이터 출력라인들(MADB-WRp,r,)과 연결되는 것을 특징으로 하는 집적 반도체 메모리.
  71. 제70항에 있어서, - 상기 입력단(INWR)은 상기 제1형의 I/O 데이터 라인(IO1)에 나타난 데이터 항목에 대한 버퍼(BF)를 포함하고, - 상기 입력단(INWR)은 각 경우에 두 개의 입력 및 뒤에 버퍼(BF)가 배치되는 하나의 출력을 가지는 두개의 AND 게이트(AND)를 포함하며, - 하나의 AND 게이트(AND)의 제1입력은 상기 버퍼(BF)의 출력과 연결되며, - 다른 AND 게이트(AND)의 제1입력은 인버터를 경유하여 상기 버퍼(BF)의 출력과 연결되며, 그리고 - 상기 AND 게이트(AND)의 제2입력은 기록제어신호(WR)를 수신하는 것을 특징으로 하는 집적 반도체 메모리.
  72. 제69항에 있어서, 적어도 하나의 상기 AND 게이트(AND)은 두개의 입력 및 NAND 게이트 다음에 배치되는 인버터를 가지는 NAND 게이트를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  73. 제57항에 있어서, - 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 제1입력에서 P개의 제1형의 I/O 데이터 라인들(IO1) 중 하나와 연결되며, - 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 추가 (R-1)개의 제1입력에서 각 경우에 제2형의 I/O 데이터 라인들(IO2)중 하나와 연결되며, - 제2입력은 상기 기록제어신호(WR)를 수신하며, - 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은 메모리 어레이 주소버스(MAAD)에 대한 제3의 입력 및 메모리 어레이 데이터버스들 (MADB) 중의 하나의 R쌍의 데이터 출력라인들(MADB-WRp,r,)에 대한 출력을 더 포함하며, - 정상동작 모드에서, 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은, 메모리에 기록될 그리고 제1형의 각 I/O 데이터 라인(IO1) 상에 나타나는 데이터 항목 및 그의 상보형 데이터 항목을, 기록제어신호(WR) 및 메모리 어레이 주소버스(MAAD)의 함수로써, 상기 I/O 데이터 버스(IOAD)의 한 라인과 관련된 데이터 출력라인(MADB-WRp,r,)쌍에 전송함으로써, 상기 메모리 어레이 주소버스(MAAD)의 한 라인이 활성화되며, - 테스트 모드에서, 상기 P개의 메모리 어레이 기록유니트(MAWR) 각각은, 한편으로는, 제1형의 I/O 데이터 라인(IO1)의 데이터 항목과 그의 상보형 데이터 항목을 R쌍의 데이터 출력라인들(MADB-WRp,r,)중 제1쌍(MADB-WRp,1,)에 전송하며, 다른 한편으로는, 추가 (R-1)개의 제1입력들에 나타나는 데이터 항목 및 그의 상보형 데이터 항목들을 R쌍의 데이터 출력라인들(MADB-WRp,r,)중 나머지 (R-1) 쌍의 데이터 출력라인들(MADB-WRp,2...R,)의 각 쌍(MADB-WRp,2...R,)으로 보내는 것을 특징으로 하는 집적 반도체 메모리.
  74. 제73항에 있어서, - 상기 메모리 어레이 기록유니트(MAWR)는 두개의 디멀티플렉서(DMUXWR) 및 R개의 입력단들(INWR)을 포함하며, - 상기 제1입력단(INWR)은 제1입력에서 기록동작 동안 기록될 데이터 항목을 수신하는 제1형의 I/O 데이터 라인(IO1)과 연결되며, - 상기 나머지 (R-1)개의 입력단들(INWR)은 각 제1입력에서 기록동작 동안 기록될 각 데이터 항목을 수신하는 각 제2형의 I/O 데이터 라인(IO2)과 연결되며, - 각 입력단(INWR)은 제2입력에서 기록제어신호(WR)를 수신하며, 각 입력단(INWR)은 두개의 출력을 가지며, - 상기 기록제어신호(WR)가 활성화될 때, 제1입력에 나타난 데이터 항목이 한 출력에 나타나고, - 상기 기록제어신호(WR)가 활성화될 때, 상기 데이터 항목에 상보형인 데이터 항목이 다른 출력에 나타나고, - (R-1)개의 나머지 입력단들(INWR) 각각에서, 상기 두 개의 출력들 뒤에는 두 개의 입력 및 하나의 출력(MAD2...R;)을 갖는 논리회로(LOGWR)가 배치되며, 상기 한 입력은 상기 입력단(INWR)의 두개의 출력의 각각과 연결되고, 상기 다른 입력은 테스트신호(Test)를 수신하며, - 정상동작 모드에서는, 상호 동일한 논리레벨에서, 신호가 (R-1)개의 나머지 입력단들(INWR) 다음의 모든 논리회로들(LOGWR)의 출력들(MAD2...R,)에서 나타나며, 테스트 모드에서는, (R-1)개의 나머지 입력단들(INWR)의 각각과 관련한 하나의 논리회로(LOGWR)의 출력(MAD2...R,)에 나타나고, 그리고 기록될 각 데이터 항목은 상기 다른 논리회로(LOGWR)의 출력(MAD2...R,)에 나타나며, - 상기 각 디멀티플렉서(DMUXWR)는 두개의 입력을 가지는 AND 게이트(AND) 및 세개의 입력과 R개의 출력을 가지는 (R-1)개의 논리유니트(LU)를 포함하며, - 상기 디멀티플렉서(DMUXWR)에서, 상기 AND 게이트(AND)의 제1입력 및 상기 논리유니트(LU)의 제1입력이 제1입력단(INWR)의 한 출력과 연결되며, - 상기 다른 디멀티플렉서(DMUXWR)에서, 상기 AND 게이트(AND)의 제1입력 및 상기 논리 유니트(LU)의 제1입력이 제1입력단(INWR)의 다른 출력과 연결되며, - 상기 디멀티플렉서들(DMUXWR) 모두에서, 상기 AND 게이트(AND)의 제2입력 및 상기 논리유니트(LU)의 제2입력이 메모리 어레이 주소버스(NAND)의 각 라인(MAAD1...R)과 연결되며, - 상기 한 디멀티플렉서(DMUXWR)에서, 상기 논리유니트(LU)의 제3입력들은 나머지 (R-1)개의 입력단들(INWR) 각각의 다음에 배치되는 한 논리유니트(LOGWR)의 출력(MAD2...R)과 연결되며, - 상기 다른 디멀티플렉서(DMUXWR)에서, 상기 논리유니트(LU)의 제3입력들은 나머지 (R-1)개의 입력단들(INWR) 각각의 다음에 배치되는 다른 논리유니트(LIGWR)의 출력()과 연결되며, 그리고 - 상기 각 디멀티플렉서(DMUXWR)는 전체적으로 상기 메모리 어레이 기록 유니트(MAWR)의 출력들인 R개의 출력들을 가지는 것을 특징으로 하는 집적 반도체 메모리.
  75. 제74항에 있어서, 상기 입력단(INWR)은 각 유형의 I/O 데이터 라인(IO1; IO2)에 나타난 데이터 항목에 대한 버퍼(BF)를 포함하며, 각 경우에 두개의 입력과 상기 버퍼(BF) 다음에 오는 하나의 출력을 가지는 두개의 AND 게이트(AND)을 포함하며, 상기 한 AND 게이트(AND)의 제1입력은 상기 버퍼(BF)의 출력과 연결되고, 상기 다른 AND 게이트(AND)의 제1입력은 인버터를 경유하여 상기 버퍼(BF)의 출력과 연결되고, 그리고 상기 AND 게이트(AND) 의 제2입력들은 기록제어신호(WR)를 수신하는 것을 특징으로 하는 집적 반도체 메모리.
  76. 제74항 또는 제75항에 있어서, 상기 적어도 하나의 AND 게이트(AND)는 NAND 게이트를 포함하며, 상기 NAND 게이트는 두개의 입력 및 뒤에 배치된 인터버를 포함하는 것을 특징으로 하는 집적 반도체 메모리.
  77. 제1항에 있어서, - 리던던트 메모리셀들(MCred)을 가지는 적어도 하나의 리던던트 워드라인(WRred)을 더 포함하며, - 리던던시인 경우, 상기 워드라인이 리던던트 워드라인 디코더(WLDEcred)를 경유하여 선택되며, 그리고 - 리던던시의 경우, 상기 리던던트 메모리셀들(MCred)은, 교환된 메모리셀들(MC)의 비트 스위치들(BSW) 및 판독 증폭기들(SA)을 경유하여, 상기 블록 데이터 버스(BKDB)의 대응하는 라인들과 연결될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  78. 제1항에 있어서, - 리던던트 메모리셀들(MCred)과 M쌍의 리던던트 비트라인들(BLred)의 적어도 한 그룹, M개의 리던던트 판독 증폭기들(SAred), 및 리던던트 비트 스위치블록(BKBSWred)을 포함하며, 그리고 - 상기 리던던트 비트 스위치블록(BKBSWred)은, 리던던시의 경우, 리던던시 비트 디코더 그룹(BITDECrd)및 결합된 리던던트 비트 그룹 선택 신호(BITSIGred)를 경유해 선택되고 상응하는 블록 데이터버스(BKDB)의 라인들과 결합될 수 있는 것을 특징으로 하는 집적 반도체 메모리.
  79. 제77항 또는 제78항에 의한 반도체 메모리에서, 메모리셀들(MC)를 교체하기 위한 수단 및 알고리즘을 포함하는 컴퓨터 제어 자동 테스팅 및 복구 장치를 사용하여, 상기 메모리셀들(MC)을 리던던트 메모리셀들(MCred0로 교체하기 위한 방법에 있어서, - 테스트 모드에서 상기 반도체 메모리의 모든 메모리셀들(MC)이 테스트되며, - 상기 검출된 각 결함에 대하여, 상기 반도체 메모리 내의 상기 자동 테스팅 장치 및 상기 병렬 테스트 장치(PT)에 의해, 외부로부터 인가되는 주소(ADR) 및 상기 결함이 검출되는 각 I/O 데이터 라인(IO1,IO2,IO3)을 경유하여, 각 결함 메모리셀 그룹(MC)이 식별되며, 그리고 - 모든 결함 메모리셀 그룹들에 대하여 얻어진 상기 식별 데이터는 상기 자동 복구 장치로 제공되며, 상기 식별 데이터를 사용하여 결함 메모리셀들(MC)을 가지는 상기 메모리셀 그룹들을 교체하는 것을 특징으로 하는 메모리셀의 교체 방법.
  80. 제77항 또는 제78항에 의한 반도체 메모리에서, 메모리셀들(MC)을 교체하기 위한 수단 및 알고리즘을 포함하는 컴퓨터 제어 자동 테스팅 및 복구 장치를 사용하여, 상기 메모리셀들(MC)을 리던던트 메모리셀들(MCred)로 교체하기 위한 방법에 있어서, - 테스트 모드에서 상기 반도체 메모리의 모든 메모리셀들(MC)이 테스트되며, - 상기 검출된 각 결함에 대하여, 상기 반도체 메모리 내의 상기 자동 테스팅 장치 및 상기 병렬 테스트 장치(PT)에 의해, 외부로부터 인가되는 주소(ADR) 및 상기 결함이 검출되는 각 I/O 데이터 라인(IO1,IO2,IO3)을 경유하여, 각 결함 메모리셀(MC)이 식별되며, 그리고 - 모든 결함 메모리셀들(MC)에 대하여 얻어진 상기 식별 데이터는 상기 자동 복구 장치로 제공되며, 상기 식별 데이터를 사용하여 상기 결함 메모리셀들(MC)을 교체하는 것을 특징으로 하는 메모리셀의 교체 방법.
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