KR100269319B1 - 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 - Google Patents

동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 Download PDF

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Abstract

병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하는 것을 특징으로 한다. 따라서 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 상기 동시 칼럼선택라인 활성화 회로에 의해 적어도 두 개 이상의 칼럼선택라인들이 동시에 활성화됨으로써, 입출력라인에 두 개 이상의 비트라인들이 동시에 연결되고 이에 따라 상기 입출력라인을 통해 상기 두 개 이상의 비트라인들에 연결되어 있는 메모리셀들에 데이터가 동시에 기입된다.

Description

동시 칼럼선택라인 활성화 회로를 구비하는 반도체 메모리 장치 및 칼럼선택라인 제어방법{Semiconductor memory device including simultaneous enabling circuit for column select line and control method}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 병렬비트 테스팅(Parallel Bit Testing)에 관한 것이다.
근래에 반도체 메모리장치의 집적도가 크게 증가함에 따라, 반도체 메모리장치 내부의 메모리셀들을 테스트하는 데 많은 시간이 요구된다. 따라서 근래에는 테스트 시간을 감소시키기 위해 다수의 메모리셀들에 동시에 데이터를 기입(Write)하고 독출(Read)하여 메모리셀을 테스트하는 병렬비트 테스트 방법이 사용되고 있다.
도 1은 종래의 반도체 메모리장치의 개략적인 블락도이다.
도 1을 참조하면, 종래의 반도체 메모리장치는, 메모리셀 어레이(101)과, 입출력라인들(IO1/
Figure pat00001
내지 IOn/
Figure pat00002
)과, 데이터 입출력라인들(DIO1/
Figure pat00003
내지 DIOn/
Figure pat00004
)과, 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n), 및 칼럼디코더(103)을 구비한다.
상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은, 상기 메모리셀 어레이(101)의 비트라인들(도시되지 않았음)중 해당 비트라인을 상기 각각의 입출력라인에 연결시킨다.
병렬비트 테스트 모드시 상기 입출력라인들(IO1/
Figure pat00005
내지 IOn/
Figure pat00006
)이 상기 데이터 입출력라인들(DIO1/
Figure pat00007
내지 DIOn/
Figure pat00008
)과 연결되고, 상기 입출력라인들 및 데이터 입출력라인들을 통해 메모리셀들에 동시에 데이터가 기입되거나 메모리셀들로부터 동시에 데이터가 독출된다. 예컨데 상기 입출력라인들 및 데이터 입출력라인들의 수가 32개일 경우에는 32비트의 데이터가 동시에 메모리셀들에 기입되거나 동시에 메모리셀들로부터 독출된다.
도 1에 도시된 종래의 반도체 메모리장치에서는, 병렬비트 테스트 모드시 상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은 상기 칼럼디코더(103)에 의해 순차적으로 하나씩 활성화된다. 즉 상기 칼럼선택라인들(CSL11 내지 CSL1n)은 순차적으로 하나씩 활성화되고, 이에 따라 해당 비트라인들이 상기 입출력라인(IO1/
Figure pat00009
)에 순차적으로 연결된다. 따라서 상기 해당 비트라인들에 연결되어 있는 메모리셀들의 데이터가 상기 입출력라인(IO1/
Figure pat00010
) 및 상기 데이터 입출력라인(DIO1/
Figure pat00011
)을 통해 순차적으로 독출되거나 또는 기입 데이터가 상기 입출력라인(IO1/
Figure pat00012
) 및 상기 데이터 입출력라인(DIO1/
Figure pat00013
)을 통해 해당 비트라인들에 연결되어 있는 메모리셀들에 순차적으로 기입된다. 이와 동일한 동작에 의해 메모리셀들의 데이터가 상기 입출력라인들(IO2/
Figure pat00014
내지 IOn/
Figure pat00015
) 및 상기 데이터 입출력라인들(DIO2/
Figure pat00016
내지 DIOn/
Figure pat00017
)을 통해 순차적으로 독출되거나 또는 기입 데이터가 상기 입출력라인들(IO2/
Figure pat00018
내지 IOn/
Figure pat00019
) 및 상기 데이터 입출력라인들(DIO2/
Figure pat00020
내지 DIOn/
Figure pat00021
)을 통해 메모리셀들에 순차적으로 기입된다.
그런데 상기 종래의 반도체 메모리장치에서는, 메모리셀 어레이의 집적도가 매우 큰 경우에는 병렬비트 테스트 방법을 이용하더라도 입출력라인들 및 데이터 입출력라인들의 수를 증가시키지 않고서는 기입 및 독출시간이 많이 소요되어 테스트 시간이 증가된다. 예컨데 정상동작을 위한 입출력라인들 및 데이터 입출력라인들의 수가 각각 32개일 경우에, 상기 병렬비트 테스트 방법을 이용하여 64비트 병렬비트 기입 및 독출 테스트를 수행하고자 할 때는 32개의 입출력라인들 및 데이터 입출력라인들이 추가되어야 하고 또한 32개의 입출력라인 감지증폭기가 추가되어야 한다.
따라서 본 발명이 이루고자하는 기술적 과제는, 별도의 입출력라인들 및 데이터 입출력라인들의 추가없이 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시킬 수 있는 반도체 메모리장치의 칼럼선택라인 제어방법을 제공하는 데 있다.
도 1은 종래의 반도체 메모리장치의 개략적인 블락도
도 2는 본 발명에 따른 반도체 메모리장치의 개략적인 블락도
도 3은 도 2에 도시된 동시 칼럼선택라인 활성화 회로의 바람직한 실시예의 블락도
도 4는 도 3에 도시된 칼럼선택라인 활성화 제어회로의 회로도
도 5는 도 3에 도시된 어드레스 버퍼의 블락도
도 6은 도 5에 도시된 버퍼의 상세 회로도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이, 복수개의 입출력라인들, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인들중 해당되는 입출력라인에 연결시키는 복수개의 칼럼선택라인들, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하고, 상기 병렬비트 테스트 모드의 기입 싸이클 동안에, 상기 동시에 활성화되는 두 개 이상의 칼럼선택라인에 해당하는 두 개 이상의 비트라인이 하나의 동일한 입출력라인에 연결되는 것을 특징으로 한다.
상기 동시 칼럼선택라인 활성화 회로는, 칼럼선택라인 활성화 제어회로와, 어드레스 버퍼와, 칼럼디코더를 포함하여 구성된다. 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 기입 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호를 발생한다. 상기 어드레스 버퍼는, 상기 제어신호에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)한다. 상기 칼럼디코더는, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시킨다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 칼럼선택라인 제어방법은, 메모리셀 어레이, 복수개의 입출력라인들, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인들중 해당되는 입출력라인에 연결시키는 복수개의 칼럼선택라인들을 구비하는 반도체 메모리장치의 칼럼선택라인 제어방법에 있어서, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계, 및 상기 동시에 활성화되는 두 개 이상의 칼럼선택라인에 해당하는 두 개 이상의 비트라인을 하나의 동일한 입출력라인에 연결시키는 단계를 구비하는 것을 특징으로 한다.
상기 동시에 활성화시키는 단계는, 상기 병렬비트 테스트 모드의 기입 싸이클동안에 엑티브되는 제어신호를 발생하는 단계, 상기 제어신호가 엑티브될 때 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 단계, 및 상기 상위 어드레스 비트들중 적어도 한 비트 이상이 무시(Don't care)될 때 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 포함한다. 또한 상기 제어신호는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호의 논리조합이다.
이하 본 발명에 따른 칼럼선택라인 제어방법을 수행하는 반도체 메모리장치의 구성 및 동작을 첨부도면을 참조하여 상세히 설명하겠다.
도 2는 본 발명에 따른 반도체 메모리장치의 개략적인 블락도이다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이(201)과, 입출력라인들(IO1/
Figure pat00022
내지 IOn/
Figure pat00023
)과, 데이터 입출력라인들(DIO1/
Figure pat00024
내지 DIOn/
Figure pat00025
)과, 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n), 및 동시 칼럼선택라인 활성화 회로(203)을 구비한다.
상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은, 상기 메모리셀 어레이(201)의 비트라인들(도시되지 않았음)중 해당 비트라인을 상기 각각의 입출력라인에 연결시킨다. 특히 상기 동시 칼럼선택라인 활성화 회로(203)은, 병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 칼럼선택라인들중 적어도 두개 이상(CSL1i 또는 CSL2i)를 동시에 활성화시킨다.
좀더 상세히 설명하면, 상기 병렬비트 테스트 모드의 독출 및 기입 싸이클 동안에는 상기 입출력라인들(IO1/
Figure pat00026
내지 IOn/
Figure pat00027
)이 상기 데이터 입출력라인들(DIO1/
Figure pat00028
내지 DIOn/
Figure pat00029
)과 연결된다. 따라서 상기 병렬비트 테스트 모드의 독출 싸이클 동안에는 상기 입출력라인들 및 데이터 입출력라인들을 통해 상기 메모리셀 어레이(201)의 메모리셀들로부터 동시에 데이터가 독출된다. 예컨데 상기 입출력라인들(IO1/
Figure pat00030
내지 IOn/
Figure pat00031
) 및 데이터 입출력라인들(DIO1/
Figure pat00032
내지 DIOn/
Figure pat00033
)의 수가 각각 32개일 경우에는 32비트의 데이터가 동시에 메모리셀들로부터 독출된다.
이때 상기 병렬비트 테스트 모드의 독출 싸이클 동안에는 상기 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)은 상기 동시 칼럼선택라인 활성화 회로(203)에 의해 순차적으로 하나씩 활성화된다. 즉 칼럼선택라인들(CSL11 내지 CSL1n)은 순차적으로 하나씩 활성화되고, 이에 따라 해당 비트라인들이 상기 입출력라인(IO1/
Figure pat00034
)에 순차적으로 연결된다. 따라서 상기 해당 비트라인들에 연결되어 있는 메모리셀들의 데이터가 상기 입출력라인(IO1/
Figure pat00035
) 및 상기 데이터 입출력라인(DIO1/
Figure pat00036
)을 통해 순차적으로 독출된다. 이와 동일한 동작에 의해 메모리셀들의 데이터가 상기 입출력라인들(IO2/
Figure pat00037
내지 IOn/
Figure pat00038
) 및 상기 데이터 입출력라인들(DIO2/
Figure pat00039
내지 DIOn/
Figure pat00040
)을 통해 순차적으로 독출된다.
반면에 상기 병렬비트 테스트 모드의 기입 싸이클 동안에는 상기 동시 칼럼선택라인 활성화 회로(203)에 의해 상기 칼럼선택라인들중(CSL11 내지 CSL1n, CSL21 내지 CSL2n) 적어도 두개 이상(CSL1i 또는 CSL2i)이 동시에 활성화된다. 즉 도 2에 도시된 바와 같이 두 개의 칼럼선택라인(CSL1i)가 동시에 활성화될 경우, 이에 따라 2개의 해당 비트라인들이 상기 입출력라인(IO1/
Figure pat00041
)에 연결된다. 따라서 상기 2개의 해당 비트라인들에 연결되어 있는 메모리셀들에 상기 데이터 입출력라인(DIO1/
Figure pat00042
) 및 상기 입출력라인(IO1/
Figure pat00043
)을 통해 동일한 데이터가 동시에 기입된다. 이와 동일한 동작에 의해 상기 데이터 입출력라인들(DIO2/
Figure pat00044
내지 DIOn/
Figure pat00045
) 및 상기 입출력라인들(IO2/
Figure pat00046
내지 IOn/
Figure pat00047
)을 통해 각각 2개씩의 비트라인들에 데이터가 동시에 기입된다.
따라서 상기 본 발명에 따른 반도체 메모리장치에서는 병렬비트 테스트 모드의 기입 싸이클 동안에 적어도 두개 이상의 칼럼선택라인들이 동시에 활성화되므로 기입 시간이 종래기술에 비해 2배 이상 감소될 수 있다.
도 3은 도 2에 도시된 동시 칼럼선택라인 활성화 회로의 바람직한 실시예의 블락도이다.
도 3을 참조하면, 상기 동시 칼럼선택라인 활성화 회로는, 칼럼선택라인 활성화 제어회로(301)과, 어드레스 버퍼(303)과, 칼럼디코더(305)를 포함하여 구성된다.
상기 칼럼선택라인 활성화 제어회로(301)은, 칼럼어드레스 스트로브 신호(
Figure pat00048
), 기입 인에이블 신호(
Figure pat00049
), 클락(CLK), 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호(PBT)를 논리조합하여 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호(PRTWR)을 발생한다. 상기 어드레스 버퍼(303)은, 상기 제어신호(PBTWR)에 응답하여 어드레스(A1 내지 An)의 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)한다. 상기 칼럼디코더(305)는, 상기 어드레스 버퍼의 출력들(CA1/
Figure pat00050
,...,CAn/
Figure pat00051
)에 응답하여 칼럼선택라인들(CSL11 내지 CSL1n, CSL21 내지 CSL2n)중 적어도 두개 이상을 동시에 활성화시킨다.
좀더 설명하면, 예컨데 n=9이고 상기 어드레스 버퍼(303)이 상위 어드레스 비트(A8)이 무시되도록 구성될 경우, 상기 어드레스 버퍼(303)은 예로서 어드레스(000000000)과 어드레스(000000010)을 동일한 어드레스로 인식하고 동일한 출력들(CA1/
Figure pat00052
,...,CAn/
Figure pat00053
)을 발생한다. 따라서 어드레스(000000000)이 상기 어드레스 버퍼(303)에 인가되면 상기 칼럼디코더(305)는 상기 어드레스(000000000) 및 어드레스(000000010)에 해당하는 두 개의 칼럼선택라인들을 동시에 활성화시킨다.
도 4는 도 3에 도시된 칼럼선택라인 활성화 제어회로의 회로도이다.
도 4를 참조하면, 상기 칼럼선택라인 활성화 제어회로는, 상기 칼럼어드레스 스트로브 신호(
Figure pat00054
)를 반전시키는 인버터(401)과, 상기 기입 인에이블 신호(
Figure pat00055
)를 반전시키는 인버터(403)과, 상기 인버터들(401,403)의 출력들 및 상기 클락(CLK)를 입력으로 하는 낸드게이트(405), 및 상기 낸드게이트(405)의 출력과 상기 병렬비트 테스트 모드를 나타내는 테스트 신호(PBT)를 입력으로 하여 상기 제어신호(PBTWR)을 발생하는 노아게이트(407)을 포함하여 구성된다.
상기 제어신호(PBTWR)은 상기 병렬비트 테스트 모드의 기입 싸이클 동안, 즉 상기 칼럼어드레스 스트로브 신호(
Figure pat00056
)가 논리"로우", 상기 기입 인에이블 신호(
Figure pat00057
)가 논리"로우", 상기 클락(CLK)가 논리"하이", 상기 테스트 신호(PBT)가 논리"로우"일 때 논리"하이"로 엑티브된다.
도 5는 도 3에 도시된 어드레스 버퍼의 블락도이다.
도 5를 참조하면, 상기 어드레스 버퍼는, 외부에서 인가되는 어드레스의 각 비트(A1 내지 An)을 버퍼링하여 각 출력(CA1/
Figure pat00058
,...,CAn/
Figure pat00059
)를 발생하는 버퍼들(501 내지 507)을 포함하여 구성된다. 특히 상위 어드레스 비트들에 대한 버퍼들(503 내지 507)중 적어도 어느 하나에 상기 병렬비트 테스트 모드의 기입 싸이클 동안 엑티브되는 상기 제어신호(PBTWR)이 인가된다. 도 5에는 소정의 상위 어드레스 비트(Ai)를 버퍼링하는 버퍼(505)에 상기 제어신호(PBTWR)이 인가되는 경우가 도시되어 있다.
도 6은 도 5에 도시된 버퍼의 상세 회로도이다.
도 6을 참조하면, 상기 버퍼는, 상기 제어신호(PBTWR)을 반전시키는 인버터(617)과, 클락(CLK)가 논리"하이"때 소정의 상위 어드레스 비트(Ai)를 전달하는 제1전송게이트(601)과, 상기 인버터(617)의 출력에 응답하여 상기 제1전송게이트(601)을 통해 전달된 상기 상위 어드레스 비트(Ai)를 래치하는 제1래치(603)과, 상기 제1래치(603)의 출력을 받아 출력(CAi)를 발생하는 제1드라이버(605)를 포함한다.
또한 상기 버퍼는, 상기 소정의 상위 어드레스 비트(Ai)를 반전시키는 인버터(613)과, 클락(CLK)가 논리"하이"때 상기 인버터(613)의 출력을 전달하는 제2전송게이트(607)과, 상기 인버터(617)의 출력에 응답하여 상기 제2전송게이트(607)을 통해 전달된 상기 인버터(613)의 출력을 래치하는 제2래치(609)와, 상기 제2래치(609)의 출력을 받아 출력(
Figure pat00060
)를 발생하는 제2드라이버(611)을 더 포함한다.
따라서 상기 제어신호(PBTWR)이 논리"로우"로 넌엑티브될 때는 상기 상위 어드레스 비트(Ai)의 반전비트가 상기 출력(CAi)로서 발생되고 상기 상위 어드레스 비트(Ai)가 상기 출력(
Figure pat00061
)로서 발생된다. 즉 상기 제어신호(PBTWR)이 논리"로우"로 넌엑티브될 때는 상기 버퍼는 정상동작을 수행한다. 반면에 상기 제어신호(PBTWR)이 논리"하이"로 엑티브될 때는, 즉 상기 병렬비트 테스트 모드의 기입 싸이클 동안에는 상기 출력(CAi) 및 출력(
Figure pat00062
)는 상기 상위 어드레스 비트(Ai)에 무관하게 모두 논리"하이"가 된다. 즉 상기 상위 어드레스 비트(Ai)는 무시(Don't care)된다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 칼럼선택라인 제어방법에서는, 병렬비트 테스트 모드의 기입 싸이클 동안에 적어도 두개 이상의 칼럼선택라인들이 동시에 활성화되므로 기입 시간이 감소될 수 있다.

Claims (9)

  1. 메모리셀 어레이;
    복수개의 입출력라인들;
    상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인들중 해당되는 입출력라인에 연결시키는 복수개의 칼럼선택라인들;
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 동시 칼럼선택라인 활성화 회로를 구비하고,
    상기 병렬비트 테스트 모드의 기입 싸이클 동안에, 상기 동시에 활성화되는 두 개 이상의 칼럼선택라인에 해당하는 두 개 이상의 비트라인이 하나의 동일한 입출력라인에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 동시 칼럼선택라인 활성화 회로는, 상기 병렬비트 테스트 모드의 기입 싸이클 동안에 엑티브되는 제어신호를 발생하는 칼럼선택라인 활성화 제어회로와, 상기 제어신호에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 칼럼디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 상기 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리장치.
  4. 메모리셀 어레이;
    복수개의 입출력라인들;
    상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인들중 해당되는 입출력라인에 연결시키는 복수개의 칼럼선택라인들;
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상이 동시에 활성화되도록 제어하는 칼럼선택라인 활성화 제어회로를 구비하고,
    상기 병렬비트 테스트 모드의 기입 싸이클 동안에, 상기 동시에 활성화되는 두 개 이상의 칼럼선택라인에 해당하는 두 개 이상의 비트라인이 하나의 동일한 입출력라인에 연결되는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 칼럼선택라인 활성화 제어회로의 출력에 응답하여 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 어드레스 버퍼와, 상기 어드레스 버퍼의 출력들에 응답하여 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 칼럼디코더를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 칼럼선택라인 활성화 제어회로는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호를 논리조합하여 출력을 발생하는 것을 특징으로 하는 반도체 메모리장치.
  7. 메모리셀 어레이, 복수개의 입출력라인들, 상기 메모리셀 어레이의 비트라인들중 해당되는 비트라인을 상기 입출력라인들중 해당되는 입출력라인에 연결시키는 복수개의 칼럼선택라인들을 구비하는 반도체 메모리장치의 칼럼선택라인 제어방법에 있어서,
    병렬비트 테스트 모드의 기입 싸이클 동안에 기입 시간을 감소시키기 위해 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계; 및
    상기 동시에 활성화되는 두 개 이상의 칼럼선택라인에 해당하는 두 개 이상의 비트라인을 하나의 동일한 입출력라인에 연결시키는 단계를 구비하는 것을 특징으로 하는 칼럼선택라인 제어방법.
  8. 제7항에 있어서, 상기 동시에 활성화시키는 단계는, 상기 병렬비트 테스트 모드의 기입 싸이클동안에 엑티브되는 제어신호를 발생하는 단계, 상기 제어신호가 엑티브될 때 상위 어드레스 비트들중 적어도 한 비트 이상을 무시(Don't care)하는 단계, 및 상기 상위 어드레스 비트들중 적어도 한 비트 이상이 무시(Don't care)될 때 상기 복수개의 칼럼선택라인들중 적어도 두개 이상을 동시에 활성화시키는 단계를 구비하는 것을 특징으로 하는 칼럼선택라인 제어방법.
  9. 제8항에 있어서, 상기 제어신호는, 칼럼어드레스 스트로브 신호, 라이트 인에이블 신호, 클락, 및 상기 병렬비트 테스트 모드를 나타내는 테스트 신호의 논리조합인 것을 특징으로 하는 칼럼선택라인 제어방법.
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