JP2002237199A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 各メモリセルグループが正常か否かを容易に
判定することができ、かつテスト時間の短縮化を図るこ
とが可能な半導体記憶装置を提供する。 【解決手段】 ＳＤＲＡＭのデータ入出力回路は、各々
が４ビットの読出データの論理が一致しているか否かを
判定し、判定結果に応じたレベルの信号を出力する４つ
の判定回路１５．０〜１５．３と、それぞれ２つの判定
回路１５．０と１５．１，１５．２と１５．３の出力信
号を１クロックサイクルずつ順次テスタに与える２つの
切換回路１６．０，１６．１とを備える。２つのデータ
入出力端子Ｔ０，Ｔ８をテスタに接続すればよいので、
４つのデータ入出力端子をテスタに接続する必要があっ
た従来に比べ、１デバイス当りのテスト時間が短くな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、不良なメモリセルグループをスペアメモリ
セルグループで置換する冗長方式が採用された半導体記
憶装置に関する。

【０００２】

【従来の技術】図１５は、従来のシンクロナスダイナミ
ックランダムアクセスメモリ（以下、ＳＤＲＡＭと称
す）の４マルチＩ／Ｏテストモード時の動作を示すタイ
ムチャートである。このＳＤＲＡＭでは、１６のデータ
入出力端子が設けられ、ボンディングによって語構成を
×４，×８，×１６のうちのいずれかに設定することが
可能になっており、メモリセルが４つずつ予めグループ
化され、不良なメモリセルを含むメモリセルグループを
スペアメモリセルグループで置換する冗長方式が採用さ
れている。

【０００３】４マルチＩ／Ｏテストモード時は、１６の
データ入出力端子のうちの予め定められた４つのデータ
入出力端子がそれぞれテスタの４つのコンパレータ端子
に接続される。各グループの４つのメモリセルには同じ
論理のデータが書込まれる。次いで、図１５に示すよう
に、外部クロック信号ＣＬＫのある立上がりエッジ（時
刻ｔ０）に応答してリードコマンドＲＥＡＤがＳＤＲＡ
Ｍに取込まれる。これにより、４つのメモリセルグルー
プが選択され、各グループの４つのメモリセルのデータ
が読出される。

【０００４】予め定められた４つのデータ入出力端子の
各々には判定回路が設けられている。各判定回路は、対
応のグループの４つのメモリセルからの読出データの論
理が一致しているか否かを判定し、一致している場合は
４つのメモリセルが正常であることを示す「Ｈ」レベル
の信号を出力し、一致していない場合は４つのメモリセ
ルのうちの少なくとも１つが不良であることを示す
「Ｌ」レベルの信号を出力する。

【０００５】４つの判定回路の出力信号ＤＯＴ０〜ＤＯ
Ｔ３は、外部クロック信号ＣＬＫの時刻ｔ０から３つ目
（ＣＡＳレイテンシが３の場合）の立下がりエッジに同
期してそれぞれ４つのデータ入出力端子に１クロックサ
イクル（バーストレングスが１の場合）間だけ出力され
る。その立下がりエッジの次の立上がりエッジ（時刻ｔ
１）に同期して信号ＳＴＲＢがパルス的に「Ｈ」レベル
に立上げられ、テスタはこの信号ＳＴＲＢの立上がりエ
ッジに応答して信号ＤＯＴ０〜ＤＯＴ４を取込む。信号
ＤＯＴ０が「Ｌ」レベルである不良アドレスはテスタに
記憶される。不良アドレスに対応するメモリセルグルー
プは、スペアメモリセルグループと置換される。

【０００６】このようなテストでは、テスタのコンパレ
ータ端子の数と１デバイス当りのテストに必要なデータ
入出力端子の数とで同時にテストすることが可能なデバ
イスの数が決まり、１デバイス当りのテスト時間も決ま
る。したがって、４マルチＩ／Ｏテストモードによれ
ば、１６のデータ入出力端子のうちの４つのデータ入出
力端子のみをテスタに接続すればよいので、１６のデー
タ入出力端子のすべてをテスタに接続する場合に比べて
同時にテストすることが可能なデバイス数が４倍にな
り、１デバイス当りのテスト時間が短くてすむ。

【０００７】

【発明が解決しようとする課題】しかし、近年、ＳＤＲ
ＡＭのメモリ容量が大容量化するに伴い、テスト時間が
長くなるという問題がある。テスト時間を短くするため
には、テスト時に使用するデータ入出力端子を数を減ら
せばよいが、たとえば単に１つのデータ入出力端子のみ
をテスタに接続し、１６ビットの読出データの論理が一
致したか否かの判定データをそのデータ入出力端子に出
力したのでは、各メモリセルグループが正常か否かの判
定をすることができず、上記冗長方式を実行することが
できない。

【０００８】それゆえに、この発明の主たる目的は、各
メモリセルグループが正常か否かの判定を容易にするこ
とができ、かつテスト時間の短縮化を図ることが可能な
半導体記憶装置を提供することである。

【０００９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、各々が、行列状に配列され、予めＮ個（ただ
し、Ｎは２以上の整数である）ずつグループ化された複
数のメモリセルを含むＭ組（ただし、Ｍは２以上の整数
である）のメモリブロックを備え、不良なメモリセルグ
ループをスペアメモリセルグループで置換する冗長方式
が採用された半導体記憶装置であって、アドレス信号に
従って、各メモリブロックにおいて複数のメモリセルグ
ループのうちのいずれかのメモリセルグループを選択す
る選択回路と、選択回路によって選択されたＭ組のメモ
リセルグループの各メモリセルのデータの書込／読出を
行なうための書込／読出回路と、書込／読出回路と外部
との間でデータの授受を行なうためのＭ×Ｎ個のデータ
入出力端子と、それぞれＭ組のメモリブロックに対応し
て設けられ、各々が、各メモリセルグループが正常か否
かをテストするテストモード時に活性化され、書込／読
出回路によって対応のメモリブロックから読出されたＮ
ビットのデータの論理が一致しているか否かを判定し、
判定結果に応じたレベルの信号を出力するＭ組の判定回
路と、クロック信号に同期して動作し、Ｍ×Ｎ個のデー
タ入出力端子のうちの予め定められたデータ入出力端子
を介してＭ組の判定回路の出力信号を順次出力する出力
回路とを備えたものである。

【００１０】好ましくは、書込／読出回路は、テストモ
ード時に予め定められたデータ入出力端子を介して与え
られたデータを選択回路によって選択されたＭ組のメモ
リセルグループの各メモリセルに書込む。

【００１１】また好ましくは、出力回路は、Ｍ組の判定
回路の出力信号を１クロックサイクルずつ順次出力す
る。

【００１２】また好ましくは、出力回路は、Ｍ組の判定
回路の出力信号を１／２クロックサイクルずつ順次出力
する。

【００１３】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＤＲＡＭの構成を示すブロッ
ク図である。図１において、このＳＤＲＡＭは、クロッ
クバッファ１、制御信号バッファ２、アドレスバッファ
３、モードレジスタ４、制御回路５、４つのメモリアレ
イ６〜９（バンク♯０〜♯３）、およびデータ入出力回
路１０を備える。

【００１４】クロックバッファ１は、外部制御信号ＣＫ
Ｅによって活性化され、外部クロック信号ＣＬＫを制御
信号バッファ２、アドレスバッファ３、制御回路５およ
びデータ入出力回路１０に伝達させる。制御信号バッフ
ァ２は、クロックバッファ１からの外部クロック信号Ｃ
ＬＫに同期して、外部制御信号／ＣＳ，／ＲＡＳ，／Ｃ
ＡＳ，／ＷＥ，／ＤＱＭをラッチし、制御回路５に与え
る。アドレスバッファ３は、クロックバッファ１からの
外部クロック信号ＣＬＫに同期して、外部アドレス信号
Ａ０〜Ａｍ（ただし、ｍは０以上の整数である）および
バンク選択信号ＢＡ０，ＢＡ１をラッチし、制御回路５
に与える。

【００１５】モードレジスタ４は、外部アドレス信号Ａ
０〜Ａｍなどによって指示されたモードを記憶し、その
モードに応じた内部コマンド信号を出力する。メモリア
レイ６〜９の各々は、行列状に配列され、それぞれ１ビ
ットのデータを記憶する複数のメモリセルを含む。複数
のメモリセルは、４×４＝１６個ずつ予めグループ化さ
れている。

【００１６】制御回路５は、クロックバッファ１、制御
信号バッファ２、アドレスバッファ３およびモードレジ
スタ４からの信号に従って種々の内部信号を生成し、Ｓ
ＤＲＡＭ全体を制御する。制御回路５は、書込動作時お
よび読出動作時は、バンク選択信号ＢＡ０，ＢＡ１に従
って４つのメモリアレイ６〜９のうちのいずれかのメモ
リアレイを選択し、アドレス信号Ａ０〜Ａｍに従ってそ
のメモリアレイのうちのいずれかのグループの１６個の
メモリセルを選択する。選択された１６個のメモリセル
は、活性化されてデータ入出力回路１０に結合される。

【００１７】データ入出力回路１０は、クロックバッフ
ァ１からの外部クロック信号ＣＬＫに同期して動作し、
書込動作時は外部からデータ入出力端子Ｔ０〜Ｔ１５を
介して入力されたデータＤＩ０〜ＤＩ１５を選択された
１６個のメモリセルに与え、読出動作時は１６個のメモ
リセルからの読出データＤＯ０〜ＤＯ１５をデータ入出
力端子Ｔ０〜Ｔ１５を介して外部に出力する。

【００１８】図２は、図１に示したＳＤＲＡＭのメモリ
アレイ６のレイアウトを示す図である。図２において、
メモリアレイ６は、複数のセンスアンプ帯６と、それら
の間に配置された複数のメモリブロックＭＢとを含む。
メモリブロックＭＢは、図３に示すように、行列状に配
列された複数のメモリセルＭＣと、各行に対応して設け
られたワード線ＷＬと、各列に対応して設けられたビッ
ト線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、ア
クセス用のＮチャネルＭＯＳトランジスタＱと情報記憶
用のキャパシタＣとを含む周知のものである。ワード線
ＷＬが選択レベルの「Ｈ」レベルに立上げられると、そ
の行の各メモリセルＭＣのＮチャネルＭＯＳトランジス
タＱが導通し、そのメモリセルＭＣのデータの書込／読
出が可能となる。

【００１９】図４は、図２に示したメモリアレイ６のう
ちの１つのメモリブロックＭＢと、その両側のセンスア
ンプ帯ＳＡ，ＳＡのうちのそのメモリブロックＭＢに関
連する部分を示す回路ブロック図である。図４におい
て、メモリブロックＭＢの一方側のセンスアンプ帯ＳＡ
には各偶数番のビット線対ＢＬ，／ＢＬに対応して列選
択ゲート１１およびセンスアンプ１２が設けられ、他方
側のセンスアンプ帯ＳＡには各奇数番のビット線対Ｂ
Ｌ，／ＢＬに対応して列選択ゲート１１およびセンスア
ンプ１２が設けられる。また、メモリブロックＭＢの一
方側のセンスアンプ帯ＳＡには２対のデータ入出力線対
ＩＯ０，／ＩＯ０（ＩＯＰ０）およびＩＯ２，／ＩＯ２
（ＩＯＰ２）が設けられ、他方側のセンスアンプ帯ＳＡ
には２対のデータ入出力線対ＩＯ１，／ＩＯ１（ＩＯＰ
１）およびＩＯ３，／ＩＯ３（ＩＯＰ３）が設けられ
る。

【００２０】メモリブロックＭＢの複数のビット線対Ｂ
Ｌ，／ＢＬは予め４つずつグループ化されている。各グ
ループに対応して列選択線ＣＳＬが設けられる。列選択
線ＣＳＬは、複数のメモリブロックＭＢに共通に設けら
れている。各列選択ゲート１１は、１対のＮチャネルＭ
ＯＳトランジスタを含む。各グループのうちの偶数番の
ビット線対ＢＬ，／ＢＬに対応する列選択ゲート１１の
１対のＮチャネルＭＯＳトランジスタは、対応のビット
線対ＢＬ，／ＢＬと対応のデータ入出力線対ＩＯ０，／
ＩＯ０またはＩＯ２，／ＩＯ２との間に接続される。各
グループのうちの奇数番のビット線対ＢＬ，／ＢＬに対
応する列選択ゲート１１の１対のＮチャネルＭＯＳトラ
ンジスタは、対応のビット線対ＢＬ，／ＢＬと対応のデ
ータ入出力線対ＩＯ１，／ＩＯ１またはＩＯ３，／ＩＯ
３との間に接続される。各グループに対応する４つの列
選択ゲート１１のＮチャネルＭＯＳトランジスタのゲー
トは、ともに対応の列選択線ＣＳＬに接続されている。
センスアンプ１２は、対応のメモリセルＭＣが活性化さ
れて対応のビット線対ＢＬ，／ＢＬ間に生じた微小電位
差を電源電圧に増幅する。

【００２１】メモリアレイ６の複数のセンスアンプ帯Ｓ
Ａには、１６のデータ入出力線対ＩＯ０，／ＩＯ０，
…，ＩＯ１５，／ＩＯ１５が分散配置されている。１つ
の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げ
られると、メモリアレイ６全体で１６のビット線対Ｂ
Ｌ，／ＢＬが１６のデータ入出力線対ＩＯ０，／ＩＯ
０，…，ＩＯ１５，／ＩＯ１５に接続される。他のメモ
リアレイ７〜９もメモリアレイ６と同じ構成である。

【００２２】次に、図１〜図４で示したＳＤＲＡＭの動
作について説明する。読出動作時においては、制御回路
５により、４つのメモリアレイ６〜９のうちのバンク選
択信号ＢＡ０，ＢＡ１に応じたメモリアレイ（たとえば
６）が選択され、選択されたメモリアレイ６に属する複
数のメモリブロックＭＢのうちのアドレス信号Ａ０〜Ａ
ｍに応じた４つのメモリブロックＭＢが選択され、選択
された各メモリブロックＭＢに属する複数のワード線Ｗ
Ｌのうちのアドレス信号Ａ０〜Ａｍに応じた１本のワー
ド線ＷＬが選択される。選択されたワード線ＷＬは選択
レベルの「Ｈ」レベルに立上げられ、そのワード線ＷＬ
に対応する各メモリセルＭＣが活性化され、そのメモリ
セルＭＣの記憶データに応じた微小電位差が対応のビッ
ト線対ＢＬ，／ＢＬ間に生じる。

【００２３】次に、選択されたメモリブロックＭＢに対
応する各センスアンプ１２が活性化され、ビット線対Ｂ
Ｌ，／ＢＬ間の微小電位差が対応のセンスアンプ１２に
よって電源電圧に増幅される。次いで、制御回路５によ
り、選択されたメモリアレイ６に属する複数の列選択線
ＣＳＬのうちのアドレス信号Ａ０′〜Ａｍ′に応じた列
選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げら
れ、その列選択線ＣＳＬに対応する各列選択ゲート１１
が導通する。選択された１６個のメモリセルＭＣのデー
タは、ビット線対ＢＬ，／ＢＬ、列選択ゲート１１およ
びデータ入出力線対ＩＯ，／ＩＯを介してデータ入出力
回路１０に与えられる。データ入出力回路１０は、外部
クロック信号ＣＬＫに同期して、読出データＤＯ０〜Ｄ
Ｏ１５を外部に出力する。

【００２４】書込動作時においては、読出動作時と同様
にして、選択された１６個のメモリセルＭＣが、ビット
線対ＢＬ，／ＢＬ、列選択ゲート１１およびデータ入出
力線対ＩＯ，／ＩＯを介してデータ入出力回路１０に接
続される。データ入出力回路１０は、外部クロック信号
ＣＬＫに同期して、選択された１６個のメモリセルＭＣ
に書込データＤＩ０〜ＤＩ１５を与える。書込データＤ
Ｉはビット線対ＢＬ，／ＢＬ間の電位差として与えら
れ、選択されたメモリセルＭＣのキャパシタＣにはビッ
ト線ＢＬまたは／ＢＬの電位に応じた量の電荷が与えら
れる。

【００２５】以下、この発明の特徴となるデータ入出力
回路１０について詳細に説明する。通常動作時は、ＳＤ
ＲＡＭのデータ入出力端子Ｔ０〜Ｔ１５はたとえばメモ
リコントローラに接続される。通常の書込動作時は、図
５に示すように、データ入出力回路１０に含まれる１６
の入力バッファ１３．０〜１３．１５が活性化される。
活性化された入力バッファ１３．０〜１３．１５は、そ
れぞれ、メモリコントローラからデータ入出力端子Ｔ０
〜Ｔ１５を介して与えられた書込データＤＩ０〜ＤＩ１
５を選択された１６個のメモリセルＭＣに与える。

【００２６】通常の読出動作時は、図６に示すように、
データ入出力回路１０に含まれる１６の出力バッファ１
４．０〜１４．１５が活性化される。活性化された出力
バッファ１４．０〜１４．１５は、それぞれ、選択され
た１６個のメモリセルＭＣからの読出データＤＯ０〜Ｄ
Ｏ１５をデータ入出力端子Ｔ０〜Ｔ１５を介してメモリ
コントローラに与える。

【００２７】このようなＳＤＲＡＭでは、出荷前に各メ
モリセルグループが正常か否かを判別するためのテスト
が行なわれている。不良なメモリセルグループはスペア
のメモリセルグループと置換され、そのＳＤＲＡＭは正
常品として出荷される。不良なメモリセルグループの数
がスペアのメモリセルグループの数よりも多い場合は、
そのＳＤＲＡＭは救済不可能な不良品として廃棄され
る。

【００２８】テスト時は、ＳＤＲＡＭの１６個のデータ
入出力端子Ｔ０〜Ｔ１５のうちの２個のデータ入出力端
子Ｔ０，Ｔ８と他の信号入力端子とがテスタに接続さ
れ、ＳＤＲＡＭは８マルチＩ／Ｏテストモードにエント
リされる。テスト時における書込動作時は、図７に示す
ように、データ入出力回路１０に含まれるスイッチＳＷ
０〜ＳＷ１３が導通するとともに１６個の入力バッファ
１３．０〜１３．１５のうちの２個の入力バッファ１
３．０，１３．８が活性化される。入力バッファ１３．
０は、テスタからデータ入出力端子Ｔ０を介して与えら
れた書込データＤＩＴ０を直接またはスイッチＳＷ０〜
ＳＷ６を介して選択された８つのメモリセルＭＣに与え
る。入力バッファ１３．８は、テスタからデータ入出力
端子Ｔ８を介して与えられた書込データＤＩＴ１を直接
またはスイッチＳＷ７〜ＳＷ１３を介して選択された８
つのメモリセルＭＣに与える。データ入出力線対ＩＯＰ
０〜ＩＯＰ３，ＩＯＰ４〜ＩＯＰ７に対応する８つのメ
モリセルＭＣには同じデータＤＩＴ０が書込まれ、デー
タ入出力線対ＩＯＰ８〜ＩＯＰ１１，ＩＯＰ１２〜ＩＯ
Ｐ１５に対応する８つのメモリセルＭＣには同じデータ
ＤＩＴ１が書込まれる。

【００２９】テスト時における読出動作時は、図８に示
すように、データ入出力回路１０に含まれる判定回路１
５．０〜１５．３および切換回路１６．０，１６．１が
活性化されるとともに、１６個の出力バッファ１４．０
〜１４．１５のうちの２個の出力バッファ１４．０，１
４．８が活性化される。判定回路１５．０〜１５．３
は、それぞれデータ入出力線対ＩＯＰ０〜ＩＯＰ３，
…，ＩＯＰ１２〜ＩＯＰ１５を介して与えられた読出デ
ータＤＯ０〜ＤＯ３，…，ＤＯ１２〜ＤＯ１５の論理が
一致しているか否かを判定し、一致している場合は
「Ｈ」レベルの信号を出力し、一致していない場合は
「Ｌ」レベルの信号を出力する。「Ｈ」レベルの信号は
選択された４つのメモリセルＭＣが正常であることを示
し、「Ｌ」レベルの信号は選択された４つのメモリセル
ＭＣのうちの少なくとも１つが不良であることを示す。

【００３０】切換回路１６．０は、クロック信号ＣＬＫ
に同期して動作し、判定回路１５．０，１５．１の出力
信号を１クロックサイクルずつ順次出力バッファ１４．
０に与える。切換回路１６．１は、クロック信号ＣＬＫ
に同期して動作し、判定回路１５．２，１５．３の出力
信号を１クロックサイクルずつ順次出力バッファ１４．
８に与える。出力バッファ１４．０，１４．８は、それ
ぞれ、切換回路１６．０，１６．１からの信号をデータ
入出力端子Ｔ０，Ｔ８を介してテスタに与える。データ
入出力端子Ｔ０，Ｔ８に現われる信号は、テストデータ
ＤＯＴ０，ＤＯＴ１となる。

【００３１】図９は、図１〜図８で示したＳＤＲＡＭの
テスト時における読出動作を示すタイムチャートであ
る。図９において、外部クロック信号ＣＬＫのある立上
がりエッジ（時刻ｔ０）に応答してリードコマンドＲＥ
ＡＤがＳＤＲＡＭに取込まれる。時刻ｔ０における外部
クロック信号ＣＬＫの立上がりエッジから３番目および
４番目の立下がりエッジに応答して、判定回路１５．
０，１５．１の出力信号が１クロックサイクルずつデー
タ入出力端子Ｔ０を介してテスタに順次与えられる。ま
た、時刻ｔ０における外部クロック信号ＣＬＫの立上が
りエッジから３番目および４番目の立下がりエッジに応
答して、判定回路１５．２，１５．３の出力信号が１ク
ロックサイクルずつデータ入出力端子Ｔ８を介してテス
タに順次与えられる。さらに時刻ｔ０における外部クロ
ック信号ＣＬＫの立上がりエッジから３番目および４番
目の立上がりエッジ（時刻ｔ１，ｔ２）に応答して、信
号ＳＴＲＢがパルス的に「Ｈ」レベルに立上げられる。
テスタは、信号ＳＤＲＡＭの立上がりエッジに応答して
テストデータＤＯＴ０，ＤＯＴ１の論理を読込む。テス
トデータＤＯＴ０，ＤＯＴ１が「Ｌ」レベルとなった不
良なアドレスはテスタに記憶される。不良アドレスのメ
モリセルグループはスペアのメモリセルグループと置換
される。

【００３２】この実施の形態１では、１６ビットの読出
データＤＯ０〜ＤＯ１５について４ビットごとに一致／
不一致を判定し、４ビットの判定データを２つのデータ
入出力端子Ｔ０，Ｔ８を介して１クロックサイクルずつ
出力する。したがって、リードサイクルでは、従来の４
マルチＩ／Ｏテストに比べて１クロックサイクル分だけ
テスト時間が長くなる。ライトサイクルでは、従来の４
マルチＩ／Ｏテストで４つのデータ入出力端子を用いて
１６ビットのデータを一度に書込んでいたのと同様に、
８マルチＩ／Ｏテストでは２つのデータ入出力端子を用
いて１６ビットのデータを一度に書込むのでテスト時間
は変わらない。また、リテンション時間をテストする部
分のテスト時間についても基本的には変わらない。この
ように、８マルチＩ／Ｏテストモードを用いることによ
り、従来の４マルチＩ／Ｏテストに比べて、リードサイ
クルのテスト時間は長くなり、１テスト項目当りのテス
ト時間は若干長くなるが、１デバイス当りに必要となる
コンパレータ端子の数は１／２になるので、同時にテス
トすることが可能なデバイスの数は２倍となり、１デバ
イス当りのテスト時間が短くなる。

【００３３】なお、この実施の形態１では、２つのデー
タ入出力端子Ｔ０，Ｔ８の各々を介して２ビットの判定
データを１クロックサイクルずつ出力したが、図１０に
示すように、２ビットの判定データを１／２クロックサ
イクルずつ出力してもよい。この場合は、従来の４マル
チＩ／Ｏテストに比べてテスト時間は同じになり、通常
の１デバイス当りに必要なテスタのコンパレータ端子の
数は１／２になるので、同時にテスト可能なデバイスの
数は２倍になり、１デバイス当りのテスト時間が短くな
る。

【００３４】［実施の形態２］図１１は、この発明の実
施の形態２によるＳＤＲＡＭのデータ入出力回路２０の
要部を示す回路ブロック図である。このデータ入出力回
路２０の通常動作時に活性化される部分の構成および動
作は、実施の形態１のデータ入出力回路１０と同じであ
る。

【００３５】テスト時は、ＳＤＲＡＭの１６個のデータ
入出力端子Ｔ０〜Ｔ１５のうちの１個のデータ入出力端
子Ｔ０と他の信号入力端子とがテスタに接続され、ＳＤ
ＲＡＭは１６マルチＩ／Ｏテストモードにエントリされ
る。テスト時における書込動作時は、図１１に示すよう
に、データ入出力回路２０に含まれるスイッチＳＷ０〜
ＳＷ１３が導通するとともに、１６個の入力バッファ１
３．０〜１３．１５のうちの１個の入力バッファ１３．
０が活性化される。活性化された入力バッファ１３．０
は、テスタからデータ入出力端子Ｔ０を介して与えられ
た書込データＤＩＴ０を直接またはスイッチＳＷ０〜Ｓ
Ｗ１３を介して選択された１６個のメモリセルＭＣに与
える。データ入出力線対ＩＯＰ０〜ＩＯＰ１５に対応す
る１６個のメモリセルＭＣには同じデータＤＩＴ０が書
込まれる。

【００３６】テスト時における読出動作時は、図１２に
示すように、データ入出力回路２０に含まれる判定回路
１５．０〜１５．３および切換回路１７．０が活性化さ
れるとともに、１６個の出力バッファ１４．０〜１４．
１５のうちの１個の出力バッファ１４．０が活性化され
る。判定回路１５．０〜１５．３は、それぞれデータ入
出力線対ＩＯＰ０〜ＩＯＰ３，…，ＩＯＰ１２〜ＩＯＰ
１５を介して与えられた読出データＤＯ０〜ＤＯ３，
…，ＤＯ１２〜ＤＯ１５の論理が一致しているか否かを
判別し、一致している場合は「Ｈ」レベルの信号を出力
し、一致していない場合は「Ｌ」レベルの信号を出力す
る。

【００３７】切換回路１７．０は、クロック信号ＣＬＫ
に同期して動作し、判定回路１５．０〜１５．３の出力
信号を１クロックサイクルずつ順次出力バッファ１４．
０に与える。出力バッファ１４．０は、切換回路１７．
０からの信号をデータ入出力端子Ｔ０を介してテスタに
与える。データ入出力端子Ｔ０に現われる信号は、テス
トデータＤＯＴ０となる。

【００３８】図１３は、図１１および図１２で示したデ
ータ入出力回路２０を備えたＳＤＲＡＭのテスト時にお
ける読出動作を示すタイムチャートである。図１３にお
いて、外部クロック信号ＣＬＫのある立上がりエッジ
（時刻ｔ０）に応答してリードコマンドＲＥＡＤがＳＤ
ＲＡＭに取込まれる。時刻ｔ０における外部クロック信
号ＣＬＫの立上がりエッジから３，４，５，６番目の立
下がりエッジに応答して、判定回路１５．０〜１５．３
の出力信号が１クロックサイクルずつデータ入出力端子
Ｔ０を介してテスタに順次与えられる。また、時刻ｔ０
における外部クロック信号ＣＬＫの立上がりエッジから
３，４，５，６番目の立上がりエッジに応答して、デー
タ入出力回路２０からの信号ＳＴＲＢがパルス的に
「Ｈ」レベルに立上げられる。テスタは、信号ＳＴＲＢ
の立上がりエッジに応答してテストデータＤＯＴ０を取
込む。

【００３９】この実施の形態２では、１６ビットの読出
データＤＯ０〜ＤＯ１５について４ビットごとに一致／
不一致を判定し、４ビットの判定データを１つのデータ
入出力端子Ｔ０を介して１クロックサイクルずつ出力す
る。したがって、リードサイクルでは、従来の４マルチ
Ｉ／Ｏテストに比べて３クロックサイクル分だけテスト
時間が長くなる。ライトサイクルでは、従来の４マルチ
Ｉ／Ｏテストで４つのデータ入出力端子を用いて１６ビ
ットのデータを一度に書込んでいたのと同様に、１６マ
ルチＩ／Ｏテストでは１つのデータ入出力端子Ｔ０を用
いて１６ビットのデータを一度に書込むのでテスト時間
は変わらない。また、リテンション時間をテストする部
分のテスト時間についても基本的には変わらない。この
ように、１６マルチＩ／Ｏテストモードを用いることに
より、従来の４マルチＩ／Ｏテストに比べて、リードサ
イクルのテスト時間は長くなり、１テスト項目当りのテ
スト時間は若干長くなるが、１デバイス当りに必要とな
るコンパレータ端子の数は１／４になるので、同時にテ
ストすることが可能なデバイスの数が４倍になり、１デ
バイス当りのテスト時間が短くなる。

【００４０】なお、この実施の形態２では、１つのデー
タ入出力端子Ｔ０を介して４ビットの判定データを１ク
ロックサイクルずつ出力したが、図１４に示すように、
４ビットの判定データを１／２クロックサイクルずつ出
力してもよい。この場合は、１デバイス当りのテスト時
間を一層短くすることができる。

【００４１】また、実施の形態１，２では、バーストレ
ングスが１の場合について示したが、バーストレングス
を２以上にしてもよい。この場合でも、同時にテストす
ることが可能なデバイスの数が２倍または４倍になるの
で、１デバイス当りのテスト時間の短縮は可能である。

【００４２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００４３】

【発明の効果】以上のように、この発明に係る半導体記
憶装置では、それぞれＭ組のメモリブロックに対応して
設けられ、各々が、各メモリセルグループが正常か否か
をテストするテストモード時に活性化され、書込／読出
回路によって対応のメモリブロックから読出されたＮビ
ットのデータの論理が一致しているか否かを判定し、判
定結果に応じたレベルの信号を出力するＭ組の判定回路
と、クロック信号に同期して動作し、Ｍ×Ｎ個のデータ
入出力端子のうちの予め定められたデータ入出力端子を
介してＭ組の判定回路の出力信号を順次出力する出力回
路とが設けられる。したがって、Ｍ×Ｎ個のデータ入出
力端子のうちの１つのデータ入出力端子のみをテスタに
接続すればよいので、Ｍ×Ｎ個のデータ入出力端子のう
ちのＭ個のデータ入出力端子をテスタに接続する必要が
あった従来に比べ、１台のテスタで同時にテストできる
デバイスの数を増やすことができ、１デバイス当りのテ
スト時間を短くすることができる。また、各メモリセル
グループが正常か否かの判定結果を得ることができるの
で、不良なメモリセルグループをスペアメモリセルグル
ープで容易に置換することができる。

【００４４】好ましくは、書込／読出回路は、テストモ
ード時に予め定められたデータ入出力端子を介して与え
られたデータを選択回路によって選択されたＭ組のメモ
リセルグループの各メモリセルに書込む。この場合は、
Ｍ×Ｎ個のメモリセルに同じデータを同時に書込むこと
ができる。

【００４５】また好ましくは、出力回路は、Ｍ組の判定
回路の出力信号を１クロックサイクルずつ順次出力す
る。この場合は、Ｍビットの判定データを安定に取出す
ことができる。

【００４６】また好ましくは、出力回路は、Ｍ組の判定
回路の出力信号を１／２クロックサイクルずつ順次出力
する。この場合は、Ｍビットの判定データを迅速に取出
すことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＳＤＲＡＭの
全体構成を示すブロック図である。

【図２】 図１に示したメモリアレイのレイアウトを示
すブロック図である。

【図３】 図２に示したメモリブロックの構成を示す回
路ブロック図である。

【図４】 図２に示したセンスアンプ帯の構成を示す回
路ブロック図である。

【図５】 図１に示したデータ入出力回路の通常の書込
動作を説明するためのブロック図である。

【図６】 図１に示したデータ入出力回路の通常の読出
動作を説明するためのブロック図である。

【図７】 図１に示したデータ入出力回路のテスト時に
おける書込動作を説明するための回路ブロック図であ
る。

【図８】 図１に示したデータ入出力回路のテスト時に
おける読出動作を説明するためのブロック図である。

【図９】 図１〜図８に示したＳＤＲＡＭのテスト時に
おける読出動作を示すタイムチャートである。

【図１０】 実施の形態１の変更例を示すタイムチャー
トである。

【図１１】 この発明の実施の形態２によるＳＤＲＡＭ
のデータ入出力回路のテスト時における書込動作を説明
するための回路ブロック図である。

【図１２】 図１１で説明したデータ入出力回路のテス
ト時における読出動作を説明するためのブロック図であ
る。

【図１３】 図１１および図１２で説明したＳＤＲＡＭ
のテスト時における読出動作を示すタイムチャートであ
る。

【図１４】 実施の形態２の変更例を示すタイムチャー
トである。

【図１５】 従来のＳＤＲＡＭのテスト時における読出
動作を示すタイムチャートである。

【符号の説明】

１ クロックバッファ、２ 制御信号バッファ、３ ア
ドレスバッファ、４モードレジスタ、５ 制御回路、６
〜９ メモリアレイ、１０ データ入出力回路、Ｔ０〜
Ｔ１５ データ入出力端子、ＳＡ センスアンプ帯、Ｍ
Ｂ メモリブロック、ＭＣ メモリセル、ＷＬ ワード
線、ＢＬ，／ＢＬ ビット線対、ＣＳＬ 列選択線、Ｉ
Ｏ，／ＩＯ（ＩＯＰ） データ入出力線対、１１ 列選
択ゲート、１２ センスアンプ、１３．０〜１３．１５
入力バッファ、１４．０〜１４．１５ 出力バッフ
ァ、ＳＷ０〜ＳＷ１３ スイッチ、１５．０〜１５．３
判定回路、１６．０，１６．１，１７．０ 切換回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各々が、行列状に配列され、予めＮ個
   （ただし、Ｎは２以上の整数である）ずつグループ化さ
   れた複数のメモリセルを含むＭ組（ただし、Ｍは２以上
   の整数である）のメモリブロックを備え、不良なメモリ
   セルグループをスペアメモリセルグループで置換する冗
   長方式が採用された半導体記憶装置であって、 アドレス信号に従って、各メモリブロックにおいて複数
   のメモリセルグループのうちのいずれかのメモリセルグ
   ループを選択する選択回路、 前記選択回路によって選択されたＭ組のメモリセルグル
   ープの各メモリセルのデータの書込／読出を行なうため
   の書込／読出回路、 前記書込／読出回路と外部との間でデータの授受を行な
   うためのＭ×Ｎ個のデータ入出力端子、 それぞれ前記Ｍ組のメモリブロックに対応して設けら
   れ、各々が、各メモリセルグループが正常か否かをテス
   トするテストモード時に活性化され、前記書込／読出回
   路によって対応のメモリブロックから読出されたＮビッ
   トのデータの論理が一致しているか否かを判定し、判定
   結果に応じたレベルの信号を出力するＭ組の判定回路、
   およびクロック信号に同期して動作し、前記Ｍ×Ｎ個の
   データ入出力端子のうちの予め定められたデータ入出力
   端子を介して前記Ｍ組の判定回路の出力信号を順次出力
   する出力回路を備える、半導体記憶装置。
2. 【請求項２】 前記書込／読出回路は、前記テストモー
   ド時に前記予め定められたデータ入出力端子を介して与
   えられたデータを前記選択回路によって選択されたＭ組
   のメモリセルグループの各メモリセルに書込む、請求項
   １に記載の半導体記憶装置。
3. 【請求項３】 前記出力回路は、前記Ｍ組の判定回路の
   出力信号を１クロックサイクルずつ順次出力する、請求
   項１または請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記出力回路は、前記Ｍ組の判定回路の
   出力信号を１／２クロックサイクルずつ順次出力する、
   請求項１または請求項２に記載の半導体記憶装置。