JPH10177496A - エラー検出機能を有する論理回路およびエラー検出機能を有する論理回路を備えるプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサなどの論理LSIにおいて、高性能
を確保したまま、小規模の追加回路で、動作時のソフト
エラーに対する耐性を向上させる。 【解決手段】 個々の論理回路200、201、202、203は、
各論理ゲート毎に正極性の信号と負極性の信号を出力す
る複数段の論理ゲートから成る論理回路であり、ラッチ
151は、上記論理回路の正極性の出力信号と負極性の出
力信号を別々にラッチする。最後の論理回路段200、201
のそれぞれの正極性の出力信号と負極性の出力信号は、
正極性又は負極性のどちらか一方の信号にしてラッチ15
2にそれぞれラッチされる。ラッチ152の直前で論理回路
200と201の正極性の出力信号と負極性の出力信号は、そ
れぞれ正論理のANDゲート161、162とNORゲート171、172
に入力され、その出力がORゲート163、173に入力され、
そのいずれかの出力が「真」となるとエラー有りとな
り、命令の再実行が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサなどの
論理ＬＳＩにおいて、動作時のソフトエラーに対する耐
性を向上させる技術に係り、特に、超高性能なマイクロ
プロセッサに好適な技術に関する。

【０００２】

【従来の技術】高速動作可能な論理ＬＳＩは、ダイナミ
ック論理回路で実現することができる。ダイナミック論
理回路は、プリチャージによりダイナミックノードに蓄
積された電荷を、論理関数に従って、保持するか、或い
は放電するかを制御することで、出力信号の電位を決定
する。そのため、動作時に貫通電流が流れないので、高
速動作が可能である。しかし、ダイナミックノードに蓄
積された電荷は、α線の入射などのノイズにより、誤っ
て放電してしまう危険性がある。このとき、論理関数の
結果が正しくダイナミック論理回路の出力に反映できな
くなり、エラーとなる。このようなエラーは、定常的に
発生するわけではなく、α線の入射などのノイズが発生
した時にだけ起こることから、ソフトエラーと呼ばれて
いる。

【０００３】上記のソフトエラーに対する耐性を単体ゲ
ートレベルで向上させつつ、高速動作を可能ならしめる
技術が、特開平２−１６８７２４号に開示されている
（以下、第１の従来技術と呼ぶ）。プリチャージ動作後
にダイナミックノードの電荷を保持するノイズ抑制手段
と、論理関数を構成するｎＭＯＳ回路網の内部ノードを
プリチャージする手段により、実現されている。ダイナ
ミックノードの電荷を保持するノイズ抑制手段を強力に
すると、ソフトエラーを充分に抑止することができる。
しかし一方、論理動作時の貫通電流が大きくなり、高速
動作の障害になる。そこで、論理関数を構成するｎＭＯ
Ｓ回路網の内部ノードをプリチャージすることにより、
チャージシェアによるノイズの発生を防止し、ダイナミ
ックノードの電荷を保持するノイズ抑制手段では、α線
などの入射によるノイズの発生だけを抑止することにし
ている。したがって、ノイズ抑制手段の強さを、α線な
どの入射によるノイズの発生を抑止するのに最低限必要
な強さに低減することができるので、論理動作時の貫通
電流も小さくでき、或程度の高速動作が可能になる。

【０００４】ソフトエラーに対する耐性を、単体ゲート
レベルでなく、或程度大きな論理ブロックで確保した例
が、「1982 IEEE International Solid-State Circuits
Conference DIGEST OF TECHNICAL PAPERS」の５４−５
５頁に開示されている（以下、第２の従来技術と呼
ぶ）。データにパリティを付加してデータの誤りを検出
すると共に、論理回路を２重化して、それらの出力を比
較することにより、論理回路中の誤りを検出する方法で
ある。α線などの入射によるノイズの発生を抑止するの
ではなく、ノイズによるソフトエラーを確実に検出し
て、正常動作と誤動作を区別する手段を提供したもので
ある。

【０００５】論理回路の２重化と同等の効果がある論理
回路の構成法について、「1996 IEEE International So
lid-State Circuits Conference TUTORIAL#4」資料の２
１頁に記載がある（以下、第３の従来技術と呼ぶ）。単
体ゲートを構成するダイナミック論理回路において、正
極性の出力と負極性の出力の両方とも生成する回路であ
る。ダイナミック回路であるので、プリチャージ時に出
力信号は両方とも低電位になり、論理動作時にどちらか
一方の出力信号だけが高電位に変化する。本来、両方の
出力信号が同時に高電位になることはないので、もし、
両方の出力信号が同時に高電位になった場合は、エラー
であることが検出可能である。

【０００６】

【発明が解決しようとする課題】上記第１の従来技術で
は、ＬＳＩの加工レベルとして０．５μｍ、また電源電
圧として４．５Ｖを想定している。今後、ＬＳＩの微細
化が進み、加工レベルが０．２５μｍ以下、また電源電
圧が２．０Ｖ以下になることが想定されている。ダイナ
ミックノードに蓄積される電荷量は、ＬＳＩの微細化と
共に、また、電源電圧の低下と共に減少する。したがっ
て、上記第１の従来技術のように、ノイズ抑制手段の強
さを、α線などの入射によるノイズの発生を抑止するの
に最低限必要な強さに低減したとしても、ＬＳＩの微細
化が進むと、従来の加工レベルの時に比べて、大変強い
ノイズ抑止手段とせざるを得ない。そのため、論理動作
時の貫通電流も大きくなり、高速動作が困難になるとい
う課題が生じる。そこで、本発明の第１の目的は、微細
な加工レベルのＬＳＩにおいても、論理回路の高速動作
に悪影響を及ぼさない、有効な耐ソフトエラー手段を提
供することである。また上記第２の従来技術では、ソフ
トエラーの発生を、パリティ回路や２重化論理回路など
専用回路を用いて検出していた。通常の論理回路を構成
する単体ゲートでは、ソフトエラーの発生を抑止する必
要がないので、高速動作時の障害にはならない。しか
し、専用回路を用いて検出しているため、回路規模が大
きくなるという課題があった。そこで、本発明の第２の
目的は、回路規模の増大を最小限に抑えながら、ソフト
エラーを検出する手段を提供することである。上記第３
の従来技術では、正極性の出力と負極性の出力の両方と
も生成するダイナミック論理回路において、両方の出力
信号が同時に高電位になった場合は、エラーであること
が示されている。しかし、上記の技術は、単体ゲートを
構成するダイナミック論理回路について述べたものであ
り、具体的なエラー検出回路の検討、およびエラー検出
後の動作について、何ら配慮されていない。そこで、本
発明の第３の目的は、上記第３の従来技術で開示されて
いるダイナミック論理回路のエラーを、積極的に検出
し、ソフトエラー耐性の高い論理ＬＳＩを構成する手段
を提供することである。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、各論理ゲート毎に正極性の信号と負極性
の信号を出力する複数段の論理ゲートから成る論理回路
において、該論理回路の論理信号の出力時に、正極性の
出力信号と負極性の出力信号を比較し、互いに逆の信号
レベルの関係になっていないことを検出する検出手段を
有し、エラー検出機能を有するようにしている。

【０００８】また、前記論理回路の論理ゲートはプリチ
ャージ型論理ゲートであり、プリチャージ時には、前記
正極性の出力信号及び前記負極性の出力信号の両方と
も、同一の信号レベルにリセットされ、論理動作時にど
ちらか一方の信号のみが反転する論理ゲートであり、前
記信号レベルの関係を検出する検出手段は、前記論理動
作時においてのみ、前記論理回路の正負両極性の出力信
号の関係を比較するようにしている。

【０００９】また、前記論理回路を多段に接続し、該多
段の論理回路の正極性の出力信号及び負極性の出力信号
は正極性の信号又は負極性の信号のどちらかに変換され
て出力される多段の論理回路において、前記正極性の出
力信号と負極性の出力信号を比較し、互いに逆の信号レ
ベルの関係になっていないことを検出する検出手段が、
前記正極性の出力信号及び負極性の出力信号が正極性の
信号又は負極性の信号のどちらかに変換される直前にの
み設置されているようにしている。

【００１０】また、前記多段の論理回路の途中段にデー
タラッチを有する場合、前記データラッチは、前記正極
性の出力信号及び前記負極性の出力信号のそれぞれを独
立に保持するデータラッチであり、前記信号レベルの関
係を検出する手段は、前記正極性の出力信号及び前記負
極性の出力信号が正極性の信号又は負極性の信号のどち
らかに変換される直前にのみ設置されているようにして
いる。

【００１１】また、前記のエラー検出機能を有する論理
回路を内部に含むプロセッサにおいて、ある処理を実行
中に、論理回路におけるエラーが検出された場合、該エ
ラーの発生した処理を途中でキャンセルし、再度初めか
ら該処理を実行し直す手段を有するようにしている。

【００１２】また、前記エラー検出機能を有する論理回
路を内部に含み、命令により処理が制御されているプロ
セッサにおいて、ある命令を実行中に、論理回路におけ
るエラーが検出された場合、該エラーの発生した命令の
実行を途中でキャンセルし、再度初めから該命令を実行
し直す手段を有するようにしている。

【００１３】

【発明の実施の形態】以下、本発明に係るエラー検出機
能を有する論理回路、及び該論理回路を備え、エラー発
生時に処理を再実行するマイクロプロセッサを図面に示
した実施例を参照して、更に詳細に説明する。なお、図
１〜図３における同一の記号は、同一物又は類似物を表
示するものとする。

【００１４】＜マイクロプロセッサの構成及び動作＞図
１は、論理回路のエラー検出回路を有し、エラー発生時
には処理を再実行するマイクロプロセッサの構成図であ
る。本実施例のマイクロプロセッサは、プログラムメモ
リ１１０に格納されている命令を読み出し、読み出した
命令に従って処理を実行する。命令の処理にあたって、
本実施例では６段のパイプライン処理を採用している。
パイプライン処理の各段は、 （１）命令アドレスの計算（ＩＡステージ） （２）命令の読み出し（ＩＦステージ） （３）命令の解読（ＩＤステージ） （４）実行の第１ステップ（Ｅ１ステージ） （５）実行の第２ステップ（Ｅ２ステージ） （６）命令の完了（ＣＴステージ） である。パイプライン処理の各段で処理中の命令のアド
レスは、それぞれレジスタに保持される。ＩＦステージ
で処理中の命令アドレスはレジスタ１２１に、以下、Ｉ
Ｄステージ、Ｅ１ステージ、Ｅ２ステージ、ＣＴステー
ジ で処理中の命令アドレスは、それぞれレジスタ１２
２、１２３、１２４、１２５に保持される。

【００１５】（１）ＩＡステージ ＩＡステージでは、次に処理すべき命令のアドレスを決
定する。直前の命令が分岐命令であった場合は、レジス
タ１３１の内容を次命令のアドレスとしてレジスタ１２
１にセットする。直前の命令が分岐命令以外の命令であ
った場合は、プログラムカウンタ１３２において、直前
の命令のアドレスにその命令の長さを加算し、レジスタ
１２１にセットする。 （２）ＩＦステージ ＩＦステージでは、レジスタ１２１に保持されている命
令アドレスを用いてプログラムメモリ１１０から命令を
読み出す。また、レジスタ１２１に保持していた命令ア
ドレスはレジスタ１２２に転送する。 （３）ＩＤステージ ＩＤステージでは、プログラムメモリ１１０から読み出
した命令を、命令デコーダ１１１によって解読し、以降
のパイプライン処理に必要な制御信号を生成する。ま
た、レジスタ１２２に保持していた命令アドレスはレジ
スタ１２３に転送する。 （４）Ｅ１ステージ Ｅ１ステージでは、命令デコーダ１１１によって生成さ
れた制御信号に従い命令実行の第１ステップを実行す
る。また、レジスタ１２３に保持していた命令アドレス
はレジスタ１２４に転送する。 （５）Ｅ２ステージ Ｅ２ステージにおいてもＥ１ステージと同様に、命令デ
コーダ１１１によって生成された制御信号に従い命令実
行の第２ステップを実行する。また、レジスタ１２４に
保持していた命令アドレスはレジスタ１２５に転送す
る。 （６）ＣＴステージ ＣＴステージでは、命令の実行が正常に完了できたかを
確認する。正常に完了できなかった場合は、レジスタ１
２５に保持していた命令アドレスをレジスタ１２６に転
送し、例外処理を起動する。例外処理では、レジスタ１
２６に保持されている例外発生命令アドレスを読み出す
ことにより、どの命令で例外が発生したかを知ることが
できる。例外が発生した命令の再実行が必要な場合は、
上記の例外発生命令アドレスをレジスタ１２１にセット
し、再度、ＩＦステージからやり直す。

【００１６】＜論理回路の構成＞図１において、論理回
路１４１は、Ｅ１ステージでの命令実行の第１ステップ
を処理する論理回路である。また、論理回路１４２は、
Ｅ２ステージでの命令実行の第２ステップを処理する論
理回路である。論理回路１４１及び１４２は、論理ゲー
ト２００、２０１、２０２、２０３から構成されてい
る。各論理ゲートは、入力信号の正極性の信号と負極性
の信号の両方が入力され、出力信号の正極性の信号と負
極性の信号の両方を出力する。ここで、正極性の信号と
は、信号が論理的に「１」の時に高電位（例えば、
Ｅ_H、以下、高電位のことを“Ｈ”と記す場合がある）
になり、「０」の時に低電位（例えば、Ｅ_L、以下、低
電位のことを“Ｌ”と記す場合がある）になる信号であ
り、負極性の信号とは、信号が論理的に「０」の時に高
電位になり、「１」の時に低電位になる信号である。デ
ータラッチ１５１は、Ｅ１ステージでの命令実行の第１
ステップの実行結果、つまり論理回路１４１の出力をＥ
２ステージに伝達するためのパイプライン処理用データ
ラッチである。また、データラッチ１５２は、Ｅ２ステ
ージでの命令実行の第２ステップの実行結果、つまり論
理回路１４２の出力をＣＴステージに伝達するためのパ
イプライン処理用データラッチである。データラッチ１
５１は、論理回路１４１の出力である正極性の信号と負
極性の信号の両方をそれぞれ独立に保持し、論理回路１
４２の入力として、正極性の信号と負極性の信号の両方
をそれぞれ独立に出力する。データラッチ１５２は、論
理回路１４２の出力である正極性の信号と負極性の信号
の両方を受け取り、データをラッチし、正極性の信号若
くは負極性の信号のどちらか一方をＣＴステージの論理
回路（図示せず）へ出力する。

【００１７】上記論理回路を構成する論理ゲート２０
０、２０１、２０２、２０３の内部構成について以下で
説明する。代表して論理ゲート２００の内部構成を図２
に示す。他の論理ゲートの内部構成も、実現している論
理機能の違いにより論理関数部の違いはあるが、その他
の部分は同様である。２つの入力信号Ｘ及びＹを入力
し、出力信号Ｚを生成する。入力信号Ｘ及びＹはそれぞ
れ正極性の信号ＸＴ又はＹＴと負極性の信号ＸＢ又はＹ
Ｂから成り、出力信号Ｚは正極性の信号ＺＴと負極性の
信号ＺＢから成る。インバータ２２１及び２２２は、そ
れぞれ出力信号ＺＴ及びＺＢを出力するバッファであ
る。ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐ
ＭＯＳ−ＦＥＴと記載）２１１、２１２及びｎチャネル
ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳ−ＦＥＴ
と記載）２１３は、制御信号ＣＫが低電位のとき、出力
信号ＺＴ及びＺＢを共に低電位にリセットする回路であ
る。論理関数部２４１及び２４２は、それぞれｎＭＯＳ
−ＦＥＴの直列接続、並列接続により構成された回路網
であり、上下にそれぞれ端子を有している。論理関数部
２４１は、論理ゲート２００で実現している論理演算の
結果が真のとき、上下の端子の間がｎＭＯＳ−ＦＥＴの
回路網により導通状態になり、偽のとき、上下の端子の
間がｎＭＯＳ−ＦＥＴの回路網により非導通状態にな
る。一方、論理関数部２４２は、論理ゲート２００で実
現している論理演算の結果が偽のとき、上下の端子の間
がｎＭＯＳ−ＦＥＴの回路網により導通状態になり、真
のとき、上下の端子の間がｎＭＯＳ−ＦＥＴの回路網に
より非導通状態になる。ｐＭＯＳ−ＦＥＴ２３１及び２
３２は、プリチャージ後に、論理関数部２４１及び２４
２が、非導通状態であるときに、プリチャージされた状
態を保持するように働く。

【００１８】図３に、制御信号ＣＫ及び入力信号ＸＴ、
ＸＢ、ＹＴ、ＹＢと出力信号ＺＴ及びＺＢの関係を説明
するタイミングチャートを示す。制御信号ＣＫが低電位
のとき、出力信号ＺＴ及びＺＢが共に低電位にリセット
され、制御信号ＣＫが高電位になると、論理ゲート２０
０が実現している論理関数に従って、出力信号ＺＴ又は
ＺＢのどちらか一方が高電位になる。

【００１９】＜論理回路のソフトエラー＞図２のような
プリチャージ型論理回路の場合、α線の入射により内部
の信号レベルが反転してしまうソフトエラーが発生する
ことが知られている。論理関数部２４１において、入力
信号ＸＴが低電位（Ｌ）のとき、入力信号ＸＴをゲート
端子に接続しているｎＭＯＳ−ＦＥＴは非導通状態であ
り、ノード２５１は、制御信号ＣＫが高電位に遷移した
後も、プリチャージされた高電位の状態を保持し、出力
信号ＺＴは低電位（Ｌ）を出力する。このとき、入力信
号ＸＴをゲート端子に接続しているｎＭＯＳ−ＦＥＴの
ドレイン領域にα線が入射すると、α線の電離作用によ
りｎＭＯＳ−ＦＥＴのドレインに負の電荷が集められ、
ドレイン端子が接続しているノード２５１を強制的に低
電位にしてしまう。その結果、出力信号ＺＴは本来低電
位（Ｌ）でなければならなかったところが、高電位
（Ｈ）になってしまう。これがソフトエラーである。ｐ
ＭＯＳ−ＦＥＴ２１１のドレイン領域にα線が入射した
場合は、ノード２５１が強制的に高電位になる。しか
し、ノード２５１が本来低電位であるということは、論
理関数部２４１が導通状態になっているとういことであ
り、論理関数部２４１の働きにより、ノード２５１は本
来の低電位に戻すことができる。したがって、ｐＭＯＳ
−ＦＥＴのドレイン領域へのα線入射は、遅延時間の増
大を招くが、次のリセットまでの間、継続的に信号の電
位が反転してしまうような致命的なエラーにはならな
い。

【００２０】＜エラー検出＞上記のα線の入射によるソ
フトエラーは、図２のように正負両極性の出力信号を独
立に生成する論理回路の場合には、検出可能である。 （１）単一ゲートのエラー検出 出力信号ＺＴは、論理関数部２４１及びプリチャージ用
ｐＭＯＳ−ＦＥＴ２１１、出力用インバータ２２１、高
電位保持用ｐＭＯＳ−ＦＥＴ２３１から生成され、一
方、出力信号ＺＢは、論理関数部２４２及びプリチャー
ジ用ｐＭＯＳ−ＦＥＴ２１２、出力用インバータ２２
２、高電位保持用ｐＭＯＳ−ＦＥＴ２３２から生成され
ており、それぞれ独立の回路から構成されている。

【００２１】α線の入射によるソフトエラーは狭い領域
にしか影響を与えないので、もし出力信号ＺＴ側にソフ
トエラーが発生したとしても、出力信号ＺＢ側には影響
を及ぼさない。そこで、出力信号ＺＴ及びＺＢが、論理
信号出力時に、互いに逆の信号電位になっていないこと
を確認すれば、ソフトエラーの発生を検出することがで
きる。図２の論理回路の場合、ソフトエラーとしては、
出力信号ＺＴ又はＺＢの内どちらか一方が、本来低電位
であるべきときに高電位になってしまう。もう一方の出
力信号は本来の高電位を出力しているので、ソフトエラ
ーの検出のためには、出力信号ＺＴ及びＺＢが共に高電
位になっているかを確認すれば良い。図１のＡＮＤゲー
ト１６１及び１６２（共に、正論理）が、論理回路２０
０及び２０１のエラーを検出する回路である。正負両極
性の出力信号が共に高電位であることを検出する。な
お、ＮＯＲゲート１７１及び１７２（共に、正論理）に
ついては後述する。

【００２２】（２）複数出力のエラー検出 図１のＯＲゲート１６３は、論理回路１４２を構成する
論理ゲートの内１箇所でもエラーが発生したら、それを
検出するための回路である。データラッチ１６４は、論
理回路１４２がプリチャージ中でなく論理的に意味のあ
る信号を出力している期間において、エラーが発生した
ことを示す信号をラッチする回路である。

【００２３】（３）多段論理のエラー検出 図１の論理回路１４２の内部回路は、論理ゲート２００
と２０１が並列に存在しているが、複数の論理ゲートが
直列に接続される場合もある。この場合も、エラー検出
用ＡＮＤゲートの挿入位置は、図１に示したように、正
負両極性の信号が正極性又は負極性の信号のどちらか一
方に変換される直前の位置（図１では、データラッチ１
５２の直前の位置）で良い。なぜなら、論理ゲートに入
力される複数の入力信号の内、他の入力信号の状態及び
実現している論理関数から見て、出力信号の論理値に影
響を及ぼす入力信号にエラーが発生し、正極性の信号及
び負極性の信号の両方が共に高電位になった場合は、そ
の論理ゲートの出力においても、正極性の信号及び負極
性の信号の両方が共に高電位になり、エラー状態が伝播
するからである。

【００２４】以下、正負両極性の信号を入力し正負両極
性の信号を出力する論理ゲートにおいて、入力信号のエ
ラーが出力信号に伝播する様子を説明する。全ての論理
ゲートはＡＮＤゲート及びＯＲゲートを基本として、こ
れらの組み合わせで実現できる。図２の回路は、ＡＮＤ
ゲートである。この回路の入力信号と出力信号の関係を
図４に示す。ここで、入力信号Ｘにエラーがあり、正負
両極性の信号ＸＴ及びＸＢが共に高電位「Ｈ」となった
場合を考える。入力信号Ｙが論理値「０」（即ち、ＹＴ
が「Ｌ」、ＹＢが「Ｈ」）のときは、入力信号Ｘの値に
依らず出力信号Ｚは論理値「０」（即ち、ＺＴが
「Ｌ」、ＺＢが「Ｈ」）になり、入力信号のエラー状態
は出力信号に伝播せず、正常に動作する。一方、入力信
号Ｙが論理値「１」（即ち、ＹＴが「Ｈ」、ＹＢが
「Ｌ」）のときは、出力信号の正負両極性の信号ＺＴ及
びＺＢが共に「Ｈ」になり、入力信号のエラー状態は出
力信号に伝播する。また、入力信号Ｘにエラーがあり、
正負両極性の信号ＸＴ及びＸＢが共に低電位「Ｌ」とな
った場合を考える。入力信号Ｙが論理値「０」（即ち、
ＹＴが「Ｌ」、ＹＢが「Ｈ」）のときは、入力信号Ｘの
値に依らず出力信号Ｚは論理値「０」（即ち、ＺＴが
「Ｌ」、ＺＢが「Ｈ」）になり、入力信号のエラー状態
は出力信号に伝播せず、正常に動作する。一方、入力信
号Ｙが論理値「１」（即ち、ＹＴが「Ｈ」、ＹＢが
「Ｌ」）のときは、出力信号の正負両極性の信号ＺＴ及
びＺＢが共に「Ｌ」になり、入力信号のエラー状態は出
力信号に伝播する。

【００２５】もう１つの基本回路であるＯＲゲートを図
５に示す。また、この回路の入力信号と出力信号の関係
を図６に示す。ここで、入力信号Ｘにエラーがあり、正
負両極性の信号ＸＴ及びＸＢが共に「Ｈ」となった場合
を考える。入力信号Ｙが論理値「１」（即ち、ＹＴが
「Ｈ」、ＹＢが「Ｌ」）のときは、入力信号Ｘの値に依
らず出力信号Ｚは論理値「１」（即ち、ＺＴが「Ｈ」、
ＺＢが「Ｌ」）になり、入力信号のエラー状態は出力信
号に伝播せず、正常に動作する。一方、入力信号Ｙが
「０」（即ち、ＹＴが「Ｌ」、ＹＢが「Ｈ」）のとき
は、出力信号の正負両極性の信号ＺＴ及びＺＢが共に
「Ｈ」になり、入力信号のエラー状態は出力信号に伝播
する。また、入力信号Ｘにエラーがあり、正負両極性の
信号ＸＴ及びＸＢが共に「Ｌ」となった場合を考える。
入力信号Ｙが論理値「１」（即ち、ＹＴが「Ｈ」、ＹＢ
が「Ｌ」）のときは、入力信号Ｘの値に依らず出力信号
Ｚは論理値「１」（即ち、ＺＴが「Ｈ」、ＺＢが
「Ｌ」）になり、入力信号のエラー状態は出力信号に伝
播せず、正常に動作する。一方、入力信号Ｙが論理値
「０」（即ち、ＹＴが「Ｌ」、ＹＢが「Ｈ」）のとき
は、出力信号の正負両極性の信号ＺＴ及びＺＢが共に
「Ｌ」になり、入力信号のエラー状態は出力信号に伝播
する。

【００２６】以上のように、基本的なＡＮＤゲート及び
ＯＲゲートにおいて、入力信号の値が出力信号値に直接
影響を及ぼすときには、エラーの状態も出力信号に伝播
することから、全ての論理ゲートにおいても、入力信号
の値が出力信号値に直接影響を及ぼすときには、エラー
の状態も出力信号に伝播することが明かである。したが
って、論理ゲートを多段に接続した場合は、最終段にお
いてエラーの検出を行えば、それ以前の論理ゲートにお
いて発生したエラーが検出可能である。

【００２７】（４）多段ステージのエラー検出 論理ゲートを多段に接続する際、途中にパイプライン・
ステージ用のデータラッチを挿入する場合がある。この
ような場合には、図１に示したように、論理回路の出力
である正負両極性の信号をそれぞれ独立に保持し、次段
の論理回路の入力として、正負両極性の信号をそれぞれ
独立に出力するようにデータラッチ１５１を構成すれば
良い。データラッチの入力信号として正負両極性の信号
が共に「Ｈ」になるエラー状態が入力されたとき、それ
らのデータをそのままラッチし、出力信号として正負両
極性の信号が共に「Ｈ」になるエラー状態を伝播するこ
とができる。したがって、論理回路が複数のパイプライ
ン・ステージにまたがった場合にも、上記の様にデータ
ラッチを構成することにより、論理ゲートの最終段にお
いてエラーの検出を行えば、それ以前の論理ゲートにお
いて発生したエラーが検出可能である。

【００２８】＜エラー発生命令の再実行＞上記のエラー
検出手段によって論理回路のエラーが検出された場合、
本発明の実施例（図１）では、エラーが発生した命令を
再実行することにより、誤動作を回避することができ
る。図１において、データラッチ１６４は、論理回路１
４２及び１４１にエラーが発生したことを示す信号をラ
ッチする。制御回路１８０は、データラッチ１６４の出
力信号を入力とし、エラーが発生したら、レジスタ１２
５に保持しておいた実行中の命令アドレスをレジスタ１
２６に転送すると共に、論理回路においてエラーが発生
したことを示すフラグ１８１をセットし、その後、例外
処理を起動する。例外処理では、フラグ１８１を読み出
し、論理回路のエラーであることを判断する。論理回路
のエラーの場合、α線の入射によるソフトエラーが考え
られるので、エラーを起こした命令を再実行することに
より、正常にその命令を完了することができる可能性が
ある。そこで、例外処理では、レジスタ１２６にセット
されている例外発生命令のアドレスを読み出し、このア
ドレスから命令をフェッチし直すことにより、再実行を
行う。

【００２９】以下、例外処理の手続きをステップごとに
説明する。 （１）例外種別の識別 例外処理の種別には、上記の論理回路エラーの他、外部
割り込み等多数の例外処理がある。そこで、例外処理ル
ーチンの先頭で、どの例外処理であるかを識別する必要
がある。上記の論理回路エラーの場合、制御回路１８０
内のエラーフラグ１８１がセットされているので、これ
を読み出し、チェックすることにより、論理回路エラー
であることを識別することができる。他の種別の例外処
理も同様に、対応したフラグをチェックすることにより
識別可能である。 （２）例外発生命令のアドレス読み出し 上記の例外種別の識別の結果、論理回路のエラーである
ことが判明したら、本実施例では、そのエラーが発生し
た命令からプログラムを再開する。そのため、まず、上
記の論理回路エラーが発生した命令のアドレスを読み出
す必要がある。例外発生命令のアドレスは、レジスタ１
２６にセットされているので、これを汎用レジスタ１３
３に読み出す。 （３）再実行命令アドレスのセット エラーが発生した命令からプログラムを再開するために
は、汎用レジスタ１３３に読み出したアドレスへ分岐す
れば良い。そこで、分岐先アドレス用のレジスタ１３１
に、汎用レジスタ１３３に読み出した例外発生命令のア
ドレスをセットし、その後、上記の分岐先アドレス用の
レジスタ１３１で示されたアドレスにプログラムの制御
を移す分岐命令を実行する。 （４）プログラムの再実行 上記の分岐命令の実行までが例外処理ルーチンであり、
分岐先は、再実行すべき命令から始まるプログラムであ
る。以上のステップによって、エラー発生命令の再実行
が実現できる。

【００３０】＜遅延マージンエラー＞上記で説明したよ
うに、論理回路の正負両極性の出力信号が共に高電位で
あることを検出することにより、α線などの入射による
誤動作を回避できる。さらに本実施例では、論理回路の
正負両極性の出力信号が共に低電位であることを検出す
ることにより、遅延時間不良による誤動作も回避するこ
とができる。論理回路１４２及び１４１を構成する論理
ゲート（例えば、２００）は、制御信号ＣＫによって正
負両極性の出力信号があらかじめ共に低電位にリセット
されている。遅延時間の不良がない場合は、正負両極性
の出力信号の内、どちらか一方は必ず高電位に遷移す
る。したがって、正負両極性の出力信号が共に低電位で
あることは、遅延時間の不良が発生したことを示す。図
１のＮＯＲゲート１７１及び１７２（共に、正論理）
は、論理ゲート２００及び２０１の正負両極性の出力信
号が共に低電位であることを検出する。ＯＲゲート１７
３は、論理回路１４２を構成する論理ゲートの内１箇所
でも遅延時間不良によるエラーが発生したら、それを検
出する。また、図４及び図６に示したように、正負両極
性の入力信号が共に低電位であること、つまり共に
「Ｌ」である入力信号のエラー状態は、その入力信号の
値が出力信号の値に直接影響を与える場合には、出力の
正負両極性の信号が共に低電位、つまり共に「Ｌ」にな
り、エラー状態を出力に伝播する。したがって、遅延時
間不良によるエラーも、α線などの入射によるエラーと
同様に、多段の論理ゲートの場合でも、図１のように最
終段においてエラーの検出を行えば、それまでの段階に
おいて発生したエラーは検出可能である。さらに、多段
ステージの場合も、α線などの入射によるエラーと同様
に、パイプライン・ステージ用データラッチ１５１によ
ってエラー状態が伝播するので、論理回路１４１及び１
４２の内１箇所でも遅延時間不良によるエラーが発生し
たら、それを検出することができる。上記のエラー検出
手段によって検出されたエラーは、データラッチ１７４
に保持される。制御回路１８０は、データラッチ１７４
の出力信号を入力とし、エラーが発生したら、レジスタ
１２５に保持しておいた実行中の命令アドレスをレジス
タ１２６に転送すると共に、論理回路においてエラーが
発生したことを示すフラグ１８２をセットし、その後、
例外処理を起動する。以上説明したように、本実施例に
よれば、α線などの入射による誤動作のみならず、遅延
時間不良による誤動作も回避することができる。

【００３１】なお、上記マイクロプロセッサとしてＣＩ
ＳＣが用いられた場合は、処理単位での実行が行われ、
エラーが検出された場合には、処理の再実行が行われ、
ＲＩＳＣが用いられた場合は、命令単位での実行が行わ
れ、エラーが検出された場合には、命令の再実行が行わ
れる。

【００３２】

【発明の効果】以上、具体的な実施例を用いて説明した
通り、本発明によれば、α線などの入射による論理回路
のソフトエラーの発生を検出することができる。また、
上記ソフトエラーが発生したときは、そのエラーが発生
した処理または命令を再実行することにより、ソフトエ
ラーによる誤動作を回避することができる。さらにま
た、本発明によれば、個々の論理ゲートにおいてα線な
どの入射によるソフトエラーの発生を防止する必要がな
いので、論理ゲートを高速化に関して最適化することが
でき、論理回路全体としても動作速度を高速にすること
ができる。

【図面の簡単な説明】

【図１】本発明に係る実施例であるプロセッサの全体構
成図である。

【図２】図１の論理ゲート２００の構成例を示す回路図
である。

【図３】図２の論理ゲート２００の動作を示すタイムチ
ャートである。

【図４】図２の論理ゲート２００の機能を説明するため
の表を示す図である。

【図５】他の論理ゲートの構成例を示す回路図である。

【図６】図５の論理ゲートの機能を説明するための表を
示す図である。

【符号の説明】

２００〜２０３ 正負両極性の信号を出力する論理ゲー
ト １５１ 正負両極性の信号を独立に保持するパイプライ
ン・ステージ用データラッチ １５２ 正負両極性の信号をマージして保持するデータ
ラッチ １６１、１６２ 正負両極性の信号が共に高電位である
ことを検出するＡＮＤゲート １６３ ＯＲゲート １６４ エラーが発生したことを示す信号を保持するデ
ータラッチ １８０ 例外処理を起動する制御回路 １８１ 論理回路においてソフトエラーが発生したこと
を示すフラグ １２６ エラーが発生した命令のアドレスを保持するレ
ジスタ １７１、１７２ 正負両極性の信号が共に低電位である
ことを検出するＮＡＮＤゲート １７３ ＯＲゲート １７４ エラーが発生したことを示す信号を保持するデ
ータラッチ １８２ 論理回路において遅延時間不良が発生したこと
を示すフラグ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 各論理ゲート毎に正極性の信号と負極性
   の信号を出力する複数段の論理ゲートから成る論理回路
   において、 該論理回路の論理信号の出力時に、正極性の出力信号と
   負極性の出力信号を比較し、互いに逆の信号レベルの関
   係になっていないことを検出する検出手段を有すること
   を特徴とするエラー検出機能を有する論理回路。
2. 【請求項２】 請求項１記載のエラー検出機能を有する
   論理回路において、 前記論理回路の論理ゲートはプリチャージ型論理ゲート
   であり、プリチャージ時には、前記正極性の出力信号及
   び前記負極性の出力信号の両方とも、同一の信号レベル
   にリセットされ、論理動作時にどちらか一方の信号のみ
   が反転する論理ゲートであり、 前記信号レベルの関係を検出する検出手段は、前記論理
   動作時においてのみ、前記論理回路の正負両極性の出力
   信号の関係を比較することを特徴とするエラー検出機能
   を有する論理回路。
3. 【請求項３】 請求項１または請求項２記載の論理回路
   を多段に接続し、該多段の論理回路の正極性の出力信号
   及び負極性の出力信号は正極性の信号又は負極性の信号
   のどちらかに変換されて出力される多段の論理回路にお
   いて、 前記正極性の出力信号と負極性の出力信号を比較し、互
   いに逆の信号レベルの関係になっていないことを検出す
   る検出手段が、前記正極性の出力信号及び負極性の出力
   信号が正極性の信号又は負極性の信号のどちらかに変換
   される直前にのみ設置されていることを特徴とするエラ
   ー検出機能を有する論理回路。
4. 【請求項４】 請求項３記載のエラー検出機能を有する
   論理回路において、 前記多段の論理回路の途中段にデータラッチを有する場
   合、 前記データラッチは、前記正極性の出力信号及び前記負
   極性の出力信号のそれぞれを独立に保持するデータラッ
   チであり、 前記信号レベルの関係を検出する手段は、前記正極性の
   出力信号及び前記負極性の出力信号が正極性の信号又は
   負極性の信号のどちらかに変換される直前にのみ設置さ
   れていることを特徴とするエラー検出機能を有する論理
   回路。
5. 【請求項５】 請求項１乃至請求項４のいずれかの請求
   項記載のエラー検出機能を有する論理回路を内部に含む
   プロセッサにおいて、 ある処理を実行中に、論理回路におけるエラーが検出さ
   れた場合、該エラーの発生した処理を途中でキャンセル
   し、再度初めから該処理を実行し直す手段を有すること
   を特徴とするプロセッサ。
6. 【請求項６】 請求項１乃至請求項４のいずれかの請求
   項記載のエラー検出機能を有する論理回路を内部に含
   み、命令により処理が制御されているプロセッサにおい
   て、 ある命令を実行中に、論理回路におけるエラーが検出さ
   れた場合、該エラーの発生した命令の実行を途中でキャ
   ンセルし、再度初めから該命令を実行し直す手段を有す
   ることを特徴とするプロセッサ。