KR960001305B1 - 여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 dram 장치 - Google Patents

여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 dram 장치 Download PDF

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Description

여러 가지 검사 패턴에 대한 병렬 검사 모드가 있는 반도체 DRAM 장치
제1도는 제1종래 기술의 다이나믹 랜덤 액세스 메모리(DRAM) 장치를 도시한 회로 다이어그램도.
제2도는 제2종래 기술의 DRAM 장치의 필수 부분을 도시한 회로 다이어그램도.
제3도는 본 발명에 따른 DRAM 장치의 회로 장치를 도시한 회로 다이어그램도.
제4도는 본 발명에 따른 선택기 유니트와 관련된 데이터 기억 블럭의 회로 장치를 도시한 회로 다이어그램도.
제5도는 본 발명에 따른 DRAM 장치에 결합된 데이타 증폭기 장치를 도시한 회로 다이어그램도.
제6도는 본 발명에 따른 DRAM 장치에 결합된 검사 회로를 도시한 논리 다이어그램도.
제7도는 본 발명에 따른 병렬 비트 검사 시퀀에서 판독 출력 위상을 도시한 시간 흐름도.
제8도는 본 발명에 따른 다른 병렬 비트 검사 시퀀에서 판독 출력 위상을 도시한 시간 흐름도.
제9도는 본 발명에 따른 다른 DRAM 장치를 도시한 회로 다이어그램도.
* 도면의 주요부분에 대한 부호의 설명
MB00-MBmn : 데이타 저장 블럭 Mll-Mkj : 메모리 셀
MWL01/MWL0i-MWLml/MWLmi : 주워 드 라인
SWLl/SWLK :부워드 라인 BL01/BL0j-BLnl/BLnj : 비트 라인
OL01/DL02-DLn1/DLn2 :데이타 라인 SAI-SAj : 센스 엠프
TEl : 검사 가능 신호 29 : 프리차지 회로
30 : 진단 유니트
본 발명은 반도체 메모리 장치 및, 특히 메모리 셀에서 병렬 검사 구조를 갖는 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory ; DRAM)장치에 관한 것이다.
상기 DRAM 장치는 거기에 집적된 메모리 셀이 점차적으로 증가되고, 검사용 시간은 집직도와 함께 연장된다. 검사틀 접속시키는 방법중 하나는 병렬 검사 구조로써 공지되었는데, 병렬 검사 구조에서 입력 검사 비트 이상의 다수의 메모리 셀을 동시에 확인해서, 결함있는 메모리 셀이 메모리 셀 어레이에 포함되어 있는지의 여부를 확인하는 병렬 검사 구조로써 공지된다
DRAM 장치의 통상적인 예는 일본의 심사안된 공개 번호 61-261895에 기재되서 있고, 제1도는 거기에 기재된 회로 장치를 도시한다. 메모리 셀 어레이(1)는 다수의 어드레스 가능한 메모리 셀로 구성되고, 멀티 플렉서(2), 데이타 출력 유니트 (3) 및 병렬 검사 유니트(4)와 연관된다 메모리 셀 어레이(1)는 다수의 데이타 라인(5)을 통해 멀티플렉서(2)와 전기적으로 연결되고, 멀티플렉서(2)는 데이타 라인 (5)중 하나를 표시하는 어드레스 신호에 따라 선택된 데이타 라인의 데이타 비트를 출력 유니트(3)에 전달한다.
출력 유니트(3)는 시프터(3a)와, 출력 패드(3c)를 통해 출력핀(도시안됨)과 전기적으로 연결된 출력 버퍼(3b)를 구비한다. 시프터(3a)는 멀티플렉서(2)의 출력 노드와 병렬 검사 유니트(4)의 출력 노드와 각기 연결된 2개의 입력 노드를 가지며, 모드 제어 신호 Pl에 응답하여 선택된 데이타 비트 또는 판단 신호를 출력버퍼 (3b)에 전달한다. 즉, 시프터(3a)는 모드 제어 신호(Pl)의 보수(complementary) 신호를 발생시키는 인버터(34), 논리“0”레벨의 모드 제어 신호 Pl와 그 보수 신호에 의해 선택적으로 인에이볼된 2개의 OR게이트(3e 및 3f), 및 OR 게이트(3e 및 3f)의 출력 노드와 연결된 AND 게이트(3g)를 구비한다. 멀티플렉서(2)의 출력 노드 및 병렬 검사 유니트(4)의 출력 노드는 각각의 OR 게이트(3e 및 3f)의 다른 입력 노드와 각기 연결되고, 상기 이유로써, 선택된 데이타 비트 또는 판단 신호는 인에이블된 OR 게이트(Be 또는 3f)를 통해 출력 버퍼(3b)에 전달된다.
병렬 검사 유니트(4)는 배타적-OR 게이트에 의해 수행되고, 보조 데이타 라인(6)을 통해 메모리 셀 어레이(1)와 전기적으로 연결된다. 검사 비트를 나타내는 데이타 신호(P2)는 배타적-OR 게이트(4)에 또한, 공급되고, 배타적-OR 게이트(4)는 판독 출력 데이타 비트 및 데이타 신호(P2)를 비교해서 판단 신호를 발생시 킨다.
그렇게 장치된 종래 기술의 DRAM 장치는 표준 모드와 병렬 조사 모드에 선택적으로 들어간다. 모드 제어 신호(Pl)가 병렬 검사 모드를 나타내는 논리“1”레벨에 있는 동안, OR 게이트(3e)는 디서블(disable)되고, 다른 OR 게이트(3f)는 논리 “0”레벨의 보수 신호에 의해 인에이블된다. OR 게이트(3e)는 멀티플렉서(2)의 출력 신호에 상관없이 논리“1”레벨의 출력 신호를 발생한다.
검사 신호(P2)로 표시된 검사 비트는 어레이(1)의 메모리 셀로 기록되고, 검사 비트는 메모리 셀의 행(row)으로 부터 데이타 라인(5)까지 판독 출력된다. 검사 버스는 보조 데이타 라인(6)을 통해 배타적-OR게이트(4)에 전달되고, 배타적-OR 게이트(4)는 검사 비트중 어느 하나가 다른 검사 비트와 다른 논리 레벨인지의 여부를 보기 위해 검사 신호(P2)에 의해 표현된 원래의 검사 비트와 판독 출력 검사 비트를 확인 한다. 판독-출력 검사 비트와 원래의 검사 비트 모두는 서로 일치한다면, 메모리 셀의 행은 양호한 것으로 진단되고, 배타적-OR 게이트(4)는 논리“0”레벨의 판단 신호를 발생한다. 인에이블된 OR 게이트(3f)는 AND 게이트(3g)를 통해 출력 버퍼(3b)에 판단 신호를 전달시킨다. 다른 한편으로, 판독 출력 검사 비트와 원래의 검사 비트중 어느 하나라도 다른 검사 비트와 불일치한다면, 배타적-OR 게이트는 메모리 셀의 행에서 결함있는 메모리 셀을 인지하고, 논리“1”레벨로 판단 신호를 이동시킨다. 판단 신호는 인에이블된 OR 게이트(3f)와 AND 게이트(3g)를 통해 출력 버퍼(3b)에 전달된다. 위의 둘중 어느 경우에도, 판단 신호는 출력 패드 (3c)를 통해 출력 버퍼(3b)로 부터 출력핀으로 출력된다.
모드 신호 Pl이 논리“0”레벨로 변할때, 종래 기술의 DRAM 장치는 표준 모드로 들어가고, OR 게이트(3e)는 인에이블된다. 그러나, 다른 OH 게이트(3f)는 모드 제어 신호 Pl의 보수 신호에 의해 디서블된다. 상기 상황에서, 데이타 비트는 메모리 셀의 행으로 부터 데이타 라인(5)에 판독 출력되고, 멀티플렉서(2)는 어드레스 신호에 응답하며 데이타 비트중 하나를 선택한다. 선택된 데이타 비트는 인에이블된 OR 게이트(3e)와 AMD 게이트(3g)를 통해 블력 버퍼(3b)에 전달된다. 출력 버퍼(3b)는 선택된 데이타 비트로부터 출력 데이타 신호를 발생시키고, 출력 데이타 신호는 출력 패드(3)를 통해 출력핀에 출력된다 그러므로, 출력 패드(3c) 및 출력핀은 병렬 검사 모드와 표준 모드간에 공유된다.
종래 기술의 병렬 검사 유니트(4)는 출력 패드를 배타적으로 사용하지 않고 메모리 셀 검사 동작을 가속시킨다. 그러나, 종래 기술의 병렬 검사 구조는 메모리 셀 행만을 동시에 검사하고, 개별적인 행에서 병렬검사 연산을 반복하게 된다 그러므로, 메모리 셀 행이 중가되면, 종래 기술의 병렬 검사 구조는 덜 효과적이다.
더우기,“1”과“0”논리 레벨의 검사 비트를 메모리 셀로 기록하는 것이 필요하다. 논리“1”레벨의 검사 비트와 논리“0”의 검사 비트가 메모리 셀로 교대로 기록된다면, 배타적-OR는 결함있는 메모리 셀로부터 판독 출력된 검사 비트를 식별할 수 없다. 그러므로, 종래 기술의 병렬 검사 구조는 메모리 셀에 기억된 검사 비트의 패턴을 제한한다.
일본의 심사안된 공개 번호 63-37894는 병렬 검사 구조를 기재한다 그러나, 병렬 검사 구조는 이전에 설명된 것과 비슷하고, 더 이상의 설명은 상기 명세서에 기재되지 않는다.
다른 종래 기술의 병렬 검사 구조는 1991년 3월에 전자 정보 통신 협회의 기굴 보고서, 제90권, 제496호, SDM 90-199, 페이지 27 내지 33에서 야마다 등에 의해“통합된 결합-라인 검사 구조를 갖는 64MDRAM”에서 기재된다. 제2도는 기술 보고서에 기재된 종래 기술의 DRAM 장치의 필수 부품을 예시한다. 기록 회로는 종래 기술의 DRAM 장치에 포함되어 있지만 제2도는 판독 출력/비교 회로에 포커스된다.
종래 기술의 DRAM 장치는 메모리 셀 어레이(11)를 구비하고, 메모리 셀 어레이(11)는 작은 원으로 표시된 메모리 셀(M10, M1l, M12, M20, M21 및 M22)로 구성된다. 메모리 셀은 비트 라인쌍(B00/B01, B10/B11 및 B20/B21)과 선택적으로 연결되고, 워드 라인(W0 및 W1)은 데이타 비트를 메모리 셀(M10 내지 M22)로 선택적으로 기록되고 메모리 셀(M10 내지 M22)로 부터 선택적으로 판독 출력되게 한다. 어드레스 디코더/워드 라인 구동기(12)는 어드레스 프리디코드된(predecoded) 신호에 응답하고, 워드 라인(W0 및 W1)중 하나를 활성 레벨로 구동시킨다.
다수의 센스 엠프(SA0, SA1 및 SA2)는 비트 라인쌍(B00/B01 내지 B20/B21)과 각기 연결되고, 각각의 비트 라인쌍(B00/B01 내지 B20/B21)의 전위차를 증가시킨다.
다수의 판독 출력/비교 회로(RC0,RCI 및 RC2)는 비트 라인쌍(B00/B01 내지 B20/B21)과 또한 연관되며, 비트 라인쌍(B00/801 내지 B20/B21)과 데이타 라인쌍 (D0 및 O1)간에 연결된다. 각각의 판독 출력/비교 회로(RC0 내지 RC2)는 데이타 라인(D0/Dl)과 접지 전압 라인간에 연결된 n-채널 증가형 스위칭 트랜지스터(Q1/Q2 및 Q3/A4)의 두 직렬 조합을 구비한다. 판독 출력/비교 회로(RC0 내지 RC2)는 선택 라인(YS0 내지 YS2)과 연관되고, n-채널 증가형 스위칭 트랜지스터(01 및 03)는 연관된 선택 라인(YS0,YSI 또는 YS2)에 의해 게이트된다. 다른 n-채널 증가형 스위칭 트랜지스터(Q2 및 Q4)는 연관된 비트 라인(B00/B01, B10/Bll 또는 B20/B21)에 의해 각기 게이트되고, 판독 출력/비교 회로(RC0 내지 RC2)는 데이타라인(D0 및 Dl)을 접지 전압 라인과 선택적으로 연결한다.
데이타 라인(D0 및 Dl)은 프리차지 회로(13)와 연결되고, 에러 검출 회로(14 )는 데이타 라인(D0 및 Dl)을 조사한다. 상기 경우, 에러 검출 회로(14)는 NOR 게이트에 의해 수행된다.
그렇게 장치된 종래 기술의 ORAM 장치는 검사 모드에서 다음과 같이 작동한다. 검사 비트는 우선 메모리 셀(M10 내지 M22) 모두에 기록되고, 비트 라인쌍 (B00/B01 내지 B20/B21) 데이타 라인(D0/Dl)은 고전압 레벨과 저전압 레벨의 중간 전압 레벨로 프리차지(precharge)된다. 데이타 라인(D0 및 Dl)은 고전압 레벨로 프리차지되고, 어드레스 디코더/워드 라인 구동기(12)는 워드 라인(W0 및 Wl)중 하나를 활성 레벨로 구동한다.
검사 비트는 활성 레벨로 구동된 워드 라인과 결합된 메모리 셀로 부터 판독 출력되고, 적은 전위차는 관련된 비트 라인쌍(B00/B01 내지 B20/B21) 각각에서 발생한다. 센스 엠프(SA0 내지 SA2)는 활성화되고, 비트 라인쌍(B00/B01 내지 B20/ B21)의 전위차를 증가시킨다.
검사 모드에서, 모든 선택 라인(YS0 내지 YS2)이 고전압 레벨로 되기 때문에, n채널 증가형 스위칭 트랜지스터(Q1/Q3)는 터언 온되고 모든 판독 출력/비교 회로(RC0 내지 RC2)는 동시에 인에이블되어 접지 전압 라인에 전류를 흘리게 된다.
만약, 선택 워드 라인과 결합된 메모리 셀이 양호하다면, 그로부터 판독 출력된 검사 비트들의 논리 레벨은 같고, n-채널 증가형 스위칭 트랜지스터(Q2 또는 Q4)중 하나가 연관된 데이타 라인(D0 또는 Dl)을 접자 전압 라인과 전기적으로 연결하기 위해 터언 온된다. 그러나, 다른 데이타 라인(Dl 또는 D0)은 접지 전압 라인으로부터 격리되고, 고전압 레벨을 유지한다. 결과로써, 고전압 레벨 즉 논리“1”레벨과 저전압 레벨 즉, 논리“0”레벨은 NOR 게이트(14)에 공급되고, NOR 게이트(14)는 에러 검출 신호를 비활성 저전압 레벨로 유지한다.
그러나, 결함있는 메모리 셀이 선택된 메모리 셀에 포함되어 있다면, 그로 부터 판독 출력된 검사 비트는 다른 양호한 메모리 셀로 부터 판독 출력된 검사 비트에 보수적(complementary)이다. 예를 들어, 연관된 판독 출력/비교 회로의 n-채널 증가형 스위칭 트랜지스터(Q2)가 결함있는 메모리 셀로 부터 판독 출력된 검사 비트에 의해 터언 온되고, 연관된 판독 출력/비교 회로의 n-채널 중가형 스위칭 트랜지스터(Q4)가 다른 검사 비트에 의해 터언 온된다. 결과로써, 2개의 데이타 라인(D0 및 Dl)은 접지 전압 라인과 전기적으로 연결되고 저전압 레벨 또는 논리“0”레벨은 NOR 게이트(14)에 공급된다 그런후, NOR 게이트(14)는 고전압 레벨의 에러 신호를 발생시키고, 분석자는 에러 신호를 근거로 생산품을 결함이 있는 것으로 진단한다.
그러므로, 제2종래 기술의 병렬 검사 구조는 검사를 가속시키고, 병렬 검사용 회로 장치는 제1의 종래 기술예의 그것보다 더 간단해질 수 있다. 그러나, 제2의 종래 기술의 병렬 검사 구조는 판독 출력/비교 회로(RC0 내지 RC2)에게 메모리 셀의 오직 하나의 행으로 부터 판독 출력된 검사 비트를 확인하는 것을 하여할 것이고, 제1종래 기술의 병렬 검사 구조와 비슷한 검사 연산을 반복하게 된다.
더우기, 메모러 셀의 행으로 부터 판독 출력된 검사 비트를“0”,”1”중 어떤 논리 레벨로도 되게 하는 것이 필요하고, 제2종래 기술의 병렬 검사 구조는 검사 비트 패턴을 제한한다.
일반적으로, 인접한 메모리 셀에 기억된 데이타 비트가 서로 보수인, 데이타 비트는 서로 영향을 미치게될 것이고, 결함있는 메모리 셀은 데이타 비트중 하나를 인비트한다. 결함있는 메모리 셀을 걸러내기 위해, 논리“1”레벨의 검사 비트 및 논리“0”의 검사 비트를 메모리 셀에 교대로 기록시키는 것이 필요하다. 그러나, 제1 및 2의 종래 기술의 검사 구조는 위와 같은 비트 패턴을 기억하는 메모리 셀을 병렬 검사 동작을 통해 검사할 수 없다.
그래서 본 발명의 중요한 목적은 다수의 검사 비트 패턴으로 병렬 검사 연산을 수행하는 DRAM 장치를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 검사 비트를 소정의 데이타 기억 블럭으로 그리고 다른 검사 비트를 다른 소정 데이타 기억 블럭으로 연속적으로 기록해서 바둑판 모양(checker)의 검사 비트를 형성하는 것을 목직으로 한다.
본 발명의 일면에 따라, 데이타 비트를 선택적으로 기록하고 그리고 데이타 비트를 선택적으로 판독 출력하기 위한 표준 모드 동작과, 검사 비트를 순차적으로 기록하고 검사 비트를 순차적으로 판독출력하기 위한 병렬 검사 모드를 갖는 반도체 DRAM 장치가 제공되며, 반도체 다이나믹 랜덤 액세스 메모리 장치는 a) 데이타 저장 블럭 각각이 a-1) 상기 데이타 비트 또는 상기 검사 비트를 선택적으로 저장하는 복수개의 어드레스 가능 메모리 셀과, a-2) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되고, 든성 레벨로 선택적으로 구동되어 상기 복수개의 어드레스 가능 메모리 셀중 선택된 메모리 셀에 어드레스하는 것이 가능한 복수개의 부워드 라인과, a-3) 상기 '복수개의 부워드 라인에 연결되어 있으며, 상기 부워드 라인중 하나를 상기 합성 레벨로 구동시키는 일부 디코더 유니트와, a-4) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되어, 상기 데이타 비트 또는 상기 검사 비트를 나타내는 전위차를 증폭시키는 복수개의 센스 엠프를 가지고 있는 복수개의 상기 데이타 저장 블럭과, b) 데이타 저장 블럭의 열과 선택적으로 관련되어 있고, 데이타 저장 볼럭의 열의 일부 디코드를 인에이블시키기 위해 활성 레벨로 선택적으로 구동되는 복수개의 블럭 선택 라인과, c) 상기 복수개의 블럭 선택 라인과 연결되고, 상기 블럭 선택 라인중 하나를 상기 활성 레벨로 구동시키기 위해 제1어드레스 비트에 따라 동작하는 열 어드레스 디코더 유니트와, d) 상기 복수개의 데이타 저장 블럭의 행과 선택적으로 관련되고, 선택된 열에 있는 상기 데이타 저장 활력중 하나의 일부 디코더 유니트가 상기 부워드 라인을 선택적으로 구동시키게 하기 위하여, 관련된 행에 있는 데이타 저장 블럭의 일부 디코더 유니트에 각각 연결된 복수개의 주워드 라인 그룹과, e) 상기 복수개 의 주워드 라인 그룹과 연결되어 있고, 제2어드레스 비트에 따라 상기 복수개의 주워드 라인 그룹중 하나를 활성 레벨로 구동시키는 행 어드레스 디코더 유니트와, f) 데이타 저장 블럭의 상기 열과 각각 관련이 있고, 관련된 열에 있는 데이타 저장 블릭 각각의 센스 엠프에 가각 연결된 복수 그룹의 데이타 전송 경로와, g) 상기 정상 모드에서는 입력 데이타를 받아들이고 출력 데이타를 출력하는 동작과, 상기 병렬 검사 모드에서는 상기 검사 비트를 받아들이고 진단 신호를 출력하는 동작을 하며, 상기 입력 데이타, 상기 출력 데이터, 및 상기 검사 비트를 전위차의 형태로 전달하는 판독/기록 데이타 버스 시스템을 갖고 있는 입/출력 수단과, h) 블럭 선택 라인은 각각의 검사 비트를 병렬 검사 모드에서 소정의 데이타 저장 블럭으로 기록하기위해 활성 레벨로 순차직으로 구동되고, 블럭 선택 라인은 병렬 검사 모드에서 소정의 데이타 기억 블럭으로 부터 데이타 비트를 판독 출력하기 위해 활성 레벨로 연속직으로 구동되고, 다수의 데이타 전달 경로 그룹과 각기 연관되고, 연관된 그룹의 데이타 전달 경로를 판독 및 기록 버스 시스템과 각기 선택적으로 각기 연결시키는 다수의 라인 선택 수단과, i) 입력 및 출력 수단과 연관되고, 병렬 검사 모드에서 소정의 데이타 저장 블럭으로 부터 순차적으로 판독 출력된 검사 비트의 논리 레벨이 일치하는지 또는 불일치하는지 알아보고 일치, 불일치를 나타내는 진단 신호를 발생하기 위해 판독 및 기록 버스 시스템의 전위차 레벨을 조사하는 진단 수단을 구비한다.
본 발명의 다른면에 따라, 데이타 비트를 선택적으로 기록하고 데이타 비트를 선택적으로 판독 출력하기위한 표준 모드와, 검사 비트를 순차적으로 기록하고 검사 비트를 순차적으로 판독 출력하기 위한 병렬 검사 모드를 갖는 반도체 DRAM 장치가 제공되며, 반도체 다이나믹 랜덤 액세스 메모리 장치는 a) 데이터저장 블럭 각각이 a-1) 상기 데이타 비트 또는 상기 검사 비트를 선택적으로 저장하는 복수개의 어드레스 가능 메모리 셀과, a-2) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되고, 황성 레벨로 선택적으로 구동되어 상기 복수개의 어드레스 가능 메모리 셀중 선택된 메모리 셀에 어드레스하는 것이 가능한 복수개의 부워드 라인과, a-3) 상기 복수개의 부워드 라인에 연결되어 있으며, 상기 부워드 라인중 하나를 상기 활성 레벨로 구동시키는 일부 디코더 유니트와, a-4) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되어, 상기 데이타 비트 또는 상기 검사 비트를 나타내는 전위차를 중폭시키는 복수개의 센스 엠프를 가지고 있는 복수개의 상기 데이타 저장 블럭과, b) 데이타 저장 블럭의 열과 선택적으로 관련되어 있고, 데이타 저장 블럭의 열의 일부 디코드를 인에이블시키기 위해 활성 레벨로 선택적으로 구동되는 복수개의 블럭 선택 라인과, c) 상기 복수개의 블럭 선택 라인과 연결되고, 상기 블럭 선택 라인중 하나를 상기 활성 레벨로 구동시키기 위해 제1어드레스 비트에 따라 동작하는 열 어드레스 디코더 유니트와, d) 상기 복수개의 데이타 저장 블럭의 행과 선택적으로 관련되고, 선택된 열에 있는 상기 데이타 저장 블록중 하나는 일부 디코더 유니트가 상기 부워드 라인을 선택적으로 구동시키게 하기 위하여, 관련된 행에 있는 데이타 저장 블럭의 일부 디코더 유니트에 각각 연결된 복수개의 주워드 라인 그룹과, e) 상기 다수의 주워드라인 그룹과 연결되고, 제2어드레스 비트에 응답해서 다수의 주워드 라인 그룹중 하나를 활성 레벨로 선택 적으로 구동시키고 병렬 검사 모드에서 다수의 주워드 라인 그룰을 순차적으로 구동시키는 동작을 하고, 각각의 검사 비트를 소정의 데이타 저장 블럭에 기록하며, 또한 병렬 검사 모드에서 소정의 데이타 저장 블럭으로 부터 검사 비트를 판독하기 위해서, 다수의 주워드 라인 그룹을 순차적으로 구동시키는 행 어드레스디코더와, f) 데이타 저장 블럭의 상기 열과 각각 관련이 있고, 관련된 열에 있는 데이타 저장 블럭 각각의 센스 엠프에 각각 연결된 복수 그룹의 데이타 전송 경로와, g) 상기 정상 모드에서는 입력 데이타를 받아들이고 출력 데이타를 출력하는 동작과, 상기 병렬 검사 모드에서는 상기 검사 비트를 받아들이고 진단 신호를 출력하는 동작을 하며, 상기 입력 데이타, 상기 출력 데이타, 및 상기 검사 비트를 전위차의 형태로 전달하는 판독/기록 데이타 버스 시스템을 갖고 있는 입/출력 수단 및, h) 상기 복수 그룹외 데이타 전송 경로와 각각 관련이 있으며, 각각이 관련 그룹의 데이타 전송 경로를 상기 판독/기록 버스 시스템에 선택적으로 연결하는 복수개의 라인 선택 수단과, i) 입력 및 출력 수단과 연관되고, 병렬 검사 모드에서 소정의 데이터 저장 블럭으로 부터 순차적으로 판독 출력된 검사 비트의 논리 레벨이 일치하는지 또는 불일치하는지 알아보고 일치, 불일치를 나타내는 진단 신호를 발생하기 위해 판독 및 기록 버스 시스템의 전위차 레벨을 조사하는 진단 수단을 구비한다.
본 발명에 따른 DRAM 장치의 특징 및 장점은 첨부 도면과 연관지어진 다음 설명에서 더욱 확실히 이해되어질 것이다.
[제1실시예]
제3도에서, 본 발명을 실현할 DRAM이 반도체 칩(20)위에 제조되어 있고, 행과 열로 배열된 여러개의 데이타 저장 블럭 (MB00, MB01‥‥‥MB0n) ,(M810, MB11‥‥‥MB1n), (MBm0, MBm1‥‥‥MBmn)으로 구성되어 있다.
주워드 라인 그룹(MWL01-MWL0i),(MWLll-MWLli), 및 (MWLml-MWLmi)은 데이타 저장 블럭(MB00-MBmn)의 행과 각각 연결되어 있고, 행 어드레스는 데이타 저장 블럭(MB00-MBmn)의 행, 즉, 주워드 라인 그룰(MWL01/MWL0i-MWLml/MWLmi)에 각각 할당된다. 행 어드레스 디코더(21)는 주워드 라인 그룹(MWL01/MWL0i-MWLml/MWLmi)중 하나를 선택하고, 그것과 관련된 데이타 저장 블럭 의한 행을 선택한다.
여러개의 블럭 선택선(BS0, BSl‥‥‥BSn)은 또한 데이타 저장 블럭(MB00-M8mn)의 열(column)과 관련이 있고, 열 어드레스는 데이타 저장 블록(MB00-MBmn)의 열, 즉, 블럭 선택선(BS0-BSn)에 각각 할당 된다. 열 어드레스 디코더(22)는 블록 선택선(BS0-BSn)을 선택적으로 구동시키고 데이타 저장 블록의 열을 선택한다 그래서 데이타 저장 블록(MB00-MBmn) 각각의 주워드 라인 그룹(MWL01-MWL0i)에서 (MWLml-MWLmi)까지중 한 그룹과 블럭 선택선(BS0-BSn)중 한선에 의해 선택된다. 비트 라인쌍(BL01/BL0j, BLll/BLIj‥‥‥BLnl/BLnj) 그룹 각각은 데이타 저장 블럭(MB00-MBmn)과 관련이 있고, 비트라인쌍(BL01/BL0j, BLl1/BLIj‥‥‥BLnl, BLnj)은 데이타 저장 블럭(MB00-MBmn)의 각 열에 대해 그룹으로 되어 있다(제4도 참조) . 비트 라인쌍(BLOI‥‥BLOj), (BLll‥‥‥BLlj), (BLnl‥‥BLnj) 그를 각각은 데이타 전송 경로를 형성한다 그러나, 비트 라인쌍(BLOI-BLOj)은 데이타 저장 블럭의 열중 하나가 공유할 수도 있다
비트 라인쌍 그룹(BL01/BLOj-BLnl/BLnj)은 선택 유니트(230, 231‥‥‥23n)에 최종적으로 연결되며, 선택 유니트(230, 231‥‥‥23n)은 비트 라인쌍 그룹( BL01/BLOj‥‥또는 BLnl/BLnj)중에서 데이타 저장 블럭의 한열과 관련된 그룹이 공유한다. 선택 유니트(230-23n)는 라인 어드레스 디코더(24)가 제어한다. 라인 어드레스는 각 그룹의 비트 라인쌍에 각각 할당되고, 라인 어드레스 디코더(24)에 의해서, 선택 유니트(230-23n) 각각은 비트 라인쌍(BL01/BLOj‥‥BLnl/BLnj) 그룹중 한 그룹의 두 비트 라인쌍을 데이타 라인쌍(DL01/DL02, DLl1/DL12‥‥‥DLn1/DLn2)을 -통해서 데이타 중폭기 (250, 251‥‥‥25n)에 전기적으로 연결시킨다. 판독/기록 데이타 버스 시스템(RWB0/RW81)은 데이타 증폭기(250-25n)가 공유하고, 두개의 입/출력 유니트(26a 및 26b)를 데이타 증폭기(250-25n)에 전기적으로 연결시킨다 데이타 입/출력 유니트(26a,26b)는 데이타 입/출력 핀(27a,27b)에 각각 연결한다.
비트 라인쌍 그룹(BL01/BL0j-BLnl/BLnj)은 또한, 프리차지(precharge) 유니트(280, 281‥‥‥28n)에도 각각 연결되고, 프리차지 유니트(280,281‥‥‥28n) 각각은 매번의 액세스 전에, 프리차지 제터 신호(PCI)에 의해서 비트 라인쌍 (BL01 /BL0j-BLnl/BLnj)을 중간 전압 레벨로 충전시킨다. 데이타 저장 블럭(MB00-MBmn)은 배열이 서로 비슷하고 그 예로, 데이타 저장 블럭(MB00)을 제4도를 참조해서 아래에 설명한다. 데이타 저장 볼럭(M800)의 대부분은 메모리 셀(Mll, Mla‥‥‥Mlb, Mlj, Mkl, Mka‥‥‥Mkb, Mkj)과 블력 행어드레스 디코더(a partial row address decoder)(WD) 및 센스 엠프(SA1, SAa‥‥‥SAb, SAj)로 구성되는데, 여기서, 부분 행 어드레스 디코더는 주워드 라인(MWL01-MWL0i)과 연결되어 부워드 라인(SWLI-SWLk)를 선택적으로 구동하고, 센스 엠프(SAI, SAa, SAb, SAj)는 비트 라인쌍(BL0I, BL0a‥‥‥BL0b 및 BL0j)와 관련이 있다. 2차 행 어드레스가 부워드 라인(SWLI-SWLk)에 각각 할당되고, 그래서 메모리 셀(M11-Mkj)의 행에 각각 할당된다. 한편, 비트 라인쌍은 두개의 하위 그룹(BL01-BL0a) 및 (BL0b-BL0j)로 나누고, 라인 어드레스는 비트 라인쌍(BL01-BL0a) 각각과 비트 라인쌍(BL0b-BL0j)각각에 할당된다.
그래서 라인 어드레스 각각은 비트 라인 그룹(BL01/BL0j-BLnl/BLnj)중 한 그룹에 있는 비트 라인쌍 두개를 나타낸다. 메모리 셀(Mll-Mkj)는 1-Tr, 1-Cap 형태로 되어 있고, 데이타 비트를 전기적 전하형태로 저장한다.
메모리 셀(Mll-Mkj)의 열은 관련된 그룹의 비트 라인쌍(BL01-BL0j)에 각각 관련있고, 메모리 셀의 드레인은 관련 비트 라인에 교대로 연결되어 있다.
부워드 라인(SWL1-SWLk)는 메모리 셀(Mll-Mkj)의 행과 가가 관련이 있고, 부워드 라인(SW1-SWk) 각각은 관련된 행에 연결된 메모리 셀의 게이트와 연결된다. 부분 행 어드레스 디코더(WD)는 관련 블록 선택 라인(BS0)과 함께 인에이블되고, 부워드 라인(SWL1-SWLk)중 하나를 구동해서 활성 레벨로 만드는 주워드 라인 (HWL 01-보WLmi)과 상응하게 된다.
활성 레벨로 구동된 부워드 라인과 연결된 메모리 셀은 그 메모리 셀에 연렬된 프리차지 상태에 있는 비트 라인쌍(BL01-BL0j)과 전기적으로 도통 상태가 되며, 저장된 데이타 비트를 나타내는 전위차가 비트 라인쌍(BL01-BL0j)에 나타나게 된다.
센스 엠프(SA1-SAj)에는 고,저전원 전압 레벨이 동시에 공급되고, 데이타 비트를 나타내는 전위차를 증가시킨다.
선택 유니트(230)는 두개의 멀티플랙서(230a) 및 (230b), 데이타 선택기 (230c) 및 (2306)로 구성되고, 멀티플랙서(230a, 230b)와 테이타 선택기(230c,230d )는 라인 어드레스 디코더(24)의 통제를 받는다. 각 그룹 비트 라인쌍(BL01-BL0j)은 두개의 하위 그룰, 즉, 비트 라인쌍(BL01-BL0a)와 (BL0b-BL0j)로 나누어진다. 멀티플렉서(230a)와 데이타 선택기(230c)는 제1하위 그룹에서 비트 라인쌍을 선택하고, 데이타 라인쌍(DL01)과 선택한 비트 라인쌍을 전기직으로 연결한다. 마찬가지로 멀티 플랙서(230b)와 데이타 선택기(230d)는 제2하위 그룹에서 비트 라인쌍을 선택하고, 데이타 라인쌍(DL0d)과 선택한 비트 라인쌍을 전기적으로 연결한다.
다른 선택 유니트(231-23n)은 선택 유니트(230)와 구성이 유사하므로 여기서 그에 대한 설명은 하지 않는다.
데이타 증폭기 유니트(250)는 두개의 데이타 증폭기(950a) 및 (250b)를 가지며, 데이타 증폭기(250a)는 판독/기록 데이타 버스(PWBO)와 데이타 라인쌍(OL01) 사이에 연걸되고 데이타 증폭기(250b)는 판독 기록 테이타 버스(PWB1)와 데이타 라인쌍(DL02) 사이에 연결된다.
제5도에서 설명하겠지만, 데이터 증폭기(250a,250b) 각각은 기록 증폭기 (250c)와 판독 증폭기(250d)로 구성되고, 기록 증폭기(250d)는 n채널 증가형 방전 트랜지스터 두개(250e) 및 (250f)와 관련되어 있다. 기록 증폭기(250)는 판독/기록 데이타 거스(PWB0) 또는 (PWB1)에 실린 기록할 데이타 비트를 나타내는 전위차를 중가시키는 동작을 하고, 중가한 전위차를 데이타 라인쌍(DL0I, DL02)에 보내준다. 한편, 판독 증폭기(250d)는 데이타 라인쌍(DL01, DL02)에 실린 판독할 데이타 비트를 나타내는 전위차에 따라 동작하고, 서로 반대인(complementary) 게이트 제어 신호를 만들어낸다. n채널 증가형 방전 트랜지스터(250e 및 250f)는 각각, 판독/기록 버스(PWB0 또는 PWB1)와 접지 사이에 드레인-소스 경로를 가진다. 게이트 계어 신호는 판독 증폭기(250d)에서 나와서 n채널 증가형 방전 트랜지스터(250e,250f)의 게이트 전극으로 들어가는 데, 판독할 데이타에 따라 이 트랜지스터들을 온, 오프시킨다.
제4도로 되돌아가서, 프리차지 회로(29)는 판독/기록 데이타 버스(PWB0, PWB1) 사이에 연결되고, 판독/기록 테이타 버스(PWB0, PWB1)를 기록할 데이타 비트 또는 판독할 데이타 비트가 전달되기 전에 고전압 레벨로 충전시킨다.
입력 출력 유니트(26a 및 26b)는 회로 구성이 유사하고, 입/출력 테이타 핀(27a,27b)화 판독/기록 데이타 버스(PWB0 또는 PWB1) 사이에 병렬 연결된 입력 데이타 버퍼(26c)와 출력 데이타 버퍼(26d)로 구성된다. 기록할 데이타 비트는 입/출력 데이타 핀(27a 또 는 27b)에서 부터 입력 데이타 버퍼(26c)로 공급되고, 입력 데이타 버퍼(26c)는 기록할 데이타 비트에 의해서 판독/기록 데이타 버스(PWB0 또는 PWB1)상에 전위차를 발생한다. 출력 데이타 버퍼(26d)는 판독/기륵 데이타 버스(PWB0 또는 PWB1)상의 전위차, 또는, 이후에 상세히 설명하겠지만 진단 유니트 (30)에 의한 판단 신호(JGI 또는 JG2)에 의해서 출력 데이타 신호 나 진단 신호를 발생한다.
진단 유니트(30)는 두개의 비교기(30a) 및 (30b)로 구성되고, 비교기(30a, 30b)는 판단 신호(JG1, JG2)를 만들기 위해서 판독/7'록 데이타 버스(PWB0,PWB1)를 감시한다.
제6도에서, 비교기(30a,30b)는 각각, 검사 가능 신호(JEI)를 받는 인버터 (30c)와 뒤집어진(complementary) 검사 가능 신호 및 판독/기록 데이타 버스(PWB0 또는 PWB1) 전압 레벨을 받는 NOR 게이트(30d)로 구성된다. NOR 게이트(30d)는 뒤집어진 결과 가능 신호가 저전압 레벨 즉, 논리값“0”일때 인에이블되고, 해당하는 판독/기록 데이타 버스(PWB0 또는 PWB1)의 전압 레벨을 조사해서 공급된 전압 레벨이 서로 같은지 다른지 알아낸다. 만약 판독/기록 데이타 버스(PWB0 또는 PWB1)의 데이타 라인의 전압 레벨이 다르면, 즉 하나는 핀전압 레벨이고 다른 하나는 저전압 레벨일때, 비핀기(30a,30b) 각각은 점사 비트자의 일치를 나타내는 판단 신호 JG1 또는 JG2를 발생한다. 그러나, 만약 두 데이타 라인이 모두 저전압 레벨이면, 비교기(30a,30b)는 검사 비트간의 불일치를 나타내는 고.전압 레벨로 판단 신호(JGI 또는 JG2)를 바꾼다.
비교기(30a 또는 30b)의 판단 신호가 불일치를 나타낼때, 출력 데이타 버퍼 (26d)는 결함을 나타내는 진단신호를 발생한다. 한편, 판단 신호가 일치를 나타내는 저전압 레벨을 유지하면, 출력 버퍼는 결함없음(excellence)을 나타내는 진단 신호를 발생한다.
제3도로 되돌아가서, DRAM은 1차, 2차 행 어드레스, 열 어드레스, 라인 어드레스를 나타내는 외부 어드레스 비트에 대한 어드레스 핀과 연결된 어드레스 버퍼 (31)를 추가로 구비하고, 어드레스 버퍼(31)는 행 어드레스 디코더(21), 켤 어드레스 디코더(22) 및 라인 어드레스 디코더(24)에게 미리 복호된 어드레스 신호들을 제공한다
타이밍 발생 회로(32)는 DRAM에 포함되어 있고, 외부 제어 신호들, 예를 들어 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호, 기록 가능 신호 등과 같은 제어 신호들에 대한 제어 신호핀과 연결된다. 타이밍 발생 회로(32)는 외부 제어 신호에 따라 동작하고, 기록 순서와 판독 순서를 제어하는 내부 타이밍 신호를 순차적으로 발생한다.
DRAM은 또한, 검사 모드 진입 회로(33)도 구비하고 있는데, 검사 모드 진입 회로(33)는 DRAM이 자기 자신의 구성 부품을 진단하는 검사 모드로 진입하게 해준다. 상세히 설명하면, 소정의 외부 신호의 전압 레벨이 소정의 패턴으로 변화하며, 검사 모드 진입 회로(33)는 검사 모드를 인식하고, 소정의 어드레스 비트에 따라 집사 가능 신호들을 선택적으로 발생한다. 즉, 소정의 어드레스 비트의 비트 패턴이 내부 검사 진행들중 하나를 나타내고, 검사 모드 진입 회로(33)는 소정의 어드레스 비트에 기초해서 요구한 검사 진행을 식별한다. 비트 패턴중 하나가 이후에 발명될 병렬-비트 검사 진행을 나타내면, 검사 모드 진입 회로(33)는 검사 가능 신호(TE1)를 발생하게 된다.
여기서, 데이타 중폭 유니트(250-25n), 판독/기록 데이타 버스 시스템(PWB0, PWB1), 입/출력 데이타 버퍼 유니트(26a,26b), 입/출력 데이타 핀(27a), 프리차지 회로(29), 및, n채널 증가형 방전 트랜지스터(250e,25f)는, 전체로서, 입/출력 수단을 구성하고, 선택기(230-23n), 라인 어드레스 디코더(24)는, 조합의 형태로써, 여러개의 라인 선택 수단을 구성한다.
자동 재생 시스템(Auto-refreshing system)과 전원 공급 시스템과 같은 다른 시스템을 본 발명에 따른 DRAM이 포함할지라도, 이런 시스템은 도면에 나타내지 않았는데 그 이유는 본 발명을 이해하는데 별로 중요하지 않기 때문이다.
본 발명에 의한 DRAM은 정상 모드와 검사 모드에 선택적으로 들어갈 수 있다. 정상 모드에서, DRAM은 데이타 저장 블럭(MB00-MBmn)중 하나에 기록 데이타 비트를 기록하는 기록 동작을 수행하고, 데이타 저장 블럭(MB00-MBmn)중 하나로 부터 판독 데이타 비트를 판독하는 판독 동작을 수행 한다. 비록, 재생 동작도 정상 모드에서 수행되지만, 그것에 대한 설명은 하지 않는다.
이제, 소정의 외부 제어 신호가 소정의 패턴으로 변하지 않는다고 가정하면, DRAM은 정상 모드를 유지하고, 외부 어드레스 비트는, 어드레스 스트로브 신호 등과 같은 외부 제어 신호와 동기해서 어드레스 버퍼(31)에 외해 순차적으로 래치된다.
어드레스 버퍼(31)는 열 어드레스를 나타내는 미리 복호된 어드레스 신호를 발생하고, 열 어드레스 디코더(22)는 블럭 선택 신호(BS0-BSn)중 하나를 활성 레벨로 구동시킬 열 어드레스를 인식한다. 그결과, 활성 레벨로 구동된 블럭 선택 신호는 데이타 저장 블럭의 열중한 열에 연결된 부분 열 어드레스 디코더(WD)를 동시에 인에이블시킨다.
어드레스 버퍼(31)는 1차, 2차 행 어드레스를 나타내는 또 다른 어드레스 프리디코드 신호를 발생하고, 행어드레스 디코더(21)는 1차 행 어드레스로 할당된 데이타 저장 블럭의 행과 관련된 주워드 라인 그룹(MWL01/MWL0i-MWLml/MWLmi)중 하나를 선택적으로 구동시킨다. 그러나, 주워드 라인의 나머지 그룹은 불활성 상태로 남아 있다.
블록 선택 신호에 의해 인에이블된 단 하나의 데이타 저장 블럭만이 선택된 주워드 라인 그룹에 따라 동작하고, 제2행 어드레스에 의래 활성 라인이 된 부워드 라인중 하나를 구동시킨다. 선택된 부워드 라인에 연결된 메모리 셀의 행은 관련된 비트 라인쌍과 전기적으로 연결되고, 그 메모리 셀에 저장된 데이타 비트는 비트 라인쌍으로 판독되어 전위차를 발생시킨다. 전위차는 관련된 센스 엠프(SA1-SAj)에 의해 증폭된다.
기록할 데이타 비트는 입/출력 데이차 비트(27a,27b)에 공급되고, 입력 데이타 버퍼(26c)로 전달된다 프리차지 회로(29)는 데이타 버스(PWB0-PWB1)를 이미 고전압 레벨로 충전시켜 놓았다. 입력 데이타 버퍼회로(26c)는 기록할 데이타 비트로 부터 전위차를 만들어내고, 이 전위차는 데이타 버스(PWB0 및 PWB1)를 통해서, 데이타 증폭기(250‥‥25n) 각각에 포함된 데이타 증폭 유니트(2503 및 250b)중 기륵 중폭기(250c)에 전달된다. 데이타 증폭 유니트(250a,250b)중 기록 증폭기(250c)는 데이타 버스(PWB0,PWB1)의 전위차를 증폭시 킨다.
어드레스 버퍼 유니트(31)는 또한, 라인 어드레스를 나타내는 어드레스 비트로부터 또다른 어드레스 프리디코드 신호를 발생하고, 라인 어드레스 디코더(24)에 의해, 선택 유니트(230-23n) 각각은 라인 어드레스가 한당된 비트 라인쌍중 두 그룹과 연결된다. 만약 어드레스 프리디코드 신호가 두 하위 그룹중 왼쪽끝 비트 라인쌍을 나타낸다면, 비트 라인쌍 BL01, BL0b‥‥‥BLnl, BLnb가 데이타 버스(PWB0 및 PWB1)에 연결된다.
그다음, 기록 데이타 비트를 나타내는 전위차가 데이타 증폭 유니트(250a, 250b)에서 선택된 데이타 저장블록에 관련된 선택된 비트 라인쌍에 전달된다. 기록 데이타 비트를 나타내는 전위차는 이미 선택된 비트 라인쌍에 존재하는 전위차를 반대로 바꾸거나, 그대로 유지하거나 할 것이고, 기록 데이타 비트는 행, 열, 라인 어드레스가 할당된 메모리 셀에 저장된다. 선택된 데이타 저장 블럭의 다른 비트 라인쌍의 전위차는 원래의 메모리 셀에 재저장된다. 비록 전위차가, 선택되지 않은 데이타 저장 블럭의 비트 라인쌍에 전달될지라도, 기록 데이타 비트는 선택되지 않은 데이타 저장 블럭의 메모리 셀에 절대로 저장되지 않는데, 그 이유는 부워드 라인중 메모리 셀을 비트 라인쌍과 전기적으로 도통시켜주는 부워드 라인이 하나도 없기 때문이다.
판독 동작중에, 비트 라인쌍의 전위차가 센스 엠프(SA1-SAj)에 의해 중폭된 후, 선택된 데이타 저장 유니트와 판련된 선택 유니트는 라인 어드레스에 할당된 두 비트 라인쌍을 증폭기 유니트(250a 및 250b)의 판독 중폭기(250d)에 연결시키며, 선택된 데이타 저장 블럭에 저장된 데이타 비트로 부터 판독 데이타 비트를 선택한다. 판독 증폭기(250d)는 이미 고전압 레벨로 프리차지되어 있는 데이타 버스(PWB0, PWB1)의 데이타 버스 라인을 선택적으로 방전시키며, 판독 데이타 비트를 나타내는 전위차를 데이타 버스(PWB0,PWB1)에 각가 전달한다. 데이타 버스(PWB0 및 PWB1)은 전위차를 입/출력 데이타 버퍼 유니트(26a,26b)중 데이타 출력 버퍼(26d)에 전달하고, 데이타 출력 버퍼(26d)는 판독 데이타 비트를 나타내는 출력 데이타 신호를 발생한다. 출력 데이타 신호는 입/출력 데이타 핀(27a,27b)에 공급된다.
그러나, 정상 로드에서, 검사 모드 진입 회로(33)는 어떠한 검사 가능 신호도 만들지 않과, 진단 유니트(30)는 데이타 버스(PWB0, PWB1)의 전위차에 대해 어떤 동작도 하지 않는다.
한편, 외부 제어 신호가 병렬 비트 검사 진행을 나타내는 어드레스 비트가 존재할때 소정의 패턴으로 변화한다면, 검사 모드 진입 회로(33)는 병렬 비트 검사 진행을 인식따고 DRAM은 병렬 비트 검사 모드로 들어간다.
외부 진단 시스템(도시안됨)은 데이타 저장 블럭에 검사 비트로 논리값“1”및“0”을 바둑판 모양의 비트 패턴으로 배열하는 것이 바람직하다. 만약, 바둑판 모양의 비트 패턴이 검사 비트의 첫번깨 행으로“1010‥‥1010”를 가진다면, 두번째 행으로는“0101‥‥0101”그리고 세째 행은“1010‥‥1010”를 가질 것이다.
우선, 논리값“1”의 검사 비트가 입/출력 데이타 핀(27a,27b) 각각에 공급되고, 외부 어드레스 비트가 데이타 저장 블럭 MB00에서 메모리 셀(Mll,Mlb)를 선택한다. 비록, 검사 비트가 데이타 증폭기(250-25n)로 부터 선택 유니트(230-23n)를 통해 라인 어드레스에 할당된 비트 라인쌍(BL01/BL0b-BLnl/BLnb)으로 전달될지라도, 논리값“1”검사 비트는 선택된 데이타 저장 블럭(MB00)의 메모리 셀(Mll,Mlb)로 앞서 설명한 기록 순서를 통해 기록되는데 그 이유는 행 어드레스 디코더와 열 어드레스 디코더(21,22)는 블럭 선택선중 BS0만 활성화시키기 때문이다. 그다음, 열 어드레스를 나타내는 외부 어드레스 비트가 블럭 선택 라인(BS1)으로 바뀌고, 어드레스 버퍼 유니트(31)에 의해 래치된다. 열 어드레스 디코더(22)는 활성 블럭 선택 라인을 (BS0)에서 (BS1)로 바꾸고, 비트 라인쌍(BLll 및 BLlb)에 이미 전송된 논리값“1”검사 비트는 데이타 저장 블럭(MB01)의 메모리 셀(Mll, Mlb)에 저장된다.
이런 식으로 해서, 열 어드레스를 나타내는 외부 어드레스 비트는 블럭 선택 라인(BS0)에서 (BS1)로 바뀌고, 논리값“1”검사 비트는, 라인 어드레스나 1차, 2차 행 어드레스는 전혀 바꾸지 않고도 데이타 저장블럭(MB00-MB0n)의 메모리 셀(Mll, Mlb)에 순차적으로 기록될 수 있다. 논리값“1”검사 비트는 열 어드레스만 바꾸는 한번의 액세스동안에 2n개의 메모리 셀로 기록된다.
그다음, 논리값“0”검사 비트는 입/출력 데이타 핀(27a,27b)에 공급되고, 라인 어드레스는 비트 라인쌍(BL01/BL0b‥‥BLnl/BLnb)에서 그다음 비트 라인쌍으로 바뀐다. 그러나, 1차, 2차 행 어드레스는 바뀌지 않으며, 열 어드레스는 블럭 선택선(BS0)으로 되돌아간다. 기록 진행이 다시 수행되고, 논리값“0”검사 비트는 데이타 저장 블럭(MB00)의 메모리 셀(Mll,Mlb) 다음 메모리 셀로 기록된다. 기록 진행은 열 어드레스를 블럭 선택 라인(BS0)에서 블럭 선택 라인(BSn)으로 비꿈으로서 메모리 셀(Mll,Mlb) 바로 옆 메모리 셀에 대해서 반복 수행되고, 논리값“0”검사 비트는, 논리값“1”검사 비트가 저장된 메모리 셀의 바로 옆 메모리 셀에 저장된다.
그래서, 논리값“0”검사 비트와 논리값“1”검사 비트는 입/출력 데이타 핀(27a,27b)에 교대로 공급되고, 열 어드레스와 라인 어드레스를 바꾸어서 동일한 1차, 2차 행 어드레스로 지정된 메모리 셀의 행에 기록된다.
그 다음, 라인 어드레스 및 열 어드레스가 최초값으로 되돌아가면, 2차 행 어드레스는 메모리 셀(Mll-MIj)의 행에서 다음 메모리 셀의 행으로 바뀐다. 논리값“0”검사 비트와 논리값“1”검사 비트는 입/출력데이타 핀(27a,27b)에 교대로 공급되고, 행 어드레스와 라인 어드레스를 바꿈으로서 2차 행 어드레스로 지정된, 데이타 저장 블럭외 매모리 셀에 교대로 기록된다. 기특 동작은 데이타 저장 블럭 (M800-M80n)에 포함된 매모리 셀외 모든 행에 따라서 반복 수행된다.
데이타 저장 블럭(MB00-Mn0n)외 모든 메모리 셀이 논리값“1”검사 비트화 논리간“0”검사 비트로 교대로 저장된 때, 논리값“1”검사 비트 각각은 논리값“0”검사 비트에 둘러싸여 있고, 논리값“0”검사 비트 각각은 논리값“1”검사 비트로 둘러싸여 있다. 다시 말해서 각 데이타 저장 ,관리에 저장된 검사 비트는 바둑판 모양외 비트 패턴으로 형성된다.
데이타 저장 블럭(MB00-MB0n)외 제1행에 바둑판 모양외 비트 패턴을 완료한 후, 1차 행 어드레스는 데이타 저장 블럭(MB00-MB0n)외 행에서 데이타 저장 블럭 (MB10-MBln)으로 바뀐다. 상기 기록 동작은 데이타 저장 블럭(MB10-MB1n)에 대해 반복되며, 바둑판 모양의 비트 패턴은 데이타 저장 블럭(MB10-MBln)에 저장된다.
검사 비트들이 데이타 저장 블럭(MBm0-MBmn)의 행의 메모리 셀에 기록될때, 논리값“1”및“0”검사 비트는 모든 데이타 저장 블럭(MB00-M8mn)에 바둑판 모양외 비트 패턴으로 고대로 저장되고, 메모리 셀이 검사 비트등 유지하고 있는지 잃어버렸는직를 검사한다. 만약 메모리 셀이 검사 비트를 잃어버리면, 판독 비트외 논리값이 변한다.
모든 데이타 저장 블럭(MB00-MBmn)에 바둑판 모양의 비트 패턴을 형성한 후, 저장된 검사 비트는 다음과 같은 판독 순서에 외해 순차적으로 판독한다. 데이타 저장 블럭(MB0l)외 메모리 셀(Mll,Mlb)이 결합이 있는 것으로 가정하고 검사 비트외 논리값은“0”으로 바뀐다. 그러나, 메모리 셀이 양호하다면 논리값은 바뀌지 않을 것이다.
우선, 프리챠지 회로(280-28n)는 모든 비트 라인쌍(BM1/BL0j-BLnl/BLni)을 중간 전압 레벨로 충전시키고 프리챠지 회로(29)는 판독/기록 데이타 버스(PWB0, PWB1)를 고전압 레벨로 충전시킨다. 제7도에서 알 수 있듯이, 시간 t1에서 1차, 2차 형 어드레스, 라인 어드레스 및 열 어드레스는 데이타 저장 블럭(MB00)의 메모리 셀(M8ll, M8lb)을 나타내고, 논리값“1”검사 비트가 판독 수행을 통해 데이타 저장 블럭(MB00)외 메모리 셀(M8ll, MBlb)로 부터 판독된다. 논리값이 바뀌지 않은 검사 비트는 샌스 엠프(SA1-SAi)애 외래 증폭되고, 판독 증폭기(250d)로 전달된다. 판독 증폭기(250d)는 검사 비트에 따라 시간 t2에서, 관련된 판독/기록 데이타 버스(PWB0, PWBl)외 데이타 버스 라인중 하나를 방전시킨다. 그러나, 다른 데이타 버스 라인들은 고전압 레벨을 유지한다.
열 어드레스는 시간 t3에서 블럭 선랙 라인(BS0)애서 그다음 블럭 선택 라인(BS1)으로 바뀌고, 반전된 논리값“0”비트들은, 비트 라인쌍과 판독/기륵 데이타 버스(PWB0,PWBl) 어떤것도 프리차지시키지 않고, 데이타 저장 블럭(MB0l)외 메모리 셀(Mll, Mlb)로 부터 판독된다. 증폭 작용후, 반전된 데이타 비트는 판독 증폭기(250d)로 전달되고, 반전된 검사 비트에 외해 판독 중폭기(250d)는 시간 t4에서 다른 데이타 버스라인을 방전시킨다. 그결과 모든 데이타 버스 라인은 저전압 레벨이 된다.
열 어드레스는 순차적으로 바뀌고 비반전된 검사 비트는 비트 라인쌍과 데이타 버스(PWB0/PWBl)릉 프리챠지시키지 않고, 주워드 라인(MWL01-MWL0i)과 관련된 다른 데이타 저장 블럭의 메모리 셀(Mll, Mlb)로 부터 판독된다. 1차, 2차 행 어드레스화 라인 어드레스가 고정되어 있으면, 판독/기록 데이타 버스(PWB0/PWBl)를 다시 프리챠지 시키지 않고 데이타 버스 라인은 저전압 상태를 유지한다. 열 어드레스가 마침태, 시간 t5에서 블럭 선택 라인(BSn)으로 바뀌고, 비반전된 검사 비트가 판독 중폭기(250d)로 전달된다. 그다음, 검사 가능 신호(TE1)가 시간 t6에서 상승하고 배타적-OR 게이트(30d)가 검사 가능 신호의 반전된 신호에 의해 인에이블된다. 모든 데이타 버스 라인들이 방전되고, 논리값“0”비트는 관련된 버스의 데이타 버스 라인으로 부터 배타적-OR 계이트(30d)로 공급된다. 그후, 배타적-OR 게이트(30d)는 결함이 있는 메모리 셀을 나타내는 고전압 레벨을 판단 신호(JGI, JG2)로 발생한다. 판단 신호(JG1, JG2)는 출력 데이타 버퍼(26d)로 공급되며, 저전압 레벨 진단 신호가 만들어지고, 시간 t7에서 입/출력 데이타 핀(27a,27b)에 공급된다. 저전압 레벨 진단 신호는 메모리 셀(Mll, Mlb)에 결함이 있다는 것을 나타낸다. 그래서 2n개의 비트들은 그것들이 단일 액세스와 일치하는지 일치하지 않는지를 알기 위해 순차적으로 검사하계 되고, 진단 신호는 병렬-비트 검사 동작의 결과를 출력측에 보고한다.
1차 및 2차 현 어드레스는 고정되고 라인 어드에스가 같은 메모리 셀(Mll, Mlb)애서 행에 있는 인접 또는 다음 메모리 셀로 바뀐 경우, 비록 비트 라인쌍은 프리챠지되어 있지 않지만, 판독/기록 데이타 버스(PWB0, PWBl)는 프리챠지 회로(29)에 의해 다시 프리자지된다. 열 어드레스는 블럭 선택 락인(BS0)으로 원위치하고, 비반전된 논리값“0”검사 비트는 시간 t1에서 판독 수행을 통해서 데이타 저장 블럭(MB00)외 인접 메모리 셀로 부터 판독되고, 센스 엠프(SA1-SAi)에 의한 증폭 동작후 판독 증폭기(250d)로 전달된다. 라인 어드에스가 바뀐후, 판독/기륵 데이타 버스(PWB0, PWBl)는 다시 고전압 레벨로 충전된다. 그후 판독 증폭기(250d) 각각은 시간 t2에서 데이타 버스 라인중 하나를 방전시키고, 다른 하나는 고전압 레벨을 유지하도록 해준다.
열 어드레스는 시간 t13에서 블럭 선택 라인(BS1)으로 바뀌고 비반전된 검사 비트는 비트 라인쌍과 판독/기록 데이타 버스(PWB0/PWB1) 어떤것도 프리차지시키지 않고 데이타 저장 블럭(MB0l)외 인접 메모리 셀로 부터 판독된다. 판독 증폭기 (250d)는 계속해서 다른 데이타 버스 라인을 고전압 레벨로 유지한다.
마지막으로, 열 어드레스는 시간 t14에서 블럭 선택 라인(BSn)으로 바뀌고, 비반전된 검사 비트는 비트 라인쌍과 판독/기록 데이타 버스(PWB0/PWB1) 어떤것도 프리차지시키지 않고 데이타 저장 블럭(MB0n)의 인접 메모리 셀로 부터 판독되고 판독 증폭기(250d)로 전달된다. 판독 증폭기(250d)는 다른 데이타 버스 라인은 고전압 레벨로 유지하고, 판독/기록 데이타 버스 라인 각각에서 공급된 고전압 레벨 및 저전압 레벨은 배타적-OR 게이트(30d)로 전달된다. 검사 가능 신호(TEl)는 시간 t15에서 고전압 레벨로 상승하고, 배타적 OR 게이트(30d)는 메모리 셀이 양호함을 나타내는 고전압 레벨 판단 신호(JG1/JG2)를 만든다. 출력 데이타 버퍼(26d)는 시간 t16에서 고전압 레벨 진단 신호를 발생하고, 진단 신호를 입/출력 데이타 핀(27a, 27b)에 공급한다. 2n개의 검사 비트는 열 어드레스를 바꾸어서 병렬 비트 검사 진행에서 순차적으로 검사한다.
그래서, 열 어드레스와 라인 어드레스가 바뀌고 있는 동안에, 1차, 2차 행 어드레스는 고정된다. 그러나 라인 어드레스가 메모리 셀(Mll, Mlb)로 원위치하며, 2차 행 어드레스가 증가하고 병렬 비트 검사는 상기 설명대로 열 어드레스와 라인 어드레스틀 바꾸어서 반복 진행한다.
2차 행 어드레스가 부워드 라인(SWL1)으로 되돌아가면, 1차 행 어드레스는 증가하고 병렬 비트 검사는 열 어드레스와 라인 어드레스, 및, 2차 행 어드레스를 바꾸는 것에 의해 반복 진행한다. 1차 행 어드레스가 주워드 라인(MWL0l/MWL0i)으로 되돌아 가면, 모든 검사 비트는 일치하는지 일치하지 않는지 검사된다.
그래서, 메모리 셀이 검사되어 데이타 저장 블럭(MB00-MBmn)에 결함있는 메모리 셀이 포함되어 있는지 아닌지 알게 된다. 만약 결함 메모리 셀이 있다면, 리던던시 기법(redundancy technology)으로 DRAM을 살려낼 수 있다.
앞에 설명에서 알 수 있듯이, ORAM은 바둑판 모양으로 배열된 검사 비트가 있을때, 병렬 비트 검사 진행에 들어가게 되고, 결함 메모리 셀은 완벽하계 차단되어 ORAM의 신뢰성을 향상시킨다.
[제2실시예]
제2실시예를 실시하는 DRAM은 병렬 비트 검사만 제외하면 제1실시예의 DRAM과 유사하고, 그래서 회로 설명은 생략한다. 다음 설명에서 이해를 돕기 위해 제1실시예의 참조번호를 그대로 사용한다.
이제 ORAM이 검사 모드로 들어간다고 가정하면. 외부 진단 시스템이 논리값“1”및“0”검사 비트를, 제1실시예와 비슷하게, 데이타 저장 블럭(MB00-MBmn)에 교대로 배열한다.
우선, 논리값“1”검사 비트가 입/출력 데이타 핀(27a,27b)에 공급되고 외부 어드레스 비트가 데이타 저장 블럭(MB00)에서 메모리 셀(Mll,Mlb)을 선택한다. 비록 검사 비트가 선택 유니트(230-23n)를 통해 데이타 중폭기 유니트(250-25n)로 부터 비트 라인쌍(BL01/BL0b-BLnl/BLnb)로 전위차 형태로 전달될지라도, 논리값“1”검사 비트는 기륵 진행을 통해서 데이타 저장 활럭(MB00)의 선택된 메모리 셀(Mll,MIb)로 증폭된다. 그후 1차 행 어드레스를 표시하는 외부 어드레스 비트가 주워드 라인 그룹(MWL01/MWL0i)에서 (MWLll/MWLli)로 바뀌고, 어드레스 버퍼(31)에 의해 래치된다. 행 어드레스 디코더(21)는 주워드 라인 그룹을 (MWL01/MWL0i)에서 (MWLll/MWLli)로 바꾸고, 이미 비트 라인쌍(BL01 : BL0b)에 전달된 논리값“1”검사 비트는 데이타 저장 블럭(MBI0)의 메모리 셀(Mll,Mlb)에 저장된다.
이렇게 해서, 1차 행 어드레스를 나타내는 외부 어드레스 비트는 주워드 라인 그룹(MWL01/MWL0i)에서 (MWLml/MWLmi)까지 바뀌고, 논리값“1”검사 비트는 2차 행 어드레스, 라인 어드레스, 열 어드레스 어떤 것도 프리차지시키지 않고 데이타 저장 블럭(MB00-MBm0)의 메모리 셀(Mll,Mlb)에 저장된다. 논리값“1”검사 비트는 단일 액세스동안 단지 1차 행 어드레스만 바꾸어서 2m개의 메모리 셀에 기록된다.
그 다음, 논리값“0”검사 비트가 입/출력 데이타 핀(27a,27b)에 공급되고, 라인 어드레스는 비트 라인쌍(BL01/BL0b)에서 그 다음 비트 라인쌍으로 바꿔다. 1차 행 어드레스는 주워드 라인 그룹(MWL01/MWL0i)으로 원위치한다. 그러나, 2차 행 어드레스와 열 어드레스는 변하지 않는다. 기록 진행이 다시 시작되고 논리값“0”검사 비트가 데이타 저장 블럭(MB00)의 메모리 셀(Mll,Mlb) 다음 메모리 셀에 기록된다. 기록 진행은 1차 행 어드레스를 주워드 라인 그룹(MWL01/MWL0i)에서 (MWLml /MWLmi)로 바꿈으로써 메모리 셀(Mll,Mlb)의 인접 메모리 셀에 대해 반복 진행되고, 논리값“0”검사 비트는 데이타 저장 블록(MB00-MBm0)의 논리값“1”검사 비트를 저장하고 있는 메모리 셀의 인접 메모리 셀에 저장된다.
그래서, 논리값“1”검사 비트와 논리값“0”검사 비트는 입/출력 데이타 핀(27a,27b)에 교대로 제공되고, 1차 행 어드레스와 라인 어드레스를 바꾸어서 동일한 2차 행 어드레스 및 열 어드레스를 갖는 메모리 셀에 기록된다.
그다음, 라인 어드레스 및 1차 행 어드레스가 최초값으로 되돌아가면, 2차 행 어드레스, 메모리 셀(Mll-M1j)의 행에서 부터 메모리 셀의 다음 행으로 바뀐다. 논리값“0”,”1”검사 비트는 입/출력 데이타 핀(27a,27b)에 교대로 공급되고, 이 검사 비트들은 2차 행 어드레스가 같은 데이타 저장 활럭(MB00-MBm0)의 메모리 셀에 1차 행 어드레스와 라인 어드레스를 바꾸어서 기록된다. 기록 진행은 데이타 저장 블럭(MB00-MBm0)에 있는 메모리 셀의 모든 행에 대해서 반복된다.
데이타 저장 블럭(MB00-MBm0)의 모든 메모리 셀이 논리값“0”및“1”검사 비트를 저장하고 있으면, 논리값“1”검사 비트 각각은 논리값“0”검사 비트에 둘러싸여 있고, 마찬가지로 논리값“0”검사 비트 각각은 논리값“1”검사 비트에 둘러싸여 있다. 바둑판 모양의 비트 패턴이 데이타 저장 블럭(MB00-MBm0)에 헝성된다.
데이타 저장 블록(MB00-MBm0)의 제1열에 바둑판 모양의 비트 패턴이 완료된 후, 열 어드레스는 블록 선택 라인(BS0)에서 (BS1)으로 바뀌고, 1차 및 2차 행 어드레스와 라인 어드레스는 최초값으로 원위치한다. 다시 말해서, 1차, 2차 행 어드레스와 라인 어드레스 및 열 어드레스는 데이타 저장 블럭(MB0I)의 메모리 셀(Mll-Mlb)을 선택한다. 상기 기록 진행은 1차 행 어드레스, 라인 어드레스, 2차 행 어드레스를 바꾸어서 데이타 저장 블럭(MB01-MBml)에 대해 반복되고, 바둑판 모양의 비트 패턴이 데이타 저장 블록 (MB01-MBml)에 헝성된다.
검사 비트가 데이타 저장 블럭(MB0n-MBrnn)의 열의 메모리 셀(Mka,Mkj)에 기록된 때, 논리값“0”및“1”검사 비트는 모든 데이타 저장 블럭(MB00-MBmn)에 바둑관 모양의 비트 패턴으로 교대로 저장된 것이 되고, 메모리 셀이 검사 비트를 유지하는지 잃어버렸는지 조사하게 될 것이다 만약, 메모리 셀이 검사비트를 잃어버렸으면, 판독 비트의 논리값이 바뀌어 있게 된다.
모든 데이타 저장 블럭(MB00-MBmn)에 바둑판 모양의 비트 패턴을 완료한 후, 저장된 검사 비트는 아래의 판독 진행을 통해 순차적으로 판독된다 아래 설명에서, 데이타 저장 블럭(MB10)의 메모리 센(Mll,Mlb)은 결함이 있다고 가정하고 검사 비트는 논리값“0”으로 바뀐다고 가정한다.
제8도를 참조해서, 1차, 2차 행 어드레스, 열 어드레스, 라인 어크레스는 시간 121에서 데이타 저장 블록(MB00)의 메모리 셀(Mll,Mlb)을 나타내고, 프리차지 회로(280)는 비트 라인쌍을 중간 전압 레벨로 프리차지시킨다. 프리차지 회로(290)는 관독/기록 데이타 버스(PWB0,PWBl)를 충전시킨다. 논리값“1”검사비트가 판독 동작을 통해 데이타 저장 블럭(MB00)의 메모리 셀(Mll,Mlb)로 부터 판독된다. 비반전된 논리값“1”검사 비트는 센스 엠프(SA1-SAj)에 의해 증폭되고, 판독 증폭기(250d)로 전달된다. 판독 증폭기(250d)는 비반전된 검사 비트에 응답하고 각 관독 중폭기(250d)는 관련된 입/출력 데이타 버스(PWB0또는 PWB1)의 데이타 버스 라인중 하나를 시간 t22에서 방전시킨다. 그러나, 다른 데이타 버스 라인은 고전압 레벨을 유지한다.
비트 라인쌍(BL01/BL0j)을 방전 완료한 후, 1차 행 어드레스는 주워드 라인 그룹(MWL01/MWL0i)세서 다음 주워드 라인 그룹(MWLll,MWLli)로 시간 t23에서 바뀌고, 논리값“0”으로 반전된 비트가 데이타 저장 블럭(MB10)의 메모리 셀(Mll,Mlb)에서 판독된다. 그러나, 관독/기록 데이타 버스(PWB0,PWBI)는 프리차지되지 않는다. 센스 엠프(SAI-SAj)에 의한 증폭 동작후, 반전된 검사 비트가 판독 증폭기(250d)에 전달되어 시간 t24에서 다른 데이타 버스 라인을 방전시킨다. 그 결과 모든 데이타 버스 라인은 저전압 레벨이 된다.
1차 행 어드레스가 순차적으로 바뀌고, 비트 라인쌍(BL01/BL0j)을 프리차지시킨 후 1차 행 어드레스를 바꿈으로써 비반전 검사 비트가 다른 데이타 저장 블럭 (MB00-MBin0)의 메모리 셀(Mll,Mlb)로 부터 판독 출력된다. 검사 비트가 데이타 저장 블럭(MB00-MBm0)으로 부터 순차적으로 판독되고 있는 동안에는, 판 독/기록 데이타 버쯔(PWB0,PWB1)는 다시 프리차지되지 않고 데이타 버스 라인은 저전압 레벨을 유지한다. 1차 행 어드레스가 시간 t25에서 마지막으로 주워드 라인 그룹(MWLml /MWLmi)으로 바뀌고, 센스 엠프(SA1-SAj)에 의해 중폭된 후 띠반전된 검사 비트가 판독 증폭기(250d)로 전달된다. 그후 검사 가능 신호(TEI)가 시간 t26에서 상승하고, 배타적 0R 게이트(30d)는 검사 가능 신호의 반전된 신호에 의해 인에이블된다. 모든 데이타 버스 라인이 방전되고, 논리값“0”비트는 관련된 데이타 버스 라인으로 부터 배타적 OR 게이트(30d)로 공급된다. 그후 배타적 OR 게이트(30d)는 메모리 셀에 결함이 있음을 나타내는 고전압 레벨의 판단 신호(JGl, JG2)를 발생한다. 판단 신호(JG1, JG2)는 출력 데이타 버스(26d)로 공급되고, 저전압 진단 신호가 발생되어 시간 t27에서 밉/출력 데이타 핀(27a, 27b)에 공급된다. 저전압 레벨 진단 신호는 결함 메모리 셀(Mll,Mlb)을 나타내고, 그래서 2m개의 비트가 단일 액세스와 일치하는지의 여부를 알아보기 위해 검사되며, 진단 신호는 병렬 비트 검사 결과를 출력측에 보고한다.
2차 행 어드레스와 열 어드레스는 고정되고 라인 어드레스가 (M11, M1b)에서 같은 행에 있는 인접 메모리 셀로 바뀐다. 1차 행 어드레스가 주워드 라인 그룹 (MWL0l/MWL0i)으로 되돌아가고, 판독/기록 데이터 버스(PWB0/PWBl)는 다시 프리차지된다. 비트 라인강(BL01/BL0j)이 프리차지된 후, 비반전된 논리값“0”검사 비트가 판독 진행을 통해 데이타 저장 블럭(MB00)의 인접 메모리 셀로 부터 시간 t31에서 판독 되고, 센스 엠프(SAI-SAj)외 증폭 작용후 판독 증폭기(250d)로 전달된다. 판독 증푹기(250d) 각각은 관련된 버스외 데이타 버스 라인중 하나를 t32에서 방전시키고, 다른 데이타 버스 라인은 고전압 레벨을 유지한다.
1차 헹 어드레스는 시간 t33에서 주워드 라인 그를(MWLll/MWLli)으로 바뀌고, 비트 라일쌍(Bh01/BL0i)흔 다시 프리차지된다. 피러나, 판독/기록 데이타 버스 (PWB0/PWBl)는 방전되지 않는다. 비반전된 논리값“0”검사 비트는 데이타 저장 블럭(MB10)의 인접 메모리 셀로 부터 판독되고, 센스 엠프(SA1-SAi)에 의해 증폭된다. 관독 증폭기(250d)는 다른 데이타 버스 라인을 계속 고전압 레벨로 유지한다.
마지막으로, 열 어드레스는 시간 t34에서 주워드 라인 그룹(MWLml/MWLmi)로 바뀌고, 비트 라인쌍 (BL01/BMj)은 프리차지된다. 그러나, 판독/기륵 데이타 버스 라인(PWB0,PWB1)온 프리차지되지 않는다.
비반전 검사 비트는 데이타 저장 블럭(MBm0)의 인접 메모리 셀로 부터 판독되고, 센스 엠프(SA1-S4i)에 외해 증폭된 후, 판독 증폭기(250d)로 전달된다. 판독 증폭기(250d)는 다른 데이타 버스 라인은 고전압 레벨로 유지하고, 고전압 및 저전압 레벨이 판독/기록 데이타 버스 각각으로 부터 배타적 게이트로 공급된다. 검사 가능 신호(TE1)는 시간 t35에서 상승하고, 배타직 0R 게이트(30d)는 메모리 셀에 결함이 없이 양호함을 나타내는 고전압 판단 신호(JG1, JG2)를 발생한다. 출력 데이타 버퍼(26d)는 시간 t36에 고전압 레벨의 진단 신호를 발생하고, 이 진단 신호를 입/출력 데이타 핀(27a, 27b)에 전달한다. 1차 램 어드레스를 바꾸어서, 다음 병렬 비트 검사 진행으로 2m개외 비트를 순차적으로 검사한다.
그래서, 1차 램 어드레스와 라인 어드레스가 변하고 있는 동안, 2차 행 어드레스와 열 어드레스는 고정된다. 그러나, 라인 어드레스가 메모리 셀(Mll, Mlb)로 되돌아갈때는, 2차 행 어드레스는 증가하고 열 어드레스는 변하지 않으며, 상기 설명대로 1차 행 어드레스와 라일 어드레스를 바꾸어서 병렬 비트 검사 진행이 반복된다.
2차 행 어드레스가 부위드 라인(SWL1)으로 되들아가면, 열 어드레스는 증가하고, 병렬 비트 검사 진행은 1차 행 어드레스, 열 어드레스 2차 행 어드레스를 바꾸어서 반복된다. 이런 식으로, 병렬 비트 검사 진행은 1차, 2차 행 어드레스, 라인 어드레스, 열 어드레스를 바꾸어서 반복되고, 모든 검사 비트를 데이타 저장 블럭(MBM-MBmn)으로 부터 판독되어 일치, 불일치를 조사한다.
그래서, 모든 메모리 셀을 체크하여 데이타 저장 블럭(MB00-MBmn)애 결함 메모리 셀이 포함되었는지 여부를 알 수 있다. 만약 결함 메모리 셀이 포함된 경우에는, 리던던시(Redundancy) 기법으로 DRAM을 살릴 수 있다.
만약, 오든 데이타 저장 블록(MB00-MBmn)이 비트 라인쌍에 각각 관련된다면, 병렬 비트 검사 진행은 비트 라인쌍을 전혀 프리차지시키지 않고도, 1차 행 어드레스만 바꾸면 수행될 수 있을 것이다.
제1도 제2실시예에서, 바둑판 모양의 비쓰 패턴은 데이타 저장 블럭(MB00-MBm0)에 형성되고, 열 어드레스와 1차 행 어드레스중 하나는 병렬 비트 검사 진행에서 순차적으로 바뀐다. 그러나, 만약에 검사 비트가 메모리 셀의 모든 행에 교대로 기록된다면, 2차 행 어드레스는 1차 행 어드레스 및 열 어드레스를 대신해서 바뀌게 된다. 이 경우 검사 비트는 병렬 비트 검사 1회 진행에서 열 어드레스뿐만 아니라 2차 행 어드레스도 바꾸어서 모든 데이타 저장 블럭(MB00-MBmn)으로 부터 순차적으로 판독된다.
[제3실시예]
제9도로 되돌아가서, 본 발명을 구현할 또다른 DRAM이 반도채 칩(41) 위에 제조된다. 제9도는 DRAM의 필수적인 부분만 도시하는데, 검사 모드 진입 회로, 어드레스 버퍼 유니트, 타이밍 발생기 같은 몇몇 유니트들은 생략했다. 제2실시예의 DRAM은 데이타 전달 라인쌍(DLP01/DLP0j, DLPll/DLPli‥‥DLPml/DLPmj)을 제외하면 유사하고, 다른 부분들은 상세한 설명을 생략하고 제3도외 참조 번호와 동일한 번호를 붙였다.
데이타 전달 라인쌍 그룹(DLP01/DLP0j, DLPl1/0LPIj‥‥DLRnl/DLPmi) 각각은 데이타 저장 블럭(MB00-MBRn)외 각 행이 공유한다. 데이타 전달 라인 그룹 각각은, 선택 유니트와 비트 라인쌍 사이에 연결된 데이타 전달 라인쌍으로 구성되고, 그 사이의 전위차를 전달한다. 데이타 전달 라인쌍 그룹(DLP01/DLP0i-DLPml/DLPmj)은 주워드 라인(MWL01/MWL0j-MWLml/MWLmi) 및 부워드 라인(SWLI-SWLk)에 평행하게 걸쳐있기 때문에 비트 라인쌍(BL01/BL0i-BLn1/BLnj)과 중첩되지 않는다 그래서, 데이타 전달 라인쌍(DLP01/DLP0j-DLPml/DLPmj)는 데이타 저장 블럭(MB00-MBmn)에는 걸쳐지지 않고, 어떠한 용량성 결함(capacitive coupling)과도 무관하다.
제9도의 DRAM도 정상 모드드와 검사 모드에 선택적으로 들어간다. 그러나, 판독 진행, 기록 진행 및 병렬비트 검사 진행은 제1실시예와 유사하며, 이하에서 그 설명은 생략한다.
본 발명에 대한 특정 실시예를 설명하였지만, 본 기술 분야에 숙련된 사람이라면 본 발명의 요지를 벗어나지 않고 여러 가지 변화, 수정이 가능함을 분명희 알 수 있을 것이다. 예를 들어, 본 발명에 따른 DRAM은 다른 기능 블럭을 갖출 ULSI의 일부를 구성할 수도 있다. DRAM은 한개의 입/출력 데이타 버스에 판독된 입/출력 데이타 핀을 한개 가질 수도 있고 두개 이상 가질 수도 있다. 덧붙여, 여러 가지의 검사 비트 패턴을 본 발명의 병렬 비트 검사로 진단할 수 있다.

Claims (3)

  1. 데이타 비트를 선택직으로 기록하는 동작과 상기 데이타 비트를 선택적으로 판독하는 동작, 즉 정모드와, 검사 비트를 순차적으로 기록하는 동작과 상기 검사 비트를 순차적으로 판독하는 동작, 즉 병렬 검사 모드가 있는 반도체 DRAM 장치에 있어서, a) 데이타 저장 블럭 각각이 a-1) 상기 데이타 비트 또는 상기 검사 비트를 선택적으로 저장하는 복수개외 어드레스 가능 메모리 셀(Mll-Mkj)과, a-2) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되고, 활성 레벨로 선택적으로 구동되어 상기 복수개외 어드레스 가능 메모리 셀에 선택된 메모리 샐에 어드레스하는 것이 가능한 복수개외 부워드 라일(SWLI-SWLk)과, a-3) 상기 복수개외 부워드 라인에 연결되어 있으며, 상기 부워드 라인중 하나를 상기 활성 레벨로 구동시키는 일부 디코드 유니트(partial decoder unit)(WD)와, a-4) 상기 복수개의 어드레스 가능 메모리 셀에 선택적으로 연결되어, 상기 데이타 비트 또는 상기 검사 비트를 나타내는 전위차를 증폭시키는 복수개의 센스 엠프(SA1-SAj)를 가지고 있는 복수개의 상기 데이타 저장 블럭(MB00-MBmn)과, b) 데이터 저장 블럭의 열과 선택적으로 관련되어 있고, 데이타 저장 블럭의 열외 일부 디코드를 인에이블시키기 위해 활성 레밸로 선택적으로 구동되는 복수개의 블럭 선택라인(BS0-BSn)과, c) 상기 복수개외 블럭 선택 라인과 연결되고, 상기 블럭 선택 라인중 하나를 상기 활성 레벨로 구동시키기 위해 제1어드레스 비트에 따라 동작하는 열 어드레스 디코더 유니트(22)와, d) 상기 복수개외 데이타 저장 블럭의 행과 선택적으로 관련되고, 선택된 열에 있는 상기 데이타 저장 블럭중 하나의 일부 디코더 유니트가 상기 부워드 라일을 선택적으로 구동시키게 하기 위하여, 관련된 행에 있는 데이타 저장 블록의 일부 디코더 유니트에 각각 연결된 복수개의 주워드 라인 그룰(MWMl/MWL0i-MWLml/MWLmj)과, e) 상기 복수개외 주워드 라인 그룹과 연결되어 있고, 제2어드레스 비트에 따라 상기 복수개외 주워드 라인 그룹중 하나를 활성 레벨로 구동시키는 행 어드레스 디코더 유니트(21)와, f) 데이타 저장 블럭의 상기 열과 각각 관련이 있고, 관련된 열에 있는 데이타 저장 블럭 각각의 센스 엠프에 각각 연결된 복수 그룹의 데이타 전송 경로(BL01/BL0j-BLn1/BLnj)와, g) 상기 정상 모드에서는 입력 데이타를 받아들이고 출력 페이타를 출력하는 동작과, 상기 병렬 검사 모드에서는 상기 검사 비트를 받아들이고 진단 신호를 출력하는 동작을 하며, 상기 입력 데이타, 상기 출력 데이타, 및 상기 검사 비트를 전위차의 형태로 전달하는 판독/기록 데이타 버스 시스템(PWB0,PWB1)을 갖고 있는 입/출력 수단(250-25n1/PWB0, PWB1/26a, 26b/27a, 27b) 및, h) 상기 복수 그룹의 데이타 전송 경로와 각각 관련이 있으며, 각각이 관련 그룹의 데이타 전송 경로를 상기 판독/기록 버스 시스템에 선택적으로 연결하는 복수개의 라인 선택 수단(24/230-23n)을 구비하며, 상기 검사 비트 각각을 소정의 데이타 저장 블럭에 기록하고, 상기 소정의 데이타 저장 블럭으로 부터 검사 비트를 판독하는 상기 병렬 검사 모드에서, 상기 블럭 선택 라인 또는 상기 복수개의 주워드 라인 그룹을 상기 활성 레벨까지 순차적으로 구동시키는 것을 특징으로 하며, 상기 반도체 DRAM 장치가 i) 상기 입/출력 수단과 관련되고, 상기 병렬 검사 모드에서 상기 판독/출력 버스 시스템의 전위차를 조사해서, 상기 소정의 데이타 저장 블럭으로 부터 순차적으로 판독한 검사 비트들의 논리값이 동일한지 여부를 알아보고, 일치/불일치를 나타내는 상기 진단 신호를 발생하는 진단 수단(30)을 더 부가하는 것도 특징으로 하는 반도체 DRAM(Dynamic Random Access Memory) 장치.
  2. 제1항에 있어서, 상기 입/출력 수단은 상기 판독/기록 데이타 버스 시스템의 데이타 버스 라인과 연결되어 제1전압 레벨로 프리차지시키는 프리차지 회로(29)와, 상기 데이타 버스 라인과 한 고정 전압 라인 사이에 연결된 복수개의 방전 트랜지스터(250e/250f) 및, 상기 출력 데이타 또는 상기 검사 비트를 나타내는 전위차에 따라서 상기 복수개의 방전 트랜지스터가 선택적으로 턴-온되게 하는 판독 증폭 수단을 더 구비하며, 상기 프리차지 회로는, 상기 병렬 검사 모드에서 상기 소정의 데이타 저장 블럭으로 .부터 상기 검사 비트가 순차적으로 판독되기 전에 상기 판독/기록 버스 시스템을 프리차지시켜서, 상기 데이타 버스중 제1소정의 데이타 버스 라인과 나머지 데이타 버스 라인은 제1전압 레벨에 있고, 만약 모든 검사 비트의 논리 값이 서로 일치하는 경우에는 일정한 전압 레벨에 있는 반도체 DRAM 장치.
  3. 제1항에 있어서, 데이타 저장 블럭의 행과 각각 관련이 있고, 상기 데이타 저장 블럭이 할당된 반도체 칩(41) 영역 사이에 걸쳐 있는 복수 그룹의 데이타 전달 라인쌍(DLP01/DLP0j-DLPm1/DLPmj)을 더 구비하는 반도체 DRAM 장치.
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