JP3313591B2 - 半導体装置、半導体装置の検査方法及び半導体装置の検査装置 - Google Patents
半導体装置、半導体装置の検査方法及び半導体装置の検査装置Info
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Description
体装置の検査方法、及び半導体装置の検査装置に関する
もので、特に多ビットのデータ入出力端子(以下データ
I/Oと呼ぶ)を有する半導体装置においてその一部の
データ入出力端子を用いてテストするために使用される
ものである。
(中央処理装置)の多ビット化、周辺装置の高速化に伴
い、メインメモリや周辺回路のメモリに使用される記憶
装置の高速動作が要求されている。
能を評価するためフィルフリケンジという性能評価基準
が提案され、今後の製品開発やシステム開発の指標とし
て広く活用されている。フィルフリケンジの値を満足さ
せ、例えば数Gバイト/秒のデータ転送を可能とするた
めに、データI/Oのビット数を増加させることが求め
られている。例えば、64MDRAMで32ビットのデ
ータI/Oが必要となり、1GDRAMで64ビットな
いし128ビットのデータI/Oが必要となってくる。
体装置のテスト時間が長くなる。これに対応するため、
半導体装置内部にテスト回路を設けたり、多数個の半導
体装置を同時にテストする多数個同時測定方式を導入す
ることで、テスト時間の短縮を図っている。
て、MBT(Multi Bit Test)方式がある。このMBT
方式では、×16、×32、×64、×128とすべて
のデータが一致するか不一致するかで良品か不良品かを
判断している。
つのテストステーション内で同時に測定する半導体製品
数を増加させたり、テストシステムにおけるテストステ
ーションの数を例えば2ステーションから4ステーショ
ンへと増加させることで、テスト時間の短縮を実現して
いる。
してはテストステーション内のデータピンを増加させて
対応している。しかし、こうした対応では設備投資が必
要となり、テストコストが増大してしまう。また、さら
にデータI/Oが増加すると、ステーション内での同時
測定個数の低下を余儀なくされる。
6ビットのデータI/Oを有する製品が多数を占めてい
る。そのため、現在メーカが所有するテスト検査装置
は、これらのビット数のデータI/Oに対応するように
開発され、こうしたビット数のデータI/Oを有する製
品を多数個同時に測定するようになっている。
/Oのビット数がさらに多くなると、これに対応するた
め、多数個同時測定用の試験装置にデータI/O用ドラ
イバ及びコンピュータ回路を増設し、テストステーショ
ン内のデータピンを増やすことになる。しかし、これに
は設備投資のコストがかかる。
×16ビット、64MDRAMで×32ビット、256
MDRAMで×64ビット、1GDRAMで×128ビ
ットとメモリの大容量化に伴いビット数が増加していく
と、セル干渉、ビット線干渉等により、テストデータの
内容の信頼性に疑問が生じる。また、冗長回路を不良ア
ドレスと置き換えた場合に再度ビットごとにテストする
必要がある。さらに、テスト回路の面積が全チップ面積
に占める割合であるオーバーヘッドが大きいという問題
がある。内部にテスト回路を設けるテスト方式として、
他にLMT(Line Mode Test)方式やMMT(Marged M
atch Test )方式があるが、MBT方式と同様の問題が
ある。
で、データI/Oのビット数が増加した半導体装置を従
来の検査装置を用いて同時に多数個測定してテストコス
トの上昇を抑え、かつオーバーヘッドを小さくして製品
コストの上昇を抑えることを目的とする。
め、本発明の半導体装置は、それぞれmビットのデータ
線を有する第1ないし第nのメモリブロックと、それぞ
れmビットの第1ないし第nのデータバスと、iを1か
らnまでのいずれかの自然数として、第iのバッファ回
路の一端は第iのメモリブロックのデータ線に接続さ
れ、第iのバッファ回路の他端は第iのデータバスに接
続されている第1ないし第nのバッファ回路と、iを1
からn−1までのいずれかの自然数として、第iのテス
ト用バッファ回路の一端は第1のデータバスに接続さ
れ、第iのテスト用バッファ回路の他端は第i+1のデ
ータバスに接続されている第1ないし第n−1のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第1ないし第nのバッファ回路及び第1ないし第n
−1のテスト用バッファ回路を制御する制御回路とを具
備する。
半導体装置の検査方法は、mビットの第1のデータバス
にテストデータを供給し、iを1からn−1までのいず
れかの自然数として、第iのテスト用バッファ回路の一
端は第1のデータバスに接続され、第iのテスト用バッ
ファ回路の他端はmビットの第i+1のデータバスに接
続されている第1ないし第n−1のテスト用バッファ回
路を導通させ、iを1からnまでのいずれかの自然数と
して、第iのバッファ回路の一端は第iのデータバスに
接続され、第iのバッファ回路の他端は第iのメモリブ
ロックのmビットのデータ線に接続されている第1ない
し第nのバッファ回路を導通させて、第1ないし第nの
メモリブロックに同時にテストデータを書き込み、第1
のメモリブロックからテストデータを読み出すときは、
第1のバッファ回路を導通させ、第1ないし第n−1の
テスト用バッファ回路を導通させないで、iを2からn
までのいずれかの自然数として第iのメモリブロックか
らテストデータを読み出すときは、第iのバッファ回路
と第i−1のテスト用バッファ回路を導通させ、それ以
外のテスト用バッファ回路と第1のバッファ回路を導通
させないで、第1ないし第nのメモリブロックから順次
テストデータを第1のデータバスを介して読み出して、
テストする。
の半導体装置の検査装置は、それぞれmビットのデータ
線を有する第1ないし第nのメモリブロックと、それぞ
れmビットの第1ないし第nのデータバスと、iを1か
らnまでのいずれかの自然数として、第iのバッファ回
路の一端は第iのメモリブロックのデータ線に接続さ
れ、第iのバッファ回路の他端は第iのデータバスに接
続されている第1ないし第nのバッファ回路と、iを1
からn−1までのいずれかの自然数として、第iのテス
ト用バッファ回路の一端は第1のデータバスに接続さ
れ、第iのテスト用バッファ回路の他端は第i+1のデ
ータバスに接続されている第1ないし第n−1のテスト
用バッファ回路と、タイミング信号が入力端子に供給さ
れ、第1ないし第nのバッファ回路及び第1ないし第n
−1のテスト用バッファ回路を制御する制御回路とを具
備する半導体装置の第1のデータバスに接続される少な
くとも1つのmビットの入出力端子と、タイミング信号
を生成するタイミング信号発生回路とを具備する。
実施の形態を説明する。図1は、本発明の第1の実施例
を示す。図1は、多ビットのデータI/Oを有する半導
体記憶回路のブロック図である。k、m、nをいずれも
自然数とすると、データI/Oはnビットであり、n=
m×kの関係があるものとする。以下、説明の便宜上、
nビットのデータI/Oを、各々mビットのデータI/
O DIO1〜DIOkにより分割し、そのデータI/
O DIO1〜DIOkに接続された各々mビットのデ
ータバスをそれぞれDB1〜DBkと呼ぶことにする。
ルブロックM1〜Mkの入出力端子は、それぞれmビッ
トのバスを介してk個のデータ用レジスタ回路R1〜R
kの一端に接続される。データを保持するレジスタ回路
R1〜Rkの他端は、それぞれmビットのバスを介して
バッファ回路IB1〜IBkの一端に接続される。バッ
ファ回路IB1〜IBkの他端は、それぞれデータバス
DB1〜DBkを介してデータI/O DIO1〜DI
Okに接続される。
kの一端はデータバスDB1に接続され、テスト用バッ
ファ回路TB2〜TBkの他端はデータバスDB2〜D
Bkに接続される。
力端子には、外部から直接あるいはメモリコントロール
回路3を介して、アウトプットディスエイブル信号O
D、リード/ライト信号R/W、チップセレクト信号C
S(このチップセレクト信号CSは、DRAM、SRA
Mなどメモリの種類の応じて、信号/RAS、信号/C
AS、信号/CE、信号CE2となる。以下/は反転信
号を表すものとする)が供給される。以下、信号R/
W、信号OD、信号CSをメモリコントロール信号と呼
ぶ。また、テスト用コントロール回路2の入力端子に
は、信号TEST/NORMAL及びテストタイミング
信号T1〜Tkが供給される。以下、信号TEST及び
タイミング信号T1〜Tkをテスト用信号と呼ぶ。テス
ト用コントロール回路2は、メモリコントロール信号及
び信号TESTに応じてタイミング信号T1〜Tkをバ
ッファ回路IB1〜IBk及びテストバッファ回路TB
2〜TBkに出力し、これらのバッファ回路及びテスト
バッファ回路の動作を制御する。
の入力端子には外部からアドレス信号が供給され、出力
端子はメモリセルブロックM1〜Mkのアドレス線に接
続される。
する。まず、すべてのメモリセルブロックに共通のテス
トデータを同時に書き込み、メモリセルブロックごとに
データを読み出してテストを行う方法について説明す
る。
タイミングチャートを示す。従来の半導体装置は、図1
に示した回路ブロックからバッファ回路IB1〜IB
k、テスト用バッファ回路TB2〜TBk、テスト用コ
ントロール回路2を省いたものである。この場合、nビ
ットのテストデータをデータI/Oからメモリセルブロ
ックM1〜Mkに同時に書き込み、メモリセルブロック
M1〜Mkからそのデータを同時に読み出してテストを
行う。
トタイミングチャートを示す。まず、図1に示した半導
体装置のデータI/OのうちmビットのデータI/OD
IO1のみをテスト装置に接続する。
H”にして、テストモードにする。まず、メモリセルに
テストデータを書き込む。すなわち、まず、アドレス信
号を供給し、チップセレクト信号CSすなわち図3に示
した場合は信号/RASと信号/CASをローレベルに
し、信号R/Wをローレベルにし、信号ODをデータ入
力可能とする。また、タイミング信号T1〜Tkのすべ
てをハイレベルにしてテストバッファ回路TB2〜TB
kとバッファ回路IB1〜IBkをデータ入力モード、
すなわち信号を通過させるようにし、データI/O D
IO1にmビットのテストデータを与える。これにより
共通のテストデータをメモリセルブロックM1〜Mkに
書き込む。
トデータを読み出す。すなわち、まずアドレス信号を供
給し、信号/RAS、信号/CASをローレベルにし、
信号R/Wをハイレベルにして、メモリセルブロックM
1〜Mkのデータをレジスタ回路R1〜Rkに読み込
む。この場合、信号ODはデータ出力モードであるが、
タイミング信号T1〜Tkがローレベルでありデータバ
ッファ回路IB1〜IBkがオフ状態であるため、デー
タバッファ回路IB1〜IBkはデータを出力しない。
かをハイレベルにして、レジスタ回路R1〜Rkのいず
れかのデータをmビットのデータI/O DIO1に出
力する。例えば、まず信号T1のみをハイレベルにし、
バッファ回路IB1のみを導通させ、レジスタ回路R1
のデータをデータI/O DIO1に出力する。次に、
信号T2のみをハイレベルにしてバッファ回路IB2及
びテスト用バッファ回路TB2を導通させ、レジスタ回
路R2が保持するデータをデータI/O DIO1に出
力する。以下、同様の動作を行う。この際、レジスタ回
路R1〜Rkが保持するデータ同士がショートするとい
うことはない。
書き込み、メモリセルから別々に読み出してテストを行
ってもよい。この場合、書き込み動作は、データバスD
B1にテストデータを供給し、バッファ回路及びテスト
用バッファ回路を制御してデータバスDB1と任意のメ
モリセルブロックとの間のみを導通させて、そのメモリ
ブロックにテストデータを書き込む。この書き込み動作
を繰り返して、メモリセルブロックM1〜Mkにテスト
データを書き込む。
同様である。このようにして、多ビットのデータI/O
を有する半導体装置を従来のテスト装置を用いてテスト
することが可能となる。
路、及びテスト用コントロール回路は小規模であるた
め、オーバーヘッドが増加し、製品コストを上昇させる
ことはない。
方式、MMT方式のように全ビット同一データを入力
し、出力することないので、データバスの多ビット化に
よりテストの信頼性が低下することはない。リダンダン
シー用のテストにおいても、リダンダンシー用フェイル
アドレス情報により冗長行、冗長列等の置き換えが可能
でありテスト信頼性が向上すると共に、1回のテストで
済むためテスト時間が短縮される。
れは、メモリ混載型ロジック半導体装置に本発明を適用
したものであり、図1に示した実施例にCPU回路など
の論理回路を付加したものである。以下、同一の構成要
素には同一の符号を付し、説明を省略する。
理回路4のnビットのデータI/O端子はk個のmビッ
トのデータバスDB1〜DBkに接続される。また、C
PU回路4は、アドレス信号をアドレスバッファ/デコ
ーダ1の入力端子に供給し、メモリコントロール信号R
/W,OD,CSをメモリコントロール回路3に供給
し、テスト用信号TEST、T1〜Tkをテスト用コン
トロール回路2に供給する。なお、アドレス信号、メモ
リコントロール信号、テスト用コントロール信号は、C
PU回路が供給してもよいし、第1の実施例に示したよ
うに外部から供給してもよい。
部データI/Oに接続されている。本実施例において、
外部からテスト用信号を供給してメモリのテストを行う
ことにより第1の実施例と同様の効果を得ることができ
る。さらに、CPU回路4からアドレス信号、メモリコ
ントロール信号、テスト用信号を供給すれば、第1の実
施例と同様の効果を得るとともに、それらの信号のため
のピンを減らすことも可能となる。
を持っている場合、外部から記憶回路部のテストを行う
ことが必要となる。この場合、外部データI/O端子を
検査装置の入出力端子に接続し、第1の実施例と同様に
メモリセルブロックM1〜Mkのテストを行う。従来の
検査装置を用いて多ピットのデータバスを有する半導体
装置のテストを行うことができる。
テスト用バッファ回路とバッファ回路の回路例を示す。
図5に示すように、バッファ回路IB1において、バッ
ファ31の入力端子はレジスタR1の最上位ビットのデ
ータ入出力端子33に接続され、バッファ31の出力端
子はデータバスDB1の最上位ビットのデータ線に接続
される。また、バッファ32の入力端子はデータバスD
B1の最上位ビットのデータ線に接続され、バッファ3
2の出力端子はレジスタR1の最上位ビットのデータ入
出力端子に接続される。以下、同様にして、データバス
DB1とレジスタR1のデータ入出力端子とを接続する
2m個のバッファが設けられる。また、バッファ回路I
B1を構成する2m個のバッファは、信号T1’、/T
1’によりオンオフを制御される。
も同様であり、iを2からkのいずれかの自然数とする
と、バッファ回路IBiは、データバスDBiとレジス
タ回路Riのデータ入出力端子とを接続する双方向の2
m個のバッファよりなり、バッファの制御信号として信
号Ti’、/Ti’が供給される。
て、バッファ35の入力端子はデータバスDB2の最上
位ビット線37に接続され、バッファ35の出力端子は
データバスDB1の最上位ビット線34に接続される。
また、バッファ36の入力端子はデータバスDB1の最
上位ビット線34に接続され、バッファ36の出力端子
はデータバスDB2の最上位ビット線37に接続され
る。以下、同様にしてテスト用バッファ回路TB2は、
データバスDB1とデータバスDB2とを接続する2m
個のバッファよりなる。また、テスト用バッファ回路T
B2を構成する2m個のバッファは、信号T2’’、/
T2’’によりオンオフが制御される。
についても同様であり、テスト用バッファ回路TBi
は、データバスDB1とデータバスDBiとを接続する
2m個のバッファよりなり、バッファの制御信号として
信号Ti’’、/Ti’’が供給される。
用コントロール回路2の回路例を示す。図6に示した回
路において、信号TESTはインバータ41を介してア
ンドゲート42の第1の入力端子に供給され、信号O
D、信号R/W、信号CSは、アンドゲート42の第1
ないし第4の入力端子に供給される。また、信号TES
T、信号OD、信号R/W、信号CSは、アンドゲート
43の第1ないし第4の入力端子に供給される。
の第1の入力端子に供給され、アンドゲート44の第2
の入力端子はアンドゲート43の出力端子に接続され
る。アンドゲート44の出力端子はオアゲート45の第
1の入力端子に接続され、オアゲート45の第2の入力
端子はアンドゲート42の出力端子に接続される。オア
ゲート45の出力信号は、信号T1’となる。また、オ
アゲート45の出力端子はインバータ46の入力端子に
接続され、インバータ46の出力信号は信号/T1’と
なる。
ト47の第1の入力端子に供給され、アンドゲート47
の第2の入力端子はアンドゲート43の出力端子に接続
される。アンドゲート47の出力端子はオアゲート48
の第1の入力端子に接続され、オアゲート48の第2の
入力端子はアンドゲート42の出力端子に接続される。
オアゲート48の出力信号は信号T2’となる。また、
オアゲート48の出力端子はインバータ49の入力端子
に接続され、インバータ49の出力信号は信号/T2’
となる。さらに、アンドゲート47の出力信号は信号T
2’’となる。アンドゲート47の出力端子はインバー
タ50の入力端子に接続され、インバータ50の出力信
号は信号/T2’’となる。
するために、ゲート47〜50よりなる回路と同様の回
路がそれぞれ設けられている。なお、上述の第1及び第
2の実施例では、タイミング信号T1〜Tkは外部で発
生させているが、その場合、半導体装置にタイミング信
号T1〜Tkを入力するための端子を設けなければなら
ない。
させる回路を半導体装置内に設けることで、端子を減ら
すことが可能となる。図7は、タイミング信号発生回路
の一例を示す。この回路は、例えばk段のクリア/ロー
ド端子付シフトレジスタS1〜Skより構成される。
タS1のデータ入力端子DはシフトレジスタSkの出力
端子Qに接続される。シフトレジスタS1の出力端子Q
はシフトレジスタS2の入力端子Dに接続され、シフト
レジスタS1の出力端子Qにおける信号はタイミング信
号T1となる。シフトレジスタS2の出力端子Qはシフ
トレジスタS3の入力端子Dに接続され、シフトレジス
タS2の出力端子Qにおける信号はタイミング信号T2
となる。以下、同様にして、シフトレジスタSkの出力
端子Qにおける信号はタイミング信号Tkとなる。
ク入力端子CKには共通のクロック信号が供給され、シ
フトレジスタS1〜Skのクリア端子CL及びロード端
子LDにはそれぞれ共通のクリア信号とロード信号が供
給される。さらに、シフトレジスタS1〜Skのライン
入力端子LINはいずれも電源電位が供給される。
回路のタイミングチャートを示す。テスト書き込み時
は、ロード信号LDをハイレベルにし、シフトレジスタ
S1〜Skの出力端子Qにライン入力端子LINから読
み込んだハイレベルの信号を出力させる。
ーレベルにし、タイミング信号T1〜Tkとして順に1
パルスの信号を発生させる。なお、上述の第1及び第2
の実施例において、テスト用バッファ回路TB2〜TB
kはそれぞれデータバスDB1とデータバスDB2〜D
Bkとの間に設けられているが、これに限られるもので
はない。例えば、隣り合ったデータバスの間にテスト用
バッファ回路を設けてもよい。すなわち、データバスD
Bi−1とデータバスDBi との間にテスト用バッファ
回路TBiを設置し、メモリセルブロックiにテストデ
ータを書き込み・読み出しする場合は、テスト用バッフ
ァ回路TB1〜TBiを導通させるようにテスト用バッ
ファ回路をコントロールしてもよい。
装置をテストする検査システムを示す。図9において、
半導体装置74−1〜74−n、75−1〜75−nは
上述のバッファ回路、テスト用バッファ回路、テスト用
コントロール回路を具備し、例えば16ビットのテスト
用データI/Oを持っている。テスト測定部71、72
において、16×n個の入出力端子はそれぞれn個の半
導体装置74−1〜74−n、75−1〜75−nのテ
スト用データI/Oと接続され、これらのn個の半導体
装置を同時にテストできる。また、テスト測定部71、
72は上述のタイミング信号発生回路を具備し、テスト
用信号を半導体装置74−1〜74−n、75−1〜7
5−nに供給する。テスト測定部71、72は、半導体
検査装置本体73により制御される。
〜75−nが、例えば、128ビットのデータI/Oを
有する記憶回路である場合、8グループのメモリブロッ
クに分けて、テストデータを書き込む。次に、タイミン
グ信号T1〜Tkにより半導体装置74−1〜74−
n、75−1〜75−nの第1のメモリブロックから同
時に16ビットのデータを読み出す。次に、第2のメモ
リブロックからデータを読み出す。こうした読み出し動
作を8回繰り返し、128ビット分のデータのテストを
行う。
Oを有する記憶回路を、データI/O用PINカードを
増設することなく、16ビットのデータI/Oを有する
半導体製品用のテスト装置により、多数個の半導体装置
を同時に検査することができる。
体装置をテストする検査システムの第2の例を示す。図
10において、半導体装置84−1〜84−n、85−
1〜85−nは上述のバッファ回路、テスト用バッファ
回路、テスト用コントロール回路を具備し、例えば32
ビットのテスト用データI/Oを持っている。テスト測
定部81、82において、32×n個の入出力端子はそ
れぞれn個の半導体装置84−1〜84−n、85−1
〜85−nのテスト用データI/Oと接続され、これら
のn個の半導体装置を同時にテストできる。また、テス
ト測定部81、82は上述のタイミング信号発生回路を
具備し、テスト用信号を半導体装置84−1〜84−
n、85−1〜85−nに供給する。テスト測定部8
1、82は、半導体検査装置本体83により制御され
る。
〜85−nが例えば、256ビットのデータI/Oを有
する記憶回路である場合、8グループのメモリブロック
に分けて、テストデータを書き込む。次に、タイミング
信号T1〜T8により半導体装置84−1〜84−n、
85−1〜85−nの第1のメモリブロックから同時に
32ビットのデータを読み出す。次に、第2のメモリブ
ロックからデータを読み出す。こうした読み出し動作を
8回繰り返し、256ビット分のデータのテストを行
う。
Oを有する記憶回路を、32ビットのデータI/Oを有
する半導体製品用のテスト装置により、多数個の半導体
装置を同時に検査することができる。
ストシステムよりもテスト時間をさらに短縮することが
できる。このテストシステムでは図9に示したシステム
にデータI/O用PINカードを増設する必要があるた
め、、データI/Oが256ビット必要である製品が登
場してテスターを増設する必要がある場合に使用するこ
とが望ましい。
る半導体装置であっても、この半導体装置に16ビット
のテスト用データI/O及びこれに対応したバッファ、
テスト用バッファ、テスト用コントロール回路を設け、
テスト信号T0〜T15を発生させてテストすることも
可能である。この場合、テスト測定部にデータI/O用
PINカードを増設する必要がないが、図10に示した
場合よりもテスト時間がかかる。このように、テスター
を増設するコストとテスト時間が増大するコストとを考
慮して、製品テストコストを上昇させないような方法を
選択することが可能である。
メモリ回路のデータバスが多ビットである場合、それよ
りも少ないビットごとにデータを分割して読み出すた
め、従来の半導体検査装置をそのまま使用してメモリ回
路のテストを行い、テストコストを低下させることがで
きる。また、半導体装置内にテスト用に新たに設けた回
路のサイズは小さいため、テスト回路のオーバーヘッド
は少なく、製品コストは上昇しない。
示す図。
グチャートを示す図。
ングチャートを示す図。
装置を示す図。
図。
ングチャートを示す図。
導体装置を多数個同時測定する検査装置を示す図。
半導体装置を多数個同時測定する検査装置を示す図。
Claims (16)
- 【請求項1】m×n=Nの関係においてNビットのデー
タI/Oを具備する半導体装置であって、 それぞれmビットのデータ線を有する第1ないし第nの
データの書き込み及び読み出しが可能なメモリブロック
と、 それぞれの一端が前記データI/Oに接続されるmビッ
トの第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iの接
続回路の一端は前記第iのメモリブロックのデータ線に
接続され、且つ第iの接続回路の他端は前記第iのデー
タバスに接続された、前記第iのメモリブロックのデー
タ線と前記第iのデータバスとを接続制御するための第
1ないし第nの接続回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用接続回路の一端は前記第1ないし第nの複数
のデータバスの内のいずれか1つであるテスト用データ
バスに接続され、且つ第iのテスト用接続回路の他端は
第i+1のデータバスに接続された、前記テスト用デー
タバスと前記第i+1のデータバスとを接続制御するた
めの第1ないし第n−1のテスト用接続回路と、 タイミング信号が入力端子に供給され、且つ前記タイミ
ング信号を前記第1ないし第nの接続回路および前記第
1ないし第n−1のテスト用接続回路に供給し、且つ前
記第1ないし第nの接続回路および前記第1ないし第n
−1のテスト用接続回路の活性または非活性を制御する
ことにより前記第1ないし第nのメモリブロックにテス
トデータを書き込んだ後、この書き込まれたテストデー
タが前記第1ないし第nのメモリブロックから順次前記
テスト用データバスに読み出されるように前記第1ない
し第nの接続回路及び前記第1ないし第n−1のテスト
用接続回路の活性または非活性を制御する制御回路とを
具備することを特徴とする半導体装置。 - 【請求項2】m×n=Nの関係においてNビットのデー
タI/Oを具備する半導体装置であって、 それぞれmビットのデータ線を有する第1ないし第nの
データの書き込み及び読み出しが可能なメモリブロック
と、 それぞれの一端が前記データI/Oに接続されるmビッ
トの第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iの接
続回路の一端は前記第iのメモリブロックのデータ線に
接続され、且つ第iの接続回路の他端は前記第iのデー
タバスに接続された、前記第iのメモリブロックのデー
タ線と前記第iのデータバスとを接続制御するための第
1ないし第nの接続回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用接続回路の一端は前記第1ないし第nの複数
のデータバスの内のいずれか1つであるテスト用データ
バスに接続され、且つ第iのテスト用接続回路の他端は
第i+1のデータバスに接続された、前記テスト用デー
タバスと前記第i+1のデータバスとを接続制御するた
めの第1ないし第n−1のテスト用接続回路と、 タイミング信号が入力端子に供給され、且つ前記タイミ
ング信号を第1ないし第nの前記接続回路および前記第
1ないし第n−1のテスト用接続回路に供給し、且つ前
記第1ないし第nの接続回路および前記第1ないし第n
−1のテスト用接続回路の活性または非活性を制御する
ことにより前記第1ないし第nのメモリブロックにテス
トデータを書き込んだ後、この書き込まれたテストデー
タが前記第1ないし第nのメモリブロックから順次前記
テスト用データバスに読み出されるように前記第1ない
し第nの接続回路及び前記第1ないし第n−1のテスト
用接続回路の活性または非活性を制御する制御回路と、 前記第1ないし第nのデータバスに接続されたm×nビ
ットの入出力端子を有するCPU回路と、 を具備することを特徴とする半導体装置。 - 【請求項3】前記半導体装置は、前記第1ないし第nの
メモリブロックと前記第1ないし第nの接続回路間にそ
れぞれ設けられた、データを保持する第1ないし第nの
保持回路をさらに具備し、 前記第1ないし第nのメモリブロックに書き込まれた前
記テストデータは、前記第1ないし第nの保持回路に一
括して読み出された後に、前記第1ないし第nの接続回
路及び前記第1ないし第n−1のテスト用接続回路を制
御することにより前記第1ないし第nの保持回路から順
次前記第テスト用データバスに読み出されることを特徴
とする請求項1または2に記載の半導体装置。 - 【請求項4】m×n=Nの関係においてNビットのデー
タI/Oを具備する半導体装置であって、 それぞれmビットのデータ線を有する第1ないし第nの
データの書き込み及び読み出しが可能なメモリブロック
と、 それぞれの一端が前記データI/Oに接続されるmビッ
トの第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iのバ
ッファ回路の一端は前記第iのメモリブロックのデータ
線に接続され、且つ第iのバッファ回路の他端は前記第
iのデータバスに接続されている、第1ないし第nのバ
ッファ回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用バッファ回路の一端は前記第1ないし第nの
複数のデータバスの内のいずれか1つであるテスト用デ
ータバスに接続され、且つ第iのテスト用バッファ回路
の他端は第i+1のデータバスに接続されている、第1
ないし第n−1のテスト用バッファ回路と、 タイミング信号が入力端子に供給され、且つ前記タイミ
ング信号を第1ないし第nの前記バッファ回路および前
記第1ないし第n−1のテスト用バッファ回路に供給
し、且つ前記第1ないし第nのバッファ回路および前記
第1ないし第n−1のテスト用バッファ回路の活性また
は非活性を制御することにより前記第1ないし第nのメ
モリブロックにテストデータを書き込んだ後、この書き
込まれたテストデータが前記第1ないし第nのメモリブ
ロックから順次前記テスト用データバスに読み出される
ように前記第1ないし第nのバッファ回路及び前記第1
ないし第n−1のテスト用バッファ回路の活性または非
活性を制御する制御回路とを具備することを特徴とする
半導体装置。 - 【請求項5】m×n=Nの関係においてNビットのデー
タI/Oを具備する半導体装置であって、 それぞれmビットのデータ線を有する第1ないし第nの
データの書き込み及び読み出しが可能なメモリブロック
と、 それぞれの一端が前記データI/Oに接続されるmビッ
トの第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iのバ
ッファ回路の一端は前記第iのメモリブロックのデータ
線に接続され、且つ第iのバッファ回路の他端は前記第
iのデータバスに接続されている、第1ないし第nのバ
ッファ回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用バッファ回路の一端は前記第1ないし第nの
複数のデータバスの内のいずれか1つであるテスト用デ
ータバスに接続され、且つ第iのテスト用バッファ回路
の他端は第i+1のデータバスに接続されている、第1
ないし第n−1のテスト用バッファ回路と、 タイミング信号が入力端子に供給され、且つ前記タイミ
ング信号を第1ないし第nの前記バッファ回路および前
記第1ないし第n−1のテスト用バッファ回路に供給
し、且つ前記第1ないし第nのバッファ回路および前記
第1ないし第n−1のテスト用バッファ回路の活性また
は非活性を制御することにより前記第1ないし第nのメ
モリブロックにテストデータを書き込んだ後、この書き
込まれたテストデータが前記第1ないし第nのメモリブ
ロックから順次前記テスト用データバスに読み出される
ように前記第1ないし第nのバッファ回路及び前記第1
ないし第n−1のテスト用バッファ回路の活性また非活
性を制御する制御回路と、 前記第1ないし第nのデータバスに接続されたm×nビ
ットの入出力端子を有するCPU回路と、 を具備することを特徴とする半導体装置。 - 【請求項6】前記半導体装置は、前記第1ないし第nの
メモリブロックと前記第1ないし第nのバッファ回路間
にそれぞれ設けられた第1ないし第nのレジスタ回路を
さらに具備し、 前記第1ないし第nのメモリブロックに書き込まれた前
記テストデータは、前記制御回路により前記第1ないし
第nのレジスタ回路に一括して読み出された後に、前記
第1ないし第nのバッファ回路及び前記第1ないし第n
−1のテスト用バッファ回路を制御することにより、前
記第1ないし第nのレジスタ回路から順次前記テスト用
データバスに読み出されるように制御されることを特徴
とする請求項4または5に記載の半導体装置。 - 【請求項7】前記タイミング信号を生成するタイミング
信号発生回路をさらに具備することを特徴とする請求項
1ないし6のいずれかに記載の半導体装置。 - 【請求項8】前記タイミング信号は、前記半導体装置外
部から供給された、前記メモリブロックからの読込み及
び前記メモリブロックへの書き込み動作を制御するリー
ド/ライト信号、及び前記メモリブロックからの読込み
及び前記メモリブロックへの書き込みタイミングを制御
する動作制御信号に応じて生成された信号を含むことを
特徴とする請求項1ないし6のいずれかに記載の半導体
装置。 - 【請求項9】前記タイミング信号は前記CPU回路が生
成することを特徴とする請求項2または5に記載の半導
体装置。 - 【請求項10】m×n=Nの関係においてNビットのデ
ータI/Oを具備する半導体装置の検査方法であって、 iを1からnまでのいずれかの自然数とする第iのバッ
ファ回路と、iを1からn−1までのいずれかの自然数
とする第iのテスト用バッファ回路と、にタイミング信
号を供給し、且つ前記第iのバッファ回路および前記第
iのテスト用バッファ回路の活性または非活性を制御す
ることにより、 mビットの第1のデータバスにテストデータを供給し、
iを1からn−1までのいずれかの自然数として、前記
第iのテスト用バッファ回路の一端は前記第1のデータ
バスに接続され、前記第iのテスト用バッファ回路の他
端はmビットの第i+1のデータバスに接続されている
前記第1ないし第n−1のテスト用バッファ回路を導通
させ、iを1からnまでのいずれかの自然数として、前
記第iのバッファ回路の一端は前記第iのデータバスに
接続され、前記第iのバッファ回路の他端は第iのメモ
リブロックのmビットのデータ線に接続されている前記
第1ないし第nのバッファ回路を導通させて、前記第1
ないし第nの、データの書き込み及び読み出しが可能な
メモリブロックに同時に前記テストデータを書き込み、 前記第1のメモリブロックから前記テストデータを読み
出すときは、前記第1のバッファ回路を導通させ、前記
第1ないし第n−1のテスト用バッファ回路を導通させ
ないで、iを2からnまでのいずれかの自然数として第
iのメモリブロックから前記テストデータを読み出すと
きは、前記第iのバッファ回路と前記第i−1のテスト
用バッファ回路を活性させ、それ以外のテスト用バッフ
ァ回路と前記第1のバッファ回路を活性させないで、前
記第1ないし第nのメモリブロックから順次前記テスト
データを前記第1のデータバスを介して読み出して、テ
ストすることを特徴とする半導体装置の検査方法。 - 【請求項11】m×n=Nの関係においてNビットのデ
ータI/Oを具備する半導体装置の検査方法であって、 iを1からnまでのいずれかの自然数とする第iのバッ
ファ回路と、iを1からn−1までのいずれかの自然数
とする第iのテスト用バッファ回路と、にタイミング信
号を供給し、且つ前記第iのバッファ回路および前記第
iのテスト用バッファ回路の活性または非活性を制御す
ることにより、 データの書き込み及び読み出しが可能な第1のメモリブ
ロックにテストデータを書き込むときは、mビットの第
1のデータバスにテストデータを供給し、一端が前記第
1のデータバスに接続され他端が前記第1のメモリブロ
ックのmビットのデータ線に接続された第1のバッファ
回路を導通させ、iを1からn−1までのいずれかの自
然数として、第iのテスト用バッファ回路の一端が前記
第1のデータバスに接続され、第iのテスト用バッファ
回路の他端がmビットの第i+1のデータバスに接続さ
れている前記第1ないし第n−1のテスト用バッファ回
路を導通させないで、iを2からnまでのいずれかの自
然数として第iの、データの書き込み及び読み出しが可
能なメモリブロックにテストデータを書き込むときは、
前記第1のデータバスにテストデータを供給し、前記第
i−1のテスト用バッファ回路と一端が前記第iのデー
タバスに接続され他端が前記第iのメモリブロックのm
ビットのデータ線に接続された前記第iのバッファ回路
を導通させ、それ以外の前記テスト用バッファ回路と前
記第1のバッファ回路を導通させないで、前記第1ない
し第nのメモリブロックに順次テストデータを書き込
み、 前記第1のメモリブロックから前記テストデータを読み
出すときは、前記第1のバッファ回路を活性させ、前記
第1ないし第n−1のテスト用バッファ回路を活性させ
ないで、iを2からnまでのいずれかの自然数として第
iのメモリブロックから前記テストデータを読み出すと
きは、前記第iのバッファ回路と前記第i−1のテスト
用バッファ回路を活性させ、それ以外のテスト用バッフ
ァ回路と前記第1のバッファ回路を活性させないで、前
記第1ないし第nのメモリブロックから順次前記テスト
データを前記第1のデータバスを介して読み出して、テ
ストすることを特徴とする半導体装置の検査方法。 - 【請求項12】m×n=Nの関係においてNビットのデ
ータI/Oを具備し、それぞれmビットのデータ線を有
し、且つデータの書き込み及び読み出しが可能な第1な
いし第nのメモリブロックと、それぞれmビットの第1
ないし第nのデータバスと、iを1からnまでのいずれ
かの自然数として、第iのバッファ回路の一端は前記第
iのメモリブロックのデータ線に接続され、第iのバッ
ファ回路の他端は前記第iのデータバスに接続されてい
る第1ないし第nのバッファ回路と、iを1からn−1
までのいずれかの自然数として、第iのテスト用バッフ
ァ回路の一端は前記第1のデータバスに接続され、第i
のテスト用バッファ回路の他端は前記第i+1のデータ
バスに接続されている第1ないし第n−1のテスト用バ
ッファ回路と、タイミング信号が入力端子に供給され、
且つ前記タイミング信号を前記第iのバッファ回路およ
び前記第iのテスト用バッファ回路に供給し、前記第1
ないし第nのバッファ回路及び前記第1ないし第n−1
のテスト用バッファ回路の活 性または非活性を制御する
制御回路とを具備する半導体装置の前記第1のデータバ
スに接続される少なくとも1つのmビットの入出力端子
と、 前記タイミング信号を生成するタイミング信号発生回路
とを具備することを特徴とする半導体装置の検査装置。 - 【請求項13】前記第1ないし第nのメモリブロック
は、それぞれが第1ないし第mのデータ線を有し、 前記第1ないし第nのデータバスおよび前記テスト用デ
ータバスは、それぞれが第1ないし第mのデータバス線
を有し、 前記第1ないし第nの接続回路は、それぞれが第1ない
し第mの接続素子を有し、第iの接続回路の前記第1な
いし第mの接続素子は、一端において前記第iのメモリ
ブロックの前記第1ないし第mのデータ線にそれぞれ接
続され、且つ他端において前記第iのデータバスの前記
第1ないし第mのデータバス線にそれぞれ接続され、 前記第1ないし第nのテスト用接続回路は、それぞれが
第1ないし第mのテスト用接続素子を有し、第iのテス
ト用接続回路の前記第1ないし第mのテスト用接続素子
は、一端において前記テスト用データバスの前記第1な
いし第mのデータバス線にそれぞれ接続され、且つ他端
において第i+1のデータバスの前記第1ないし第mの
データバス線にそれぞれ接続されることを特徴とする請
求項1または2に記載の半導体装置。 - 【請求項14】それぞれmビットのデータ線を有する第
1ないし第nのデータの書き込み及び読み出しが可能な
メモリブロックと、それぞれの一端が前記第1ないし第nのメモリブロック
と接続される第1ないし第nのデータを保持する保持回
路と、 それぞれの一端がデータI/Oに接続されるmビットの
第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iの接
続回路の一端は前記第iの保持回路の他端に接続され、
且つ第iの接続回路の他端は前記第iのデータバスに接
続された、前記第iのメモリブロックのデータ線と前記
第iのデータバスとを接続制御するための第1ないし第
nの接続回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用接続回路の一端は前記第1ないし第nの複数
のデータバスの内のいずれか1つであるテスト用データ
バスに接続され、且つ第iのテスト用接続回路の他端は
第i+1のデータバスに接続された、前記テスト用デー
タバスと前記第i+1のデータバスとを接続制御するた
めの第1ないし第n−1のテスト用接続回路と、 タイミング信号が入力端子に供給され、且つ前記第1な
いし第nのメモリブロックにテストデータを書き込んだ
後、この書き込まれたテストデータが前記第1ないし第
nの保持回路に一括して読み出された後に前記第1ない
し第nの保持回路から順次前記テスト用データバスに読
み出されるように前記第1ないし第nの接続回路及び前
記第1ないし第n−1のテスト用接続回路を制御する、
制御回路と、 を具備することを特徴とする半導体装置。 - 【請求項15】それぞれmビットのデータ線を有する第
1ないし第nのデータの書き込み及び読み出しが可能な
メモリブロックと、それぞれの一端が前記第1ないし第nのメモリブロック
と接続される第1ないし第nのレジスタ回路と、 それぞれの一端がデータI/Oに接続されるmビットの
第1ないし第nのデータバスと、 iを1からnまでのいずれかの自然数として、第iのバ
ッファ回路の一端は前記第iのレジスタ回路の他端に接
続され、且つ第iのバッファ回路の他端は前記第iのデ
ータバスに接続されている、第1ないし第nのバッファ
回路と、 iを1からn−1までのいずれかの自然数として、第i
のテスト用バッファ回路の一端は前記第1ないし第nの
複数のデータバスの内のいずれか1つであるテスト用デ
ータバスに接続され、且つ第iのテスト用バッファ回路
の他端は第i+1のデータバスに接続されている、第1
ないし第n−1のテスト用バッファ回路と、 タイミング信号が入力端子に供給され、且つ前記第1な
いし第nのメモリブロックにテストデータを書き込んだ
後、この書き込まれたテストデータが前記第1ないし第
nのレジスタ回路に一括して読み出された後に前記第1
ないし第nのレジスタ回路から順次前記テスト用データ
バスに読み出されるように前記第1ないし第nのバッフ
ァ回路及び前記第1ないし第n−1のテスト用バッファ
回路を制御する、制御回路と、 を具備することを特徴とする半導体装置。 - 【請求項16】前記第1ないし第nのデータバスに接続
されたm×nビットのデータ入出力端子を有するCPU
回路をさらに具備することを特徴とする請求項14また
は15に記載の半導体装置。
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