KR100197784B1

KR100197784B1 - 멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할수 있는 반도체기억장치

Info

Publication number: KR100197784B1
Application number: KR1019960032859A
Authority: KR
Inventors: 도미오 스즈키; 모토코 하라; 시게루 모리
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1995-08-29
Filing date: 1996-08-07
Publication date: 1999-06-15
Also published as: KR970012790A; US5654924A; JPH0963297A; DE19618722A1

Abstract

반도체기억장치에 관한 것으로써, 번인테스트모드 등에 있어서 멀티비트 동작시 임의의 인접하는 비트선 사이에 전압 스트레스를 인가할 수 있고 멀티비트 테스트동작시 사용되지 않은 입출력단자로 부터의 신호에 의해 발생하는 부작용 및 소비전류의 증가를 억제할 수 있도록 하기 위해, 여러개의 워드선을 가로지르고 제1 및 제2군으로 분할된 여러개의 비트선쌍, 워드선과 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀, 외부 어드레스신호에 따라 대응하는 메모리셀에 있어서 기억데이터의 리드/라이트동작을 실행하는 메모리셀 선택수단, 여러개의 외부 입력데이터를 각각 동시에 수신하고 메모리 셀 선택수단에 데이터를 출력하는 여러개의 입력버퍼수단을 마련한다. 이것에 의해, 번인테스트 등에 필요한 테스트시간이 단축될 수 있고, 테스트 결과의 신뢰성이 향상될 수 있다.

Description

멀티비트 테스트시에 인접하는 비트선의 전위를 반전시켜 동작할 수 있는 반도체기억장치

본 발명은 반도체기억장치에 관한 것이다. 특히, 본 발명은 반도체기억장치의 테스트시간을 단축하고 테스트의 신뢰성을 향상시키는 구조에 관한 것이다. 특히, 본 발명은 여러개의 입출력핀을 갖는 반도체 기억장치에 있어서, 테스트모드 동작 중 특정의 입출력핀으로 부터의 데이터의 라이트 및 리드에 의해, 다른 입출력핀에 대해서도 동시에 데이터의 입출력이 가능한 반도체기억장치의 구성에 관한 것이다.

반도체기억장치의 기억용량의증대와 회로의 복잡화에 따라, 반도체기억장치 출하 직전의 단게에 있어서 제조공정중에 발생한 잠재하고 있는 불량요인을 갖는 칩이 일정한 빈도로 반드시 존재한다.

구체적으로, 반도체기억장치의 구성요소인 MOS트랜지스터의 게이트절연막 불량, 배선 사이의 충간절연막 불량, 배선불량, 배선 사이의 누전 및 제조공정시에 혼입한 입자에 기인하는 불량이 잠재화되어 있는 경우가 있다. 결함요인이 잠재되어 있는 반도체기억장치를 제품화하여 출하하면 소위 초기고장모드에서의 고장발생의 원인이 된다.

따라서, 반도체기억장치를 고온고압하의 조건으로 동작시켜 상기 초기 불량을 현재화하여 출하 전에 불량품을 제거한다. 그러나 소위 번인테스트에 필요한 시간은 단순한 라이트/리드 사이클에서도 메모리용량에 비례해서 길어진다. 테스트시간의 증대는 칩 코스트의 상승으로 직결된다.

테스트시간의 증대를 억제하기 위해, 반도체기억장치의 수를 동시에 테스트하기 위해 테스트기판 상에 여러개의 반도체기억장치를 배치하는 구조를 사용한다.

그러나, 근래 반도체기억장치의 용량이 커짐에 따라, 데이터입출력 핀의 수도 증가하였다. 그 결과, 하나의 테스터와 동시에 테스트될 수 있는 반도체기억장치의 수가 감소한다. 상술한 바와 같이 반도체기억장치를 동시에 테스트해도 테스트 시간이 증가하여, 테스트 코스트가 증가한다.

테스트코스트의 증가를 방지하기 위해, 멀티비트 테스트가 제안된다.

특히, 여러개의 리드 데이터 중 비교하고 정합검출하도록 반도체기억장치를 구성하여 특정의 입출력 단자에 그 결과를 나타내는 신호를 출력하는 것에 의해, 테스트모드 동작시 데스터의 한쪽에서 볼 때 입출력단자의 수를 현저하게 감소시킬 수 있다. 이러한 구조를 사용하면, 하나의 테스터로 동시에 측정할 수 있는 반도체기억장치의 수를 억제할 수 있게 된다.

제18도는 상술한 멀티비트 테스트동작이 가능한 종래의 반도체기억장치의 구조를 나타낸 개략적 블록도이다.

통상동작모드에 있어서의 리드동작시,어드레스신호 입력단자(8)을 통해 인가되는 외부어드레스신호A0∼Ai에 따라, 메모리셀 어레이(15)에서 선택된 특정의 메모리셀의 기억데이터센스앰프(14) 및 (16)에 의해 증폭되어, 내부리드데이타q0∼q3으로써 I/O 회로(14) 및 (16)에 의해 내부 데이터버스로 출력된다. 입출력버퍼회로(61)∼(64)는 하기의 두 접속 상태 사이에 외부 입출력단자(65)∼(68)을 개재하여 접속상태를 전환하는 스위치회로(91)∼(94)를 포함한다. 제어신호 발생회로(11)에 의해 발생한 테스트모드 지정신호TE에 따라, 스위치회로(91)∼(94)는 통상동작모드에서 입출력버퍼회로(61)∼(64)와 입출력단자(65)∼(68)을 개별적으로 접속한다. 구체적으로 제 18도에 있어서,실선으로 표시한 상태에서 스위치회로(91)∼(94)를 접속한다.

따라서, 입출력버퍼회로(61)∼(64)는 4개의 메모리셀에서 리드된 내부 리드데이타q0∼q3을 수신하고, 외부리드데이타DQ0∼DQ3을 발생하며, 데이터를 데이터 입출력단자(65)∼(68)에 각각 출력한다.

통상동작모드에 있어서 라이트 동작시, 상술한 리드동작과는 반대로, 입출력버퍼회로(61)∼(64)는 외부 입출력단자(65)∼(68)에 인가된 외부라이트 데이터DQ0∼DQ3를 수신하여 I/O회로(14)∼(16)을 통해 외부 어드레스신호A0∼Ai에 의해 선택된 4개의 메모리셀에 데이터를 개별적으로 출력한다.

한편, 라이트가능신호 EXT.W, 출력가능신호 EXT.OE, 행어드레스 스트로브신호 EXT.RAS, 외부제어신호인 열어드레스 스트로브신호 EXT.CAS 및 특정 외부어드레스신호, 예를 들면 외부어드레스신호 A0∼Ai의 A0 및 A1에 따라, 제어신호 발생회로(11)은 데스트모드(예를 들어, 번인보드)가 지정된 것을 검출하고 활성테스트모드 지정신호TE를 출력한다.

테스트모드지정신호 TE에 따라, 스위치회로(90)∼(94)는 입출력버퍼회로(61)∼(64)를 특정의 입출력단자, 예를들어 입출력단자(65)에 함께 접속한다. 구체적으로, 제18도에 있어서, 스위치회로(91)∼(94)는 전선으로 나타낸 상태에서 접속된다.

따라서, 테스트모드에 있어서 라이트동작시, 입출력단자(65)에 인가된 라이트데이터는I/O회로(14) 및 (16)를 통해 외부어드레스신호 A0∼Ai에 의해 선택된 4개의 메모리셀에 공통으로 출력된다.

테스트모드에 있어서 리드동작시, 외부어드레스신호 A0∼Ai에 의해 선택된 4개의 메모리셀로 부터의 내부이드신호q0∼q3은 논리합회로(47)에 인가된다. 논리합회로(47)은 이들 신호의 일치 여부를 판정한다. 판정 결과에 따라, 논리합회로(47)은 판정신호TMq0을 입출력단자(65)로 출력한다.

따라서, 테스트모드동작에 있어서, 입출력단자(65)를 통해서만 데이터가 입출력된다. 구체적으로, x4구성의 반도체기억장치는 통상동작시 x1 구성으로 테스트될 수 있다. 따라서 반도체기억장치에 있어서 데이터 입출력핀의 수가 증가하는 경우에도 하나의 테스터로 동시에 테스트 할수 있는 반도체기억장치의 수를 감소시킬 수 있다.

종래의 데이터비트 압축기능을 갖는 반도체기억장치는 특정 입출력단자로 부터의 데이터가 여러개의 메모리셀에 공통으로 라이트되도록 구성된다. 이러한 구조로 하면 하기와 같은 문제가 발생한다.

제19도는 멀티비트 테스트동작이 가능한 반도체기억장치(201)의 메모리셀 어레이(15), 센스앰프 +I/O회로 (14) 및 (16)에 대응하는 부분의 구조의 1예를 나타낸 회로도이다.

제19도에 있어서, 센스앰프(20), (22) 및 (24)는 사이에 비트선쌍을 개재하여 센스앰프(21), (23), (25)의 반대측에 배치된다. 각각의 비트선은 대향하는 센스앰프에 교대로 접속된다. 구체적으로, 센스앰프(21)에 접속된 비트선쌍 BL10 및 ZBL10의 비트선큐 ZBL10은 예를 들어 센스앰프(20)에 접속된 비트선쌍 BL00 및 ZBL00 사이에 배치된다.

비트선쌍 BL00 및 ZBL00은 N채널 MOS트랜지스터(26a) 및 (26b)를 거쳐서 내부데이터버스I00 및 ZBL00에 접속된다.

마찬가지로, 비트 선쌍BL10 및 ZBL10, BL20 및 ZBL20, 및 BL30 및 ZBL30은 N채널 MOS트랜지스터(26c), (26e) 및 (26d) 및 (26f), 및 (26g) 및 (26h)를 거쳐서 내부데이터버스 IOo 및 ZIO1, IO2, ZIO2, 및 IO3 및 ZIO3에 각각 접속된다. N채널 MOS트랜지스터(26a))∼(26h)의 게이트전위는 동일 열선택신호CSL0에 의해 제어된다.

센스앰프(20)은 비트선쌍 BL00,ZBL00에 접속되고, 센스엠프 제어선 S2N 및 S2B에서 공급된 전원전위에 따라, 비트선쌍 사이의 전위차를 증폭한다. 비트선쌍 BL10과 ZBL10,BL20과 BL20 및 BL30과 ZBL30에 접속된 센스앰프(21),(22),(23)은 마찬가지로 그들이 접속된 비트선쌍 사이의 전위차를 증폭한다.

내부데이터버스IO0밑 ZIO0은 입출력버퍼회로(61)에 접속되어 내부리드신호q0을 전송한다.

마찬가지로, 내부데이터버스IO0과 ZIO1, IO2와 ZIO2 및 IO3와 ZIO3는 입출력버퍼회로(62), (63) 및 (64)에 각각 접속되어, 내부리드신호q1, q2 및 q3를 전송한다.

메모리셀(28a), (28b), (28c) 및 (28d)는 워드선WL0과 비트선BL00, BL10, BL20 및 BL30의 교점에 각각 접속된다.

통상동작모드에 있어서 라이트동작시, 외부단자(65) ~ (68)에서 인가된 외부라이트데이터 DQ0 ~ DQ3는 입출력버퍼회로(61) ~ (64)에 있어서 그에 대응하는 상보 내부라이트신호로 변환되어, 내부데이터버스IO0, ZIO0 ~ IO0, ZIO3로 전송된다.

예를 들면 워드선WL0이 외부어드레스신호A0∼Ai 에 따라 선택되고 내부데이터버스IO0, ZIO0∼IO3,ZIO3이 열선택신호CSL0에 따라 각각 대응하는 비트선쌍에 접속되면, 외부 입출력단자(65)∼(68)에 인가된 데이터에 대응하는 기억데이터가 메모리셀(28a)∼(28d)에 개별적으로 라이트될 수 있다.

한편, 멀티비트 테스트모드에 있어서 라이트동작시, 예를 들면 외부 입축력단자(65)에 안가된 데이터DQ0에 따른 상보신호는 모드 내부데이터버스 IO0, ZIO0∼IO3,ZIO3에 공통으로 전송된다. 이 라이트데이터가 예를 들어 논리 L레별인 경우, 우드선WL0및 열선택시노CSL0에 의해 선택된 메로리셀(28a)∼(28d)에 데이터가 라이트되면, 이들 메모리셀에 접속된 비트선BL00 ~ BL30은 모두 L레벨로 된다.

한편, 이들 비트선과 쌍을 이루는 비트선ZBL00 ~ ZBL30은 논리 H레벨로 된다.

상술한 바와 같이, 제 19도에 있어서, L레벨의 신호를 메모리셀(28a) ~ (28d)에 라이트하는 경우의 비트선 전위의 구성을 나타낸다. 비트선쌍이 교대로 배치되므로, 인접하는 비트선, 예를 들면 BL00 및 BL10은 모두 L레벨로 되고, 비트선ZBL00 및 ZBL10은 모두 H레벨이다.

번인테스트모드에 있어서 상술한 바와 같은 멀티테스트동작으로 데이터를 라이트할 때, 하기와 같은 문제가 발생한다.

구체적으로, 번인테스트시, 예를 들면 비트선 등의 사이에 잠재하는 누전을 현재화할 필요가 있다. 그러나, 멀티테스트동작시 상술한 바와 같이 배치된 비트선쌍으로 데이터를 라이트하면, 인접하는 비트선은 동일한 전위를 가지므로, 이들 비트선 사이에 전압 스트레스가 인가되지 않는다.

따라서, 번인 테스트시 이들 인접하는 비트선 사이에 잠재하는 결함을 검출할수 없어, 출하 전에 실행되는 번인테스트의 신뢰성이 저하된다.

본 발명의 목적은 번인테스트모드 등에 있어서 멀티비트 동작시 임의의 인접하는 비트선 사이에 전압스트레스를 인가할 수 있는 반도체기억장치를 제공하는 것이다.

본 발명의 다른 목적은 멀티비트 테스트동작시 사용되지 않은 입출력단자로 부터의 신호에 의해 발생한 부작용 및 소비전류의 증가를 억제할 수 있는 반도체기억장치를 제공하는 것이다.

제1도는 본 발명의 제1실시예에 따른 반도체기억장치의 구조를 도시한 개략적 블록도.

제2도는 본 발명의 제1실시예에 따른 반도체기억장치의 동작을 나타낸 타이밍도.

제3도는 본 발명의 제1실시예에 따른 반도체기억장치에 있어서 입력버퍼회로의 구조를 나타낸 회로도.

제4도는 본 발명의 제1실시예에 따른 통상동작모드에 있어서의 입력버퍼회로의 동작을 나타낸 타이밍도.

제5a도 및 제5b도는 본 발명의 제1실시예에 따른 테스트모드에 있어서 입력버퍼회로의 동작을 나타낸 타이밍도로써, 제5a도는 반전지시신호가 불활성일때의 동작을 나타낸 도, 제5b도는 반전지시신호가 활성일때의 동작을 나타낸 도.

제6도는 본 발명의 제1실시예에 따른 반도체기억장치의 메모리셀 어레이 및 센스앰프부의 구조를 나타낸 회로도.

제7도는 본 발명의 제1실시예에 따른 반도체기억장치에 있어서 논리합 회로의 구조를 나타낸 회로도.

제8도는 본 발명의 제1실시예에 따른 반도체기억장치에 있어서 논리합 회로의 구조를 타나낸 회로도.

제9a도 및 제9b도는 논리합회로의 동작을 나타내는 도로써, 제9a도는 반전지시신호가 불활성일때의 동작을 나타낸 도이고, 제9b도는 반전신호가 활성일때의 동작을 나타낸 도.

제10도는 본 발명의 제1실시예에 따른 반도체기억장치의 통상동작모드에서의 리드동작을 나타낸 타이밍도.

제11도는 본 발명의 제1실시예에 따른 반도체기억장치의 테스트모드에서의 리드동작을 나타낸 제1타이밍도.

제12도는 본 발명의 제1실시예에 따른 반도체기억장치의 테스트모드에서의 리드동작을 나타낸 제2타이밍도.

제13도는 본 발명의 제2실시예에 따른 반도체기억장치의 입력전위제어회로의 구조를 나타낸 회로도.

제14도는 본 발명의 제2실시예에 따른 입력전위제어회로의 통상동작모드에서의 동작을나타낸 타이밍도.

제15도는 본 발명의 제2실시예에 따른 입력전위제어회로의 테스트모드에서의 동작을 나타낸 타이밍도.

제16도는 본 발명의 제3 실시예에 따른 반도체기억장치의 입력버퍼회로의 구조를나타낸 회로도.

제17도는 본 발명의 제3실시에에 따른 반도체기억장치의 동작을나타낸 타이밍도.

제18도는 멀티비트 테스트동작이 가능한 반도체기억장치의 구조를 나타낸 개략적 블록도.

제19도는 멀티비트테스트 동작이 가능한 반도체기억장치의 메모리셀 어레이 및 센스앰프부를 나타낸 회로도.

본 발명의 한 측면에 따르면 반도체기억장치는 여러개의 워드선, 여러개의 비트선, 여러개의 메모리셀 선택회로 및 여러개의 입력버퍼회로를 포함한다. 여러개의 비트선쌍은 여러개의 워드선을 교차 하고, 제1 및 제2군으로 구분된다. 여러개의 메모리셀은 워드선과 비트선쌍에 접속되고, 행열로 배치된다. 외부 어드레스신호에 따라 메모리셀 선택회로는 대응하는 메모리셀에 따라 기억 데이터를 리드 및 라이트한다. 여러개의 입력버퍼회로는 외부에서 여러개의 입력데이터를 동시에 수신하여 메모리셀 선택회로에 데이터를 출력한다. 입출력버퍼회로는 비트선쌍의 제1 및 제2군에 대응하는 제1 및 제2군으로 구분된다. 제1 및 제2군에 속하는 각각의 입력버퍼회로는 외부에서 인가된 동작모드 지정신호에 따라, 각각의 입력버퍼회로가 그에 대응하는 입력데이터를 수신하는 제1 상태와 각각의 입력버퍼회로가 입력버퍼회로 사이의 소정의 입력버퍼회로에 공통으로 대응하는 입력데이터를 수신하는 제2 상태 사이에서 전환된다. 제1군에 속하는 각각의 입력버퍼회로는 입력버퍼회로가 제2상태일 때 외부에서 인가된 반전지시신호에 따라 입력데이터를 반전하는 제1반전회로를 더 포함한다.

본 발명의 다른 측면에 따르면 반도체기억장치는 여러개의 워드선, 여러개의 비트선쌍, 여러개의 메모리셀, 메모리셀 선택회로 및 여러개의 입력버퍼회로를 포함한다. 여러개의 비트선쌍은 여러개의 워드선을 교차하고, 제1 및 제2군으로 구분된다. 여러개의 메모리셀은 워드선과 비트선쌍에 접속되고, 행열로 배치된다. 외부 어드레스신호에 따라, 메모리셀 선택회로는 대응하는 메모리셀에 따라 기억 데이터를 리드 및 라이트한다. 여러개의 입력버퍼회로는 여러개의 군으로 분할되고, 외부에서 여러개의 입력데이터를 동시에 수신하여 그 데이터를 메모리셀선택회로에 출력한다. 각 군의 입력버퍼회로는 제1 및 제2군의 비트선쌍에 대응하는 제1 및 제2 하위군으로 분할된다. 제1 및 제2하위군에 속하는 각각의 입력버퍼회로는 외부에서 인가된 동작모드 지정신호에 따라, 각각의 입력버퍼회로가 대응하는 입력데이터를 수신하는 제1상태와 각각의 입력버퍼회로가 입력버퍼회로의 각 군의 소정의 입력버퍼회로에 대응하는 입력데이터를 수신하는 제2 상태를 전환한다. 제1하위군에 속하는 각각의 입력버퍼수단은 입력버퍼수단이 상기 제2상태일 때 외부에서 인가된 반전지시신호에 따라 입력데이터를 반전하는 제1반전회로을 포함한다.

본 발명의 또 다른 측면에 따르면, 반도체기억장치는 여러개의 워드선, 여러개의 비트선쌍, 여러개의 메모리셀 , 메모리셀 선택회로 및 여러개의 입력데이터를 포함한다. 여러개의 비트선쌍은 여러개의 워드선을 가로지르고 제1 및 제2군으로 분할된다. 여러개의 메모리셀은 워드 선 및 비트선쌍에 접속되고, 행열로 배치된다. 메모리셀 선택회로는 외부어드레스신호에 따라 대응하는 메모리셀에 대한 기억데이터를 리드/라이트한다. 여러개의 입력버퍼회로는 외부에서 여러개의 입력데이터를 동시에 수신하고, 그 데이터를 메모리셀 선택회로로 출력한다.

입력버퍼회로는 비트선쌍의 제1 및 제2군에 대응하는 제1 및 제2군으로 분할된다. 제1 및 제2군에 속하는 각각의 입력버퍼회로는 외부에서 인가된 동작모드지정신호에 따라 각각의 입력버퍼회로가 그에 대응하는 입력데이터를 수신하는 제1상태와 각각의 입력버퍼회로가 입력버퍼로 중 소정의 입력버퍼회로에 대응하는 입력데이터를 수신하는 제2상태를 전환하는 제1 스위치회로를 포함한다. 제1군에 속하는 각각의 입력버퍼회로는 제1 외부제어신호에 따라 메모리셀 선택회로로의 입력데이터의 출력을 제어하는 제1 입력제어회로를 포함한다. 제2군에 속하는 각각의 입력버퍼회로는 제2 외부제어신호에 따라 메모리셀선택회로로의 입력데이터의 출력을 제어하는 제2 입력제어회로를 포함한다.

본 발명의 다른 측면에 따르면, 반도체기억장치는 여러개의 워드선, 여러개의 비트선쌍, 여러개의 메모리셀, 메모리셀선택회로 및 여러개의 입력버퍼회로를 포함한다. 여러개의 비트선쌍은 여러개의 워드선을 가로지르고, 제1 및 제2군으로 분할된다. 여러개의 메모리셀은 워드선 및 비트선쌍에 접속되고, 행열로 배치된다. 메모리셀선택회로는 외부어드레스신호에 따라 대응하는 메모리셀에 대한 기억데이터를 리드/라이트한다. 여러개의 입력버퍼회로는 여러개의 군으로 분할되고,외부에서 여러개의 입력데이터를 동시에 수신하여 메모리셀선택회로로 그 데이터를 출력한다. 각 군의 입력버퍼회로는 비트선쌍의 제1 및 제2군에 대응하는 제1 및 제2 하위군으로 분할 된다. 제1 및 제2 하위군에 속하는 각각의 입력버퍼회로는 외부에서 인가된 동작모드지정 신호에 따라, 각각의 입력버퍼가 그에 대응하는 입력데이터를 수신하는 제1상태와 각각의 입력버퍼회로가 각 군의 입력버퍼회로 중 소정의 입력버퍼회로에 대응하는 입력데이터를 수신하는 제2 상태를 전환하는 제1 스위치회로를 포함한다. 제1 하위군에 속하는 각각의 입력버퍼회로는 제1외부제어신호에 따라 메모리셀선택회로로의 입력데이터를 출력을 제어하는 제1입력제어회로를 포함한다. 제2하위군에 속하는 각각의 입력버퍼회로는 제2외부제어신호에 따라 메모리셀 선택회로로의 입력데이터의 출력을 제어하는 제2입력제어회로를 포함한다.

본 발명에 따르면, 반전지시신호를 활성 또는 불활성상태로 하는 것에 의해 모든 인접한 비트선 사이에 전압 스트레스가 인가될 수 있어, 번 인테스트시 비트선 사이에 잠재하는 결함이 나타날 수 있다. 이것이 본 발명의 주요한 이점이다.

구체적으로, 본 발명의 구조에 의해 번인테스트에 필요한 테스트시간의 단축 및 테스트 결과의 신뢰성 향상이 가능하게 된다.

본 발명에 따르면, 테스트모드에 있어서 데이터비트 압축기능을 사용해서 리드 및 라이트동작을 실행할 때, 특정의 외부입력/출력단자로 부터의 데이터만 리드 및 라이트하는 것에 의해 동작상태에서의 테스트를 실행할 수 있다. 따라서, 번인 테스트의 신뢰성의 향상 뿐만 아니라 동시에 테스트할 수 있는 반도체기억장치의 수도 증가할 수 있어, 테스트 시간이 단축될 수 있다.

본 발명에 따르면, 테스트모드에 있어서, 데이터 라이트에 사용되지 않은 입력/출력단자가 예를 들어 중간 전위에서 전기적으로 부동상태인 경우에도, 이 전위가 내부회로로 전달되지 않는다. 따라서, 입력버퍼회로를 구성하는 CMOS회로에 관통전류가 흐르지 않아 오동작을 방지한다.

본 발명의 상술한 목적 및 다른 목적, 이점, 특징 등은 첨부한 도면을 참고로 한 설명에서 더 명확하게 된다.

[제1 실시예]

제1도에 있어서, 반도체기억장치(101)은 외부제어신호 입력단자(2∼5)를 통해 공급된 외부제어신호 EXT.W , EXT.OE EXT.RAS 및 EXT.CAS를 수신하여 내부제어신호를 발생하는 제어신호발생회로(11), 행열로 배치된 메모리셀을 포함하느 메모리셀 어레이(15), 어드레스신호 입력 단자(8)을 통해 공급된 외부어드레스신호A1∼Ai를 수신하여 제어신호 발생회로(11)의 제어하에 내부행어드레스신호 및 내부열어드레스신호를 발생하는 어드레스버퍼회로(12) 및 제어신호발생회로(11)의 제어하에 활성화되고, 어드레스버퍼회로(12)에서 공급된 내부행 어드레스신호를 복호하여 메모리셀 어레이(15)의 행(워드선)을 선택하는 행디코더회로(13)을 포함한다.

외부제어신호 입력단자 (2)에 인가된 신호 EXT.W는 데이터라이트가를 지정하는 라이트가능신호이다. 외부제어신호 입력단자(3)에 인가된 신호 EXT.OE는 데이터 출력을 지정하는 출력가능신호이다. 외부제어 신호 입력단자(4)에 인가된 신호EXT.RAS는 반도체기억장치의 내부동작을 개시하고 내부동작의 활성기간을 결정하는 행어드레스 스트로브 신호이다. 신호EXT.RAS가 활성상태이면, 메모리셀 어레이 (15)에서의 행 선택과 관련한 행디코더회로(13) 등의 회로는 활성상태로 된다.

외부제어신호 입력단자(5)에 인가된 신호EXT.CAS는 열어드레스 스트로브신호로써, 메모리셀어레이(15)내의 열을 선택하는 회로를 활성상태로 한다.

제어신호발생회로(11)은 외부행 스트로브신호 EXT.RAS, 외부열 스트로브신호EXT.CAS 오부라이트 가능신호 EXT.W 및 외부출력가능신호 EXT. OE에 따라, 각각내부행 스트로브신호 int. RAS, 내부열 스트로브신호 int. CAS, 내부라이트 가능신호WBE 및 내부출력가능신호 OEM을 출력한다.

반도체기억장치는 (101)은 제어신호발생회로(11)의 제어하에 활성화되고, 어드레스버퍼회로(12)로 부터의 내부열 어드레스신호를 복호하여 메모리셀 어레이(15) 내의 열을 선택하는 열선택신호를 발생하는 열디코더회고(17), 메모리셀 어레이(15)에서 선택된 행에 접속된 메모리셀의 데이터를 감지하고, 증폭하는 센스앰프, 열디코더회로(17)로 부터의 열선택신호에 따라 메모리셀어레이(15)에서 선택된 열을 내부데이터버스에 접속하는 I/O회로 및 데이터 리드시 내부데이터버스로 리드된 내부리드데이터q0∼q3에서 외부리드데이터DQ0∼DQ3을 발생하여 제어신호 발생회로(11)의 제어하에 데이터 입출력단자(65)∼68)로 데이터를 출력하는 입출력버퍼회로(18a), (18b), (19a) 및 (19b)를 더 포함한다. 제1도에 있어서, 하나의 센스앰프 및 하나의 I/O회로는 하나의 블럭(14)(16)으로 나타낸다. 리드동작시, 입출력버퍼회로(18a), (18b), (19a) 및 (19b)는 외부출력가능신호 EXT.OE에 따라 제어신호발생회로(11)에서 발생한 내부출력가능신호 OEM의 활성화(H레벨로 변화)에 따라 활성상태로 된다. 라이트 동작에 있어서, 입출력버퍼회로(18a), (18b), (9a) 및 (19b)는 외부라이트가능신호 EXT.W에 따라 제어신호발생회로(11)에서 발생한 내부라이트가능신호 WBE의 활성화에 따라 활성상태로 된다.

제어신호발생회로(11)은 외부제어신호 EXT.W, EXT.OE, ET.RAS, EXT. CAS 및 특정외부어드레스신호, 예를 들어 외부어드레스신호A0∼Ai 의 A0 및 A1을 수신하여, 테스트모드(예를 들어 번인테스트)가 지정된 것을 검출하고, 테스트모드 검출신호TE를 활성상태(H레벨 상태)로 되게 한다.

제2도는 외부제어신호에 따라 테스트모드를 세트하거나 또는 리셋하는 동작을 나타내는 타이밍도이다. 이하 번인테스트에 대해 설명한다. 그러나, 외부제어신호에 따라 지정된 특정 테스트모드는 다른 동작모드일 수 있다.

제2도에 있어서, 번인테스트 동작모드는 3 사이클을 포함한다. 번인테스트를 설정하는 세트사이클, 번인테스트가 실제로 실시되는 번인 테스트 모드 및 번인 테스트를 리셋하는 리셋사이클.

세트사이클에 있어서, 신호 EXT.CAS 및 EXT.W는 외부제어신호 EXT.RAS의 하강 전에 활성상태에서 L레벨로 되고, 예를 들어 외부어드레스신호의 신호A0은 통상 동작시 고전압(VIH) 보다 훨씬 높은 전압레벨로 설정된다. 구체적으로 소위 WCBR +super Vcc 조건이 만족되도록 번인 테스트모드가 설정된다.

번인테스트모드 설정후 신호 EXT.RAS가 불활성상태(H라벨상태)로 변화됨에 따라, 제어신호발생회로(11)은 테스트모드 지정신호TH 및 반전지시신호INV를 활성상태(H레벨상태)로 되게 한다. 이후, 후술하는 바와 같이, 입출력버퍼회로 (18a), (18b), (9a) 및 (19b)의 동작은 테스트 모드지정신호 TE 및 반전지시신호 INV에 따라 전환된다.

이 상태에서 번인테스트모드에 있어서의 리드 및 라이트 사이클을 실행하여 동작불량을 검출한다.

번인테스트모드의 종료에 있어서, 외부제어신호 EXT.RAS의 하강 전에 신호 RXT.W가 H레벨로 되고 신호EXT.CAS가 활성상태의 L레벨로 되는 소위 CBR조건이 만족되도록 하는 것에 의해 번인테스트모드를 리셋한다. 이 조건이 만족되었음을 감지한 후 신호EXT.RAS를 불활성상태(H레벨상태)로 변화시킴에 따라, 제어신호발생회로(11)은 테스트 모드지정신호 TE 및 반전지시신호INV를 불활성상태(L레벨상태)로 되게한다.

상술한 설명에 있어서, 테스트모드 지정신호 TE 및 반전지시신호 INV는 번인테스트모드시 활성상태로 된다. 그러나, 반전지시신호 INV는 예를 들어 번인테스트 사이클에 있어서 다른 외부어드에스신호A1의 레벨에 따라 활성 또는 불활성상태로 될 수도 있다.

제3도에 있어서, 입력버퍼호로(31a), (31b),(32a) 및 (32b)는 제1도에 있어 입출력버퍼로(18a),(18b), (19a), 및 (19b)에 각각 포함된다. 입력버퍼회로(31a) 및 (32b)는 구조상 입력버퍼회로(31b) 및 (32b)와 각각 동일하다. 따라서, 입력버퍼(31a)와 (32a)의 구조 및 동작에 대해 하기와 같이 설명한다.

입력버퍼회로(31a)는 반전지시신호INV에 따라 입력신호를 반전하는 반전회로(301), 테스트모드지정신호TE에 따라 입력데이터의 경로를 전환 하는 스위치회로(311) 및 내부라이트가능신호 WBE에 의해 제어되어 스위치회로(311)의 출력을 수신하고 상보 내부라이트데이터를 내부데이터버스IO0 및 ZIO0으로 출력하는 내부제어회로(321)을 포함한다. 반전회로(301)은 외부 입력/출력단자(65)에 인가된 라이트데이터에 따른 신호dq0을 입력으로써 수신하고 반전지시신호 INV에 의해 제어되어 신호 INV가 H레벨일 때 활성상태로 되게 하는 클럭인버터회로(303), 신호 dq0을 수신하는 반전회로(302), 반전회고(302)의 출력을 수신하고 반전지시신호 INV에 의해 제어되어 신호가 INV가 L레벨일 때 활성상태로 되게 하는 클럭인버터회로(304) 및 반전지시신호INV를 수신하여 클럭인 버터회로(303) 및 (304)로 제어신호를 출력하는 반전회로(305)를 포함한다.

스위치회로(311)은 신호dq0을 수신하고 테스트모드 지정신호TE에 의해 제어되어 신호TE가 L레벨일 때 활성성태로 되는 클럭인버터회로(312), 반전회로 (301)의출력을 수신하고 테스트모드 지정신호 TE에 이해 제어되어 신호TE가 H레벨일 때 활성상태로 되는클럭인버터회로(313) 및 테스트모드지정신호 TE를 수신하고 클럭이버터회로(312) 및 (313)으로 제어신호를 출력하는 반전회로(314)를 포함한다.

입력제어회로(321)은 반전회로(322), NAND회로(323) 및 (324), 반전회로(325) 및 (326), 및 N채널 MOS 트랜지스터 Q1, Q2, Q3, 및 Q4를 포함한다.

NAND회로(323)은 내부라이트 가능신호 WBE 및 스위치회로(311)의 출력을 수신한다. 반전회로(325)는 NAND회로(323)의 출력을 수신한다. 반전회로(322)는 스위치회로(311)의 출력을 수신하고, NAMD회로(324)는 내부라이트 가능신호 WBE 및 반전회로(322)의 출력을 수신한다.

반전회로(326)은 NAND회로(324)의 출력을 수신한다. N채널 MOS 트랜지스터 Q1 및 Q2는 H레벨에 대응하는 전원전위와 L레벨에 대응하는 접지전위 사이에 직렬로 접속되고, N채널 MOS 트랜지스터 Q3와 Q4도 전원전위와 접지전위 사이에 직렬로 접속된다. N채널 MOS트랜즈스터 Q1 및 Q4의 케이트는 반전(325)의 출력노드에 접속된다. N채널 MOS트랜지스터Q2 및 Q3의 게이트는 반전회로(326)의 출력노드에 접속된다. N채널 MOS트랜지스터 Q1과 Q2사이의 접속점과 내부데이터버스IO0이 접속되고, N채널 MOS트랜지스터Q3 및 Q4 사이의 접속점과 내부데이터버스 ZIO0이 접속된다.

이하, 입력버퍼회로(31a)의 동작에 대해 설명한다. 먼저, 통상동작모드 즉, 테스트모드지정신호 TE가 L레벨인 경우에 대해 설명한다.

이 경우, 스위치회로(311)에 있어서, 클럭인버터회로(312)는 활성상태로써 입려신호를 력용으로 반전하고, 클럭인버터회로(313)은 불활성 상태이다. 따라서, 반전회로(301) 및 입력제어회로(321)의 출력노드는 단선된다.

예를 들면, 신호 DQ0이 H레벨일 때, 클럭인버터회로(312)의 출력은 L레벨로 된다.

내부라이트 가능신호WBE가 불활성상태(L레벨 상태)이면, 스위치회로(311)의 출력신호의 레벨에 관계 없이 NAND회로 (323) 및 (324)의출력은 모두 H 레벨이고, 반전회로(325) 및 (326)의 출력은 모두 L 레벨이다. 따라서, N채널 MOS트랜지스터Q1∼Q4는 모두 불활성상태이고, 내부 데이터버스 IO0 및 ZIO0은 모두 고임피던스상태이다.

한편, 상술한 바와 같이 내부라이트가능신호 WE가 활성상태(H레벨 상태)로 되면, 스위치회로(323)의 출력인 클럭인버터회로(312)의 출력신호가 L레벨이므로 NAND회로(323)의 출력은 H 레벨로 되고 NAND회로(324)의 출력은 L레벨로 된다. 따라서, 반전회로(325)의 출력은 L레벨로 되어, N채널 MOS트랜지스터 Q1 및 Q4를 불활성으로 한다. 한편, 반전회로(326)의 출력은 H레벨로써 N채널 MOS트랜지스터Q2 및 Q3를 도통하게 한다. 따라서, 내부데이터버스 IO0은 H레벨로 되고, 내부 데이터버스 ZIO0은 L레벨로 된다. 구체적으로, 내부데이터버스 IO0 및 ZIO0의 전위는 H레벨인 신호 dq0에 따라 변화한다.

이하, 테스트모드, 즉 테스트모드지정신호 TE가 활성상태(H라벨 상태)인 경우에 있어서의 입력버퍼회로(31a)의 동작에 대해 설명한다.

이 경우, 스위치회로(311)에 있어서, 클럭인버터회로(312)는 불활성상태이고, 클럭인버터회로(313)은 활성상태이다. 따라서, 반전회로(301)의 출력노드는 입력제어회로(321)에 접속된다.

반전회로(301)에 있어서, 반전지시신호INV가 불활성상태(L레벨)이면, 클럭인버터회로(304)는 활성상태이고, 클럭인버터회로(303)은 불활성상태이다. 따라서, 예를 들어 신호 dp0이 H레벨이면, 인버터호로(302) 및 클럭인버터회로(304)를 통과하는 신호가 반전회로(301)에 의해 출력된다. 구체적으로 반전회로(301)의 출력은 신호dq0과 동일 레벨인 H레벨이다. 한편, 반전지시신호 INV가 활성상태(H레벨 상태)이면, 클럭인 버터회로(303)은 활성상태이고, 클럭인버터회로(304)는 반전회로 (301)의 불활성상태이다. 따라서, 클럭인버터회로(303)에 의해 신호 dq0을 반전하여 얻어진 반전회로(301)의 출력신호는 L레벨로 된다.

내부라이트가능신호 WBE가 불활성상태이면 입력제어회로(321)은 내 데이터버스 IO0 및 ZIO0을 고임피던스상태로 된게 한다. 신호 WBE가 활성상태로 되면, 입력제어회로(321)은 입력신호에 따라 내부데이터버스IO0을 입력신호와 동일한 레벨로 되게 하고, 내부데이터버스 ZIO0을 입력신호에 대해 성보적인 레벨로 되게 한다. 따라서, 테스트모드에 있어서, 신호dq0이 상술한 바와 같이 H레벨일 때 활성상태로 되는 내부 라이트가능신호 WBE에 따라, 반전지시신호INV가 불활성상태이면 내부 데이터버스 IO0 및 ZIO0은 H레벨 및 L레벨로 되고, 반전지시신호 INV가 활성상태이면 내부데이터버스 IO0 및 ZIO0은 각각 L 레벨 및 H레벨로 된다.

입력버퍼회로(3b)는 구조상 입력버퍼회로(31a)와 동일하다. 동작에 있어서, 입력버퍼회로(31b)는 입력버퍼회로(31b)에 있어서 통상동작모드에서 내부데이터버스 IO2와 ZIO2가 외부입출력단자(66)에 입력된 신호에 대응하는 라이트신호 dq2의 레벨에 따라 변화된다는 점에서 입력버퍼회로(31a)와 다르다. 한편, 테스트모드에 있어서, 스위치회로(311)이 신호 dq0을 수신하는 반전회로(301)의 출력노드를 입력제어최로(321)과 접속시키므로, 입력버퍼회로(31b)는 입력버퍼회로 (31a)와 마찬가지로 신호 dq0의 레벨과 반전지시신호 INV의 레벨에 따라 내부 데이터버스 IO2 와 ZIO2의 전위레벨을 변화시킨다.

입력버퍼회로(32a)는 구조에 있어서 입력버퍼회로(31a)와도 동일하다. 이들 입력버퍼회론 입력버퍼회로(32a)는 반전시신호가 인가되는 노드 위에벨이 L레벨로 고정된다는 점에서 다르다

따라서, 입렵버퍼회로(32a)는 통상동작모드에 있어서 외부 입력/출력단자(67)에 인가된 데이터에 대응하는 라이트데이터dq1의 레벨에 따라 내부데이터버드IO1 및 ZIO1의 전위레벨을 변화시킨다. 한편 내부라이트 가능신호WBE가 테스트모드의 활성상태로 될 때, 반전회로(301)이 인가된 신호와 동일한 레벨의 신호를 출력하는 상태로 고정되므로, 입력 버퍼회로(32a)는 신호dq0의 레벨에 따라 내부데이터버스IO0 및 ZIO1의 전위레벨을 변화시키고, 스위치회로(311)은 반전회로(301)의 출력노드를 입력제어회로(321)과 접속한다.

입력버퍼회로(32b)에 있어서 내부데이터버스IO3와 ZIO3의 전위레벨이 통상동작모드에 있어서 외부 입출력단자(68)에 인가된 데이터에 대응하는 신호 dq3에 따라 변호된다는 점을 제외하고 입력버퍼회로(32b)는 동작에 있어서 입력버퍼회로(32a)와 동일하다.

이하, 입력버퍼회로(31a), (31b), (32a) 및 (32b)의 상술한 동작에 따라, 본 발명의 제1 실시예에 따른 반도체기억장치(101)의 동작에 대해 설명한다.

제4도는 통상동작모드에 있어서 반도체기억장치(101)로의 라이트동작을 나타낸 타이밍도이다.

이하의 설명에 있어서, 외부 입출력단자(65)∼(68)에 인가된 라이트데이터가 모두 L레벨이라 가정한다.

시각t1에 있어서, 외부 스트로브신호 EXT. RAS가 L레벨로 하강한다. 그후, 시간 t3에 있어서, 외부열 스트로브신호 EXT.CAS는 L레벨로 된다. 따라서, 내부라이트가능신호 WBE는 시각 t4에서 H레벨로 변화한다.

이때, 테스트모드지정신호 TE 및 반전지시신호 INV는 모두 L레벨이고, 라이트신호에 대응하는 신호dq0∼dq3은 모두 L레벨이다. 따라서, 내부라이트가능신호 WBE의 상승에 따라, 내부데이터버스 IO0∼IO3는 모두 시각t5에서 L레벨로 변화하여 대응하는 메모리셀에 데이터가 라이트된다.

제5a도 및 제5b도는 데이터비트 압축기능을 사용해서 테스트모드에서 반도체기억장치(101)로의 데이터 라이트를 실행할때의 동작을 나타낸 타이밍도이다.

이하 제5a도에 있어서, 먼저 반전지시신호 INV가 불활성의 상태(L레벨상태)인 경우의 동작에 대해 설명한다.

테스트모드에 있어서, 테스트모드지정신호 TE는 활성상태 (H레벨 상태)이고, 외부입출력단자(65)로의 입력데이터는 모든 입력버퍼회로(31a),(31b),(32a) 및 (32b)로 인가 된다. 따라서, 외부행 스트로브신호 EXT.RAS는 시각 t1에서 L레벨로 된후, 외부 CAS스트로브신호 EXT.CAS이 t3에서 L레벨로 된 다음 신호, dq0만 시각 t4에서 L레벨로 된다.

외부열 스트로브신호 EXT.CAS가 시각 t3에서 L레벨로 됨에 따라, 내부라이트가능신호WBE는 시각 t5에서 활성상태(H레벨 상태)로 변환된다.

제5a에 있어서, 시각 t5에서, 신호dq0만 L레벨이고, 신호 dq1∼dq3는 H레벨로 남아있다. 그러나 상술한 바와 같이, 테스트모드에 있어서, 신호 dq0만 입력버퍼회로(31a),(31b), (32a) 및 (32b)로 전송되므로, 모든 내부데이터버스IO0∼IO3의 전위레벨은 시각 t6에서 신호dq0에 따라 L레벨로 되고, 이들 데이터는 대응하는 메모리셀에 라이트된다.

한편, 테스트모드에 있어서 반전지시신호INV가 활성상태(H레벨 상태)인 경우의 동작은 하기와 같다.

제5b도에 있어서, 테스트모드지정신호TE는 H레벨이고, 이경우에도 외부입력단자(65)로 부터의 입력데이터에 대응하는 신호dq0만 입력버퍼회로(31a),(31b),(32a) 및 (32b)에 인가된다. 그러나, 반전지시신호 INV가 H레벨이므로, 내부데이터버스 IO1 및 IO3 의 전위레벨은 시각 t6에서 신호 dq0의 레벨에 따라 모두 L레벨로 되고, 내부데이터버스 IO0 및 IO2의 전위레벨이 H레벨로 되어, 신호 dq0과 반대이다.

제6도는 본 발명의 제1실시예에 따른 반도체기억장치(101)에 있어서의 메모리셀어레이(15) 및 센스앰프+IO회로(14),(16)에 대응하는 주요부를 도시한 회로도이다.

제19도에 도시한 종래예와 마찬가지로 본 실시예에서도 센스엠프(20)∼(25)는 사이에 비트선쌍을 개재하여 양측에 배치되고 한쪽의 센스앰프에 접속된 비트선화 다른쪽의 센스엠프에 접속된 비트선이 교대로 배치된다.

구체적으로, 센스앰프(21)에 접속된 비트선쌍 BL10 및 ZBL10 중 비트선 ZBL10은 센스앰프(20)에 접속된 비트선쌍 BL0 및 ZBL0 사이에 배치된다.

센스엠프(22)에 접속된 비트선쌍BL20, ZBL20 및 센스엠프(23)에 접속된 비트선쌍 BL30,ZBL30은 동일하게 배치된다.

비트선쌍 BL00, ZBL00 비트선쌍 BL10, ZBL10 비트선쌍 BL20, ZBL20 및 비트선쌍 BL30, ZBL30은 N채널 MOS트랜지스터(26a) 및 (26b),(26c) 및 (26d), (26e) 및 (26f) 및 (26g) 및 (26h)를 통해 각각 내부데이터버스 IO0 및 ZIO0, IO1 및 ZIO1, IO2 및 ZIO2, 및 IO3 및 ZIO3에 접속된다. N채널 MOS트랜지스터(26a)~(26h)의 게이트전위는 모두 열선택신호 CSL0에 의해 공통으로 제어된다.

하기의 설명에 있어서, 제5b도를 참조하여 설명한 바와 같이, 반전지시 신호 INV가 멀티비트 테스트모드에 있어서 활성상태로 되고, 워드선 WL0 및 열선택신호 CSL0에 의해 선택된 메모리셀(28a)∼(28d)에 데이터가 라이트되는 경우에 대해 고려한다.

이 경우, 외부입출력단자(65)에 인가된 입력신호가 L레벨이고, 이 L레벨의 신호가 모두 입력버퍼회로(31a),(31b)(32a) 및 (32b)에 인가된다. 그러나, 반전지시신호 INV가 활성상태이므로, 내부데이터버스IO0 및 IO2의 레벨은 H레벨로 되고, 내부데이터버스IO0 및 IO3의 레벨은 L레벨로 된다. 따라서, 열선택신호 CSL0이 활성상태로 되어 내부데이터버스 IO0, ZIO0∼IO3,IO3를 비트선쌍BL00, ZBL00∼BL30, ZBL30과 접속하면 비트선쌍 BL00, ZBL00의 전위는 각각 H레벨 및 L레벨로 되고, 비트선쌍 BL10, ZBL10의 전위 각각 L레벨 및 H레벨로 된다.

이 상태를 제19도에 도시한 경우와 비교하면, 제19도와 동일한 비트선BL00 및 BL10의 전위레벨은 서로 반대로 되고, 비트선ZBL00 및 ZBL10의 전위레벨도 서로 반대로 된다.

구체적으로, 입력버퍼회로(31a),(31b),(32a) 및 (32b)를 본 발명의 제1실시예에서와 같이 구성하는 것에 의해, 종래의 반도체기억장치(201)의 데이터비트 압축모드에서 서로 다른 전위레벨을 가질 수 없는 비트선에 반대의 전위를 인가할 수 있게 된다. 그 결과, 번인테스트모드에 있어서 이들 비트선 사이에 전압 스트레스를 안가할 수 있다.

제7도에 있어서, 반도체기억장치(101)의 출력버퍼회로(41a),(41b),(42a) 및 (42b)가 제1도의 입출력버퍼회로 (18a),(18b),(19a) 및 (19b)에 포함된다.

출력버퍼회로(41a)는 내부데이터버스 IO0 및 ZIO0에 접속된 프리앰프회로(401), 프리앰프(401)의 출력을 수신하여 데이터를 유지하는 래치회로(411), 래치회로(411)의 출력 및 논리합회로(48)의 출력신호 TMQ0을 수신하여 테스트모드지정신호 TE에 따라 출력 및 출력신호 중 어느 하나를 출력하는 스위치회로(421) 및 스위치회로 (421)의 출력을 수신하여 내부출력가능신호OEM에 따라 외부 입출력단자(65)에 외부리드신호 DQ0을 출력하는 출력제어회로(431)을 포함한다.

프리앰프(401)은 출력용 프리엠프 제어신호 PAE에 따라 내부데이터버스 IO0 및 ZIO0을 통해 전송된 내부리드신호IO0 및 ZIO0을 증폭한다.

래치회로(411)은 서로 접속된 입력과 출력을 갖는 반전회로(412) 및 (413)을 포함한다. 프리앰프(401)의 출력은 논리합회로(48)은 물론 반전회로 (412)에 인가된다.

스위치회로(421)은 테스트모드지정신호TE 및 그의 반전신호 ZTE에 의해 제어된 클럭인버터회로(422) 및 (423)을 포함한다. 클럭인버터회로(422)는 래치회로(411)의 출력을 수신하고, 테스트모드 지정신호 TE가 불활성상태(L레벨 상태)일때, 클럭인버터회로(422)는 활성화되어 반전신호를 출력한다. 한편, 클럭인버터회로(423)은 논리합회로(48)의 출력신호 TMq0을 수신하는 인버터회로(424)의 출력을 수신한다. 테스트모드 지정신호 TE가 활성상태이면, 클럭인버터회로(423)이 활성상태로 되어 반전신호를 출력한다.

출력제어신호(431)은 반전회로(432), NAND회고(433) 및 (434), 반전회로(435) 및 (436) 및 N채널 MOS트랜지스터 Q5, Q6을 포함한다. NAND회로(433)은 하나의 입력에서는 내부출력가능신호 OEM을 수신하고, 다른 입력에서는 클럭인버터회로(422) 및 (423)의 출력을 수신한다. NAND회로(434)는 하나의 입력에서 내부출력가능신호 OEM을 수신하고 클럭인버터회로(422) 및 (423)의 출력신호를 수신하여 그것을 출력용으로 반전하는 다른 입력에서는 인버터회로(432)의 출력을 수신한다. 인버터회로(435)는 NAND회로(433)의 출력신호를 수신하고, 인버터회로(436)은 NAND회로(434)의 출력을 수신한다. N 채널 MOS트랜지스터 Q5, Q6는 H레벨에 대응하는 전원전위와 L레벨에 대응하는 접지전위 사이에 직렬로 접속된다. N채널 MOS트랜지스터 Q5, Q6이 게이트는 반전회로(435) 및 (436)의 출력노드에 각각 접속된다. N채널 MOS트랜지스터 Q5, Q6와 외부 입출력단자(65) 사이의 접속점이 접속된다.

출력버퍼회로(41b), (42a) 및 (42b)는 기본적으로 출력버퍼회로(41a)와 동일하게 구성된다. 스위치회로(421)에서 래치회로(411)의 출력이 클럭인버터회로(422)에 인가되고 논리합호로(48)의 출력신호TMq0 대신에 L레벨로 고정된 신호가 반전회로(424)로 인가된다는 점에서, 출력버퍼회로(41b),(42a) 및 (42b)는 출력버퍼회로(41a)와 다르다. 출력버퍼회로(41a)에서와 마찬가지로 래치회로(411)로 부터의 내부리드신호 q1∼q3은 논리합회로(48)로 인가된다.

이하, 출력버퍼회로(41a),(41b),(42a) 및 (42b)의 동작에 대해 간단하게 설명한다.

통상동작모드에 있어서, 즉 테스트모드 지정신호 TE가 불활성상태(L레벨 상태)이면 내부데이터버스IO0 및 ZIO0을 통해 전송된 리드신호는 프리앰프회로(401)에 의해 증폭되어 내부리드신호q0 으로써 출력된다.

테스트모드 지정신호가 불활성상태이고, 통상동작모드에 있어서 클럭인버터회로(422)는 활성이며, 클럭인버터회로(423)은 불활성이므로, 래치회로(411)로 부터의출력신호는 클럭인버터회로(422)에 의해 반전되어 출력제어신호(431)에 공급된다.

출력제어회로(431)에 있어서, 내부출력가능신호 OEM이 불활성상태(L레벨 상태)이면, NAND회로(433) 및 (434)의 출력은 스위치회로(421)의 출력레벨이 관계없이 모두 H레벨이고, 이들 반전회로(435) 및 (436)에 의해 이들 출력을 반전하는 것에 의해 얻어진 신호에 의해 제어된 게이트 전위를 갖는 N채널 MOS트랜지스터 Q5, Q6는 모두 비도통상태로 된다. 따라서, 외부 입출력단자(65)는 고임피던스상태로 된다.

한편, 내부출력가능 신호 OEM의 활성상태(H레벨 상태)에 따라, 예를 들어 내부리드신호q0이 H레벨일 때, 래치회로(411)에 의해 내부리드신호q0을 반전하고 클럭인버터회로(422)에 의해 그 신호를 다시 반전하는 것에 의해 얻어진 스위치회로(421)의 출력신호는 H레벨로 된다. 따라서, NAND회로(433) 및 (434)의 출력은 각각 L 레벨 및 H레벨로 된다. N채널 MOS트랜지스터 Q5의 게이트전위가 NAND회로(433)의 출력선호의 반전신호에 의해 제어되므로, 이 트랜지스터가 도통된다. 반대로, N채널 MOS트랜지스터Q6은 비도통으로 된다. 따라서, 외부 입출력단자(65)는 내부리드신호q0의 레벨에 따른 전위인 H레벨로 된다.

상기와 같은 동작은 출력버퍼회로(41b),(42a) 및 (42b)에 적용된다.

한편, 테스트모드에 있어서, 테스트모드 지정신호는 활성상태(H레벨 상태)이고, 클럭인버터회로(422)는 불활성이다. 따라서, 래치회로(411) 및 출력제어회로(431)의 출력노드는 단선된다. 한편, 클럭인버터회로(423)이 활성으로 되므로, 반전회로(424) 및 클럭인버터회로(423)을 통과하는 논리합회로(48)로 부터의 출력신호TMq0에 의해 얻어진 신호는 스위치회로(421)로 부터 출력된다.

따라서, 내부출력가능신호가 활성상태로 되면, 논리합회로(48)로 부터의 출력신호 TMq0의레벨에 따라 외부 입출력단자(65)의 전위를 변화시킨다.

한편, 출력버퍼회로(41b),(42a) 및 (42b)에 있어서, 스위치회로(421)에 있어서 활성 클럭인버터회로(423)의 입력노드에 접속된 반전회로(424)로의 입력이 L레벨로 고정되므로, 외부 입출력단자(66),(67) 및 (68)의 전위는 내부출력가능 신호 OEM의 활성상태에 따라 모두 L레벨로 된다.

제8도에 있어서, 논리합회로(48)은 내부리드신호 q0∼q3을 각각 수신하는 반전회로(53)∼(56)으로 부터 출력신호를 수신하고 비교를 실행하여 판정신호TMq0을 출력하는 비교회로(52)를 포함한다.

반전회로(53)은 내부리드신호q0을 수신하는 반전회로(531), 반전회로(531)의 출력을 수신하고 반전지시신호 INV 에 의해 제어되어 신호 INV가 L레벨일 때 활성상태로 되는 클럭인버터회로(532), 내부리드신호q0을 수신하고 반전지시신호 INV에 의해 제어되어 신호 INV 가 H레벨일 때 활성상태로 되는 클럭인버터회로(533) 및 반전지시신호INV를 수신하고 클럭인버터회로(532) 및 (533)에 제어신호를 출력하는 반전회로(534)를 포함한다.

반전회로(54)는 내부리드신호 q2를 수신한다는 것을 제외하고는 구조상 반전회로(53)과 동일하다.

반전회로(55)는 내부리드신호q1을 수신하고 반전지시신호INV를 수신하는 입려노드이 전위가 L레벨로 고정된다는 것을 제외하고는 구조상 반전회로(53)과 동일하다.

반전회로(56)은 내부리드신호q3을 수신한다는 것을 제오하고 구조상반전회로(55)와 동일하다.

비교회로(52)는 반전회로(53)∼(56)의 출력을 수신하는 NAND회로(521), 반전회로(53)∼(56)의 출력을 수신하는 NOR회로(522), NOR회로(522)의 출력을 수신하는 반전회로(523) 및 NAND회로(521)의 출력 및 반전회로(523)의 출력을 수신하여 판정신호TMq0을 출력하는 NAND회로(524)를 포함한다.

이하, 논리합회로(48)의 동작은 제 8도을 참조하여 같이 간단하게 설명한다. 반전지시신호INV가 불활성상태(L레벨 상태)이면, 클럭인버터회로(532)는 활성상태로 되고 클럭인버터회로(533)은 반전회로(53)에서 불활성상태로 된다. 따라서, 반전회로(531)에 의해 내부리드신호q0을 반전하고 그 신호를 클럭인버터회로(532)에 의해 다시 반전하여 얻어진 신호, 즉 내부리드신호q0과 동일레벨인 신호가 출력된다. 다른 반전회로(54)∼(56)에 있어서, 거기에 인가된 내부리드신호 q1∼q3과 동일레벨인 신호가 출력된다.

비교회로(52)의 NAND회로(521)은 논리값0, 즉 반전회로(53)∼(56)으로 부터의 신호가 모두 논리값1 즉 H레벨일때만 L레벨인 신호를 출력한다. 한편, NOR회로(522)는 논리값1, 즉 반전회로(53)∼(56)으로 부터의 신호의 모두 논리값0 즉 L레벨일때만 H레벨인 신호를 출력한다.

제9a도는 반전지시신호 INV가 L레벨인 경우를 고려하여 비교회로(52)의 동작을 설명하는 도(진리값표)이다.

내부리드신호 q0∼q3이 모두 논리값0이면, NAND회로 (521)의 출력은 논리값1이고, NOR회로(522)의 출력은 논리값1이며, 반전회로(523)의 출력은 논리값0이다. 따라서, NAND회로(521)의 출력 및 반전회로(523)의 출력을 수신하는 NAND회로(524)의 출력은 논리값1, 즉 H레벨이다.

한편, 내부리드신호q0∼q3이 모두 논리값1, 이면 NAND회로(521)의 출력은 논리값0이고, NOR회로(522)의 출력은 논리값0이며, 반전회로(53)의 출력은 논리값1이다.

따라서, NAND회로(524)의 출력은 논리값1, 즉 H레벨이다.

내부리드신호 q0∼q3이 동일한 논리값이 아니면, NAND회로(521)의 출력은 항상 논리값1이고, NOR회로(522)의 출력은 항상 논리값0이며, 반전회로(523)의 출력은 논리값1이다. NAND회로(524)가 모두 논리값1인 입력데이터를 수신하므로, NAND회로(524)의 출력은 논리값0, 즉 L레벨이다.

이하 반전지시신호 INV가 H레벨일때의 논리합회로(48)의 동작에 대해 설명한다. 반전지시신호INV가 H레벨이면, 클럭인버터회로(533)은 활성상태로 되고, 클럭인버터회로(532)는 반전회로(53)에서 불활성상태로 된다.

따라서, 클럭인버터회로(533)에 의해 내부리드신호q0을 반전하는 것에 의해 얻어진 신호가 반전회로(53)에서 출력된다.

마찬가지로, 내부리드신호q2의 반전에 의해 얻어진 신호는 반전회로(54)에서 출력된다. 한편, 반전회로(55) 및 (56)은 내부리드신호q1 및 q3를 직접 출력한다.

제9b도는 이 경우는 비교회로(52)의 동작을 설명하는 도(진리값표)이다. 반전지시신호INV가 L레벨인 경우에 비해, 내부리드신호 q0 및 q2의 반전에 의해 얻어진 신호가 비교회로(52)에 인가된다. 따라서 제9a도의 내부리드신호q0 및 q2의 논리값을 반전하는 것에 의해, 제9b도에서도 제9a도와 동일한 출력신호 TMq0이 출력된다.

구체적으로, (q0, q2, q1, q3)=(0,0,1,1),(1,1,0,0,)이면 반전신호TM q0이 논리값 1, 즉 H레벨이고 그렇지 않으면 논리값 0, 즉 L레벨이다.

이하, 논리합회로(48)의 상술한 동작에 있어서, 본 발명의 제1실시예에 따른 반도체기억장치(101)의 리드동작에 대해 도면을 참고하여 설명한다.

호 EXT.RAS는 L레벨로 된다. 그 후, 외부열 스트로브신호 EXT.CAS는 시각t1에서 L레벨로 된다. 시각 t2에서, 프리앰프시호 PAE는 활성(H레벨)로 되고, 프리앰프회로(401)은 시각 t3에서 출력용으로 대응하는 메모리셀에 저장된 기억데이터에 따라 L레벨인 내부데이터버스 IO0∼IO3의 전위를 증폭한다. 프리앰프회로(401)에서 출력된 내부리드신호q0∼q3는 출력버퍼회로(41a), (41b), (42a) 및 (42b)의 래치회로 (411)에 각각유지된다. 외부열 스트로브신호EXT.CAS의 L레벨에 따라, 내부출력가능신호 OEM은 시간 t4에서 활성강태(H레벨)로 된다. 이 내부출력가능신호OEM에 따라, 외부리드신호 DQ0∼DQ3은 시각 t5에서 출력제어회로(431)에서 외부입력단자(65)∼68)로 출력된다.

제11도는 멀티비트테스트 동작모드로 데이터를 리드하는 동작을 나타낸 타이밍도이다.

제11도에 있어서, 반전지시신호 INV는 불활성상태(L레벨)이고, L레벨의 정보는 리드를 실행하는 모든 메모리셀에 미리 저장되어 있다고 가정한다.

이 경우, 제10도의 경우와 마찬가지로, 시간 t2에서 활성상태로 되는 프리앰프 제어신호PAE에 따라, 내부데이터버스IO0∼IO3의 전위가 증폭되고, 내부리드신호 q0∼q3가 프리앰프회로(401)에서 동시 출력된다.

내부리드신호 q0∼q3는 각각의 래치회로(411)에 유지된다. 논리합회로(48)은 내부리드신호 q3∼q3 를 수신하고, 제9a도에 도시한 도에 대응하는 판정신호 TMq0을 출력한다. 구체적으로, 내부리드 신호 q0∼q3가 대응하는 메모리셀에 미리 저장된 기억정보에 대응하는 논리값0이면, 논리값1, 즉 H레벨인 판정신호 TMq0이 출력된다.

한편, 내부리드신호q0∼q3가 미리 저장된 기억정보와 다르면, 즉 내부리드신호 q0∼q3중 적어도 하나가 논리값1에 대응하면, 반전시호 TMq0은 논리값0, 즉 L레벨이다.

테스트모드에 있어서, 출력버퍼회로(41a)는 이 반전신호 TMq0을 수신한다. 시각 t4에서 활성상태로 된 내부라이트가능 신호OEM에 따라, 출력버퍼회로(41a)는 신호 TMq0에 따른 외부리드신호 DQ0을 외부 입출력단자(65)로 출력한다.

한편, 다른 출력버퍼회로(41a, 42a 및 42b)는 L레벨인 외부리드신호 DQ1∼DQ3를 외부 입출력단자(66)∼(68)로 각각 출력한다.

따라서, 멀티비트테스트모드에서 정보를 라이트 및 리드할때, 외부 입출력단자(65)를 통해서만 라이트된다. 리드동작시, 외부입출력단자(65)에서 데이터를 모니터하는 것에 의해 라이트된 데이터가 정확하게 리드되는지의 여부를 판정할 수 있다.

제12도는 반전지시신호 INV가 활성상태(H레벨 상태)이고, 멀티비트 테스트동작모드로 기억데이터를 리드하는 경우에 있어서의 타이밍도이다. 이 경우에도, L레벨의 데이터가 데이터 라이트시 외부 입출력단자(65)에서 입력된다고 가정한다.

그러나, 제3도를 참조해서 설명한 바와 같이, 반전지시신호INV가 활성상태이면, 반전된 H레벨인 데이터는 내부데이터버스IO0 및 IO2에 대응하는 메모리셀에 라이트된다.

따라서, 리드동작을 정확하게 실행하면, 리드데이타는 (q0, q2, 01, q3)=(1, 1, 0, 0,)이어야 한다.

제11도의 경우와 마찬가지로, 시각 t2에서 프리앰프 제어신호PAE가 활성상태로 됨에 따라, 내부데이터버스 IO0∼IO3로 리드된 데이터는 프리앰프(401)에 의해 증폭되어, 시각 t3에서 내부리드데이타q0∼q3으로써 출력된다.

이들 내부리드신호 q0∼q3 는 래치회로(411)에 유지된다.

논리합회로(48)은 내부리드신호q0∼q3를 수신하고, 제9b도에 따른 판정신호 TMq0을 출력한다.

따라서, 이들 내부리드신호 q0∼q3이 라이트된 데이터에 따라 정확하게 리드되면, 판정신호 TMq0은 논리값1, 즉 H레벨이다.

한편, 내부리드신호q0∼q3가 정확하게 리드되지 않으면, 판정신호 TMq0이 논리값0, 즉 L레벨이다.

내부출려가능신호OEM이 시각 t4에서 활성상태로 됨에 따라, 출력버퍼회로(41a)는 반전신호 TMq0에 대응하는 외부리드신호DQ0을 시각t5에서 외부 입출력단자(65)로 출력한다.

다른 출력버퍼회로(41b),(42a) 및 (42b)는 L레벨인 외부 리드신호 DQ1∼DQ3를 외부 입출력단자(66)∼(68)로 각각 출력한다.

따라서, 이 경우에도 외부 입출력단자(65)에 의해서만 데이터를 입력하고 외부 입출력단자(65)에서 리드된 데이터를 모니터하는 것에 의해, 테스트모드에서 데이터비트 압축기능을 사용해서 데이터를 라이트 및 리드하면, 라이트된 데이터가 정확하게 리드되는지 아닌지를 판정할 수 있다.

상술한 바와 같이, 본 발명의 제1 실시예에 따르면, 멀티비트 테스트모드에서 리드동작 및 라이트동작을 실행하면, 특정의 외부 입출력단자를 통해서만 데이터를 라이트 및 리드하는 것에 의해 동작상태를 테스트할 수 있다. 따라서 동시에 테스트할 수 있는 반도체기억장치의 수를 증가시킬 수 있어, 테스트 시간이 단축될 수 있다.

또 반전지시신호를 활성화하거나 또는 불활성화하는 것에 의해, 전압 스트레스가 모든 인접하는 비트선 사이에 인가되어, 비트선 사이의 잠재하는 결함이 번인테스트시 나타날 수 있다.

구체적으로, 본 실시예에 따르면, 번인 테스트 등에 필요한 테스트시간이 단축될 수 있고, 테스트 결과의 신뢰성이 향상될 수 있다.

상술한 설명에 있어서는 반도체기억장치(101)이 x4구성이지만, 입출력단자의 구성이 여기에 한정되는 것은 아니다. 예를 들어 x16의 구성인 반도체기억장치의 경우, 리드동작 및 라이트동작이 멀티비트 테스트모드에서 실행될 때 4비트를 1군으로 하는 것에 의해 x4구성의 반도체 기억장치로 취급될 수 있다.

[제 2 실시예]

제1실시예에 있어서 멀티비트 테스트모드에서 데이터를 라이트할 때, 데이터 라이트에 사용된 특정의 입출력단자는 물론 라이트 동작시 사용되지 않은 외부 입출력단자가 라이트데이터를 수신 할 수 있다.

따라서, 테스트동작모드에서 어떠한 수단에 의해 데이터 라이트에 사용되지 않은 입출력단자의 전위 레벨이 중간 전위, 즉 H레벨과 L레벨 사이의 전위레벨로 되면 입력버퍼회로를 구성하는 CMOS회로에서 소위 통과전류 등이 발생하여 오동작이나 회로 불량이 발생할 수 있다.

전위제어회로(71a), (71b), (72a) 및 (72b)가 제1도의 외부 입출력단자(65)∼(68)과 입출력회로(31a), (31b), (32a) 및 (32b) 사이에 각각 접속된 다는 점에서 제2실시예는 제1 실시예와 다르다.

또 제2실시예에 있어서, 제어신호발생회로(11)은 외부열 스트로브신호 EXT.CAS에 따라 2종류의 입력제어신호 CASNW 및 CASNWRE를 출력한다.

제13도에 있어서, 입력전위제어호로(71a)는 외부라이트신호 DQ1 및 입력 제어신호CASNW를 수신하는 NOR회로(701), NOS회고(701)의 출력을 수신하는 인버터회로(711), 내부제어신호ZDIL에 의해 제어된 전송게이트회로(721), 내부제어신호 ZDILDP 의해 제어된 래치회로(731) 및 래치회로(731)의출력을 수신하여 내부라이트신호dq0을 출력하는 인버터회로(741)을 포함한다.

NOR회로(701)는 L레벨에 대응하는 접지전위와 함께 접속된 게이트를 갖는 N채널 MOS트랜지스터Q13 및 Q14, 트랜지스터Q13 및 Q14의 드레인에 접속된 드레인을 갖는 P채널 MOS트랜지스터Q12 및 트랜지스터Q12의 소오스에 접속된 드레인 및 H레벨에 대응하는 전원전위에 접속된 소오스를 갖는 P채널 MOS트랜지스터Q11을 포함한다. 트랜지스터Q11 및 Q13은 그들의 게이트에서 외부라이트신호DQ0을 수신한다. 트랜지스터Q12 및 Q14는 그들의 게이트에서 입력제어신호CASNW를 트랜지스터Q12 및 Q14는 그들의 게이트에서 입력제어신호CASNW를 수신한다. P 채널 MOS 트랜지스터 Q12의 드레인의 전위는 NOS회로 (701)의 출력으로써 반전회로(711)에 인가된다.

내부제어신호 CASNW가 활성상태(L레벨 상태)이면, NOR회로(701)는 외부 라이트신호DQ0의 반전에 의해 얻어진 신호를 출력한다. 입력제어신호 CASNW가 불활성상태(H레벨 상태)이면, NOSR 회로(701)은 항상 L레벨의 신호를 출력한다.

전송게이트회로(721)은 신호ZDIL 이 활성상태(H레벨 상태)일 때 NOR회로(701)의 출력신호를 수신하는 반전회로(711)의 출력노드 및 래치회로(731)의 입력노드를 접속한다.

래치회로(731)은 반전회로(732) 및 신호 ZDIL에 의해 제어되고 반전회로(732)와 상호접속된 입출력노드를 갖는 클럭인버터회로(733)을 포함한다. 신호ZDIL이 L레벨일 때 클럭인버터회로(733)이 활성레벨로 되므로 래치회로, (731)은 신호 ZDIL이 L레벨일때만 활성상태로 된다. 래치회로(731)의 출력은 반전회로(741)에 의해 반전되어 내부라이트신호dq0으로써 출력된다.

외부입력전위 제어회로(71b),(72a) 및 (72b)는 입력제어신호 CASNW가 아니라 입력제어신호CASNWTE에 의해 제어된다는 점을 제외하고는 제 14도에 있어서,외부 입출력단자(65)∼(68)에 인가된 라이트 데이터가 모두 L레벨이라 가정한다.

통상동작모드에 있어서, 제어신호발생회로(11)에서 출력된 입력제어신호CASNW 및 CASNWTE는 모두 동일하게 변화한다고 한다.

따라서, 시각t2에서 외부열 스트로브신호 EXT.CAS가 L레벨로 됨에 따라, 입력제어신호 CASNW 및 CASNWTE는 모두 시각 t3에서 L레벨로 된다. 입력제어신호CASNW 및 CASNWTE가 시각 t3에서 L레벨로 됨에 따라, 외부라이트신호DQ0∼DQ3에 대응하는 내부라이트신호 dq0∼dq3는 시각 t4에서 출력된다. 시각t5에서 외부열 스트로브신호EXT.CAS가 하강한 후 소정의 시간이 지연되어 제어신호 ZDIL이 L레벨로 하강함에 따라, 외부 라이트가능신호 DQ0∼DQ3에 대응하는 내부라이트 신호 dq0∼dq3는 래치회로 (731)에 의해 유지된다.

제15도는 멀티비트테스트모드에서 데이터를 라이트할 때 입력전위제어회로(71a),(71b),(72a) 및(72b)의 동작을 설명하는 타이밍도이다.

제15도는 동작은 입력제어신호 CASNWTE가 테스트모드에서 항상 불활성상태(H레벨 상태)를 항상 유지한다는 점에서 제 14도에 도시한 통상동작모드에서의 동작과 다르다.

따라서, 이 경우, 신호 CASNWTE에 의해 제어된 입력전위제어회로(71b, 72a 및 72b)에 있어서의 NOR회로(701)은 외부라이트신호DQ1∼DQ3의 레벨에 관계없이 항상 L레벨의 신호를 출력한다.

구체적으로, 내부라이트신호 dq1∼dq3은 항상 H레벨을 유지한다.

한편,시각t3에서 입력제어신호CASNW이 L레벨로 하강함에 따라, 입력전위제어회로(71a)는 시각 t4에서 외부라이트 신호 DQ0에 대응하는 내부 라이트신호dq0을 출력한다.

따라서, 테스트모드에 있어서, 데이터 라이트에 사용되지 않은 외부입출력단자(66)∼(68)이 전기적으로 부동상태로써 예를 들어 중간적위인 경우에도, 이 전위는 내부회로로 전달되지 않는다. 따라서 입력버퍼회로를 구성하는 CMOS회로에 통과 전류가 흐르지 않고 오동작이 발생하지 않는다.

[제 3 실시예]

제1실시예에 따른 반도체기억장치(101)에 있어서, 멀티비트테스트모드에서 데이터를 라이트할때, 반존지정신호INV에 따라 입력데이터 dq0의 반전에 의해 얻어진 신호는 내부데이터버스IO0,ZIO0 및 IO2, ZIO2를 통해 데이터가 라이트되는 메모리셀에 라이트신호로써 사용될 수 있다. 내부데이터버스IO0, ZIO0 및 IO2, IO2를 통한 데이터라이트 동작 및 내부데이터버스IO0, ZIO0 및 IO3, ZIO3를 통한 데이터 라이트동작이 다른 내부라이트가능신호에 의해 제어된다는 점에서, 제3실시예는 제1실시예와 다르다.

제16도에 있어서, 입력버퍼회로(81a)는 라이트데이터dq0을 수신하고, 내부라이트가능신호WBE1에 의해 제어되며, 내부데이터버스IO0 및 ZIO0에 대응하는 상보신호를 출력한다.

스위치회로(311)은 클럭인버터회로(312), (313) 및 반전회로(314)를 포함한다. 이 스위치회로(311)은 클럭인버터회로(312)와 (313)이 모두 내부라이트신호dq0을 수신한다는 것을 제외하고 제1 실시예와 동일하게 구성된다. 입력제어회로(312)은 내부라이트 가능신호WBE1에 의해 제어된다는 점을 제외하고 제1 실시예와 동일하게 구성된다.

구체적으로, 테스트모드 지정신호TE가 불활성상태(L레벨 상태)이면 클럭인버터회로(312)는 활성으로 되고, 신호TE가 활성상태(H레벨 상태)이면 클럭인버터회로(313)은 활성상태로 된다. 이들 클럭인버터회로(312) 및 (313)은 라이트신호 dq0을 출력용으로 반전한다.

내부라이트가능신호 WBE1이 활성상태(H레벨 상태)로 됨에 따라, 입력 제어회로(321)은 내부데이터베이스 IO0 및 ZIO0을 라이트신호 dq0에 대응하는 상보전위레벨로 되게 한다.

입력버퍼회로(82b)도 내부라이트가능신호WBE1에 의해 제어된다. 입력버퍼회로(82b)는 테스트모드 지정신호가 각각 불활성상태 및 활성상태일 때 라이트 신호dq2 및 라이트신호dq0에 대응하는 상보신호를 내부 데이터버스 IO2 및 ZIO2에 출력한다는 것을 제외하고 입력버퍼회로(81a)와 동일한 구조를 갖는다.

입력버퍼회로(82a)는 내부라이트가능신호 WBE2에 의해 제어된다. 입력버퍼회로(82a)는 테스트모드 지정신호TE가 각각 불활성상태 및 활성상태일 때 및 활성상태일 때 신호 dq1 및 dq0에 대응하는 신호를 내부데이터버스 IO1 및 ZIO1에 출력한다는 것을 제외하고 입력버퍼회로(81a)와 동일한 구조를 갖는다.

입력버퍼회로(82b)는 신호 TE에 따라 입력신호dq3 및 dq0 이 전환되고 이들 신호에 대응하는 신호가 내부데이터버스 IO3 및 ZIO3로 출력된다는 점을 제외하고 입력버퍼회로(82a)와 동일한 구조를 갖는다.

제17도는 본 발명의 제3실시예에 따른 테스트모드에서의 동작을 나타내는 타이밍도이다.

제1실시예의 경우와 달리, 제어신호 발생회로(11)은 제1 외부열스트로브신호 EXE.CAS1을 수신하여 그에 다라 내부라이트가능신호WBE1을 출력하고, 제2 외부열 스트로브신호 EXT, CAS2를 수신하여 그에 따라 내부라이트가능신호 WBE2를 출력한다.

이하의 설명에 있어서, L레벨의 데이터는 내부데이터버스 IO0,ZIO0 및 IO2, ZIO2를 통해 데이터가 라이트되는 메로리셀에 라이트되고, H레벨의 데이터는 내부데이터버스 IO1,ZIO1 및 IO3,ZIO3를 통해 데이터가 라이트되는 메모리셀 에 라이트된다고 한다.

시각t0에서 외부행 스트로브신호 EXT.RAS가 L레벨로 된다. 그후, 제1 열스트로브신호 EXT.CAS1은 시각 t2에서 L레벨로 된다. 이에 따라 시각t3에서, 제1내부라이트가능신호 WBE1은 활성상태(H레벨)로되어 입력버퍼회로(81a) 및 (81b)를 구동한다. 오부 입출력단자(65)에 인가된 라이트신호dq0의레벨에 따라, 내부데이터버스 IO0 및 IO2의 전위는 시각 t4에서 L레벨로 되어, 대응하는 메모리셀에 데이터가 라이트 된다.

시각 t11에서 제2열스트로브신호 EXT.CAS2이 L레벨로 됨에 따라, 제2내부라이트가능신호 WBE2는 시각t12에서 활성상태(H레벨)로 된다.

이에 따라, 입력버퍼회로(82a) 및 (82b)가 구동된다. 외부 입출력단자(65)에 인가된 라이트신호dQ0의 레벨에 따라, 내부데이터버스 IO1,ZIOQ 및 IO3,ZIO3의 전위가 H레벨로 되어 대응하는 메모리셀에 데이터가 라이트 된다.

상술한 동작에 의해, 내부데이터버스 IO0,ZIO0 및 IO2, ZIO2에 접속된비트선쌍군의 전위 구조 및 내부데이터 버스 IO1,ZIO1 및 IO3, ZIO3에 접속된 비트선쌍군의 전위구조는 독립적으로 변화될 수 있다. 멀티비트테스트모드에서 데이터를 라이트하는 경우에도 모든 인접하는 비트선 사이에 전압 스트레스가 인가될 수 있다.

따라서, 제1 실시예에서와 같이 , 번인테스트 등에 필요한 테스트시간이 단축될 수 있고, 테스트 결과의 신뢰성이 향상될 수 있다.

이상, 본 발명에 대해 상세하게 설명하였지만, 본 발명은 여기에 한정되는 것은 아니고, 그의 요지를 벗어나지 않는 범위 내에서 여러 가지로 변경가능하다.

Claims

여러개의 워드선, 상기 여러개의 워드선을 가로지르고, 제1 및 제2군으로 분할된 여러개의 비트쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리세에 있어서 기억데이터의 리드/라이트동작을 실행하는 메모리셀 선택수단(13, 14, 16, 17), 여러개의 외부 입력데이터를 각각 동시에 수신하고, 상기 메모리셀 선택수단에 데이터를 출력하는 여러개의 입력버퍼수단(31a, 31b, 32a, 32b)를 포함하고, 상기 여러개의 입력버퍼수단은 상기 비트선쌍의 상기 제1 및 제2 군에 대응하는 제1 및 제2 군으로 구분되고, 상기제1 및 제2 군에 속하는 상기 여러개의 입력버퍼수단의 각각은 외부에서 인가된 동작모드지정신호(TE)에 따라 각각의 입력버퍼수단이 상기 여러개의 입력데이터 중 대응하는 하나를 수신하는 제1상태와 각각의 입력버퍼수단이 상기 여러개의 입력버퍼수단 중 소정의 입력버퍼수단(31a)와 동일한 입력데이터를 공통으로 수신하는 제2 상태를 전환하는 제1 전환수단을 포함하며, 상기 제1군에 속하는 각각의 입력버퍼수단(31a, 21b)는 입력버퍼수단이 상기 제2 상태일때 외부에서 인가된 반전지시신호(INV)에 따라 상기 입력데이터를 반전하는 제1 반전수단(301)을 더 포함하는 반도체기억장치.
제1항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되어, 상기 메모리셀 선택수단에 의해 리드된 기억데이터를 수신하여 외부에 출력하는 여러개의 출력버퍼수단(41a, 41b, 42a, 42b) 및 상기 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이터를 수신하여, 판전신호(TMq0)을 출력하는 논리연산을 실행하는 논리연산수단(48)을 더 포함하고, 상기 논리연산수단은 상기 리드된 기억데이터가 라이트된 기억데이터와 일치하면 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(31a)에 대응 하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이터를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2 전환수단(421)을 포함하는 반도체기억장치.
제2항에 있어서, 상기 논리연산수단(48)은 상기 제1군에 속하는 비트 선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터를 수신하고, 상기 외부에서 부여된 반전지시신호(INV)에 따라 상기 기억데이터를 반전하여 출력하는 제2반전수단(53) 및 상기 제2 군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터 및 상기 제2 반전수단의 출력데이터를 수신하여, 비교를 실행하는 비교연산수단(52)을 포함하고, 상기 비교연산수단은 모든 입력데이터가 동일하면 활성인 상기 판정신호(TMqO)을 출력하는 반도체기억장치.
제1항에 있어서, 상기 메모리셀 선택수단은 상기 비트선쌍에 따라, 상기 비트선쌍의 전위차를 감지하고, 증폭하는 여러개의 감지증폭수단(20∼25)을 포함하고, 상기 제1 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20, 22, 24) 및 상기 제2 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21, 25)는 사이에 상기 비트선쌍을 개재하여 양끝부에 배치되며, 상기 제1 군에 속하는 비트선 및 상기 제2 군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
제1항에 있어서, 상기 여러개의 입력데이터를 각각 수신하는 여러개의 입력단자(DQ0∼DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위 제어수단(71a, 71b, 72a, 72b) 및 제3 외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2 내부입력제어신호(CASNW, CASNWTE)를 출력하는 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 및 제2 내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 내부입력제어신호(CASNW ) 및 상기 불활성의 제2 내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 추력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71b, 72a, 72b)는 상기 제2 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하는 반도체기억장치.
여러개의 워드선, 상기 여러개의 워드선을 가로지르고 제1 및 제2 군으로 분할된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이터의 리드/라이트동작을 실행하는 메모리셀 선택수단(13, 14, 16, 17), 각각 여러개의 외부 입력데이터를 각각 동시에 수신하여, 상기 메모리 셀 선택수단에 데이터를 출력하고 여러개의 군으로 구분된 여러개의 입력버퍼수단을 포함하고, 상기 각각의 입력버퍼수단군은 상기 비트선쌍의 상기 제1 및 제2 군에 대응하는 제1 및 제2 하위군으로 구분되고, 상기 제1 및 제2 하위군에 속하는 상기 여러개의 입력버퍼수단(31a, 31b, 32a, 32b)의 각각은 외부에서 부여된 동작모드지정신호(TE)에 따라, 각각의 입력버퍼수단이 상기 여러개의 입력데이터 중 대응하는 것을 수신하는 제1상태와 상기 입력버퍼수단의 각 군의 소정에 입력버퍼수단(31a)에 대한 입력데이터를 공통으로 수신하는 제2상태를 전환하는 제1 스위치수단(311)를 포함하고, 상기 제1 하위군에 속하는 각각의 입력버퍼수단(31a, 31b)는 입력버퍼 수단이 상기 제2상태일 때 외부에서 부여된 반전지시신호(INV)에 따라 상기 입력데이터를 반전하는 제1 반전수단(301)을 더 포함하는 반도체기억장치.
제6항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되어 상기 메모리셀선택수단에 의해 리드된 기억데이터를 수신하여, 그 데이터를 외부로 출력하는 여러개의 출력버퍼수단(41a, 41b, 42a, 42b) 및 상기 입력버퍼수단군에 대응하는 상기 출력버퍼수단에 의해 출력되는 상기 기억데이터를 각각이 수신하고, 논리연산을 실행하여 판정신호(TMqO)을 출력하는 여러개의 논리연산수단(48)을 더 포함하고, 상기 여러개의 논리연산수단의 각각은 상기 리드된 기억데이터가 라이트된 기억데이터와 일치할 때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(31a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이터를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2전환수단 (421)을 포함하는 반도체기억장치.
제7항에 있어서, 상기 각각의 논리연산수단(48)은 상기 제1 군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터를 수신하고, 상기 외부에서 부여된 반전지시신호(INV)에 따라 상기 기억데이터를 반전하여 출력하는 제2반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터 및 상기 제2 반전수단의 출력데이터를 수신하여, 비교를 실행하는 비교연산수단(52)를 포함하고, 상기 비교연산수단은 모든 입력데이터가 동일할 때 활성인 상기 판정신호(TMqO)을 출력하는 반도체기억장치.
제6항에 있어서, 상기 메모리셀선택수단은 상기 비트선쌍의 각각에 대응해서 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(20∼25)을 포함하고, 상기 제1 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20, 22, 24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21, 25)는 상기 비트선쌍을 사이에 개재하여 양 끝에 배치되며, 상기 제1 군에 속하는 비트선 및 상기 제2 군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
제6항에 있어서 상기 여러개의 입력데이터를 각각 수신하는 여러개의 입력단자(DQ0∼DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위 제어수단(71a, 71b, 72a, 72b) 및 제3 외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드 지정신호에 따라 상기 입력버퍼수단이 상기 제1 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 및 제2내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 내부입력제어신호(CASNW) 및 상기 불활성의 내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력 버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1 내부입력제어신호에 의해 제어되어 상기 입력데이터에 따른 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수다(71b, 72a,72b)는 상기 제2 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하는 반도체기억장치.
여러개의 워드선, 상기 여러개의 워드선을 가로지르고 제1 및 제2 군으로 분할된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메모리셀에 있어서 기억데이터의 리드/라이트동작을 실행하는 메모리셀 선택수단(13, 14, 16,17) 및 여러개의 외부 입력데이터를 각각 동시에 수신하여, 상기 메모리셀 선택수단에 출력하는 여러개의 입력버퍼수단(81a, 81b, 82a, 82b)를 포함하고, 상기 입력버퍼수단은 상기 비트선쌍의 상기 제1 및 제2 군에 대응해서 제1 및 제2 군으로 분할되고, 상기 여러개의 입력버퍼수단의 각각은 외부에서 인가된 동작모드지정신호(TE)에 따라, 상기 여러개의 입력데이터 중 하나를 수신하는 제1 상태와 상기 여러개의 입력버퍼수단 중 소정의 입력버퍼수단(81a)에 대한 입력데이터를 수신하는 제2 상태를 전환하는 제1 전환수단(311)을 포함하고, 상기 제1군에 속하는 입력버퍼수단(81a,81b)의 각각은 제1 외부제어신호(WBE1)에 따라 상기 메모리셀 선택수단에 상기 입력데이터의 출력을 제어하는 제1 입력제어수단(321)을 포함하고, 상기 제2군에 속하는 입력버퍼수단의 각각은 제2 외부제어신호(WBE2)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이터의 출력을 제어한느 제2 입력제어수단(322)를 포함하는 반도체기억장치.
제11항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되고, 상기 메모리셀 선택수단에 의해 리드된 상기 기억데이터를 수신하여 그 데이터를 외부로 출력하는 여러개의 출력버퍼수단(41a, 41b, 42a, 42b) 및 상기 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이터를 수신하여, 논리연산을 실행하여 판정신호(TMqO)을 출력하는 논리연산수단(48)을 포함하고, 상기 논리연산수단은 상기 리드된 기억데이터가 라이트된 기억데이터와 일치할 때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(81a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이터를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2 전환수단(421)을 포함하는 반도체기억장치.
제12항에 있어서, 상기 논리연산수단(48)은 상기 제1 군에 속하는 비트 선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터를 수신하고, 상기 외부에서 부여된 반전지시신호(IVN)에 따라 상기 기억데이터를 반전하여 출력하는 제2 반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터 및 상기 제2 반전수단의 출력데이터를 수신하여 비교를 실행하는 비교연산수단(52)를 포함하고, 상기 비교연산수단은 모든 입력데이터가 동일할 때 활성인 상기 판정신호(TMqO)을 출력하는 반도체기억장치.
제11항에 있어서, 상기 메모리셀 선택수단은 상기 비트선쌍에 대응해서 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(22∼25)를 포함하고, 상기 제1 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20, 22,24) 및 상기 제2군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단 (21, 25)는 사이에 상기 비트선쌍으 개재하여 양 끝에 배치하며, 상기 제1군에 속하는 비트선과 상기 제2 군에 속하는 비트선이 교대로 배치된 반도체기억장치.
제11항에 있어서, 상기 여러개의 입력데이터를 각각 수신하는 여러개의 입력단자(DQO∼DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위 제어수단(71a, 71b, 72a, 72b) 및 제 3 외부제어신호 및 상기 동작모드지정신호(TE)에 따라, 제1 및 제2 내부입력제어신호(DASNW, CASNWTE)를 출력하는 제어신호발생수단 (11)을 더 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력 버퍼수단이 상기 제1 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 및 제2 내부입력신호를 출력하고,상기 제어신호 발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2 상태일 때 상기 제2 외부제어신호에 따른 상기 제1 내부입력제어신호(CASNW) 및 상기 불활성의 제2 내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위 제어수단(71b, 72a, 72b)는 상기 제2 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하는 반도체기억장치.
여러개의 워드선, 상기 여러개의 워드선을 가로지르고, 제1 및 제2 군으로 분할된 여러개의 비트선쌍, 상기 워드선과 상기 비트선쌍에 접속되고, 행 열로 배치된 여러개의 메모리셀(15), 외부 어드레스신호에 따라, 대응하는 메로리셀에 있어서 기억데이터의 리드/라이트동작을 실행하는 메모리셀 선택수단(13, 14, 16, 17) 및 여러개의 군으로 분할되고, 여러개의 외부 입력데이터를 동시에 각각 수신하여, 상기 메모리셀 선택수단에 출력하는 여러개의 입력버퍼수단을 포함하고,상기 각각의 입력버퍼수단군은 상기 비트선쌍의 상기 제1 및 제2 군에 대응하는 제1 및 제2 하위군으로 분할되고, 상기 각각의 제1 및 제2 하위군에 속하는 상기 여러개의 입력버퍼수단(81a,81b, 82a, 82b)의 각각은 외부에서 부여된 동작모드지정신호(TE)에 따라 각각의 입력버퍼수단이 상기 여러개의 입력데이터 중 대응하는 하나를수신하는 제1 상태와 각각의 입력버퍼수단이 상기 각각의 입력수단군의 소정의 입력버퍼수단(81a)에 대한 입력데이터를 공통으로 수신하는 제2 상태를 전환하는 제1 전환수단을 포함하고 상기 제1 하위군에 속하는 각각의 입력버퍼수단(81a, 81b)는 제1 외부 제어신호(WBE1)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이터 출력을 제어하는 제1 입력제어수단(321)을 포함하고, 상기 제2하위군에 속하는 입력버퍼수단의각각은 제2 외부제어신호(WBE2)에 따라 상기 메모리셀 선택수단으로의 상기 입력데이터의 출력을 제어하는 제2 입력제어수단(322)를 포함하는 반도체기억장치.
제16항에 있어서, 상기 여러개의 입력버퍼수단에 대응해서 마련되고 상기 메모리셀 선택수단에 의해 리드된 상기 기억데이터를 수신하여 그 데이터를 외부로 출력하는 여러개의 출력버퍼수단(41a, 41b, 42a, 42b) 및 상기 입력버퍼수단군에 대응하는 여러개의 출력버퍼수단에 의해 출력되는 상기 기억데이터를 각각이 수신하고, 논리연산을 실행하여 판정신호(TMqO)을 출력하는 여러개의 논리연산수단(48)을 더 포함하고, 상기 각각의 논리연산수단은 상기 리드된 기억데이터가 라이트된 기억 데이터와 일치할 때 상기 판정신호를 활성화하고, 상기 소정의 입력버퍼수단(81a)에 대응하는 상기 출력버퍼수단(41a)는 상기 동작모드지정신호(TE)에 따라 상기 기억데이터를 출력하는 상태와 상기 판정신호를 출력하는 상태를 전환하는 제2 전환수단(421)을 포함하는 반도체기억장치.
제17항에 있어서, 상기 논리연산수단(48)은 상기 제1 군에 속하는 비트 선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터를 수신하고, 상기 외부에서 부여된 반전지시신호(IVN)에 따라 상기 기억데이터를 반전하여 출력하는 제2 반전수단(53) 및 상기 제2군에 속하는 비트선쌍에 접속된 메모리셀에서 리드된 상기 기억데이터 및 상기 제2 반전수단의 출력데이터를 수신하여 비교를 실행하는 비교 연산수단(52)를 포함하고,상기 비교연산수단은 모든 입력데이터가 동일할 때 활성인 상기 판정신호(TMqO)을 출력하는 반도체기억장치.
제17항에 있어서, 상기 메모리셀선택수단은 상기 비트선쌍에 따라 상기 비트선쌍의 전위차를 감지하고 증폭하는 여러개의 감지증폭수단(20∼25)를 포함하고, 상기 제1 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(20, 22, 24) 및 상기 제2 군에 속하는 비트선쌍에 대응하는 상기 감지증폭수단(21, 25)는 사이에 상기 비트선을 개재하여 양끝에 배치되며, 상기 제1군에 속하는 비트선과 상기 제2군에 속하는 비트선이 교대로 배치되는 반도체기억장치.
제17항에 있어서 상기 여러개의 입력데이터를 각각 수신하는 여러개의 입력수단(DQ0∼DQ3), 상기 입력단자와 상기 입력버퍼수단 사이에 접속된 여러개의 입력전위 제어수단(71a, 71b, 72a, 72b) 및 제3 외부제어신호 및 상기 동작모드지정신호(TE)에 따라 제1 및 제2 내부입력제어신호(CASNW, CASNWTE)를 출력하는 제어신호발생수단(11)을 포함하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제1 상태일때 상기 제3 외부제어신호에 따른 상기 제1 및 제2 내부입력제어신호를 출력하고, 상기 제어신호발생수단은 상기 동작모드지정신호에 따라 상기 입력버퍼수단이 상기 제2 상태일 때 상기 제3 외부제어신호에 따른 상기 제1 내부입력제어신호(CASNW) 및 상기 불활성의 제2 내부입력제어신호(CASNWTE)를 출력하고, 상기 소정의 입력버퍼수단에 접속된 입력전위제어수단(71a)는 상기 제1 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하며, 상기 다른 입력버퍼수단에 접속된 입력전위제어수단(71b, 72a, 72b)는 상기 제2 내부입력제어신호에 의해 제어되어 상기 입력데이터에 대응하는 전위를 출력하는 반도체기억장치.