KR100402103B1 - 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로 - Google Patents

웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로 Download PDF

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Abstract

본 발명은 본딩용 프로브 패드를 사용하는 반도체 메모리 장치의 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로에 관한 것으로, 웨이퍼 상태의 프로브 테스트시 본딩용 패드를 이용하여 웨이퍼 번-인 테스트를 진행함으로써 불필요한 패키지 비용 및 F/T 수율을 향상시킬 수 있다. 이를 위한 본 발명의 웨이퍼 번-인 테스트 모드 회로는 웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 제 1 및 제 2 프로브 패드부와, 상기 제 1 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 1 버퍼부와, 상기 제 2 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 2 버퍼부와, 상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 번-인 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와, 상기 퓨즈부로 부터의 제 1 제어신호와 상기 제 1 및 제 2 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 디코더 및 멀티플렉서부와, 상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 2 제어신호에 의해 웨이퍼 번-인 테스트 모드시 제 4 제어신호를 발생하는 테스트 모드 블록부와, 상기 테스트 모드 블록부로부터 수신된 상기 제 4 제어신호에 의해 메모리셀의 액세스 트랜지스터를 구성하고 있는 비트 라인, 워드 라인, 플레이트 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어하는 어레이 제어부와, 상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 3 제어신호에 의해 원하는 데이타 비트를 입출력하도록 제어하는 데이타 멀티플렉서부를 구비한 것을 특징으로 한다.

Description

웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로{WAFER BURN-IN TEST MODE AND WAFER TEST MODE CIRCUIT}
본 발명은 본딩(bonding)용 프로브 패드(probe pad)를 사용하는 반도체 메모리 장치의 웨이퍼 번-인 테스트 모드(Wafer Burn-In Test Mode) 및 웨이퍼 테스트 모드 회로에 관한 것으로, 특히 웨이퍼(wafer) 상태의 프로브 테스트(probe test)시 본딩(bonding)용 패드를 이용하여 웨이퍼 번-인 테스트를 진행함으로써 불필요한 패키지(package) 비용 및 F/T 수율(yield)을 향상시킬 수 있는 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로에 관한 것이다.
불량 디램(DRAM)을 조기에 가려내기 위해서 스크리닝 테스트(Screening Test)를 실시하는데 주로 번-인 테스트 모드(Burn-In Test Mode: 고온 고전압 동작 시험)를 이용한다. 번-인 테스트에서는 고온. 고전압처럼 가혹한 조건에서 디램을 동작시켜 단시간 내에 잠재적 결함을 노출시키는 동작이다. 따라서 칩 내부의 각 부분이 적절한 스트레스(Stress), 특히 가속 스트레스를 받아야 하는데 내부전원전압(Vint)을 채용하고 있는 디램에서도 이러한 번-인 테스트는 물론 필요하며 내부 전원 회로는 번-인 테스트시 내부 회로가 과도한 스트레스를 받지 않도록 내부 전압을 조절하여 단지 스크리닝(Screening)을 위한 스트레스만이 인가되도록 해야한다.
일반적으로, 본딩용 프로브 패드를 사용하는 반도체 메모리 장치에서 실질적으로 본딩이 이루어지는 시점이 웨이퍼 상태의 프로브 테스트(probe test)가 끝나고 패키지(package)하기전이기 때문에 프로브 테스트에서 취약한 칩을 충분히 스크린하지 못할 경우 패키지한후에 결함(fail)이 발생할 확률이 높다. 따라서, 이를 예방하기 위하여 패키지하기 전에 웨이퍼 상태에서 웨이퍼 번-인 테스트를 실시한다.
도 1은 종래 기술에 따른 웨이퍼 번-인 테스트 모드 회로도로서, 제 1 본딩용 프로브 패드부(1), 제 2 본딩용 프로브 패드부(2), 제 1 버퍼부(3), 제 2 버퍼부(4), 디코더부(5), 데이타 멀티플렉서부(6), 테스트 모드 블록부(7) 및 어레이 제어부(8)로 구성되어 있다.
상기 제 1 버퍼부(3)는 상기 제 1 프로브 패드부(1)를 통해 수신된 신호(BOP0IN)를 CMOS 레벨로 변환시켜주고, 상기 제 2 버퍼부(4)는 상기 제 2 프로브 패드부(2)를 통해 수신된 신호(BOP1IN)를 CMOS 레벨로 변환시켜준다.
상기 디코더부(5)는 상기 제 1 및 제 2 버퍼부(3)(4)로 부터의 신호(BOP0)(BOP1)를 수신하여 제어 신호(BPX<0:1>)를 발생하고, 상기 데이타 멀티플렉서부(6)는 상기 디코더부(5)로부터 수신된 상기 제어 신호(BPX<0:1>)에 의해 원하는 데이타 비트(data bit)를 입출력한다.
그리고, 상기 테스트 모드 블록부(7)는 웨이퍼 번-인 테스트 모드시 제어 신호(TBIN<0:1>)를 발생하며, 상기 어레이 제어부(8)는 상기 테스트 모드 블록부(7)로부터 수신된 상기 제어 신호(TBIN<0:1>)에 의해 메모리셀의 액세스 트랜지스터(도시하지 않음)를 구성하고 있는 비트 라인, 워드 라인, 플레이트(plate) 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어한다.
도 2는 도 1에 도시된 종래의 제 1 버퍼부(3)의 회로도이다. 상기 제 1 버퍼부(3)는 파워-업 신호(PUPB)에 의해 노드(Nd1)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP1)와, 초기화 신호(IDL)에 의해 상기 노드(Nd1)로 상기 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP2)와, 접지 전압(Vss)에 의해 상기 전원 전압(VDD)을 상기 노드(Nd1)로 전송하는 PMOS 트랜지스터(MP3)와, 상기 접지 전압(Vss)에 의해 상기 노드(Nd1)의 신호를 상기 제 1 프로브 패드부(1)를 통해 수신된 신호(BOP0IN)를 전송하는 노드(Nd2)로 전송하는 PMOS 트랜지스터(MP4)와, 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd3)로 출력하는 인버터(IV2)와, 상기 노드(Nd3)의 신호에 의해 상기 전원 전압(VDD)을 상기 노드(Nd2)로 전송하는 PMOS 트랜지스터(MP5)와, 상기 노드(Nd3)의 신호를 수신하여 반전된 신호(BOPO)를 출력하는 인버터(IV3)로 구성되어 있다.
먼저, 파워-업 신호(PUPB)가 '하이' 상태를 가지면, 상기 PMOS 트랜지스터(MP1)(MP3)를 통해 상기 노드(Nd1)로 전원 전압(VDD)이 공급되고, 상기 노드(Nd1)의 신호는 다시 PMOS 트랜지스터(MP4)를 통해 노드(Nd2)로 전송된다. 따라서, 상기 노드(Nd2)의 신호(BOP0IN)는 파워-업시 '하이' 상태가 되며, 출력 신호(BOP0)도 '하이'가 된다. 즉, 상기 제 1 버퍼부(3)는 상기 제 1 프로브 패드부(1)의 비 본딩(non-bonding)시 초기 상태를 잡아주는 역할을 한다.
도 1에 도시된 제 2 버퍼부(4)는 도 2에 도시된 제 1 버퍼부(3)와 그 구성 및 동작이 동일하다. 그러므로, 상기 제 2 버퍼부(4)도 파워-업시 입력 신호(BOP1IN)가 '하이'가 되어 출력 신호(BOP1)를 '하이'로 만든다. 마찬가지로, 상기 제 2 버퍼부(4)는 상기 제 2 프로브 패드부(2)의 비 본딩(non-bonding)시 초기 상태를 잡아주는 역할을 한다.
도 3은 도 1에 도시된 종래의 디코더부(5)의 회로도로서, 상기 제 1버퍼부(3)의 출력 신호(BOP0)를 수신하여 반전된 신호를 출력하는 인버터(IV1)와, 상기 제 2 버퍼부(4)의 출력 신호(BOP1)를 수신하여 반전된 신호를 출력하는 인버터(IV2)와, 상기 인버터(IV2)의 출력 신호를 수신하여 반전된 신호를 출력하는 인버터(IV3)와, 상기 인버터(IV1)와 상기 인버터(IV2)의 출력 신호를 2입력으로 하는 NAND 게이트(ND)와, 상기 NAND 게이트(ND)의 출력 노드(Nd3)와 제어 신호(BPX8)를 전송하는 노드(Nd4) 사이에 직렬로 연결된 인버터(IV5)(IV6)와, 상기 NAND 게이트(ND)의 출력 신호와 상기 인버터(IV2)의 출력 신호를 2입력으로 하여 제어 신호(BPX4)를 출력하는 NOR 게이트(NR)와, 상기 인버터(IV3)의 출력 노드(Nd2)와 제어 신호(BPX16)를 전송하는 노드(Nd5) 사이에 연결된 인버터(IV4)로 구성되어 있다.
상기 제 1 버퍼부(3)로부터 수신된 입력 신호(BOP0)와 상기 제 2 버퍼부(4)로부터 수신된 입력 신호(BOP1)가 모두 '로우' 상태를 가지면 출력 신호(BPX8)는 '하이', 출력 신호(BPX4)는 '로우', 출력 신호(BPX16)는 '하이' 상태를 갖는다. 그리고, 상기 입력 신호(BOP0)와 상기 입력 신호(BOP1)가 모두 '하이' 상태를 가지면 출력 신호(BPX8)는 '하이', 출력 신호(BPX4)는 '로우', 출력 신호(BPX16)는 '로우' 상태를 갖는다. 그리고, 상기 입력 신호(BOP0)가 '로우' 상태를 갖고 상기 입력 신호(BOP1)가 '하이' 상태를 가지면 출력 신호(BPX8)와 출력 신호(BPX4) 및 출력 신호(BPX16)는 모두 '로우' 상태를 갖는다. 마지막으로, 상기 입력 신호(BOP0)가 '하이' 상태를 갖고 상기 입력 신호(BOP1)가 '로우' 상태를 가지면 출력 신호(BPX8)는 '하이', 출력 신호(BPX4)는 로우', 출력 신호(BPX16)는 '하이' 상태를 갖는다
상기 디코더부(5)에서 발생된 출력 신호(BPX<0:1>)에 의해 상기 데이타 멀티플렉서부(6)에서는 원하는 데이타 비트(data bit)를 입출력하도록 제어한다.
그런데, 상기 구성을 갖는 종래의 웨이퍼 번-인 테스트 모드 회로에 있어서는, 웨이퍼 번-인 테스트를 위한 전용 프로브 패드를 사용할 경우 웨이퍼 번-인 테스트를 위한 프로버의 핀 수는 줄일 수 있으나 프로브 패드 추가에 따른 칩면적이 증가되는 단점이 있었다. 그리고, 어드레스 키(address key)를 이용한 테스 모드 동작에서는 웨이퍼 번-인 테스트를 위해 어드레스 정보가 필요하기 때문에 테스트를 수행하기위해 사용되는 프로버(prober)의 핀 수가 증가하여 프로버 제작 비용이 상승하며, 테스트 전 세팅(setting) 시간이 증가하는 단점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 퓨즈와 본딩용 프로브 패드를 이용하여 본딩이 이루어지기 전에 웨이퍼 번-인 테스트를 수행하여 패키지하기 전에 취약한 칩을 미리 스크린할 수 있도록 함으로써, 불필요한 패키지 비용과 F/T 수율을 향상시켜 제조 비용을 절감시킬 수 있는 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 웨이퍼 번-인 테스트 모드 회로의 블록도
도 2는 도 1에 도시된 버퍼 회로부의 회로도
도 3은 도 1에 도시된 디코더부의 회로도
도 4는 본 발명에 의한 웨이퍼 번-인 테스트 모드 회로의 블록도
도 5는 도 4에 도시된 버퍼 회로부의 회로도
도 6은 도 4에 도시된 퓨즈부의 회로도
도 7은 도 4에 도시된 디코더 및 멀티플렉서 회로도
* 도면의 주요부분에 대한 부호의 설명 *
11 : 제 1 패드부 22 : 제 2 패드부
33 : 제 1 버퍼부 44 : 제 2 버퍼부
55 : 디코더 및 멀티플렉서부 66 : 데이타 멀티플렉서부
77 : 테스트 모드 블록부 88 : 어레이 제어부
상기 목적을 달성하기 위한 본 발명에 의한 웨이퍼 테스트 모드 회로는 웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 프로브 패드부를 통해 수신된 입력 신호를 비 본딩시 초기화 시키고 CMOS 레벨로 변환시켜 출력하는 버퍼부와, 상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와, 상기 퓨즈부로 부터의 제 1 제어신호와 상기 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 멀티플렉서부와, 상기 멀티플렉서부의 출력 신호를 수신하여 디코딩된 신호를 발생하는 디코더부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 웨이퍼 테스트 모드 회로는 웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 프로브 패드부를 통해 수신된 입력 신호를 비 본딩시 초기화 시키고 CMOS 레벨로 변환시켜 출력하는 제 1 버퍼부와, 상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와, 상기 퓨즈부로 부터의 제 1 제어신호와 상기 제 1 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 멀티플렉서부와, 상기 멀티플렉서부의 출력 신호를 수신하여 완충된 신호를 발생하는 제 2 버퍼부를 구비한 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 웨이퍼 번-인 테스트 모드 회로는 웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 제 1 및 제 2 프로브 패드부와, 상기 제 1 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 1 버퍼부와, 상기 제 2 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 2 버퍼부와, 상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 번-인 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와, 상기 퓨즈부로 부터의 제 1 제어신호와 상기 제 1 및 제 2 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 디코더 및 멀티플렉서부와, 상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 2 제어신호에 의해 웨이퍼 번-인 테스트 모드시 제 4 제어신호를 발생하는 테스트 모드 블록부와, 상기 테스트 모드 블록부로부터 수신된 상기 제 4 제어신호에 의해 메모리셀의 액세스 트랜지스터를 구성하고 있는 비트 라인, 워드 라인, 플레이트 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어하는 어레이 제어부와, 상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 3 제어신호에 의해 원하는 데이타 비트를 입출력하도록 제어하는 데이타 멀티플렉서부를 구비한 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 1은 본 발명에 의한 웨이퍼 번-인 테스트 모드 회로도로서, 제 1 본딩용 프로브 패드부(11), 제 2 본딩용 프로브 패드부(22), 퓨즈부(77), 제 1 버퍼부(33), 제 2 버퍼부(44), 디코더 및 멀티플렉서부(55), 데이타 멀티플렉서부(66), 테스트 모드 블록부(77) 및 어레이 제어부(88)를 구비한다.
상기 제 1 버퍼부(33)는 상기 제 1 프로브 패드부(11)를 통해 수신된 신호(BOP0IN)를 CMOS 레벨로 변환시켜주며, 또한 상기 제 1 프로브 패드부(11)의 비 본딩(non-bonding)시 초기 상태를 잡아준다.
상기 제 2 버퍼부(44)는 상기 제 1 버퍼부(33)와 마찬가지로, 상기 제 2 프로브 패드부(22)를 통해 수신된 신호(BOP1IN)를 CMOS 레벨로 변환시켜주며, 또한 상기 제 2 프로브 패드부(22)의 비 본딩(non-bonding)시 초기 상태를 잡아준다.
상기 퓨즈부(77)는 브로윙(Blowing) 전에는 웨이퍼 상태에서의 번-인 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 인에이블되도록 제어하는 제어 신호(CTL)를 발생한다.
상기 디코더 및 멀티플렉서부(55)는 상기 퓨즈부(77)로 부터의 제어 신호(CTL)와 상기 제 1 및 제 2 버퍼부(33)(44)로 부터의 출력 신호(BOP0)(BOP1)를 수신하여, 상기 제어 신호(CTL)에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제어 신호(WFBIN<0:1>)를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제어신호(BPX<0:1>)를 발생한다.
상기 테스트 모드 블록부(77)는 상기 디코더 및 멀티플렉서부(55)로부터 수신된 상기 제어 신호(WFBIN<0:1>)에 의해 웨이퍼 번-인 테스트 모드시 제어 신호(TBIN<0:1>)를 발생하며, 상기 어레이 제어부(88)는 상기 테스트 모드 블록부(77)로부터 수신된 상기 제어 신호(TBIN<0:1>)에 의해 메모리셀의 액세스 트랜지스터(도시하지 않음)를 구성하고 있는 비트 라인, 워드 라인, 플레이트(plate) 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어한다.
끝으로, 상기 데이타 멀티플렉서부(66)는 상기 디코더 및 멀티플렉서부(55)로부터 수신된 상기 제어 신호(BPX<0:1>)에 의해 원하는 데이타 비트(data bit)를 입출력하도록 제어한다.
도 5는 도 4에 도시된 상기 제 1 버퍼부(33)의 회로도이다. 상기 제 1 버퍼부(33)는 파워-업 신호(PUPB)가 '하이'를 가질때 노드(Nd1)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP1)와, 초기화 신호(IDL)가 '로우'를 가질때 상기 노드(Nd1)로 상기 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP2)와, 접지 전압(Vss)에 의해 상기 전원 전압(VDD)을 상기 노드(Nd1)로 전송하는 PMOS 트랜지스터(MP3)와, 상기 접지 전압(Vss)에 의해 상기 노드(Nd1)의 신호를 상기 제 1 프로브 패드부(11)를 통해 수신된 신호(BOP0IN)를 전송하는 노드(Nd2)로 전송하는 PMOS 트랜지스터(MP4)와, 상기 노드(Nd2)의 신호를 수신하여 반전된 신호를 노드(Nd3)로 출력하는 인버터(IV2)와, 상기 노드(Nd3)의 신호에 의해 상기 전원 전압(VDD)을 상기 노드(Nd2)로 전송하는 PMOS 트랜지스터(MP5)와, 상기 노드(Nd3)의 신호를 수신하여 반전된 신호(BOPO)를 출력하는 인버터(IV3)로 구성된다.
먼저, 웨이퍼가 본딩이 이루어지기 전 상태라 하면 상기 제 1 프로브 패드부(11)는 플로팅(floating) 상태이다. 이때, 파워-업 신호(PUPB)가 '하이' 상태를 가지면, 상기 PMOS 트랜지스터(MP1)(MP3)를 통해 상기 노드(Nd1)로 전원 전압(VDD)이 공급되고, 상기 노드(Nd1)의 신호는 다시 PMOS 트랜지스터(MP4)를 통해 노드(Nd2)로 전송된다. 따라서, 상기 노드(Nd2)의 신호(BOP0IN)는 파워-업시 '하이' 상태가 되며, 출력 신호(BOP0)도 '하이'가 된다. 즉, 상기 제 1 버퍼부(33)는 상기 제 1 프로브 패드부(11)의 비 본딩(non-bonding)시 초기 상태를 잡아주는 역할을 한다.
도 4에 도시된 제 2 버퍼부(44)는 도 5에 도시된 제 1 버퍼부(33)와 그 구성 및 동작이 동일하다. 그러므로, 상기 제 2 버퍼부(44)도 파워-업시 입력 신호(BOP1IN)가 '하이'가 되어 출력 신호(BOP1)를 '하이'로 만들며, 상기 제 2 프로브 패드부(22)의 비 본딩시 초기 상태를 잡아주는 역할을 한다.
도 6은 도 4에 도시된 퓨즈부(77)의 회로도로서, 전원 전압(VDD)과 노드(Nd1) 사이에 연결된 퓨즈(Fuse)와, 인에이블 신호(SELIN)에 의해 상기 노드(Nd1)의 신호를 노드(Nd2)로 전송하는 NMOS 트랜지스터(MN1)와, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 직렬로 연결되며 게이트로 인가되는 전원 전압(VDD)에 의해 상기 노드(Nd2)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(MN2)(MN3)와, 상기 노드(Nd2)의 신호를 수신하여 반전된 제어 신호(CTL)를 출력하는 인버터(IV1)와, 상기 제어 신호(CTL)에 의해 상기 노드(Nd1)의 신호를 접지 전압(Vss)으로 방출하는 NMOS 트랜지스터(MN4)로 구성된다.
먼저, 웨이퍼가 블로윙(blowing) 되기 전 상태이므로 상기 퓨즈(Fuse)를 통해 공급된 전원 전압(VDD)에 의해 상기 노드(Nd1)는 '하이' 상태를 갖고, 출력 신호인 상기 제어 신호(CTL)는 '로우' 상태를 갖는다.
상기 퓨즈부(77)의 출력 신호인 상기 제어 신호(CTL)가 '로우' 상태를 가지면, 상기 디코더 및 멀티플렉서부(55)는 비트 라인을 동작시키기 위한 경로는 차단하고, 웨이퍼 번-인 테스트 동작을 위한 신호를 발생하게 된다.
도 7은 도 4에 도시된 디코더 및 멀티플렉서부(55)의 회로도로서, 상기 퓨즈부(77)의 출력 신호(CTL)가 '하이'일 때 상기 제 1 버퍼부(33)로부터 수신된 신호(BOP0)를 노드(Nd1)로 전송하는 전달 게이트(SW1)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '로우'일 때 상기 노드(Nd1)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP1)와, 상기 노드(Nd1)의 신호를 반전시켜 출력하는 인버터(IV2)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '하이'일 때 상기 제 2 버퍼부(44)로부터 수신된 신호(BOP1)를 노드(Nd2)로 전송하는 전달 게이트(SW2)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '로우'일 때 상기 노드(Nd1)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP2)와, 상기 노드(Nd2)로부터 수신된 신호를 반전시킨 제어 신호(BPX16)를 발생하는 인버터(IV3)와, 상기 인버터(IV2)의 출력 신호와 상기 노드(Nd2)의 신호를 2입력하여 제어 신호(BPX8)를 발생하는 NAND 게이트(ND)와, 상기 제어 신호(BPX8)와 상기 제어 신호(BPX16)를 2입력하여 제어 신호(BPX4)를 발생하는 NOR게이트(NR1)로 구성된다. 그리고, 상기 퓨즈부(77)의 출력 신호(CTL)가 '로우'일 때 상기 제 2 버퍼부(44)로부터 수신된 신호(BOP1)를 노드(Nd3)로 전송하는 전달 게이트(SW3)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '하이'일 때 상기 노드(Nd3)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP3)와, 상기 노드(Nd3)로부터 수신된 신호를 반전시킨 제어 신호(WFBIN0)를 출력하는 인버터(IV5)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '로우'일 때 상기 제 1 버퍼부(33)로부터 수신된 신호(BOP0)를 노드(Nd4)로 전송하는 전달 게이트(SW4)와, 상기 퓨즈부(77)의 출력 신호(CTL)가 '하이'일 때 상기 노드(Nd4)로 전원 전압(VDD)을 전송하는 PMOS 트랜지스터(MP4)와, 상기 노드(Nd4)로부터 수신된 신호를 반전시킨 제어 신호(WFBIN1)를 발생하는 인버터(IV6)와, 상기 인버터(IV5)와 상기 인버터(IV6)의 출력 신호를 2입력하여 제어 신호(WFBIN2)를 발생하는 NOR 게이트(NR2)로 구성된다.
먼저, 웨이퍼를 블로윙하기 전에는 상기 퓨즈부(77)의 출력 신호(CTL)가 '로우' 상태를 가지므로, 상기 전달 게이트(SW1)(SW2)가 턴오프되어 상기 데이타 멀티플렉서부(66)의 동작을 제어하는 제어 신호(BPX8)(BPX4)(BPX16)는 발생되지 않는다. 하지만, 상기 전달 게이트(SW3)(SW4)가 턴온되어 상기 제 1 및 제 2 버퍼부(33)(44)로부터 신호(BOP0)(BOP1)를 수신하여 상기 테스트 모드 블록부(77)로 제어 신호(WFBIN)(WFBIN1)(WFBIN2)를 발생한다. 따라서, 상기 테스트 모드 블록부(77)는 상기 디코더 및 멀티플렉서부(55)에서 발생된 상기 제어 신호(WFBIN)(WFBIN1)(WFBIN2)에 의해 상기 어레이 제어부(88)를 제어하므로써, 원하는 웨이퍼 번-인 테스트 동작을 수행하게 된다. 즉, 상기 어레이 제어부(88)는상기 테스트 모드 블록부(77)로부터 수신된 상기 제어 신호(TBIN<0:1>)에 의해 메모리셀의 액세스 트랜지스터를 구성하고 있는 비트 라인, 워드 라인, 플레이트(plate) 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어하므로써, 웨이퍼 번-인 테스트 동작을 수행하게 된다.
한편, 웨이퍼 상태에서 프로브 테스트가 끝난 후 퓨즈(Fuse)를 블로윙하게 되면 상기 퓨즈부(77)의 출력 신호(CTL)는 '하이' 상태가 되어 상기 전달 게이트(SW3)(SW4)를 턴-오프시킴으로써 상기 제어 신호(WFBIN)(WFBIN1)(WFBIN2)를 디스에이블시킨다. 따라서, 웨이퍼 번-인 테스트 동작은 일어나지 않는다. 이때, 상기 퓨즈부(77)의 출력 신호(CTL)가 '하이' 상태에서는 상기 전달 게이트(SW3)(SW4)가 턴-온되어 본딩 패드의 본딩 특성에 의하여 상기 제어 신호(BPX8)(BPX4)(BPX16)가 발생된다. 따라서, 상기 데이타 멀티플렉서부(66)에 의해 비트라인의 데이타의 입/출력이 이루어진다.
이상에서 설명한 바와 같이, 본 발명에 의한 웨이퍼 번-인 테스트 모드 및 웨이퍼 테스트 모드 회로에 의하면, 퓨즈와 본딩용 프로브 패드를 이용하여 본딩이 이루어지기 전에 웨이퍼 번-인 테스트를 수행하여 패키지하기 전에 취약한 칩을 미리 스크린할 수 있게 함으로써, 불필요한 패키지 비용과 F/T 수율을 향상시킬 수 있다. 또한, 웨이퍼 번-인을 위한 프로브 패드가 추가될 필요가 없으므로 칩 면적을 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며,당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 메모리 장치의 웨이퍼 테스트 모드 회로에 있어서,
    웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 프로브 패드부를 통해 수신된 입력 신호를 비 본딩시 초기화 시키고 CMOS 레벨로 변환시켜 출력하는 버퍼부와,
    상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와,
    상기 퓨즈부로 부터의 제 1 제어신호와 상기 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 멀티플렉서부와,
    상기 멀티플렉서부의 출력 신호를 수신하여 디코딩된 신호를 발생하는 디코더부를 구비한 것을 특징으로 하는 웨이퍼 테스트 모드 회로.
  2. 반도체 메모리 장치의 웨이퍼 테스트 모드 회로에 있어서,
    웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 프로브 패드부를 통해 수신된 입력 신호를 비 본딩시 초기화 시키고 CMOS 레벨로 변환시켜 출력하는 제 1 버퍼부와,
    상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가 선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와,
    상기 퓨즈부로 부터의 제 1 제어신호와 상기 제 1 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 멀티플렉서부와,
    상기 멀티플렉서부의 출력 신호를 수신하여 완충된 신호를 발생하는 제 2 버퍼부를 구비한 것을 특징으로 하는 웨이퍼 테스트 모드 회로.
  3. 반도체 메모리 장치의 웨이퍼 번-인 테스트 모드 회로에 있어서,
    웨이퍼가 블로윙되기 전에 플로팅 상태를 갖는 제 1 및 제 2 프로브 패드부와,
    상기 제 1 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 1 버퍼부와,
    상기 제 2 프로브 패드부로부터 수신된 신호를 파워-업 동작시 파워-업 신호에 의해 초기화시키고 상기 수신된 신호를 CMOS 레벨로 변환시켜 출력하는 제 2 버퍼부와,
    상기 웨이퍼가 블로윙되기 전에는 웨이퍼 상태에서의 번-인 테스트 동작을 위한 신호 발생 경로가, 브로윙 후에는 비트 라인의 동작을 위한 신호 발생 경로가선택되도록 하는 제 1 제어신호를 발생하는 퓨즈부와,
    상기 퓨즈부로 부터의 제 1 제어신호와 상기 제 1 및 제 2 버퍼부로 부터의 출력 신호를 수신하여, 상기 제 1 제어신호에 의해 브로윙 전에는 웨이퍼 테스트 동작을 위한 제 2 제어신호를 발생하고 브로윙 후에는 비트 라인의 동작을 위한 제 3 제어신호를 발생하는 디코더 및 멀티플렉서부와,
    상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 2 제어신호에 의해 웨이퍼 번-인 테스트 모드시 제 4 제어신호를 발생하는 테스트 모드 블록부와,
    상기 테스트 모드 블록부로부터 수신된 상기 제 4 제어신호에 의해 메모리셀의 액세스 트랜지스터를 구성하고 있는 비트 라인, 워드 라인, 플레이트 라인을 제어하여 셀, 비트 라인 및 스토리지 노드에 스트레스를 가하도록 제어하는 어레이 제어부와,
    상기 디코더 및 멀티플렉서부로부터 수신된 상기 제 3 제어신호에 의해 원하는 데이타 비트를 입출력하도록 제어하는 데이타 멀티플렉서부를 구비한 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
  4. 제 3 항에 있어서, 상기 제 1 버퍼부는,
    파워-업 신호(PUPB)가 '하이'를 가질때 제 1 노드로 전원 전압을 전송하는 제 1 PMOS 트랜지스터와, 초기화 신호(IDL)가 '로우'를 가질때 상기 제 1 노드로 상기 전원 전압을 전송하는 제 2 PMOS 트랜지스터와, 접지 전압에 의해 상기 전원 전압을 상기 제 1 노드로 전송하는 제 3 PMOS 트랜지스터와, 상기 접지 전압에 의해 상기 제 1 노드의 신호를 상기 제 1 프로브 패드부를 통해 신호를 수신하는 제 2 노드로 전송하는 제 4 PMOS 트랜지스터와, 상기 제 2 노드의 신호를 수신하여 반전된 신호를 제 3 노드로 출력하는 제 1 인버터와, 상기 제 3 노드의 신호에 의해 상기 전원 전압을 상기 제 2 노드로 전송하는 제 5 PMOS 트랜지스터와, 상기 제 3 노드의 신호를 수신하여 반전된 신호를 출력하는 제 3 인버터로 구성된 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
  5. 제 3 항에 있어서, 상기 제 2 버퍼부는,
    파워-업 신호(PUPB)가 '하이'를 가질때 제 1 노드로 전원 전압을 전송하는 제 1 PMOS 트랜지스터와, 초기화 신호(IDL)가 '로우'를 가질때 상기 제 1 노드로 상기 전원 전압을 전송하는 제 2 PMOS 트랜지스터와, 접지 전압에 의해 상기 전원 전압을 상기 제 1 노드로 전송하는 제 3 PMOS 트랜지스터와, 상기 접지 전압에 의해 상기 제 1 노드의 신호를 상기 제 1 프로브 패드부를 통해 신호를 수신하는 제 2 노드로 전송하는 제 4 PMOS 트랜지스터와, 상기 제 2 노드의 신호를 수신하여 반전된 신호를 제 3 노드로 출력하는 제 1 인버터와, 상기 제 3 노드의 신호에 의해 상기 전원 전압을 상기 제 2 노드로 전송하는 제 5 PMOS 트랜지스터와, 상기 제 3 노드의 신호를 수신하여 반전된 신호를 출력하는 제 3 인버터로 구성된 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
  6. 제 3 항에 있어서, 상기 퓨즈부는,
    전원 전압과 제 1 노드 사이에 연결된 퓨즈와, 인에이블 신호(SELIN)에 의해 상기 제 1 노드의 신호를 제 2 노드로 전송하는 제 1 NMOS 트랜지스터와, 상기 제 2 노드와 접지 전압 사이에 직렬로 연결되며 게이트로 인가되는 전원 전압에 의해 상기 제 2 노드의 신호를 접지 전압으로 방출하는 제 2 및 제 3 NMOS 트랜지스터와, 상기 제 2 노드의 신호를 수신하여 반전된 제어 신호(CTL)를 출력하는 제 1 인버터와, 상기 제어 신호(CTL)에 의해 상기 제 1 노드의 신호를 접지 전압으로 방출하는 제 4 NMOS 트랜지스터로 구성된 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
  7. 제 3 항에 있어서, 상기 디코더 및 멀티플렉서부는,
    상기 제 1 제어 신호가 '하이'일 때 상기 제 1 버퍼부로부터 수신된 신호를 제 1 노드로 전송하는 제 1 전달 게이트와, 상기 제 1 제어 신호가 '로우'일 때 상기 제 1 노드로 전원 전압을 전송하는 제 1 PMOS 트랜지스터와, 상기 제 1 제어 신호가 '하이'일 때 상기 제 2 버퍼부로부터 수신된 신호를 제 2 노드로 전송하는 제 2 전달 게이트와, 상기 제 1 제어 신호가 '로우'일 때 상기 제 2 노드로 전원 전압을 전송하는 제 2 PMOS 트랜지스터와, 상기 제 1 노드 및 제 2 노드로부터 수신된 신호를 디코딩하여 상기 제 2 제어 신호를 발생하는 제 1 디코더부와,
    상기 제 1 제어 신호가 '로우'일 때 상기 제 2 버퍼부로부터 수신된 신호를 제 3 노드로 전송하는 제 3 전달 게이트와, 상기 제 1 제어 신호가 '하이'일 때 상기 제 3 노드로 전원 전압을 전송하는 제 3 PMOS 트랜지스터와, 상기 제 1 제어 신호가 '로우'일 때 상기 제 1 버퍼부로부터 수신된 신호를 제 4 노드로 전송하는 제 4 전달 게이트와, 상기 제 1 제어 신호가 '하이'일 때 상기 제 4 노드로 전원 전압을 전송하는 제 4 PMOS 트랜지스터와, 상기 제 3 노드 및 제 4 노드로부터 수신된 신호를 디코딩하여 상기 제 3 제어 신호를 발생하는 제 2 디코더부를 구비한 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 4 전달 게이트는 PMOS 및 NMOS 트랜지스터로 각각 구성된 것을 특징으로 하는 웨이퍼 번-인 테스트 모드 회로.
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