KR100322525B1

KR100322525B1 - 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법

Info

Publication number: KR100322525B1
Application number: KR1019980009964A
Authority: KR
Inventors: 김병철
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-03-23
Filing date: 1998-03-23
Publication date: 2002-06-22
Also published as: JPH11339499A; JP3661979B2; TW367414B; KR19990075641A; US6442717B1

Abstract

병렬 비트 테스트 회로 및 병렬 비트 테스트 방법이 개시된다. 본 발명의 병렬 비트 테스트 회로는 노말 드라이버들, 비교 회로 및 테스트 드라이버들을 구비한다. 메모리 셀 어레이에서 8개의 데이터는 각각 대응하는 감지 증폭기에 의하여 증폭되어 데이터선 출력들이 된다. 각 노말 드라이버들은 노말 출력 모드에서 대응하는 데이터 선들의 데이터를 글로발 출력선들로 전송한다. 비교 회로는 병렬 비트 테스트 모드에서 데이터선들의 데이터를 선택 신호에 응답하여 비교된 신호를 출력한다. 그리고 테스트 드라이버들은 대응하는 비교회로의 출력신호들을 입력하여 대응하는 글로발 출력선으로 전송한다.

Description

출력 드라이버를 공유하는 병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트 방법

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 다수개의 데이터 선들상의 데이터들을 동시에 비교하는 병렬 비트 테스트 회로 및 이를 이용한 병렬 비트 테스트 방법에 관한 것이다.

일반적으로 반도체 메모리 장치는 노말(normal) 출력 모드에서 데이터 감지 증폭기(sense amplifier) 등에 의하여 증폭되어 출력되는 데이터의 수와 출력 패드의 수는 거의 동일하다. 하지만 동시에 복수개의 비트 데이터를 출력하여 테스트하는 병렬 비트 테스트(Parallel Bit Test) 모드의 경우, 미리 정한 멀티 비트(multi-bit)만큼을 내부적으로 입력한다. 그러므로 정상 동작보다 훨씬 많은 기입 드라이버와 데이터 감지 증폭기가 동작한다. 그러나 실제적으로 외부와 입출력되는 데이터 수는 비트 구조에 의하여 결정되므로 정상 모드와 동일하다. 따라서 병렬 비트 테스트 모드에서 내부적으로 동작하는 동작 비트 수와 외부 입력되는 비트수는 많은 차이가 존재한다.

이를 해결하기 위하여 일반적으로 반도체 메모리 장치는 병렬 비트 테스트 회로를 가진다. 도 7에 도시된 바와 같은, 종래의 병렬 비트 테스트 회로는 동일한 칼럼 선택 라인의 제어를 받는 복수개의 데이터가 감지 증폭기를 통하여 출력된다. 출력된 데이터 중에서 2개를 선택하여 이를 1차 비교한다. 그리고 1차 비교된 데이터 중에서 2개를 선택하여 2차 비교, 다시 2개를 선택하여 3차 비교를 수행한다. 이와 같은 비교는 계속 확장된다. 그리고 1차 비교된 데이터에 대한 출력 드라이버들(761, 763, 765, 767)도 별도로 존재한다. 그리고 2차 비교된 데이터에 대한 출력 드라이버들(769, 771)도 별도로 존재한다. 마찬가지로 3차 비교된 데이터에 대한 출력 드라이버(773)도 별도로 존재한다. 확장된 비교 데이터에 대해서도 마찬가지의 별도 출력 드라이버가 존재한다. 그런데 각 출력 드라이버에서 출력되는 신호들은 출력 먹스(MUX)에 전송된다. 그리고, 칩 구조에 따라서 감지 증폭기의 출력과 출력 먹스 간의 거리는 서로 다르다. 그러므로 거리가 클수록, 큰 사이즈(size)의 드라이버를 구비하여야 한다. 따라서 비교 횟수만큼의 출력 드라이버를 구비하여야 한다.

그러므로 종래 병렬 비트 테스트 회로는 회로 설계 시 레이아웃(layout) 면적이 커지게 되는 문제점이 발생한다. 그리고 각 출력 드라이버에 대한 기생 용량이 커져 노말 입출력 모드에서 속도의 손실을 초래하게 된다. 또한 데이터 출력선에 연결되는 드라이버의 수가 다름으로 인하여 노말 입출력 시에 데이터간의 속도 차이를 유발한다.

상기와 같은 문제점을 해결하기 위하여 본 발명이 이루고자하는 기술적 과제는 레이아웃 면적을 감소시키고, 노말 입출력 시에 데이터의 출력 속도를 향상시키며, 각 출력 데이터간의 출력 속도의 차이를 감소시키는 병렬 비트 테스트 회로 및 병렬 비트 테스트 방법을 제공하는 데 있다.

본 발명은 첨부되는 도면과 연관하여 아래에서 기술될 것이다.

도 1은 본 발명의 출력 드라이버를 공유하는 병렬 비트 테스트 회로를 개략적으로 나타내는 블럭도이다.

도 2는 도 1의 노말 드라이버중의 하나의 실시예를 나타내는 도면이다.

도 3은 도 1의 스위치들 중의 하나의 실시예를 나타내는 도면이다.

도 4는 본 발명의 병렬 테스트 비트수 지시 신호 PBTXi의 발생회로를 나타내는 도면이다.

도 5는 도 1의 테스트 드라이버들 중의 하나의 실시예를 나타내는 도면이다.

도 6은 본 발명의 병렬 비트 테스트 회로를 이용하는 병렬 비트 테스트 방법을 나타내는 흐름도이다.

도 7은 종래기술의 병렬 비트 테스트 회로를 개략적으로 나타내는 도면이다.

본 발명의 제1 면은 다수개의 데이터 선들 상의 데이터들을 동시에 비교하는 회로이다. 본 발명의 병렬 비트 테스트 회로는 노말 출력 모드에서, 상기 데이터선들의 데이터를 수신하여 글로발 출력선들로 전송하는 다수개의 노말 드라이버들; 병렬 비트 테스트 모드에서, 상기 데이터 선들 중에서 선택되는 소정의 데이터선들의 수를 지시하는 선택 신호에 응답하여, 상기 선택된 데이터 선들의 데이터를 서로 비교하고, 그 비교 결과를 출력하는 비교 회로; 및 상기 비교 회로의 출력신호에 응답하여, 상기 비교 결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 테스트 드라이버들을 구비한다.

본 발명의 제2 면은 다수개의 데이터선의 출력들을 동시에 비교하는 병렬 비트 테스트 회로를 가지는 반도체 메모리 장치이다. 본 발명의 반도체 메모리 장치는 복수개의 데이터선의 출력들을 가지는 메모리 셀 어레이; 선택되는 데이터선의 출력들이 서로 비교되는 선택 수를 나타내는 비교 비트 신호에 응답하여, 상기 선택 수의 상기 데이터선의 출력들을 서로 비교하고, 비교된 결과를 발생하는 비교 회로; 및 상기 비교 회로에 대응하여 구비되며, 상기 비교 비트 신호의 2가지 이상의 값에 대하여 비교된 결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 테스트 드라이버들을 구비한다.

본 발명의 제3 면은 메모리 셀 어레이의 데이터선의 출력들을 동시에 비교하는 방법에 관한 것이다. 본 발명의 병렬 비트 테스트 방법은 A)상기 메모리 셀 어레이로부터 데이터를 출력하는 단계; B)노말 출력 모드인가 병렬 테스트 출력 모드인가를 판단하는 단계; C)노말 출력 모드에서 상기 데이터선의 출력들을 글로발 출력선들로 전송하는 단계; D)병렬 비트 테스트 모드에서, 선택되는 데이터선의 출력들이 서로 비교되는 선택 수를 나타내는 비교 비트 신호에 응답하여, 상기 선택 수의 상기 데이터선의 출력들을 서로 비교하고, 비교된 결과를 발생하는 단계; E)적어도 하나의 테스트 드라이버를 사용하는 상기 비교 비트 신호의 2가지 이상의값에 대하여 비교된 결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 단계; 및 F)상기 테스트 드라이버를 통하여 전송된 데이터를 대응하는 상기 글로발 출력선으로 전송하는 단계를 구비한다.

바람직하기로는 상기 D)단계는 D1) 상기 데이터선의 출력들 중에서 두 개씩을 선택하여 이를 1차 비교하는 단계, 및 D2) n=1로 하는 단계, D3) n차 병렬 비트 테스트 모드인지 여부를 판단하여 n차 병렬 비트 테스트 모드일 때, 상기 E)단계를 수행하는 단계, D4) n차 병렬 비트 테스트 모드가 아닌 경우, n차 비교된 데이터에서 2개씩을 선택하여 n+1차 비교하는 단계 및 D5) 상기 D4) 단계를 수행한 후, n=n+1로 하여 다시 상기 D3)단계를 수행하는 단계를 구비한다.

이어서, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 여기서 각 도면에 대하여 부호와 숫자가 같은 것은 동일 부재임을 나타낸다.

도 1은 본 발명의 출력 드라이버를 공유하는 병렬 비트 테스트 회로를 개략적으로 나타내는 블럭도이다. 도 1의 설명의 편의상 메모리 셀 어레이(160)에서 8개의 데이터가 출력되는 경우를 예로 한다. 그리고 출력되는 데이터의 수는 확장될 수 있다. 이를 참조하면, 본 발명의 병렬 비트 테스트 회로는 노말 드라이버들(101,103,105,107,109,111,113,115), 비교 회로(117) 및 테스트 드라이버들(119,121,123,125)을 구비한다.

메모리 셀 어레이(160)에서 8개의 데이터는 각각 대응하는 감지 증폭기(미도시)에 의하여 증폭되어 데이터 선들의 출력들(TDO0/TDOB0, TDO1/TDOB1, TDO2/TDOB2, TDO3/TDOB3, TDO4/TDOB4, TDO5/TDOB5, TDO6/TDOB6, TDO7/TDOB7)로 된다. 각 노말 드라이버들(101, 103, 105, 107, 109, 111, 113, 115)은 노말 출력 모드에서 대응하는 상기 데이터 들선의 출력들 또는 데이터(TDO0, TDO1, TDO2, TDO3, TDO4, TDO5, TDO6, TDO7)를 글로발 출력선들(FDIO0, FDIO1, FDIO2, FDIO3, FDIO4, FDIO5, FDIO6, FDIO7)로 전송한다.

상기 비교 회로(117)는 병렬 비트 테스트 모드에서 상기 데이터 선들의 출력들(TDO0,TDO1,TDO2, TDO3, TDO4, TDO5, TDO6, TDO7)을 비교를 위하여 상기 데이터들 중에서 선택되는 소정의 데이터 선들의 수(선택수)를 지시하는 선택신호(또는 비교 비트 신호)에 응답하여 비교된 신호를 출력한다. 그리고 상기 테스트 드라이버들(119,121,123,125)은 대응하는 상기 비교회로(117)의 출력신호들을 입력하여 대응하는 상기 글로발 출력선으로 전송한다.

상기 각 노말 드라이버(101,103,105,107,109,111,113,115)는 노말 출력 모드에서 대응하는 상기 데이터 선들의 출력들(TDO0, TDO1, TDO2, TDO3, TDO4, TDO5, TDO6, TDO7)을 수신하여 대응하는 상기 글로발 출력선들(FDIO0, FDIO1, FDIO2, FDIO3, FDIO4, FDIO5, FDIO6, FDIO7)로 드라이빙한다. 그리고 상기 각 노말 드라이버(101,103,105,107,109,111,113,115)는 병렬 비트 테스트 모드에서는 상기 데이터 선들의 출력신호를 상기 글로발 출력선들로 드라이빙하지 않는다.

도 2는 도 1의 노말 드라이버(101,103,105,107,109,111,113,115)중의 하나의 실시예를 나타내는 도면이다. 이를 참조하면, 본 실시예의 노말 드라이버는 스위칭부(201) 및 드라이빙부(203)를 구비한다. 상기 스위칭부(201)는 병렬 비트 테스트 지시 신호 PBT에 의하여 제어된다.

그리고 드라이빙부(203)는 상기 스위칭부(201)의 출력신호들(N202,N204)에 의하여 구동된다. 상기 노말 드라이버의 동작을 구체적으로 설명하면, 병렬 비트 테스트 모드에서는 상기 병렬 비트 테스트 지시 신호 PBT는 "하이" 레벨을 가진다. 그러면, 상기 스위칭부(201)는 입력신호 TDOi에 응답하지 않는다.

그러나 노말 출력 모드에서는 상기 병렬 비트 테스트 지시 신호 PBT는 "로우" 레벨을 가진다. 노말 출력 모드 즉, 상기 신호 PBT가 "로우" 레벨에서, 상기 입력 신호 TDOi가 "하이" 레벨이고 반전 입력신호 TDOBi가 "로우" 레벨이면, 상기 스위칭부(201)의 출력 신호들은 "로우" 레벨이 되며 상기 노말 드라이버의 출력 FDIOi은 "하이" 레벨이 된다.

그런데, 상기 각 노말 드라이버의 입력 신호는 각각 상기 데이터 선들의 출력들(TDO0, TDO1, TDO2, TDO3, TDO4, TDO5, TDO6, TDO7)과 연결된다. 그리고 각 상기 노말 드라이버의 출력 신호는 각각 상기 글로발 출력선들(FDIO0, FDIO1, FDIO2, FDIO3, FDIO4, FDIO5, FDIO6, FDIO7)에 연결된다. 따라서 노말 출력 모드에서 각 노말 드라이버는 대응하는 데이터 출력을 대응하는 글로발 출력선으로 전송한다.

다시 도 1을 참조하면, 상기 비교회로(117)는 1차 비교기들(127, 129, 131, 133), 1차 스위치들(135, 137, 139, 141), 2차 비교기들(143, 145), 2차 스위치들(147, 149), 3차 비교기(151) 및 3차 스위치(159)를 포함한다. 상기 1차 비교기(127)는 상기 TDO0과 상기 TDO1을 비교하여 1차 비교된 신호 FCO0를 출력한다.

상기 1차 비교기(129)는 상기 TDO2와 상기 TDO3을 비교하여 1차 비교된 신호FCO1을 출력한다. 상기 1차 비교기(131)는 상기 TDO4와 상기 TDO5를 비교하여 1차 비교된 신호 FCO2를 출력한다. 상기 1차 비교기(133)는 상기 TDO6과 상기 TDO7을 비교하여 1차 비교된 신호 FCO3을 출력한다.

그리고 상기 1차 스위치(135)는 1차 병렬 테스트 모드에서 상기 FCO0를 입력하여 상기 테스트 드라이버(119)의 입력으로 출력한다. 상기 1차 스위치(137)는 1차 병렬 테스트 모드에서 상기 FCO1을 입력하여 상기 테스트 드라이버(121)의 입력으로 출력한다. 상기 1차 스위치(139)는 1차 병렬 테스트 모드에서 상기 FCO2를 입력하여 상기 테스트 드라이버(123)의 입력으로 출력한다. 상기 1차 스위치(141)는 1차 병렬 테스트 모드에서 상기 FCO3을 입력하여 상기 테스트 드라이버(125)의 입력으로 출력한다.

상기 2차 비교기(143)는 상기 FCO0과 상기 FCO1을 비교하여 2차 비교된 신호 SCO0을 출력한다. 상기 2차 비교기(145)는 상기 FCO2와 상기 FCO3을 비교하여 2차 비교된 신호 SCO1을 출력한다. 상기 2차 스위치(147)는 2차 병렬 테스트 모드에서 상기 SCO0를 입력하여 상기 테스트 드라이버(119)의 입력으로 출력한다. 상기 2차 스위치(149)는 2차 병렬 테스트 모드에서 상기 SCO1를 입력하여 상기 테스트 드라이버(123)의 입력으로 출력한다.

상기 3차 비교기(151)는 상기 SCO0와 상기 SCO1을 비교하여 3차 비교된 신호 TCO를 출력한다. 상기 3차 스위치(159)는 3차 병렬 테스트 모드에서 상기 TCO0를 입력하여 상기 테스트 드라이버(123)의 입력으로 출력한다.

도 3은 도 1의 스위치들(135, 137, 139, 141, 147, 149, 159)중의 하나의 실시예를 나타내는 도면이다. 이를 참조하면, 상기 스위치들(135, 137, 139, 141, 147, 149, 159)은 스위칭부(301) 및 전송부(303)를 구비한다. 상기 스위칭부(301)는 테스트 차수 제어 신호 FRPi가 "하이" 레벨일 때는 입력 신호 COi에 응답한다. 그리고 상기 전송부(303)는 병렬 테스트 비트수 지시 신호 PBTXi가 "하이" 레벨이 될 때, 상기 스위칭부(301)의 출력신호 DRIPi, DRIPBi를 상기 해당 테스트 드라이버로 전송한다. 그리고 상기 스위칭부(301)는 테스트 차수 제어 신호 FRPi가 "로우" 레벨일 때는 입력 신호 COi에 응답하지 않는다. 도 3의 스위치에서 입력 신호 COi는 해당 비교기들의 출력 신호와 접속된다. 도 3의 스위치에서 출력 신호 DRIPi, DRIPBi는 해당 테스트 드라이버의 입력 신호와 접속된다. 그리고 테스트 차수 제어 신호 FRPi는 상기 스위치가 해당되는 테스트 차수 제어 신호에 접속된다. 그리고 상기 병렬 테스트 비트수 지시 신호 PBTXi는 동시에 비교되는 테스트 비트수에 대응하여 병렬 테스트 비트수 지시 신호와 접속된다.

먼저 1차 스위치(137)을 예로서 도 3의 스위치를 설명하면, 다음과 같다. 상기 1차 스위치(137)의 입력 신호 COi는 1차 비교기(129)의 출력 신호 FCO1과 접속된다. 그리고 상기 1차 스위치(137)의 출력 신호 DRIPi, DRIPBi는 테스트 드라이버(121)의 입력 신호 DRIP1, DRIPB1와 접속된다. 그리고 상기 1차 스위치(137)의 테스트 차수 제어 신호 FRPi는 1차 병렬 테스트 모드 지시 신호 FRPFC와 접속된다. 그리고 상기 1차 스위치(137)의 병렬 테스트 비트수 지시 신호 PBTXi는 4개의 데이터가 병렬로 출력됨을 나타내는 도 4의 PBTX4와 접속된다.

다음으로 2차 스위치(147)을 예로서 설명하면, 다음과 같다. 상기 2차 스위치(147)의 입력 신호 COi는 2차 비교기(143)의 출력 신호 SCO0과 접속된다. 그리고 상기 2차 스위치(147)의 출력 신호 DRIPi, DRIPBi는 테스트 드라이버(119)의 입력 신호 DRIP0, DRIPB0과 접속된다. 그리고 상기 2차 스위치(137)의 테스트 차수 제어 신호 FRPi는 2차 병렬 테스트 모드 지시 신호 FRPSC와 접속된다. 그리고 상기 2차 스위치(147)의 병렬 테스트 비트수 지시 신호 PBTXi는 2개의 데이터가 병렬로 출력됨을 나타내는 도 4의 PBTX2와 접속된다.

그리고 3차 스위치(159)의 경우에는, 다음과 같다. 상기 3차 스위치(159)의 입력 신호 COi는 3차 비교기(151)의 출력 신호 TCO와 접속된다. 그리고 상기 3차 스위치(159)의 출력 신호 DRIPi, DRIPBi는 테스트 드라이버(123)의 입력 신호 DRIP2, DRIPB2과 접속된다. 그리고 상기 3차 스위치(159)의 테스트 차수 제어 신호 FRPi는 3차 병렬 테스트 모드 지시 신호 FRPTC와 접속된다. 그리고 상기 3차 스위치(159)의 병렬 테스트 비트수 지시 신호 PBTXi는 1개의 데이터가 병렬로 출력됨을 나타내는 도 4의 PBTX1와 접속된다.

상기 1차, 2차, 3차 병렬 테스트 모드 지시 신호 FRPFC, FRPSC, FRPTC는 각각 1번, 2번, 3번 비교함을 지시하는 신호이다.

도 4는 본 발명의 병렬 테스트 비트수 지시 신호 PBTXi의 발생회로를 나타내는 도면이다. 이를 참조하면, 병렬 비트 테스트 모드 즉, 상기 병렬 비트 테스트 지시 신호 PBT가 "로우" 레벨일 때, 칩의 구조를 나타내는 신호 Xi에 응답하여 활성화된다. 즉, 4개의 데이터를 출력하는 신호 X4가 활성화하면, 병렬 테스트 비트수 지시 신호 PBTX4가 활성화한다. 그리고 2개의 데이터를 출력하는 신호 X2가 활성화하면, 병렬 테스트 비트수 지시 신호 PBTX2가 활성화한다. 그리고 1개의 데이터를 출력하는 신호 X1가 활성화하면, 병렬 테스트 비트수 지시 신호 PBTX1가 활성화한다.

도 5는 도 1의 테스트 드라이버들(119, 121, 123, 125) 중의 하나의 실시예를 나타내는 도면이다. 도 1의 테스트 드라이버(119)를 예로서 설명하면, 다음과 같다. 도 1의 테스트 드라이버(119)는 입력단들 DRIPi, DRIPBi, 구동부(501), 래치부(503, 505) 및 프리차아지부(507)을 구비한다. 상기 입력단들 DRIPi, DRIPBi는 상기 비교회로(117)의 출력신호 DRIP0, DRIPB0에 접속된다. 그리고 상기 구동부(501)는 상기 비교회로(117)의 출력신호 DRIP0 및 반전 출력신호 DRIPB0에 의하여 구동된다. 그리고 상기 래치부(503)는 상기 입력단 DRIPi에 의하여 수신되는 상기 비교회로(117)의 출력신호 DRIP0를 래치시킨다. 그리고 상기 래치부(505)는 상기 입력단 DRIPBi에 의하여 수신되는 상기 비교회로(117)의 반전 출력신호 DRIPB0을 래치시킨다. 그리고 상기 프리차아지부(507)는 상기 입력단에 의하여 수신되는 상기 비교회로(117)의 출력신호 DRIP0 및 반전 출력신호 DRIPB0를 파워-업(power-up)시에 프리차아지시킨다. 그리고 상기 테스트 드라이버(119)의 출력신호 FDIOi는 글로발 출력선 FDIO0에 접속된다.

본 실시예의 병렬 비트 테스트 회로에서는 글로발 출력선 FDIO0, FDIO1, FDIO2, FDIO3에 접속되는 드라이버의 출력들은 모두 하나의 노말 드라이버와 하나의 테스트 드라이버의 출력들이 접속된다.

상기 글로발 출력선 FDIO0, FDIO1, FDIO2, FDIO3의 신호들은 출력 먹스(미도시)를 통하여 외부로 출력된다.

다시 도1 및 도 7을 참조하면, 본 발명은 종래 기술에 대하여 레이아웃 면적에서 이점을 지닌다. 즉, 도 7의 종래기술에서는 전체적으로 7개의 출력 드라이버가 사용되는 반면에, 도 1에 도시되는 본 발명의 실시예에 의하면 4개의 출력 드라이버를 사용하여 병렬 비트 테스트가 수행될 수 있다. 따라서 3개의 출력 드라이버에 해당하는 레이아웃 면적이 감소될 수 있다.

도 6은 본 발명의 병렬 비트 테스트 회로를 이용하는 병렬 비트 테스트 방법을 나타내는 흐름도이다. 이를 참조하여 병렬 비트 테스트 방법을 설명하면, 다음과 같다. 먼저 반도체 메모리 셀 어레이로부터 데이터를 출력한다(601). 그리고 동작하는 반도체 메모리 장치가 노말 출력 모드인가 병렬 테스트 출력 모드인가를 판단한다(603). 노말 출력 모드에서 노말 드라이버들(101, 103, 105, 107)을 통하여 상기 데이터선의 출력들(TDO0, TDO1, TDO2, TDO3, TDO4, TDO5, TDO6, TDO7)을 글로발 출력선들(FDIO0, FDIO1, FDIO2, FDIO3, FDIO4, FDIO5, FDIO6, FDIO7)로 전송한다(605). 병렬 테스트 출력 모드일 때, 비교회로(117)를 통하여 상기 데이터선의 출력들을 비교한다(607). 상기 비교회로(117)에서 비교된 데이터를 비교되는 횟수에 관계없이 대응하는 테스트 드라이버들(119, 121, 123, 125)로 전송한다(609). 상기 테스트 드라이버를 통하여 전송된 데이터를 대응하는 상기 글로발 출력선으로 전송한다(611).

상기 607 단계를 구체적으로 설명하면, 다음과 같다.

613 단계는 상기 데이터 선들의 출력들(TDO0, TDO1, TDO2, TDO3, TDO4,TDO5, TDO6, TDO7) 중에서 두 개씩을 선택하여 1차 비교한다. n=1로 한다(615). n차 병렬 비트 테스트 모드인지 여부를 판단하여(617) n차 병렬 비트 테스트 모드일 때, 상기 609 단계를 수행한다. n차 병렬 비트 테스트 모드가 아닌 경우, n차 비교된 데이터에서 2개씩을 선택하여 n+1차 비교한다(619). 619 단계를 수행한 후, 상기 617 단계를 수행한다(621).

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어 본 발명에서 메모리 셀 어레이로부터 8개의 데이터가 출력되어 비교되는 경우에 대해서만 도면에 표시하고 설명하였다. 그러나 본 발명은 메모리 셀 어레이로부터 출력되는 데이터수를 16, 32, 64개 등으로 확장할 수도 있고, 4, 2 개 등으로 축소시킬 수도 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 병렬 비트 테스트 회로 및 병렬 비트 테스트 방법에 의하여, 출력 드라이버의 수를 감소시킬 수 있음으로 인하여 회로 설계 시에 레이아웃 면적을 감소된다. 그리고 노말 입출력 시에 데이터의 출력 속도를 향상시키며, 각 출력 데이터간의 출력 속도의 차이를 감소된다.

Claims

메모리 셀 어레이의 데이터 선들의 데이터를 테스트하는 테스트 회로에 있어서,

노말 출력 모드에서, 상기 데이터 선들의 데이터를 글로발 출력선들로 전송하는 다수개의 노말 드라이버들;

병렬 비트 테스트 모드에서, 상기 데이터 선들 중에서 선택되는 소정의 데이터 선들의 수를 지시하는 선택신호에 응답하여 상기 선택된 데이터 선들의 데이터를 서로 비교하여 그 비교결과를 출력하는 비교회로; 및

상기 비교 회로의 출력신호에 응답하여, 상기 비교결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 테스트 드라이버들을 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제1 항에 있어서, 상기 각 노말 드라이버는

노말 출력 모드에서 상기 데이터 선들의 데이터를 상기 글로발 출력선들로 전송하며,

상기 병렬 비트 테스트 모드에서 상기 데이터 선들의 데이터를 상기 글로발 출력선들로 전송하지 않는 것을 특징으로 하는 병렬 비트 테스트 회로.
제 1항에 있어서, 상기 노말 드라이버는

병렬 비트 테스트 지시 신호에 의하여 제어되는 스위칭부; 및

상기 스위칭부의 출력신호에 의하여 구동되는 드라이빙부를 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제1 항에 있어서, 상기 비교회로는

상기 데이터 선들의 출력들 중에서 제 1선택수의 데이터가 서로 비교되는 것을 나타내는 선택신호에 응답하여, 상기 제 1선택수의 데이터를 서로 비교하여 제 1차 비교결과를 출력하는 적어도 하나의 1차 비교기들을 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제4 항에 있어서, 상기 비교회로는,

병렬 테스트 모드에서 1차 비교기의 출력신호에 응답하여 상기 테스트 드라이버로 출력하는 스위치를 더 구비하며,

상기 스위치는, 병렬 비트 테스트 신호에 의하여 제어되는 스위칭부; 및

상기 병렬 테스트 모드에서 상기 스위칭부의 출력신호를 상기 테스트 드라이버로 출력하는 전송부를 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제1 항에 있어서, 상기 비교회로는

제1 선택수의 상기 데이터선의 출력들을 서로 비교하여 1차 비교 결과들을 각각 발생하는 다수개의 1차 비교기들;

병렬 비트 테스트 모드에서, 상기 제1 선택수 보다 큰 값을 가지는 제2 선택수의 데이터선의 출력들이 서로 비교되는 것을 나타내는 비교 비트 신호에 응답하여, 상기 1차 비교 결과들을 서로 비교하여 2차 비교 결과를 발생하는 적어도 하나의 2차 비교기를 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제1 항에 있어서, 상기 비교 회로는

제1 선택수의 상기 데이터선의 출력들을 서로 비교하여 1차 비교 결과들을 각각 발생하는 다수개의 1차 비교기들;

상기 1차 비교 결과들을 비교하여, 2차 비교 결과들을 각각 발생하는 다수개의 2차 비교기들; 및

병렬 비트 테스트 모드에서, 상기 제1 선택수 보다 큰 값을 가지는 제2 선택수의 데이터선의 출력들이 서로 비교되는 것을 나타내는 비교 비트 신호에 응답하여, 상기 2차 비교 결과들을 서로 비교하여 3차 비교 결과를 발생하는 적어도 하나의 3차 비교기를 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제1 항에 있어서, 상기 각 테스트 드라이버는

상기 비교회로의 출력신호를 수신하는 입력단;

상기 입력단에 의하여 수신되는 상기 비교회로의 출력신호 및 반전 출력신호에 의하여 구동되는 구동부를 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
제8 항에 있어서, 상기 각 테스트 드라이버는,

상기 입력단에 의하여 수신되는 상기 비교회로의 출력신호 및 반전 출력신호를 래치시키는 래치부를 더 구비하는 것을 특징으로 하는 병렬 비트 테스트 회로.
복수개의 데이터선의 출력들을 가지는 메모리 셀 어레이;

선택되는 데이터선의 출력들이 서로 비교되는 선택 수를 나타내는 비교 비트 신호에 응답하여, 상기 선택 수의 상기 데이터선의 출력들을 서로 비교하고, 비교된 결과를 발생하는 비교 회로; 및

상기 비교 회로의 출력신호 응답하여, 상기 비교 비트 신호의 2가지 이상의 값에 대하여 비교된 결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 테스트 드라이버들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제10 항에 있어서, 상기 비교 회로는

제1 선택수의 상기 데이터선의 출력들을 서로 비교하여 1차 비교 결과들을 각각 발생하는 다수개의 1차 비교기들;

상기 1차 비교 결과들을 비교하여, 2차 비교 결과들을 각각 발생하는 다수개의 2차 비교기들; 및

병령 비트 테스트 모드에서, 상기 제1 선택수 보다 큰 값을 가지는 제2 선택수의 데이터선의 출력들이 서로 비교되는 것을 나타내는 비교 비트 신호에 응답하여, 상기 2차 비교 결과들을 서로 비교하여 3차 비교 결과를 발생하는 적어도 하나의 3차 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
메모리 셀 어레이의 데이터선의 출력들을 동시에 비교하는 방법에 있어서,

A)상기 메모리 셀 어레이로부터 데이터를 출력하는 단계;

B)노말 출력 모드인가 병렬 테스트 출력 모드인가를 판단하는 단계;

C)노말 출력 모드에서 상기 데이터선의 출력들을 글로발 출력선들로 전송하는 단계;

D)병렬 비트 테스트 모드에서, 선택되는 데이터선의 의 출력들이 서로 비교되는 선택 수를 나타내는 비교 비트 신호에 응답하여, 상기 선택 수의 상기 데이터선의 의 출력들을 서로 비교하고, 비교된 결과를 발생하는 단계;

E)적어도 하나의 테스트 드라이버를 사용하는 상기 비교 비트 신호의 2가지 이상의 값에 대하여 비교된 결과를 적어도 하나의 상기 글로발 출력선으로 전송하는 단계; 및

F)상기 테스트 드라이버를 통하여 전송된 데이터를 대응하는 상기 글로발 출력선으로 전송하는 단계를 구비하는 것을 특징으로 하는 병렬 비트 테스트 방법.
제12 항에 있어서, 상기 D)단계는

D1) 상기 데이터선의 출력들 중에서 두 개씩을 선택하여 이를 1차 비교하는 단계; 및

D2) n=1로 하는 단계;

D3) n차 병렬 비트 테스트 모드인지 여부를 판단하여 n차 병렬 비트 테스트 모드일 때, 상기 E)단계를 수행하는 단계;

D4) n차 병렬 비트 테스트 모드가 아닌 경우, n차 비교된 데이터에서 2개씩을 선택하여 n+1차 비교하는 단계; 및

D5) 상기 D4) 단계를 수행한 후, n=n+1로 하여 다시 상기 D3)단계를 수행하는 단계를 구비하는 것을 특징으로 하는 병렬 비트 테스트 방법.