JP2812004B2 - スタティック型ランダムアクセスメモリ装置 - Google Patents
スタティック型ランダムアクセスメモリ装置Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- G—PHYSICS
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- G11C29/34—Accessing multiple bits simultaneously
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はスタティック型ランダム
アクセスメモリ装置に関し、特に、読み出し時のテスト
モード切換回路に関する。
アクセスメモリ装置に関し、特に、読み出し時のテスト
モード切換回路に関する。
【０００２】
【従来の技術】従来の１ビット出力のスタティック型ラ
ンダムアクセスメモリ装置を図４に示す。図４におい
て、４１はメモリセルアレイであり、メモリセルアレイ
４１は複数４１a〜４１bに分割されており、また１つの
メモリセルアレイは、４つのセクション１〜４に分割さ
れている。４２はセンスアンプであり、４３は書き込み
バッファである。
ンダムアクセスメモリ装置を図４に示す。図４におい
て、４１はメモリセルアレイであり、メモリセルアレイ
４１は複数４１a〜４１bに分割されており、また１つの
メモリセルアレイは、４つのセクション１〜４に分割さ
れている。４２はセンスアンプであり、４３は書き込み
バッファである。
【０００３】４４は入力回路であり、この入力回路４４
は図６に示すようにＮＯＲ回路６１及びインバータ回路
Ｉ61〜Ｉ617で構成されている。
は図６に示すようにＮＯＲ回路６１及びインバータ回路
Ｉ61〜Ｉ617で構成されている。
【０００４】４５は出力回路であり、出力回路４５は図
５に示すようにトランスファーゲートＴＲ61〜ＴＲ64と
出力バッファ部ＢＦ50とを備えている。トランスファー
ゲートＴＲ61〜ＴＲ64はＮＭＯＳトランジスタＱ51、Ｐ
ＭＯＳトランジスタＱ52、インバータ回路Ｉ51と、ＮＭ
ＯＳトランジスタＱ55、ＰＭＯＳトランジスタＱ54、イ
ンバータ回路Ｉ52と、ＮＭＯＳトランジスタＱ55、ＰＭ
ＯＳトランジスタＱ56、インバータ回路Ｉ53とＮＭＯＳ
トランジスタ57、ＰＭＯＳトランジスタＱ58、インバー
タ回路Ｉ54でそれぞれ構成されており、トランスファー
ゲートＴＲ61〜ＴＲ64と出力バッファ部ＢＦ50とはイン
バータ回路Ｉ56で接続されている。出力バッファ部ＢＦ
50は、インバータ回路Ｉ57〜Ｉ59とＮＯＲ回路51とＮＡ
ＮＤ回路52とＰＭＯＳトランジスタＱ59とＮＭＯＳトラ
ンジスタＱ510で構成されている。
５に示すようにトランスファーゲートＴＲ61〜ＴＲ64と
出力バッファ部ＢＦ50とを備えている。トランスファー
ゲートＴＲ61〜ＴＲ64はＮＭＯＳトランジスタＱ51、Ｐ
ＭＯＳトランジスタＱ52、インバータ回路Ｉ51と、ＮＭ
ＯＳトランジスタＱ55、ＰＭＯＳトランジスタＱ54、イ
ンバータ回路Ｉ52と、ＮＭＯＳトランジスタＱ55、ＰＭ
ＯＳトランジスタＱ56、インバータ回路Ｉ53とＮＭＯＳ
トランジスタ57、ＰＭＯＳトランジスタＱ58、インバー
タ回路Ｉ54でそれぞれ構成されており、トランスファー
ゲートＴＲ61〜ＴＲ64と出力バッファ部ＢＦ50とはイン
バータ回路Ｉ56で接続されている。出力バッファ部ＢＦ
50は、インバータ回路Ｉ57〜Ｉ59とＮＯＲ回路51とＮＡ
ＮＤ回路52とＰＭＯＳトランジスタＱ59とＮＭＯＳトラ
ンジスタＱ510で構成されている。
【０００５】信号線ＲＢ1〜ＲＢ4は読み出しデータバス
線であり、各セクションのセンスアンプ４２と接続され
ており、出力回路４５へ入力されている。信号線ＷＢ1
〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4は入力回路４４の出力信号
（書き込みデータバス線）であり、各セクションの書き
込みバッファ４３へそれぞれ接続されている。
線であり、各セクションのセンスアンプ４２と接続され
ており、出力回路４５へ入力されている。信号線ＷＢ1
〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4は入力回路４４の出力信号
（書き込みデータバス線）であり、各セクションの書き
込みバッファ４３へそれぞれ接続されている。
【０００６】次に従来例の半導体メモリ装置の動作につ
いて説明する。書き込み時は外部入力信号ＤINは入力回
路４４によってバッファされ、入力バッファ４４は書き
込みデータバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ書
き込みデータを転送する。さらに書き込みバッファ４３
群のうち選択されたアドレスに対応する書き込みバッフ
ァ４３が１台選択され、メモリセルへデータの書き込み
を行う。
いて説明する。書き込み時は外部入力信号ＤINは入力回
路４４によってバッファされ、入力バッファ４４は書き
込みデータバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ書
き込みデータを転送する。さらに書き込みバッファ４３
群のうち選択されたアドレスに対応する書き込みバッフ
ァ４３が１台選択され、メモリセルへデータの書き込み
を行う。
【０００７】次に半導体メモリ装置の読み出し動作につ
いて説明する。読み出し時はセンスアンプ４２群のうち
選択されたメモリセルに対応するセンスアンプ４２が選
択され、メモリセルからのデータを増幅し、例えばメモ
リセルアレイ４１ａのセクション１内のメモリセルが選
択された場合は、読み出しデータバス線ＲＢ1のデータ
を転送し、更に出力回路４５のデータへ伝達を行う。さ
らに出力回路４５においてトランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなる。したがって、ＮＭＯＳトランジスタＱ5
1、ＰＭＯＳトランジスタＱ52、インバータ回路Ｉ51で
構成されるトランスファーゲートＴＲ61が導通状態とな
り、ＮＭＯＳトランジスタＱ53、ＰＭＯＳトランジスタ
Ｑ54、インバータ回路Ｉ52；ＮＭＯＳトランジスタＱ5
5、ＰＭＯＳトランジスタＱ56、インバータ回路Ｉ53；
ＮＭＯＳトランジスタＱ57、ＰＭＯＳトランジスタＱ5
8、インバータ回路Ｉ54で各々構成されるトランスファ
ーゲートＴＲ62〜ＴＲ64は非導通状態となる。その結
果、読み出しデータバス線ＲＢ1のデータのみが節点Ｎ5
1へ転送される。更に、節点Ｎ51のレベルは、インバー
タ回路Ｉ56及び出力バッファ部３でバッファされ、出力
信号ピンＤOUTへ読み出しデータを出力する。
いて説明する。読み出し時はセンスアンプ４２群のうち
選択されたメモリセルに対応するセンスアンプ４２が選
択され、メモリセルからのデータを増幅し、例えばメモ
リセルアレイ４１ａのセクション１内のメモリセルが選
択された場合は、読み出しデータバス線ＲＢ1のデータ
を転送し、更に出力回路４５のデータへ伝達を行う。さ
らに出力回路４５においてトランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなる。したがって、ＮＭＯＳトランジスタＱ5
1、ＰＭＯＳトランジスタＱ52、インバータ回路Ｉ51で
構成されるトランスファーゲートＴＲ61が導通状態とな
り、ＮＭＯＳトランジスタＱ53、ＰＭＯＳトランジスタ
Ｑ54、インバータ回路Ｉ52；ＮＭＯＳトランジスタＱ5
5、ＰＭＯＳトランジスタＱ56、インバータ回路Ｉ53；
ＮＭＯＳトランジスタＱ57、ＰＭＯＳトランジスタＱ5
8、インバータ回路Ｉ54で各々構成されるトランスファ
ーゲートＴＲ62〜ＴＲ64は非導通状態となる。その結
果、読み出しデータバス線ＲＢ1のデータのみが節点Ｎ5
1へ転送される。更に、節点Ｎ51のレベルは、インバー
タ回路Ｉ56及び出力バッファ部３でバッファされ、出力
信号ピンＤOUTへ読み出しデータを出力する。
【０００８】
【発明が解決しようとする課題】前述した従来のスタテ
ィック型ランダムアクセスメモリ装置では、１ビットず
つ書き込みと読み出しをしているので、メモリ容量が１
メガ、４メガ、１６メガビットと増大するに伴い、メモ
リテストシステムにおけるテスト時間が増大するという
欠点がある。
ィック型ランダムアクセスメモリ装置では、１ビットず
つ書き込みと読み出しをしているので、メモリ容量が１
メガ、４メガ、１６メガビットと増大するに伴い、メモ
リテストシステムにおけるテスト時間が増大するという
欠点がある。
【０００９】例えば、サイクル時間１マイクロ秒で４メ
ガビットのメモリセルを順次読み出し動作するだけで
も、１×１０-6×４×１０6＝４（秒）を要する。実際
のテストにおいてはこの種のテストを電圧条件などを変
えて多数回数行ったり、さらに複雑なテストが行われる
ので、全テスト時間は数１００秒に及び、テストに要す
るコストが著しく大きくなるという問題点があった。
ガビットのメモリセルを順次読み出し動作するだけで
も、１×１０-6×４×１０6＝４（秒）を要する。実際
のテストにおいてはこの種のテストを電圧条件などを変
えて多数回数行ったり、さらに複雑なテストが行われる
ので、全テスト時間は数１００秒に及び、テストに要す
るコストが著しく大きくなるという問題点があった。
【００１０】
【課題を解決するための手段】本願発明の要旨は、複数
のメモリセルブロックと、該複数のメモリセルブロック
にデータをそれぞれ書き込む複数の会期込み回路と、上
記複数のメモリセルブロックから読み出されたデータを
それぞれ増幅する複数のセンスアンプと、通常モード時
には入力データを上記複数の書き込み回路のいずれかに
よりメモリセルブロックに供給させる入力回路と、通常
モード時には上記センスアンプから供給される読み出さ
れたデータのいずれかを出力する出力回路とを備えたス
タティック型ランダムアクセスメモリ装置において、テ
ストモード時に上記書き込み回路のうちの複数の書き込
み回路と上記のセンスアンプのうちの複数のセンスアン
プを活性化するテストモード設定回路と、テストモード
時に活性化された複数のセンスアンプから供給されたデ
ータの論理を求めデータが一致しているときには一致し
た値を出力回路に送出しデータが不一致であればエラー
であることを示す判断結果を上記出力回路に送出するテ
ストモード切換回路とを備え、 上記テストモード切換回
路は、 上記活性化された複数のセンスアンプの出力を入
力する第１のＮＡＮＤ回路と第１のＮＯＲ回路と、 上記
第１のＮＯＲ回路の出力を反転する第１のインバータ
と、 テストモード時において上記第１のＮＡＮＤ回路の
出力がロウレベルであるとき、第１の制御信号を出力す
る第１の制御回路と、 上記第１の制御信号に応じて、上
記第１のＮＡＮＤ回路の出力を上記出力回路に接続する
第１のトランスファーゲートと、 テストモード時におい
て上記第１のＮＯＲ回路の出力がハイレベルであると
き、第２の制御信号を出力する第２の制御回路と、 上記
第２の制御信号に応じて上記第１のＮＯＲ回路の出力を
出力回路に接続する第２のトランスファーゲートと、 通
常モード時に上記活性化されたセンスアンプの出力を上
記出力回路に接続し 、テストモード時には遮断する第３
のトランスファーゲートと、 上記第１のＮＡＮＤ回路と
上記第１のインバータの出力を入力とし、上記活性化さ
れたセンスアンプの出力データが一致しないときにエラ
ー出力を上記出力回路に送出する検知回路とを、有する
ことである。
のメモリセルブロックと、該複数のメモリセルブロック
にデータをそれぞれ書き込む複数の会期込み回路と、上
記複数のメモリセルブロックから読み出されたデータを
それぞれ増幅する複数のセンスアンプと、通常モード時
には入力データを上記複数の書き込み回路のいずれかに
よりメモリセルブロックに供給させる入力回路と、通常
モード時には上記センスアンプから供給される読み出さ
れたデータのいずれかを出力する出力回路とを備えたス
タティック型ランダムアクセスメモリ装置において、テ
ストモード時に上記書き込み回路のうちの複数の書き込
み回路と上記のセンスアンプのうちの複数のセンスアン
プを活性化するテストモード設定回路と、テストモード
時に活性化された複数のセンスアンプから供給されたデ
ータの論理を求めデータが一致しているときには一致し
た値を出力回路に送出しデータが不一致であればエラー
であることを示す判断結果を上記出力回路に送出するテ
ストモード切換回路とを備え、 上記テストモード切換回
路は、 上記活性化された複数のセンスアンプの出力を入
力する第１のＮＡＮＤ回路と第１のＮＯＲ回路と、 上記
第１のＮＯＲ回路の出力を反転する第１のインバータ
と、 テストモード時において上記第１のＮＡＮＤ回路の
出力がロウレベルであるとき、第１の制御信号を出力す
る第１の制御回路と、 上記第１の制御信号に応じて、上
記第１のＮＡＮＤ回路の出力を上記出力回路に接続する
第１のトランスファーゲートと、 テストモード時におい
て上記第１のＮＯＲ回路の出力がハイレベルであると
き、第２の制御信号を出力する第２の制御回路と、 上記
第２の制御信号に応じて上記第１のＮＯＲ回路の出力を
出力回路に接続する第２のトランスファーゲートと、 通
常モード時に上記活性化されたセンスアンプの出力を上
記出力回路に接続し 、テストモード時には遮断する第３
のトランスファーゲートと、 上記第１のＮＡＮＤ回路と
上記第１のインバータの出力を入力とし、上記活性化さ
れたセンスアンプの出力データが一致しないときにエラ
ー出力を上記出力回路に送出する検知回路とを、有する
ことである。
【００１１】
【発明の作用】テストモード時にテストモード設定回路
が複数の書き込み回路と複数のセンスアンプを活性化す
る入力回路から供給される入力データは活性化された複
数の書き込み回路により複数のメモリセルブロックに書
き込まれる。読み出された複数のデータはテストモード
切換回路で論理をとられ、出力回路が不良ビットの有無
を表示する。
が複数の書き込み回路と複数のセンスアンプを活性化す
る入力回路から供給される入力データは活性化された複
数の書き込み回路により複数のメモリセルブロックに書
き込まれる。読み出された複数のデータはテストモード
切換回路で論理をとられ、出力回路が不良ビットの有無
を表示する。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明のスタティック型ランダムアク
セスメモリ装置の構成図である。図１において１１はメ
モリセルアレイであり、従来例と同様に複数ブロック１
１a〜１１bに分割されており、更に各ブロック１１a，
１１bは４つのセクションＳ1〜Ｓ4に分割されている。
説明する。図１は本発明のスタティック型ランダムアク
セスメモリ装置の構成図である。図１において１１はメ
モリセルアレイであり、従来例と同様に複数ブロック１
１a〜１１bに分割されており、更に各ブロック１１a，
１１bは４つのセクションＳ1〜Ｓ4に分割されている。
【００１３】１２は各セクションＳ1〜Ｓ4毎に設けられ
たセンスアンプであり、１３は各セクションＳ1〜Ｓ4毎
に設けられた書き込みバッファである。１４は入力回
路、１５はテストモード切換／出力回路、１６はテスト
モード設定回路である。またＲＢ1〜ＲＢ4は読み出しデ
ータバス線であり、テストモード切換回路／出力回路１
５へ入力される。ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4は書
き込みデータバス線であり、書き込みバッファ１３へそ
れぞれ入力される。信号φTはテストモードイネーブル
信号であり、センスアンプ１２，書き込みバッファ１
３，テストモード切換回路／出力回路１５へ入力され
る。
たセンスアンプであり、１３は各セクションＳ1〜Ｓ4毎
に設けられた書き込みバッファである。１４は入力回
路、１５はテストモード切換／出力回路、１６はテスト
モード設定回路である。またＲＢ1〜ＲＢ4は読み出しデ
ータバス線であり、テストモード切換回路／出力回路１
５へ入力される。ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4は書
き込みデータバス線であり、書き込みバッファ１３へそ
れぞれ入力される。信号φTはテストモードイネーブル
信号であり、センスアンプ１２，書き込みバッファ１
３，テストモード切換回路／出力回路１５へ入力され
る。
【００１４】図２はテストモード切換回路／出力回路１
５の詳細を示しており、トランスファーゲートＴＲ1〜
ＴＲ4と、インバータＩ25，Ｉ216，Ｉ217と、テストモ
ード切換回路ＴＭと、バッファ回路ＢＦ1とで構成され
ている。トランスファーゲートＴＲ1〜ＴＲ4はＮＭＯＳ
トランジスタＱ21、ＰＭＯＳトランジスタＱ22、インバ
ータ回路Ｉ21と、ＮＭＯＳトランジスタＱ23、ＰＭＯＳ
トランジスタＱ24、インバータ回路Ｉ22と、ＮＭＯＳト
ランジスタＱ25、ＰＭＯＳトランジスタＱ26、インバー
タ回路Ｉ23と、ＮＭＯＳトランジスタＱ27、ＰＭＯＳト
ランジスタＱ28、インバータ回路Ｉ24とでそれぞれ構成
されている。インバータ回路Ｉ216，Ｉ217はフリップフ
ロップを構成している。
５の詳細を示しており、トランスファーゲートＴＲ1〜
ＴＲ4と、インバータＩ25，Ｉ216，Ｉ217と、テストモ
ード切換回路ＴＭと、バッファ回路ＢＦ1とで構成され
ている。トランスファーゲートＴＲ1〜ＴＲ4はＮＭＯＳ
トランジスタＱ21、ＰＭＯＳトランジスタＱ22、インバ
ータ回路Ｉ21と、ＮＭＯＳトランジスタＱ23、ＰＭＯＳ
トランジスタＱ24、インバータ回路Ｉ22と、ＮＭＯＳト
ランジスタＱ25、ＰＭＯＳトランジスタＱ26、インバー
タ回路Ｉ23と、ＮＭＯＳトランジスタＱ27、ＰＭＯＳト
ランジスタＱ28、インバータ回路Ｉ24とでそれぞれ構成
されている。インバータ回路Ｉ216，Ｉ217はフリップフ
ロップを構成している。
【００１５】テストモード切換回路ＴＭはＰＭＯＳトラ
ンジスタＱ29、ＮＭＯＳトランジスタＱ210、インバー
タ回路Ｉ26で構成されるトランスファーゲートＴＲ5と
ＰＭＯＳトランジスタＱ211、ＮＭＯＳトランジスタＱ2
12、インバータ回路Ｉ27で構成されるトランスファーゲ
ートＴＲ6と、ＰＭＯＳトランジスタＱ213、ＮＭＯＳト
ランジスタＱ214、インバータ回路Ｉ28で構成されるト
ランスファーゲートＴＲ7と、インバータ回路Ｉ29，Ｉ2
10，Ｉ211，Ｉ215と、ＮＡＮＤ回路２１，２３，２５，
２６と、ＮＯＲ回路２２，２４とで構成されている。
ンジスタＱ29、ＮＭＯＳトランジスタＱ210、インバー
タ回路Ｉ26で構成されるトランスファーゲートＴＲ5と
ＰＭＯＳトランジスタＱ211、ＮＭＯＳトランジスタＱ2
12、インバータ回路Ｉ27で構成されるトランスファーゲ
ートＴＲ6と、ＰＭＯＳトランジスタＱ213、ＮＭＯＳト
ランジスタＱ214、インバータ回路Ｉ28で構成されるト
ランスファーゲートＴＲ7と、インバータ回路Ｉ29，Ｉ2
10，Ｉ211，Ｉ215と、ＮＡＮＤ回路２１，２３，２５，
２６と、ＮＯＲ回路２２，２４とで構成されている。
【００１６】バッファ回路ＢＦ1はインバータ回路Ｉ21
2，Ｉ213，Ｉ214と、ＮＯＲ回路１７と、ＮＡＮＤ回路
１８と、ＰＭＯＳトランジスタＱ215と、ＮＭＯＳトラ
ンジスタＱ216で構成されている。本実施例では、トラ
ンスファーゲートＴＲ5が第１トランスファーゲート
を、トランスファーゲートＴＲ6，ＴＲ7が第２トランス
ファーゲートを、ＮＡＮＤゲート２１，２３，２５，２
６、ＮＯＲゲート２２，２４、インバータＩ29，Ｉ21
0，Ｉ211，Ｉ215が一致回路を構成する。
2，Ｉ213，Ｉ214と、ＮＯＲ回路１７と、ＮＡＮＤ回路
１８と、ＰＭＯＳトランジスタＱ215と、ＮＭＯＳトラ
ンジスタＱ216で構成されている。本実施例では、トラ
ンスファーゲートＴＲ5が第１トランスファーゲート
を、トランスファーゲートＴＲ6，ＴＲ7が第２トランス
ファーゲートを、ＮＡＮＤゲート２１，２３，２５，２
６、ＮＯＲゲート２２，２４、インバータＩ29，Ｉ21
0，Ｉ211，Ｉ215が一致回路を構成する。
【００１７】次に本実施例の動作について説明する。ま
ず通常動作について説明する。通常動作時はテストモー
ド設定回路１６の出力信号φT（テストモードイネーブ
ル信号）はロウレベルとなっている。
ず通常動作について説明する。通常動作時はテストモー
ド設定回路１６の出力信号φT（テストモードイネーブ
ル信号）はロウレベルとなっている。
【００１８】書き込み時は外部入力信号ＤINの信号を入
力回路１４（図６参照）によってバッファし、書き込み
データバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ書き込
みデータを転送する。更に書き込みバッファ１３群のう
ち、選択されたアドレスに対応する書き込みバッファ１
３が１台選択され、メモリセルへデータの書き込みを行
う。
力回路１４（図６参照）によってバッファし、書き込み
データバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ書き込
みデータを転送する。更に書き込みバッファ１３群のう
ち、選択されたアドレスに対応する書き込みバッファ１
３が１台選択され、メモリセルへデータの書き込みを行
う。
【００１９】読み出し時は、センスアンプ１２群のうち
選択されたメモリセルに対応するセンスアンプ１２が選
択されメモリセルからのデータを増幅し例えばメモリセ
ルアレイ１１のセクション１内のメモリセルが選択され
た場合は、読み出しデータバス線ＲＢ1のデータを転送
し、テストモード切換回路及び出力回路１５へデータの
伝達を行う。更に、テストモード切換回路／出力回路１
５（図２参照）において、トランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなり、トランスファーゲートＴＲ1が導通状
態、トランスファーゲートＴＲ2〜ＴＲ4が非導通状態と
なり、読み出しデータバス線ＲＢ1のデータのみが節点
Ｎ21へ転送される。
選択されたメモリセルに対応するセンスアンプ１２が選
択されメモリセルからのデータを増幅し例えばメモリセ
ルアレイ１１のセクション１内のメモリセルが選択され
た場合は、読み出しデータバス線ＲＢ1のデータを転送
し、テストモード切換回路及び出力回路１５へデータの
伝達を行う。更に、テストモード切換回路／出力回路１
５（図２参照）において、トランスファーゲート制御信
号φ1(オーハ゛ーライン)〜φ4(オーハ゛ーライン)のうち、φ1(オーハ゛ーライ
ン)がロウレベル、φ2(オーハ゛ーライン)〜φ4(オーハ゛ーライン)がハイ
レベルとなり、トランスファーゲートＴＲ1が導通状
態、トランスファーゲートＴＲ2〜ＴＲ4が非導通状態と
なり、読み出しデータバス線ＲＢ1のデータのみが節点
Ｎ21へ転送される。
【００２０】ここでテストモードイネーブル信号φＴは
ロウレベルなのでトランスファーゲートＴＲ5は導通状
態、トランスファーゲートＴＲ6は、テストモードイネ
ーブル信号φTが入力されるＮＡＮＤ回路２３の出力が
ハイレベルとなるので非導通状態、トランスファーゲー
トＴＲ7は、テストモードイネーブル信号φTのレベルを
インバータ回路Ｉ211で反転させた信号が入力されるＮ
ＯＲ回路２４の出力がロウレベルなので非導通状態とな
り、節点Ｎ22へは節点Ｎ21のレベルをインバータ回路Ｉ
25で反転させたレベルが伝達される。さらに節点Ｎ22の
レベルは出力バッファ部ＢＦ1によってバッファされ、
出力信号端子ＤOUTへ読み出しデータを出力する。
ロウレベルなのでトランスファーゲートＴＲ5は導通状
態、トランスファーゲートＴＲ6は、テストモードイネ
ーブル信号φTが入力されるＮＡＮＤ回路２３の出力が
ハイレベルとなるので非導通状態、トランスファーゲー
トＴＲ7は、テストモードイネーブル信号φTのレベルを
インバータ回路Ｉ211で反転させた信号が入力されるＮ
ＯＲ回路２４の出力がロウレベルなので非導通状態とな
り、節点Ｎ22へは節点Ｎ21のレベルをインバータ回路Ｉ
25で反転させたレベルが伝達される。さらに節点Ｎ22の
レベルは出力バッファ部ＢＦ1によってバッファされ、
出力信号端子ＤOUTへ読み出しデータを出力する。
【００２１】次にテストモード時の動作について説明す
る。テストモード動作時はテストモード設定回路１６の
出力信号φT（テストモードイネーブル信号）はハイレ
ベルとなる。これにより書き込み時及び読み出し時にお
いて、書き込みバッファ１３及びセンスアンプ１２は各
セクションに対応するものが、４台同時に選択されるよ
うになる。
る。テストモード動作時はテストモード設定回路１６の
出力信号φT（テストモードイネーブル信号）はハイレ
ベルとなる。これにより書き込み時及び読み出し時にお
いて、書き込みバッファ１３及びセンスアンプ１２は各
セクションに対応するものが、４台同時に選択されるよ
うになる。
【００２２】すなわち、書き込み時は外部入力信号ＤIN
の信号を入力回路１４（図６）によってバッファし、書
き込みデータバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ
書き込みデータを転送する。さらに書き込みバッファ１
３群のうち選択されたアドレスに対応する書き込みバッ
ファ１３が４台選択され、４ビットのメモリセルへ同一
データの書き込みを行う。
の信号を入力回路１４（図６）によってバッファし、書
き込みデータバス線ＷＢ1〜ＷＢ4，ＷＢＢ1〜ＷＢＢ4へ
書き込みデータを転送する。さらに書き込みバッファ１
３群のうち選択されたアドレスに対応する書き込みバッ
ファ１３が４台選択され、４ビットのメモリセルへ同一
データの書き込みを行う。
【００２３】読み出し時は、センスアンプ１２群のうち
選択されたメモリセルに対応するセンスアンプ１２が４
台選択され、それぞれのメモリセルからのデータを増幅
し、読み出しデータバス線ＲＢ1〜ＲＢ4へデータの転送
し、テストモード切換回路／出力回路１５へデータの伝
達を行う。さらにテストモード切換回路／出力回路１５
（図２）において、トランスファーゲート制御信号φ1
(オーハ゛ーライン)〜φ4(オーハ゛ーライン)はテストモード動作時は同
時に動作するように設定されており、制御信号φ1(オーハ゛
ーライン)〜φ4(オーハ゛ーライン)はすべてハイレベルとなる。これ
によりトランスファーゲートＴＲ1〜ＴＲ4がすべて非導
通状態となる。節点Ｎ21は、インバータ回路Ｉ216及び
Ｉ217で構成されるフリップフロップによりフローティ
ングを防止される。またテストモードイネーブル信号φ
Tはハイレベルなので、トランスファーゲートＴＲ5は非
導通状態となる。
選択されたメモリセルに対応するセンスアンプ１２が４
台選択され、それぞれのメモリセルからのデータを増幅
し、読み出しデータバス線ＲＢ1〜ＲＢ4へデータの転送
し、テストモード切換回路／出力回路１５へデータの伝
達を行う。さらにテストモード切換回路／出力回路１５
（図２）において、トランスファーゲート制御信号φ1
(オーハ゛ーライン)〜φ4(オーハ゛ーライン)はテストモード動作時は同
時に動作するように設定されており、制御信号φ1(オーハ゛
ーライン)〜φ4(オーハ゛ーライン)はすべてハイレベルとなる。これ
によりトランスファーゲートＴＲ1〜ＴＲ4がすべて非導
通状態となる。節点Ｎ21は、インバータ回路Ｉ216及び
Ｉ217で構成されるフリップフロップによりフローティ
ングを防止される。またテストモードイネーブル信号φ
Tはハイレベルなので、トランスファーゲートＴＲ5は非
導通状態となる。
【００２４】この状態において、まずメモリセルからの
読み出しデータがロウレベルの場合について説明する。
メモリセルからの読み出しデータがロウレベルの場合、
読み出しデータバス線ＲＢ1〜ＲＢ4はすべてロウレベル
であり、これによりＮＡＮＤ回路２１の出力はハイレベ
ルとなり、インバータ回路Ｉ29の出力はロウレベル、Ｎ
ＡＮＤ回路２３の出力はハイレベルとなり、トランスフ
ァーゲートＴＲ6は非導通状態となる。また、ＮＯＲ回
路２２の出力は、その入力がすべてロウレベルなのでハ
イレベルとなり、インバータ回路Ｉ210の出力はロウレ
ベル、インバータ回路Ｉ211の出力はテストモードイネ
ーブル信号φTがハイレベルなのでロウレベルとなって
おり、ＮＯＲ回路２４の出力はハイレベルとなり、トラ
ンスファーゲートＴＲ7は導通状態となる。これにより
節点Ｎ22にはＮＯＲ回路２２の出力レベル（ハイレベ
ル）が伝達され、出力バッファ部ＢＦ1により出力信号
ＤOUTにはロウレベルが出力される。
読み出しデータがロウレベルの場合について説明する。
メモリセルからの読み出しデータがロウレベルの場合、
読み出しデータバス線ＲＢ1〜ＲＢ4はすべてロウレベル
であり、これによりＮＡＮＤ回路２１の出力はハイレベ
ルとなり、インバータ回路Ｉ29の出力はロウレベル、Ｎ
ＡＮＤ回路２３の出力はハイレベルとなり、トランスフ
ァーゲートＴＲ6は非導通状態となる。また、ＮＯＲ回
路２２の出力は、その入力がすべてロウレベルなのでハ
イレベルとなり、インバータ回路Ｉ210の出力はロウレ
ベル、インバータ回路Ｉ211の出力はテストモードイネ
ーブル信号φTがハイレベルなのでロウレベルとなって
おり、ＮＯＲ回路２４の出力はハイレベルとなり、トラ
ンスファーゲートＴＲ7は導通状態となる。これにより
節点Ｎ22にはＮＯＲ回路２２の出力レベル（ハイレベ
ル）が伝達され、出力バッファ部ＢＦ1により出力信号
ＤOUTにはロウレベルが出力される。
【００２５】次にメモリセルからの読み出しデータがハ
イレベルの場合について説明する。メモリセルからの読
み出しデータがハイレベルの場合、読み出しデータバス
線ＲＢ1〜ＲＢ4はすべてハイレベルであり、これにより
ＮＯＲ回路２２の出力はロウレベルとなり、インバータ
回路Ｉ210の出力はハイレベル、ＮＯＲ回路２４の出力
はロウレベルとなるので、トランスファーゲートＴＲ7
は非導通状態となる。またＮＡＮＤ回路２１の出力はそ
の入力がすべてハイレベルであるのでロウレベルとな
り、インバータ回路Ｉ29の出力はハイレベル、テストモ
ードイネーブル信号φTはハイレベルとなっているの
で、ＮＡＮＤ回路２３の出力はロウレベルとなり、トラ
ンスファーゲートＴＲ6は導通状態となる。これにより
節点Ｎ２２にはＮＡＮＤ回路２１の出力レベル（ロウレ
ベル）が伝達され、出力バッファ部ＢＦ1により出力信
号端子ＤOUTにはハイレベルが出力される。
イレベルの場合について説明する。メモリセルからの読
み出しデータがハイレベルの場合、読み出しデータバス
線ＲＢ1〜ＲＢ4はすべてハイレベルであり、これにより
ＮＯＲ回路２２の出力はロウレベルとなり、インバータ
回路Ｉ210の出力はハイレベル、ＮＯＲ回路２４の出力
はロウレベルとなるので、トランスファーゲートＴＲ7
は非導通状態となる。またＮＡＮＤ回路２１の出力はそ
の入力がすべてハイレベルであるのでロウレベルとな
り、インバータ回路Ｉ29の出力はハイレベル、テストモ
ードイネーブル信号φTはハイレベルとなっているの
で、ＮＡＮＤ回路２３の出力はロウレベルとなり、トラ
ンスファーゲートＴＲ6は導通状態となる。これにより
節点Ｎ２２にはＮＡＮＤ回路２１の出力レベル（ロウレ
ベル）が伝達され、出力バッファ部ＢＦ1により出力信
号端子ＤOUTにはハイレベルが出力される。
【００２６】次に４ビットのメモリセルの読み出しデー
タのうち例えば１ビットのメモリセルのデータが逆デー
タの場合（すなわち、４ビットのメモリセルのうちの１
ビットに欠陥が存在する）の動作について説明する。読
み出しデータバス線ＲＢ1〜ＲＢ4において逆データが存
在するので、ＮＡＮＤ回路２１の出力はハイレベルとな
り、インバータ回路Ｉ29の出力はロウレベル、ＮＡＮＤ
回路２３の出力はハイレベルとなり、トランスファーゲ
ートＴＲ6は非導通状態となる。また、ＮＯＲ回路２２
の出力はロウレベルとなり、インバータ回路Ｉ210の出
力はハイレベル、ＮＯＲ回路２４の出力はロウレベルと
なり、トランスファーゲートＴＲ7は非導通状態とな
る。さらにＮＡＮＤ回路２５の出力はＮＡＮＤ回路２１
の出力がハイレベル、インバータ回路Ｉ210の出力はハ
イレベルなので、ロウレベルとなりＮＡＮＤ回路２６の
出力はハイレベルとなる。これにより出力バッファ部Ｂ
Ｆ1のＮＯＲ回路２７の出力はロウレベル、インバータ
回路Ｉ213の出力はハイレベルとなり、ＰＭＯＳトラン
ジスタＱ215は非導通状態となる。また、インバータ回
路Ｉ212の出力はロウレベルとなり、ＮＡＮＤ回路２８
の出力はハイレベル、インバータ回路Ｉ214の出力はロ
ウレベルとなり、ＮＭＯＳトランジスタＱ216は非導通
状態となる。これにより出力信号端子ＤOUTはハイイン
ピーダンス状態となる。
タのうち例えば１ビットのメモリセルのデータが逆デー
タの場合（すなわち、４ビットのメモリセルのうちの１
ビットに欠陥が存在する）の動作について説明する。読
み出しデータバス線ＲＢ1〜ＲＢ4において逆データが存
在するので、ＮＡＮＤ回路２１の出力はハイレベルとな
り、インバータ回路Ｉ29の出力はロウレベル、ＮＡＮＤ
回路２３の出力はハイレベルとなり、トランスファーゲ
ートＴＲ6は非導通状態となる。また、ＮＯＲ回路２２
の出力はロウレベルとなり、インバータ回路Ｉ210の出
力はハイレベル、ＮＯＲ回路２４の出力はロウレベルと
なり、トランスファーゲートＴＲ7は非導通状態とな
る。さらにＮＡＮＤ回路２５の出力はＮＡＮＤ回路２１
の出力がハイレベル、インバータ回路Ｉ210の出力はハ
イレベルなので、ロウレベルとなりＮＡＮＤ回路２６の
出力はハイレベルとなる。これにより出力バッファ部Ｂ
Ｆ1のＮＯＲ回路２７の出力はロウレベル、インバータ
回路Ｉ213の出力はハイレベルとなり、ＰＭＯＳトラン
ジスタＱ215は非導通状態となる。また、インバータ回
路Ｉ212の出力はロウレベルとなり、ＮＡＮＤ回路２８
の出力はハイレベル、インバータ回路Ｉ214の出力はロ
ウレベルとなり、ＮＭＯＳトランジスタＱ216は非導通
状態となる。これにより出力信号端子ＤOUTはハイイン
ピーダンス状態となる。
【００２７】なお、４ビットのメモリセルすべてに欠陥
があり、そのデータがすべてハイレベル固定の場合ある
いはロウレベル固定の場合においては、動作については
前述した通りであるが、書き込みデータと逆データが出
力信号端子ＤOUTへ出力されるため容易に不良の判定は
可能である。
があり、そのデータがすべてハイレベル固定の場合ある
いはロウレベル固定の場合においては、動作については
前述した通りであるが、書き込みデータと逆データが出
力信号端子ＤOUTへ出力されるため容易に不良の判定は
可能である。
【００２８】図３は本発明の第２実施例を示す。テスト
モード切換回路／出力回路であり、第１実施例との相違
点はテストモード切換回路ＴＭにおいて、ＰＭＯＳトラ
ンジスタＱ311及びＮＭＯＳトランジスタＱ312及びイン
バータ回路Ｉ37で構成されるトランスファーゲートＴＲ
16の制御をＮＯＲ回路３３で行っている点である。動作
原理については前述した第１実施例と同様であり、説明
は省略する。
モード切換回路／出力回路であり、第１実施例との相違
点はテストモード切換回路ＴＭにおいて、ＰＭＯＳトラ
ンジスタＱ311及びＮＭＯＳトランジスタＱ312及びイン
バータ回路Ｉ37で構成されるトランスファーゲートＴＲ
16の制御をＮＯＲ回路３３で行っている点である。動作
原理については前述した第１実施例と同様であり、説明
は省略する。
【００２９】
【発明の効果】以上説明したように本発明は、テストモ
ード時に複数のメモリセル同時に同一データを書き込
み、読み出し時はその複数のメモリセルのデータの論理
をとってデータ出力ピンへ出力するので、スタティック
型ランダムアクセスメモリ装置のテスト時間を短縮でき
るという効果を有する。
ード時に複数のメモリセル同時に同一データを書き込
み、読み出し時はその複数のメモリセルのデータの論理
をとってデータ出力ピンへ出力するので、スタティック
型ランダムアクセスメモリ装置のテスト時間を短縮でき
るという効果を有する。
【図１】第１実施例を示すブロック図である。
【図２】第１実施例のテストモード切換回路／出力回路
を示す回路図である。
を示す回路図である。
【図３】第２実施例のテストモード切換回路／出力回路
を示す回路図である。
を示す回路図である。
【図４】従来例のブロック図である。
【図５】従来例の出力回路を示す回路図である。
【図６】入力回路の回路図である。
１１a，１１b メモリセルブロック １２ センスアンプ １３ 書き込み回路 １４ 入力回路 １５ テストモード切換回路／出力回路 １６ テストモード設定回路 Ｑ21，Ｑ23，Ｑ25，Ｑ27，Ｑ210，Ｑ212，Ｑ214，Ｑ21
6，Ｑ31，Ｑ33，Ｑ35，Ｑ37，Ｑ310，Ｑ312，Ｑ314，Ｑ
316，Ｑ51，Ｑ53，Ｑ55，Ｑ57，Ｑ510 ＮＭＯＳトラ
ンジスタ Ｑ22，Ｑ24，Ｑ26，Ｑ28，Ｑ29，Ｑ211，Ｑ213，Ｑ21
5，Ｑ32，Ｑ34，Ｑ36，Ｑ38，Ｑ39，Ｑ311，Ｑ313，Ｑ3
15，Ｑ52，Ｑ54，Ｑ56，Ｑ58，Ｑ59 ＰＭＯＳトランジ
スタ Ｉ21〜Ｉ217，Ｉ31〜Ｉ317，Ｉ51〜Ｉ59，Ｉ61〜Ｉ617
インバータ回路 ２１，２３，２５，２６，２８，３１，３５，３６，３
８，５２ ＮＡＮＤ回路 ２２，２４，２７，３２，３３，３４，３７，５１，６
１ ＮＯＲ回路 ＴＲ1〜ＴＲ7 トランスファーゲート ＴＭ テストモード切換回路 ＢＦ1 出力バッファ回路
6，Ｑ31，Ｑ33，Ｑ35，Ｑ37，Ｑ310，Ｑ312，Ｑ314，Ｑ
316，Ｑ51，Ｑ53，Ｑ55，Ｑ57，Ｑ510 ＮＭＯＳトラ
ンジスタ Ｑ22，Ｑ24，Ｑ26，Ｑ28，Ｑ29，Ｑ211，Ｑ213，Ｑ21
5，Ｑ32，Ｑ34，Ｑ36，Ｑ38，Ｑ39，Ｑ311，Ｑ313，Ｑ3
15，Ｑ52，Ｑ54，Ｑ56，Ｑ58，Ｑ59 ＰＭＯＳトランジ
スタ Ｉ21〜Ｉ217，Ｉ31〜Ｉ317，Ｉ51〜Ｉ59，Ｉ61〜Ｉ617
インバータ回路 ２１，２３，２５，２６，２８，３１，３５，３６，３
８，５２ ＮＡＮＤ回路 ２２，２４，２７，３２，３３，３４，３７，５１，６
１ ＮＯＲ回路 ＴＲ1〜ＴＲ7 トランスファーゲート ＴＭ テストモード切換回路 ＢＦ1 出力バッファ回路
Claims (1)
- 【請求項１】 複数のメモリセルブロックと、該複数の
メモリセルブロックにデータをそれぞれ書き込む複数の
書き込み回路と、上記複数のメモリブロックから読み出
されたデータをそれぞれ増幅する複数のセンスアンプ
と、通常モード時には入力データを上記複数の書き込み
回路のいずれかによりメモリセルブロックに供給させる
入力回路と、通常モード時には上記センスアンプから供
給される読み出されたデータのいずれかを出力する出力
回路とを備えたスタティック型ランダムアクセスメモリ
装置において、テストモード時に上記書き込み回路のう
ちの複数の書き込み回路と上記のセンスアンプのうちの
複数のセンスアンプを活性化するテストモード設定回路
と、テストモード時に活性化された複数のセンスアンプ
から供給されたデータの論理を求めデータが一致してい
るときには一致した値を出力回路に送出しデータが不一
致であればエラーであることを示す判断結果を上記出力
回路に送出するテストモード切換回路とを備え、 上記テストモード切換回路は、 上記活性化された複数のセンスアンプの出力を入力する
第１のＮＡＮＤ回路と第１のＮＯＲ回路と、 上記第１のＮＯＲ回路の出力を反転する第１のインバー
タと、 テストモード時において上記第１のＮＡＮＤ回路の出力
がロウレベルであるとき、第１の制御信号を出力する第
１の制御回路と、 上記第１の制御信号に応じて、上記第１のＮＡＮＤ回路
の出力を上記出力回路に接続する第１のトランスファー
ゲートと、 テストモード時において上記第１のＮＯＲ回路の出力が
ハイレベルであるとき、第２の制御信号を出力する第２
の制御回路と、 上記第２の制御信号に応じて上記第１のＮＯＲ回路の出
力を上記出力回路に接続する第２のトランスファーゲー
トと、 通常モード時に上記活性化されたセンスアンプの出力を
上記出力回路に接続し、テストモード時には遮断する第
３のトランスファーゲートと、 上記第１のＮＡＮＤ回路と上記第１のインバータの出力
を入力とし、上記活性化されたセンスアンプの出力デー
タが一致しないときにエラー出力を上記出力回路に送出
する検知回路とを、 有する ことを特徴とするスタティック型ランダムアクセ
スメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183103A JP2812004B2 (ja) | 1991-06-27 | 1991-06-27 | スタティック型ランダムアクセスメモリ装置 |
| KR1019920011203A KR960002712B1 (ko) | 1991-06-27 | 1992-06-26 | 메모리 셀 테스트 회로를 가진 스태틱 랜덤 액세스 메모리 디바이스 |
| US07/905,917 US5400281A (en) | 1991-06-27 | 1992-06-29 | Static random access memory device with memory cell testing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183103A JP2812004B2 (ja) | 1991-06-27 | 1991-06-27 | スタティック型ランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056699A JPH056699A (ja) | 1993-01-14 |
| JP2812004B2 true JP2812004B2 (ja) | 1998-10-15 |
Family
ID=16129827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183103A Expired - Fee Related JP2812004B2 (ja) | 1991-06-27 | 1991-06-27 | スタティック型ランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5400281A (ja) |
| JP (1) | JP2812004B2 (ja) |
| KR (1) | KR960002712B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59010092D1 (de) * | 1990-05-31 | 1996-03-07 | Siemens Ag | Integrierter Halbleiterspeicher |
| JP3247937B2 (ja) * | 1992-09-24 | 2002-01-21 | 株式会社日立製作所 | 論理集積回路 |
| JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| TW260788B (ja) * | 1993-09-01 | 1995-10-21 | Philips Electronics Nv | |
| JPH0785655A (ja) * | 1993-09-16 | 1995-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5526311A (en) * | 1993-12-30 | 1996-06-11 | Intel Corporation | Method and circuitry for enabling and permanently disabling test mode access in a flash memory device |
| JPH08161899A (ja) * | 1994-04-29 | 1996-06-21 | Texas Instr Inc <Ti> | メモリデバイスおよび半導体デバイステスト方法 |
| JP3563779B2 (ja) * | 1994-09-13 | 2004-09-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP3273440B2 (ja) * | 1994-10-19 | 2002-04-08 | マイクロン・テクノロジー・インコーポレーテッド | 部分的に良好なメモリ集積回路から使用可能な部分を得るための効率的な方法 |
| JP3361648B2 (ja) * | 1995-03-15 | 2003-01-07 | 富士通株式会社 | データ圧縮試験機能を備えた半導体記憶装置及びその試験方法 |
| KR0147632B1 (ko) * | 1995-04-24 | 1998-11-02 | 김광호 | 반도체 메모리장치의 멀티 비트 테스트방법 및 테스트 회로 |
| US5619460A (en) * | 1995-06-07 | 1997-04-08 | International Business Machines Corporation | Method of testing a random access memory |
| US5594694A (en) * | 1995-07-28 | 1997-01-14 | Micron Quantum Devices, Inc. | Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell |
| JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| US5983375A (en) * | 1995-12-27 | 1999-11-09 | Samsung Electronics, Co., Ltd. | Multi-bit test circuit and method thereof |
| US5787097A (en) * | 1996-07-22 | 1998-07-28 | Micron Technology, Inc. | Output data compression scheme for use in testing IC memories |
| US5946257A (en) | 1996-07-24 | 1999-08-31 | Micron Technology, Inc. | Selective power distribution circuit for an integrated circuit |
| KR100192590B1 (ko) * | 1996-08-09 | 1999-06-15 | 윤종용 | 반도체 메모리 장치의 병렬 비트 테스트회로 |
| KR100265758B1 (ko) * | 1997-08-05 | 2000-09-15 | 윤종용 | 반도체장치의 병합된 데이터 입출력 회로 및 방법 |
| US6067255A (en) * | 1997-07-03 | 2000-05-23 | Samsung Electronics Co., Ltd. | Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods |
| US5910922A (en) * | 1997-08-05 | 1999-06-08 | Integrated Device Technology, Inc. | Method for testing data retention in a static random access memory using isolated Vcc supply |
| JP4044663B2 (ja) * | 1998-02-25 | 2008-02-06 | 富士通株式会社 | 半導体装置 |
| USRE40172E1 (en) * | 1998-05-25 | 2008-03-25 | Hynix Semiconductor, Inc. | Multi-bank testing apparatus for a synchronous dram |
| JP2001023398A (ja) | 1999-07-09 | 2001-01-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6389564B1 (en) * | 1999-07-26 | 2002-05-14 | United Microelectronics Corp. | DRAM circuit having a testing unit and its testing method |
| DE10050212A1 (de) * | 2000-10-11 | 2002-04-25 | Infineon Technologies Ag | Verfahren und integrierte Schaltung zum Testen eines Speichers mit mehreren Speicherbänken |
| KR100381955B1 (ko) * | 2001-01-03 | 2003-04-26 | 삼성전자주식회사 | 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치 |
| US7777321B2 (en) * | 2002-04-22 | 2010-08-17 | Gann Keith D | Stacked microelectronic layer and module with three-axis channel T-connects |
| JP2004013987A (ja) * | 2002-06-06 | 2004-01-15 | Toshiba Corp | 半導体記憶装置 |
| US7428672B2 (en) * | 2003-08-27 | 2008-09-23 | Micron Technology, Inc. | Apparatus and methods for testing memory devices |
| WO2013080309A1 (ja) * | 2011-11-29 | 2013-06-06 | 富士通株式会社 | 半導体記憶装置、及び試験方法 |
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|---|---|---|---|---|
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| JPS6337894A (ja) * | 1986-07-30 | 1988-02-18 | Mitsubishi Electric Corp | ランダムアクセスメモリ |
| US4860295A (en) * | 1988-12-12 | 1989-08-22 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Cladding for transverse-pumped solid-state laser |
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1991
- 1991-06-27 JP JP3183103A patent/JP2812004B2/ja not_active Expired - Fee Related
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1992
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- 1992-06-29 US US07/905,917 patent/US5400281A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002712B1 (ko) | 1996-02-09 |
| US5400281A (en) | 1995-03-21 |
| KR930001240A (ko) | 1993-01-16 |
| JPH056699A (ja) | 1993-01-14 |
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| LAPS | Cancellation because of no payment of annual fees |