KR960002889A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

붕소확산영역(3)은 실리콘 기판의 표면에 형성된다.
한 쌍의 n형 소스/드레인 영역(7)은 붕소확산영역(3)의 표면에 형성된다. 게이트 전극층(11)은 한 쌍의 소스/드레인 영역(7)사이에 위치하는 영역에 서로 소정 거리를 두고서 형성된다.
질소주입영역(5)은 한 쌍의 n형 소스/드레인 영역 사이에 위치하는 반도체 기판(1)의 표면에 형성된다.
질소주입영역(5)은 실리콘 기판(1)의 표면으로부터 500A을 초과하지 않는 깊이의 위치에 질소의 농도 피크치를 가진다.
이로 인해, 쉽게 미세화될 수 있는 트랜지스터 구조가 확보될 수 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체장치의 구조를 개략적으로 도시한 단면도이고.
제2도는 제1도의 A1-A1에 의해 절단되는 부분의 위치에 대응하는 불순물 농도를 도시한 도면이다.

Claims (12)

  1. 전계효과 트랜지스터를 구비한 반도체 장치에 있어서, 주표면을 가진 제1도전형의 반도체 기판(1,3,201,203)과; 상기 반도체 기판의 표면에 서로 소정 거리를 두고서 형성되는 제2도전형의 한 쌍의 소스/드레인 영역(7,207)과; 상기 한 쌍의 소스/드레인 영역 사이에 위치한 영역에 애향하며, 상기 반도체 기판의 주표면 위에 게이트 절연막(9,209)이 그 중간에 위치하도록 형성되는 게이트 전극층(11,211)과; 상기 한 쌍의 소스/드레인 영역 사이에 위치하는 상기 반도체 가판의 영역에 형성되며, 질소를 함유하고, 상기 질소의 농도 피크치가 상기 반도체 기판의 주표면으로부터 500Å을 초과하지 않는 깊이에 위치하도록질소도입영역(5,105,205,305)으로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판은 붕소가 도입된 p형 영역(3)을 구비하며, 상기 한 쌍의 소스/드레인 영역(7)은 n형 도전형임을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 한쌍의 소스/드레인 영역(7)사이에 위치한 상기 반도체 기판(1,)의 영역에 형성되는 n형의 매립채널영역(115)을 부가하여 포함하되, 상기 n형의 매립채널영역과 상기 반도체 기판 내의 붕소가 도입된 상기 p형 영역(3)에 의해 형성되는 p-n접합부는 상기 질소도입영역(105)내에 위치함을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 기판은 n형 영역(20)을 구비하며, 상기 반도체 기판(201,203)의 주표면으로 붕소가 도입되어 형성되는 p형 영역을 구비함을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 한 쌍의 소스/드레인 영역(207)사이에 위치하는 상기 반도체기판(201,203)의 주표면으로 붕소가 도입되어 형성되는p형매립채널영역(315)을 부가하여 포함하되, 상기 p형 매립채널영역과 상기 반도체 기판내의 n형 영역(203)에 의해형성되는 p-n접합부는 상기 질소도입영역(305) 내에 위치함을 특징으로 하는 반도체 장치.
  6. 전계요과 트랜지스터를 구비한 반도체 장치에 있어서, 주표면을 가진 제1도전형의 반도체 기판(1,3,201,203)과; 상기 반동체 기판의 주표면에 서로 소정 거리를 두고서 형성되는 제2도전형의 한 쌍의 소스/드레인 영역(7,207)과; 상기 한쌍의 소스/드레인 영역 사이에 위치하는 영역에 애향하며, 상기 반도체 기판의 주표면 위에 게이트 절연막(9,209)이 그 중간에 위치하도록 형성되는 게이트 전극층(11,211)과 ; 상기 한 쌍의 소스/그레인 영역사이에 위치하는 상기 반도체 기판의 영역에 형성되며 질소를 함유하고, 상기 질소의 농도 피크치가 상기 본도체 기판의 주표면에 위치하도록 된 질소도입영역(5,105,205,305)으로 이루어지는 것을 특징으로 한느 반도체 장치.
  7. 제 6항에 있어서, 상기 반도체 기판은 붕소가 도입된 p형 영역(3)을 구비하며, 상기 한 쌍의 소스/드레인 영역(7)은 n형 도전형임을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 한 쌍의 소스/ 드레인 영역(7) 사이에 위치한 상기 반도체 기판(1,3)의 영역에 형성되는 n형 매림채널영역(115)을 부가하여 포함하되, 상기 n형 매립체널영역과 반도체 기판 내의 붕소가 도입되 산디 p형 도전형임을 특징으로하는 반도체장치.
  9. 제6항에 있어서, 상기 반도체 기판은 n형 영역(20)을 구비하며, 상기 한 쌍의 소스/드레인 영역(207)은 붕소가 도입된 p형 영역을 구비함을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 한 쌍의소스/드레인 영열(207) 사이에 위치하는 상기 반도체 기판(201,203)의 주표면으로 붕소가 도입되어 형성되는 p형 매립 채널영역 (315)을 부가하여 포함하되, 상기 p형 매립채널영역과 상기 반도체 기판내의 n형 여역에 의해 형성되는 p-n접합부는 상기 질소도입영역(305)내에 위치함을 특징으로 하는 반도체 장치.
  11. 전계효과 트랜지스터를 구비한 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판(1,3,201,203)의 주표면에 서로 소정 거리를 두고서 제2도전형의 한 쌍의 소스/드레인 영역(7,207)을 형성하는 단계와; 상기 반도체 기판의 주표면 위에 상기 한 쌍의 소스/드레인 영역 사이에 위치하는 영역에 대행하는, 게이트 전극층(11,211)을 그 중간에 게이트 절연막(9,209)이 위치하도록 형성하는 단계와; 질소를 함유하며, 상기 반도체 기판의 주표면으로부터 500Å을 초과하지 않는 깊이의 위치에 상기 질소의 농드 피크치를 구비하는 질소 도입영역(5,105,205,305)을 상기 한 쌍의 소스/드레인 영역 사이에 위치하는 반도체 기판의 영역에 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치.
  12. 전계효과 트랜지스터를 구비한 반도체 장치의 제조방법에 있어서, 제1도전형의 반도체 기판(1,3,201,203)의 주표면에 서로 소정 거리를 두고서 제2도전형의 한 쌍의 소스/드레인 영역(7,207)을 형성하는 단계와; 상기 반도체 기판의 주표면 위에 상기 한 쌍의 소스/드레인 영역사이에 위치하는 영역에 대향하며, 게이트 전극층(11,211)을 그 중간에 게이트 절연막(9,209)이 위치하도록 형성하는 단계와; 질소를 함유하며, 상기 반도체 기판의 주표면에 상기 질소의 농도 피크치를 구비하는 질소도입영역(5,105,205,305)을 상기 한쌍의 소스/드레인 영역 사이에 위치하는 반도체 기판의 영역에 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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